CN101281782A - 半导体存储器装置及其控制方法 - Google Patents

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Abstract

一种半导体存储器装置，包括：分别与多个存储单元连接的多条位线；共同分配给所述多条位线的多条传输线；分别连接到这些传输线的读出放大器(SA1)和(SA2)；以及控制电路，该控制电路在由所述读出放大器(SA1)执行的放大操作期间使所述读出放大器(SA2)执行转换操作。因为所述多个读出放大器被分配给相同的位线，并且这些读出放大器以这种方式进行并行操作，所以能够高速地读出数据。

Description

半导体存储器装置及其控制方法
技术领域
本发明涉及一种半导体存储器装置及其控制方法，并且，更具体地，涉及一种具有能够执行无破坏读出的存储单元的半导体存储器装置，以及所述半导体存储器装置的控制方法。
背景技术
当前，可用的半导体存储器装置有很多种。在各种类型的半导体存储器中，DRAM(动态随机存取存储器)得到广泛应用。许多DRAM都是同步型的，其使用时钟信号同步地输入和输出数据，并能够在大约7纳秒的周期内执行随机存取。
然而，DRAM是易失性存储器，当电源被切断时，存储在DRAM中的数据会丢失。因此，DRAM不适合于长期存储程序和档案数据。在电源连通期间，必须进行定期的刷新操作以防止所存储的数据丢失。因此，在降低能耗方面存在着局限性，并且必须使用控制器进行复杂的控制。
闪速存储器被公认为是一种大容量的非易失性半导体存储器。然而，闪速存储器需要较大的电流来写入数据或删除数据。此外，闪速存储器还具有这样的缺点：与DRAM相比，写入时间和删除时间很长。因此，使用闪速存储器作为主存储器是不合适的。尽管还提出了诸如MRAM(磁阻随机存取存储器)和FRAM(铁电随机存取存储器)等其它非易失性存储器，但是从这些非易失性存储器中很难获得与DRAM相等的存储容量。
另一方面，已经提出了使用相变材料作为记录材料的PRAM(相变随机存取存储器)作为替代RRAM的半导体存储器(见日本专利申请特开No.2006-24355、2005-158199、2006-31795和2006-294181)。PRAM根据包括在记录层中的相变材料的相态存储数据。也就是，因为相变材料在晶相中的阻抗和非晶相中的阻抗之间具有较大的差别，所以所述相变材料能够利用这种差别存储数据。
通过向相变材料传输写入电流、从而加热所述相变材料这种方式可以改变相态。另一方面，通过向所述相变材料传输读出电流并测量其阻抗值而执行数据的读出。将读出电流设置为比所述写入电流充分小的值以避免产生相变。因此，与DRAM不同，PRAM能够执行非易失性读出。因为如果不施加较高的热量所述相变材料的相态不会改变，所以即使当电源被切断时也不会丢失数据。
因为DRAM是电压读出型的半导体存储器装置，所以通过放大由读出放大器在一对位线中生成的电位差而进行数据的读出。另一方面，因为PRAM是电流读出型的半导体存储器装置，在数据的读出期间，必须通过向所述存储单元传输读出电流将保存内容转换为电位差，进而放大所述电位差。
因此PRAM的读出放大器的电路规模不可避免地远大于DRAM的读出放大器的电路规模。从而，在PRAM中，如同在DRAM中那样为每个位线提供读出放大器是不合理的。因此，必须使多条位线共享一个读出放大器。更实际地，为多个单元阵列布置一个读出放大器被认为是合理的。
然而，当多条位线共享一个读出放大器时，从所述读出放大器的角度，位线的电容变得很大，这就出现了读出操作需要很长时间的问题。因此，数据的读出周期实际比DRAM的要长，从而不能保持PRAM和DRAM之间的兼容性。
这个问题不仅出现在PRAM中，而且同样也出现在需要长时间读出操作的其它类型的半导体装置中。
发明内容
因此本发明的目的是提供能够高速读出数据的半导体存储器装置及其控制方法。
本发明的另一目的是提供一种半导体存储器装置，在所述半导体存储器装置中，多条位线共享一个读出放大器，并且所述半导体存储器装置能够高速读出数据，以及提供一种所述半导体存储器装置的控制方法。
本发明的又一目的是提供一种具有存储单元的半导体存储器装置，所述半导体存储器装置能够执行无破坏读出，并能够高速读出数据，以及提供一种所述半导体存储器装置的控制方法。
本发明的上述和其它目的通过一半导体存储器装置实现，所述半导体存储器装置包括：多个非破坏性可读存储单元；连接到所述多个存储单元的位线；分配给所述位线的第一和第二读出放大器，所述第一和第二读出放大器包括将存储在所述存储单元中的内容转换成电位差的转换电路和放大所述电位差的放大电路；以及控制电路，所述控制电路在所述第一读出放大器的所述放大电路执行放大操作期间使所述第二读出放大器的所述转换电路执行转换操作。
本发明的上述和其它目的也可通过控制半导体存储器装置的方法实现，所述半导体存储器装置包括：多个非破坏性可读存储单元；连接到所述多个存储单元的位线；以及分配给所述位线的第一和第二读出放大器，所述读出放大器包括将存储在所述存储单元中的内容转换成电位差的转换电路和放大所述电位差的放大电路，所述方法包括：第一步骤，用于使用所述第一读出放大器的所述转换电路执行转换操作；第二步骤，用于使用所述第一读出放大器的所述放大电路执行放大操作；以及第三步骤，用于使用所述第二读出放大器的所述转换电路执行转换操作，其中所述第二和第三步骤并行执行。
所述存储单元包括可变阻抗元件是优选的，所述阻抗元件具有取决于所存储数据的不同阻抗。在这种情形下，所述转换电路包括向所选择的所述存储单元之一提供读出电流的读出晶体管是优选的。所述可变阻抗元件优选地包括相变材料。
根据本发明，将多个读出放大器分配给同一位线，并且这些读出放大器并行操作。因此，能够高速读出数据。所以，由于在所述多个位线中共享一个读出放大器，即使当读出操作需要时间时，也能够缩短数据的读出周期。从而，当将本发明应用于PRAM时，可以确保PRAM和DRAM之间的兼容性。
附图说明
参照下面结合附图的本发明的详细说明，本发明的上述和其它目的、特征及优点将变得更加明显，其中：
图1是框图，它示出了根据本发明实施例的半导体存储器装置的主要部件的构造；
图2是所述存储单元的电路图；
图3是示出了第一读出放大器的电路图；
图4是用于说明图3中所示的第一读出放大器的操作的时序图；
图5是用于说明所述读出放大器的并行操作的示意性时序图；
图6是具有图1中所示的多个单元电路的半导体存储器装置的框图；
图7是用于说明一种状态的示意图，在此状态下，第一和第二读出放大器在顺序存取时间期间交替地操作；
图8是详细地显示一部分所述控制电路的框图；
图9是显示图8中所示的控制电路的操作的时序图；以及
图10是三个读出放大器并行操作的示例性实例的说明图。
具体实施方式
现在将参照附图对本发明的优选实施例进行详细说明。
图1是示出了根据本发明实施例的半导体存储器装置的主要部件的构造的框图。该实施例示出了本发明应用于PRAM的一个实例。
如图1中所示，根据本实施例的半导体存储器装置包括多个单元阵列CA1、CA2、CA3、…；共同分配给所述多个单元阵列CA1、CA2、CA3、…的第一和第二传输线TRL1和TRL2；以及分别连接到所述传输线TRL1和TRL2的第一和第二读出放大器SA1和SA2。
所述单元阵列CA1、CA2、CA3、…包括多个字线WL1至WLm、多个位线BL1至BLn、以及布置在所述字线和所述位线相交处的存储单元MC。行译码器XDEC选择所述字线WL1至WLm，并至少所述字线WL1至WLm其中之一进入激活态。所述位线BL1至BLn经由相应的Y开关YSW连接到全局位线GBL。
图2是所述存储单元MC的电路图。
如图2中所示，存储单元MC包括由相变材料制成的相变存储元件PC和选择晶体管Tr。所述相变存储元件PC和所述选择晶体管Tr在所述位线BL和源线VSS串行连接。
只要使用具有两个或多个相态并具有取决于所述相态的不同阻抗的材料，构成所述相变存储元件PC的相变材料不是特别限定的。优选地，可选择硫族元素材料。所述硫族元素材料是包含锗(Ge)、锑(Sn)、碲(Te)、铟(In)和硒(Se)的至少之一的合金。例如，存在诸如GaSb、InSb、InSe、Sb2Te3和GeTe的二元元素，诸如Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4和InSbGe的三元元素，以及诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、和Te81Ge15Sb2S2的四元元素。
包含所述硫族元素材料的所述相变材料可以采取非晶相(非晶态)和晶相之一。当在非晶相下，所述硫族元素材料变成相对较高的阻抗状态，当在晶相下，所述硫族元素材料变成相对较低的阻抗状态。
所选择晶体管Tr是N沟道MOS晶体管，具有连接到相应的字线WL的栅极。因此，当字线WL被激活时，所述相变存储元件PC变成连接到位线BL和所述源线VSS之间的状态。
为了使所述相变材料非晶化(复位操作)，将写入电流应用到所述相变材料使其达到熔点或熔点之上，然后迅速将其冷却。另一方面，为了晶化所述相变材料(设置操作)，将写入电流应用到所述相变材料以将此材料加热到等于或大于结晶温度并且小于所述熔点温度的温度，之后此温度逐渐降低。所述写入电流由未示出的写入电路提供。因为数据的写入操作与本发明不直接相关，所以将省略关于所述数据写入的说明。
同时，通过接通选择晶体管Tr而将相变存储元件PC连接到位线BL，并且通过在此状态下传输读出电流来执行数据的读出。所述读出电流被设置为比所述写入电流充分小的值以避免相变的出现。因此，与DRAM不同，所述存储单元MC能够执行非破坏性读出。因为如果不施加较高的热量所述相变材料的相态不会改变，所以即使在电源被切断后也不会丢失数据。关于数据读出的电路和所述电路的操作在下文进行详细说明。
回到图1，转换开关TSW包括连接到第一传输线TRL1的第一转换开关TSW1和连接到第二传输线TRL2的第二转换开关TSW2。响应从控制电路CTL提供的传输信号S30，专门将这些转换开关TSW1和TSW2接通。因此，当第一转换开关TSW1接通时，选定的存储单元MC连接到第一读出放大器SA1，而当第二转换开关TSW2接通时，选定的存储单元MC连接到第二读出放大器SA2。
如上所述，所述传输线TRL1和TRL2被共同分配给所述多个单元阵列CA1、CA2、CA3、…。因此，所述第一和第二读出放大器SA1和SA2也共同分配给所述多个单元阵列CA1、CA2、CA3、…。也就是，将两个读出电路系统提供给所述多个单元阵列CA1、CA2、CA3、…。
在一般的诸如DRAM的半导体存储器装置中，读出放大器分配给每个位线对。因此，在许多情况下，所述读出放大器布置在所述单元阵列内。然而在PRAM中，在读出数据时需要将读出电流传输到相变存储元件PC，从而将保存在所述存储单元MC中的内容转换成电位差。进一步地，需要将这个电位差放大。由此，PRAM的读出放大器的电路规模要远比DRAM的读出放大器的电路规模更大。由于上述原因，在本实施例中，将所述读出放大器SA1和SA2被共同分配给所述多个单元阵列CA1、CA2、CA3、…。
图3是显示所述第一读出放大器SA1的电路图。
如图3中所示，第一读出放大器SA1包括转换电路100和放大电路200。所述转换电路100是将保存在存储单元MC中的内容转换成电位差的电路。所述放大电路200是放大由所述转换电路100生成的电位差的电路。
如图3中所示，所述转换电路100包括并行连接在内节点A和电源线之间的读出晶体管101和预充电晶体管102、以及连接在所述内节点A和地线之间的复位晶体管103。
读出晶体管101是P沟道MOS晶体管，起经由P沟道MOS晶体管111和电流限制电路120向传输线TRL1供给读出电流的作用。所述预充电晶体管102也是P沟道MOS晶体管，起经由P沟道MOS晶体管112和所述电流限制电路120为传输线TRL1预充电的作用。晶体管111和112是像二极管那样连接的。这是因为传输线TRL1的电压在进行读出之前的时段内降低到地电平，所以所述电压需要迅速提高到可读出电平。因此，所述预充电晶体管102的驱动能力设计为远高于读出晶体管101的驱动能力。
复位晶体管103是N沟道MOS晶体管，起在结束读出之后将传输线TRL1降低到地电平的作用。
将预充电信号S11提供给预充电晶体管102的栅极。因此，当预充电信号S12变成激活电平(低电平)时，迅速对传输线TRL1进行预充电。分别将读出激活信号S12共同提供给读出晶体管101和复位晶体管103的栅极。因此，当所述读出激活信号S12变成激活电平(低电平)时，将读出电流供给到所述传输线TRL1。当读出激活信号S12变成非激活电平(高电平)时，将所述传输线TRL1连接到所述地线。
另一方面，所述放大电路200包括微分电路单元210、锁存器220以及输出电路230。
所述微分电路单元210是将内节点A的电压与参考电压Vref相比较的电路。当读出激活信号S11变成所述激活电平时，所述微分电路单元210执行比较操作，并在内节点B和C之间产生明显的电位差。锁存器220是保存所述微分电路单元210的输出的电路。当锁存信号S13变成激活电平(高电平)时，所述锁存器220执行锁存操作。另外，所述输出电路230是基于微分电路单元210的所述输出驱动数据总线BUS的电路。当所述锁存信号S13变成所述激活电平时，输出电路230执行输出操作。
上面对所述第一读出放大器SA1的电路结构进行了说明。除了将所述转换电路100连接到第二传输线TRL2，而且使用信号S21至S23代替信号S11至S13之外，第二读出放大器SA2具有与图3中所示的第一读出放大器SA1相同的电路结构。
图4是用于说明第一读出放大器SA1的操作的时序图。
在使用第一读出放大器SA1进行读出操作之前(在时间t1之前)的状态中，预充电信号S11和读出激活信号S12都处于高电平。因此，所述复位晶体管103被接通，而传输线TRL1保持在所述地电平。
当预充电信号S11和读出激活信号S12在时间t1被激活到低电平时，所述复位晶体管被103断开，而读出晶体管101和预充电晶体管被102接通。因此，传输线TRL1被预充电。由此，内节点A的电压升高到接近参考电压Vref。
接下来，在时间t2，激活预定传输信号S30。由此，与要读出的所述单元阵列CA相应的第一转换开关TSW1被接通。因此，从所述读出放大器SA1的角度传输线TRL1的电容增加，而内节点A的电压迅速降低。然而，因为读出晶体管101和预充电晶体管102都处于接通状态，所以开始进行预充电操作，内节点A的电压再次升高到接近所述参考电压。
接下来，在时间t3，当预充电完成时，所述预充电信号S11停止激活从而得到高电平。将读出激活信号S12保持在激活状态。由此，经由读出晶体管101供给到传输线TRL1的电流仅仅是所述读出电流。
因此，当要读出的存储单元MC处于高阻抗状态时，即当所述相变存储元件PC处于非晶态(复位状态)时，内节点A的电压高于所述参考电压Vref。另一方面，当要读出的存储单元MC处于低阻抗状态时，即当所述相变存储元件PC处于晶态(设置状态)时，内节点A的电压低于所述参考电压Vref。
如上所述，在内节点A和参考电压Vref之间将产生预定的电位差。因此，包括在放大电路200中的所述微分电路单元210在所述内节点B和C之间产生较大的电位差。
接下来，在时间t4，读出激活信号S12停止激活从而得到高电平，并将锁存信号S13激活到高电平。因此，包括在放大电路200中的锁存器220将所述内节点B和C之一的电压升高到电源电压，将另一内节点的电压降低到地电平，并保持这种状态。经由输出电路230将存储信息输出到所述数据总线BUS。
在激活包括在放大电路200中的锁存电路220之后，保存所述读出数据。因此，不需将所述存储单元MC连接到读出放大器SA1。因而，在紧接着时间t4的时间t5，传输信号S30停止激活。
在经由数据总线BUS完成数据读出之后，在时间t6，锁存信号S13停止激活从而得到低电平。因此，每个信号返回到时间t1之前的状态，同时可以开始使用同一读出放大器SA1的下一读出操作。
上文说明了读出放大器SA1的操作。根据本实施例，因为提供了两个读出放大器系统，所以这两个读出放大器可以并行操作。
图5是用于说明读出放大器SA1和SA2的并行操作的示意性时序图。
如图5中所示，读出放大器SA1和SA2的每一个的读出操作周期包括预充电时段T1、转换时段T2和放大时段T3。
所述预充电时段T1是将所述传输线TRL1或传输线TRL2的电压从地电平升高到预充电电平的时段，对应于图4中示出的从时间t1至t3的时段。因此，所述转换电路100执行此操作。
所述翻转时段T2是通过将读出电流经由传输线TRL1或传输线TRL2传输到存储单元MC而将保存在所述存储单元中的内容转换成电位差的时段，对应于图4中所示的从时间t3至t4的时段。因此，转换电路100也执行此操作。
所述放大时段T3是放大所述内节点A的电压和所述参考电压Vref之间的电位差的时段，并且对应于图4中所示的从时间t4至t6的时段。因此，所述放大电路200执行此操作。
在本实施例中，当所述读出放大器之一进入所述放大时段T3时，另一读出放大器开始读出操作，并可执行所述的预充电操作和转换操作。也就是，两个读出放大器可并行操作，而无需等待一个读出放大器的读出操作的结束。
这是因为根据本实施例的所述半导体存储器装置是能够执行无破坏读出保存内容的PRAM。也就是，依据保存在其中的数据经过数据读出而被破坏(例如，DRAM)的半导体存储器装置，需要在执行读出操作之后恢复数据。直到当该系列的操作完成后，才能在连接到相同位线的存储单元中开始读出操作。另一方面，当所述半导体存储器装置能够像PRAM那样执行无破坏读出时，无需恢复数据。因此，在完成所述读出操作之后，可在连接到相同位线的存储单元中执行读出操作。在上述方面，在本实施例中提供了两种读出电路系统。
采用这种布置，所述读出周期实际上由预充电时段T1与转换时段T2的和限定。与仅提供一个读出放大器系统的情况相比，所述读出周期可减少所述放大时段T3。因此，当将预充电时段T1与转换时段T2的和设置为大约7纳秒时，可确保与DRAM的兼容性。
根据在日本专利申请特开No.H9-180464中所述的半导体存储器装置，为DRAM中的一对位线布置两个读出放大器。然而，在完成一系列包括恢复的读出操作之前，不能在连接到相同位线的其它存储单元内开始读出操作。这是因为保存在DRAM中的数据由于数据读出而被破坏。
如上所述，根据本实施例，所述第一和第二读出放大器SA1和SA2可并行操作。因此，从所述读出放大器的角度即使当由于负载的较大电容预充电需要很长时间时，也可缩短读出周期。
图6是具有图1中所示的多个单元电路的半导体存储器装置的框图。
如图6中所示，当提供多个如图1中所示的相同电路的单元电路10时，优选如此配置单元电路10使得在顺序存取期间能够选择不同用于存取的单元电路。具体地说，当一个单元电路10包括j个单元阵列并且当提供k个单元电路时，可配置这些单元电路使得在顺序存取操作期间，以CA1、CA2、…和CAjk这样的顺序对图6中所示的单元阵列进行存取。根据这种构造，在所述顺序存取中，同一单元电路不能进行连续存取。
然而，当对所述单元阵列进行随机存取时，存在对同一单元电路进行连续存取的可能性。在这种情况下，上述两个读出放大器的并行操作将是有效的。由此，可以设置使得仅当对同一电路进行连续存取时并行操作两个读出放大器，在其它情况下，仅对一个读出放大器(例如，第一读出放大器SA1)操作。
如果当对同一单元电路进行连续存取时所执行的操作与在其它情况下的操作不同，则存在控制变得复杂的风险。考虑到这一点，优选使用两个具有相互不同相位的定时信号，第一读出放大器SA1与第一定时信号同步操作，而第二读出放大器SA2与第二定时信号同步操作。在这种情况下，如图7中的示意图所示，即使当执行顺序存取时，也可在相邻单元电路中对所述第一和第二读出放大器SA1和SA2进行交替操作。图7示出对阴影线的读出放大器进行操作。
图8是详细地显示一部分所述控制电路CTL的框图。图9是显示图8中所示的控制电路CTL的操作的时序图。
如图8中所示，所述控制电路CTL包括定时信号发生器310、第一读出放大器控制器311和第二读出放大器控制器312。
基于在恒定周期中激活的原始信号CYE，以及每当激活所述原始信号CYE时翻转的互补周期信号CYC1和CYC2，定时信号发生器310生成具有相互不同相位的第一和第二定时信号REEN1和REEN2。
将第一定时信号REEN1提供给第一读出放大器控制器311，从而所述第一定时信号REEN1同步生成预充电信号S11、读出激活信号S12和锁存信号S13。类似地，将所述第二定时信号REEN2提供给第二读出放大器控制器312，从而与所述第一定时信号REEN2同步生成预充电信号S21、读出激活信号S22和锁存信号S23。
如上所述，当使用具有相互不同相位的所述第一和第二定时信号REEN1和REEN2对所述第一和第二读出放大器SA1和SA2进行同步地控制时，不需要确定是否同一单元电路是被连续存取。因此，电路结构能够更简化。
本发明决不限定于上述的实施例，而是可在如权利要求中所述的本发明的范围内进行不同的修改，并且自然地，这些修改包括在本发明的范围内。
尽管本发明应用于PRAM被作为本实施例的实例进行了说明，但是本发明的应用领域并不限定于此。本发明还可应用到诸如RRAM的其它类型的半导体存储器装置。因此，也可使用其它非破坏性可读变阻抗元件代替包括在所述存储单元MC中的所述相变材料元件PC。所述存储单元不一定是非易失性的，而是所述存储单元可以是易失性的。
尽管在上述实施例中对两个读出放大器SA1和SA2进行并行操作，但是也可并行使用三个或多个读出放大器。图10是三个读出放大器SA1至SA3并行操作的示例性实例的说明图。如图10中所示，在所述两个读出放大器中，当所述放大时段T3比所述预充电时段T1与所述转换时段T2的和更长时，所述读出周期不能被所述预充电时段T1与所述转换时段T2的和限定。在这种情况下，如图10中所示，当并行使用三个或多个读出放大器SA1至SA3时，所述读出周期可由所述预充电时段T1与所述转换时段T2的和限定。

Claims (12)

1.一种半导体存储器装置，所述装置包括：
多个非破坏性可读存储单元；
连接到所述多个存储单元的位线；
分配给所述位线的第一和第二读出放大器，并且所述第一和第二读出放大器包括转换电路和放大电路，所述转换电路将存储在所述存储单元中的内容转换成电位差，所述放大电路放大所述电位差；以及
控制电路，所述控制电路使所述第二读出放大器的所述转换电路在由所述第一读出放大器的所述放大电路执行的放大操作期间执行转换操作。
2.如权利要求1所述的半导体存储器装置，还包括共同分配给所述位线的第一和第二传输线，
其中所述第一传输线连接到所述第一读出放大器，所述第二传输线连接到所述第二读出放大器。
3.如权利要求2所述的半导体存储器装置，其中，所述的第一和第二传输线共同分配给多个单元阵列。
4.如权利要求2所述的半导体存储器装置，其中，所述转换电路包括对相应的传输线预充电的预充电晶体管。
5.如权利要求1到4的任一项所述的半导体存储器装置，其中，所述存储单元包括可变阻抗元件，所述可变阻抗元件具有取决于所存储数据的不同阻抗。
6.如权利要求5所述的半导体存储器装置，其中，所述转换电路包括向所选择的所述存储单元之一提供读出电流的读出晶体管。
7.如权利要求5所述的半导体存储器装置，其中，所述可变阻抗元件包括相变材料。
8.如权利要求1所述的半导体存储器装置，其中，所述控制电路包括生成具有相互不同相位的第一定时信号和第二定时信号的定时信号发生器、与所述第一定时信号同步地控制所述第一读出放大器的第一读出放大器控制器、以及与所述第二定时信号同步地控制所述第二读出放大器的第二读出放大器控制器。
9.一种半导体存储器装置，包括：
多条位线，所述多条位线分别连接到多个存储单元；
共同分配给所述多条位线的第一传输线和第二传输线；
第一读出放大器和第二读出放大器，所述第一读出放大器和第二读出放大器分别连接到所述的第一和第二传输线；以及
控制电路，所述控制电路与具有相互不同相位的第一定时信号和第二定时信号同步地控制所述的第一和第二读出放大器。
10.如权利要求9所述的半导体存储器装置，其中，所述第一读出放大器具有经由所述第一传输线供给读出电流的电路，所述第二读出放大器具有经由所述第二传输线供给读出电流的电路。
11.一种控制半导体存储器装置的方法，所述半导体存储器装置包括：多个非破坏性可读存储单元；连接到所述多个存储单元的位线；以及分配给所述位线的第一和第二读出放大器，所述第一和第二读出放大器包括将存储在所述存储单元中的内容转换成电位差的转换电路和放大所述电位差的放大电路，所述方法包括：
第一步骤，用于使用所述第一读出放大器的所述转换电路执行转换操作；
第二步骤，用于使用所述第一读出放大器的所述放大电路执行放大操作；以及
第三步骤，用于使用所述第二读出放大器的所述转换电路执行转换操作，
其中所述的第二和第三步骤并行执行。
12.如权利要求11所述的控制半导体存储器装置的方法，还包括第四步骤，所述第四步骤用于使用所述第二放大器的所述放大电路执行放大操作，
其中所述的第一和第四步骤并行执行。
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