JP2022525116A - メモリデバイスからデータを読み取る速度を高める方法 - Google Patents

メモリデバイスからデータを読み取る速度を高める方法 Download PDF

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Abstract

メモリデバイスは、N行のメモリセルと、それらにそれぞれ結合されたN本のワード線とを含む。メモリデバイスからデータを読み取る方法は、第nのワード線に第1のプレパルス電圧を印加し、その間、第nのワード線に隣接する隣接ワード線に第2のプレパルス電圧を印加するステップであって、第2のプレパルス電圧は第1のプレパルス電圧を超え、nは1～Nの範囲の整数である、ステップと、第nのワード線を接地し、その間、隣接ワード線上で第2のプレパルス電圧を維持するステップと、第nのワード線上の電圧を開始読取りレベルへプルするステップと、第nのワード線上での電圧が開始読取りレベルに達するのに先立って、隣接ワード線上での電圧を第1のプレパルス電圧まで駆動するステップとを含む。

Description

本発明は、メモリに関し、詳細には、メモリデバイスからデータを読み取る速度を高める方法に関する。
不揮発性メモリが、パーソナルコンピュータ、電気通信、家電製品および他の分野において、データ記憶のために広く使われている。電気的消去可能プログラマブル読出し専用メモリ(EEPROM)およびフラッシュメモリは、中でも、最も広く利用されている不揮発性メモリである。
一実施形態によると、メモリデバイスからデータを読み取る方法が開示される。メモリデバイスは、N行のメモリセルと、それらにそれぞれ結合されたN本のワード線とを含む。方法は、第nのワード線に第1のプレパルス電圧を印加し、その間、第nのワード線に隣接する隣接ワード線に第2のプレパルス電圧を印加するステップであって、第2のプレパルス電圧は第1のプレパルス電圧を超え、nは1～Nの範囲の整数である、ステップと、第nのワード線を接地し、その間、隣接ワード線上で第2のプレパルス電圧を維持するステップと、第nのワード線上の電圧を開始読取りレベルへプルするステップと、第nのワード線上での電圧が開始読取りレベルに達するのに先立って、隣接ワード線上での電圧を第1のプレパルス電圧まで駆動するステップとを含む。
別の実施形態によると、メモリデバイスからデータを読み取る別の方法が開示される。メモリデバイスは、N行のメモリセルと、それらにそれぞれ結合されたN本のワード線とを含む。方法は、第nのワード線に第1のプレパルス電圧を印加し、その間、第nのワード線に隣接する隣接ワード線に第2のプレパルス電圧を印加するステップであって、第2のプレパルス電圧は第1のプレパルス電圧を超え、nは1～Nの範囲の整数である、ステップと、第nのワード線を接地し、その間、隣接ワード線上で第2のプレパルス電圧を維持するステップと、隣接ワード線を浮遊させ、その間、第nのワード線上の電圧を開始読取りレベルへプルするステップとを含む。
本発明のこれらおよび他の目的は、様々な図面に示される好ましい実施形態の以下の詳細な説明を読んだ後、当業者には疑いなく明らかになるであろう。
本発明の実施形態によるメモリデバイスのブロック図である。 図1のNANDフラッシュ回路14の概略図である。 図1のメモリデバイス中のメモリセルの閾電圧分布を示す図である。 図1のメモリデバイス中で使用するための読取り方法のフローチャートである。 図4の読取り方法を利用する、図1のメモリデバイスの選択された信号のタイミング図である。 図1のメモリデバイス中で使用するための別の読取り方法のフローチャートである。 図6の読取り方法を利用する、図1のメモリデバイスの選択された信号のタイミング図である。
本発明の実施形態が、2次元NANDフラッシュデバイスに関して記載されるが、本発明の概念の実施形態は、この構成に限定されるのではなく、3次元NANDフラッシュメモリデバイスにも適用可能であることが理解されよう。さらに、本発明は、電気的消去可能およびプログラム可能ROM(EEPROM)、NORフラッシュメモリ、相変化RAM(PRAM)、磁気RAM(MRAM)、抵抗変化RAM(RRAM)、強誘電体RAM(FRAM(登録商標))などのような、他の不揮発性メモリデバイスにも、本発明の範囲から逸脱することなく適用可能である。
図1は、本発明の実施形態によるメモリデバイス1のブロック図である。メモリデバイス1は、コントローラ10、電圧生成回路11、行デコーダ12、列デコーダ13およびNANDフラッシュ回路14を含み得る。コントローラ10は、電圧生成回路11および列デコーダ13に結合される。電圧生成回路11は、行デコーダ12に結合される。行デコーダ12は、ストリング選択線SSL、ワード線WL(1)～WL(N)および接地選択線GSLを介してNANDフラッシュ回路14に結合されてよく、Nは正の整数であり、たとえば、N=64である。列デコーダ13は、ビット線BL(1)～BL(P)を介してNANDフラッシュ回路14に結合されてよく、Pは正の整数であり、たとえば、P=8192である。行デコーダ12は、読取り動作に先立ってワード線WL(1)～WL(N)をセットアップするのに要する時間を短縮することができる。
コントローラ10は、NANDフラッシュ回路14に記憶するためのデータを受信するために、およびNANDフラッシュ回路14からフェッチされたデータを送信するために、外部ホストと通信することができる。コントローラ10は、外部ホストからコマンド、アドレスまたはデータを受信し、列アドレス信号、行アドレス信号および電圧制御信号を生成し得る。電圧生成回路11は、コントローラ10からの電圧制御信号に応答して電圧を生成し得る。いくつかの実施形態では、電圧生成回路11は、読取りレベルおよびプレパルス電圧を、読取り動作において使うために生成し得る。行デコーダ12は、コントローラ10からの列アドレス信号に応答して動作して、適切なワード線WL(n)を選択し、電圧生成回路11からの様々な電圧を、読取り、プログラムまたは消去動作のために、選択されたワード線WL(n)、選択されていないワード線WL(1)～WL(n-1)、WL(n+1)～WL(N)、ストリング選択線SSLおよび接地選択線GSLに与えることができ、nは整数であり、1≦n≦Nである。いくつかの実施形態では、行デコーダ12は、読取り動作において、読取りレベルおよびプレパルス電圧をワード線WL(1)～WL(N)に印加してよい。列デコーダ13は、コントローラ10からの列アドレス信号に応答して動作して、1つまたは複数のビット線BL(p)を選択することができ、pは整数であり、1≦p≦Pである。列デコーダ13は、選択されたビット線BL(p)からの電流を検出するためのセンス増幅器を含むことができ、そうすることによって、NANDフラッシュ回路14からデータを読み取る。
図2は、図1のNANDフラッシュ回路14の概略図である。NANDフラッシュ回路14は、メモリセルC(1,1)～C(P,N)、ストリング選択セルTss(1)～Tss(P)および接地選択セルTgs(1)～Tgs(P)を含み得る。メモリセルC(1,1)～C(P,N)は、それぞれのワード線WL(1)～WL(N)に結合された、N個の行R(1)～R(N)に並べられてよい。読取り動作において、データは、行(1)から行(N)へ、または行(N)から行(1)へ、行単位でメモリセルC(1,1)～C(P,N)から読み取られ得る。メモリセルC(1,1)～C(P,N)は、浮遊ゲートトランジスタまたは電荷トラッピングトランジスタであってよく、シングルレベルセル(SLC)タイプ、マルチレベルセル(MLC)タイプ、トリプルレベルセル(TLC)タイプ、クアッドレベルセル(QLC)タイプ、ペンタレベルセル(PLC)タイプ、またはより高いレベルタイプであってよい。各メモリセルC(p,n)は、Q個の可能な状態のうちの1つを保持することができ、Qは2以上の正の整数であり、たとえば、SLCの場合はQ=2、MLCの場合はQ=4、TLCの場合はQ=8、QLCの場合はQ=16、PLCの場合はQ=32である。Q個の可能な状態は、消去済み状態S(0)およびプログラム状態S(1)～S(Q-1)を含み、たとえば、TLCの8つの可能な状態は、消去済み状態S(0)およびプログラム状態S(1)～S(7)を含み得る。
メモリセルC(1,1)～C(P,N)、ストリング選択セルTss(1)～Tss(P)および接地選択セルTgs(1)～Tgs(P)の各々は、制御端子、第1の端子および第2の端子を含み得る。ストリング選択線SSLは、ストリング選択セルTss(1)～Tss(P)の制御端子に結合されてよく、ビット線BL(1)～BL(P)はそれぞれ、ストリング選択セルTss(1)～Tss(P)の第1の端子に結合されてよい。ワード線WL(1)～WL(N)は、それぞれ、第1の行のメモリセルC(1,1)～C(P,1)の制御端子から、第nの行のメモリセルC(1,N)～C(P,N)の制御端子に結合されてよく、メモリセルC(1,1)～C(P,1)の第1の端子はそれぞれ、ストリング選択セルTss(1)～Tss(P)の第2の端子に結合されてよい。接地選択線GSLは、接地選択セルTgs(1)～Tgs(P)の制御端子に結合されてよく、接地選択セルTgs(1)～Tgs(P)の第1の端子はそれぞれ、メモリセルC(1,N)～C(P,N)の第2の端子に結合されてよく、接地選択セルTgs(1)～Tgs(P)の第2の端子は接地端子に結合されてよい。接地端子は、0Vなどの接地電圧を与え得る。
図3は、それぞれ、消去済み状態S(0)およびプログラム状態S(1)～S(7)に対応する分布30～37を含む、TLCの8つの状態の閾電圧分布を示す。プログラム状態S(1)は最も低いプログラム状態であり、プログラム状態S(7)は最も高いプログラム状態である。読取り動作において、読取りレベルVr(1)～Vr(Q-1)は、各メモリセルC(p,n)中に保持されている状態を読み取るのに使われ得る。各読取りレベルVr(q)は、各メモリセルC(p,n)中の状態を区別するように、状態S(q-1)の閾電圧分布の最大閾電圧と、状態S(q)の閾電圧分布の最小閾電圧との間に設定されてよく、qは整数であり、1≦q≦Q-1である。たとえば、読取りレベルVr(1)は、消去済み状態S(0)の分布30の最大閾電圧と、プログラム状態S(1)の分布31の最小閾電圧との間の、-1.52Vに設定されてよい。同様に、読取りレベルVr(2)は-0.81Vに設定されてよく、読取りレベルVr(3)は-0.11Vに設定されてよく、読取りレベルVr(4)は0.58Vに設定されてよく、読取りレベルVr(5)は1.41Vに設定されてよく、読取りレベルVr(6)は2.21Vに設定されてよく、読取りレベルVr(7)は3.16Vに設定されてよい。読取りレベルVr(1)は、消去済み状態S(0)とプログラム状態S(1)とを区別するのに使われ得る。読取りレベルVr(1)が、ワード線WL(n)を介して、選択されたメモリセルC(p,n)の制御端子に印加されるとき、選択されたメモリセルC(p,n)が消去済み状態にある場合、選択されたメモリセルC(p,n)がオンにされてよく、センス増幅器は、所定の電流を超える電流を検出することができ、選択されたメモリセルC(p,n)が、より高いプログラム状態にある場合、選択されたメモリセルC(p,n)はオフにされてよく、センス増幅器は、所定の電流未満の電流を検出することができる。いくつかの実施形態では、選択されたメモリセルC(p,n)中の状態が識別され得るまで、行デコーダ12は、読取りレベルVr(1)～Vr(7)をワード線(n)に継続的に印加してよい。読取りレベルVr(1)は、ワード線(n)に印加されるべき第1のレベルであってよく、読取り動作の開始読取りレベルと呼ばれ得る。
いくつかの実施形態では、プログラム状態S(1)～S(7)は各々、「上位ページ」と呼ばれる最上位ビット、「中位ページ」と呼ばれる中間ビット、および「下位ページ」と呼ばれる最下位ビットを含む。分布の様々な状態に、特定のコーディング値(たとえば、消去済み状態S(0)には「111」、プログラム状態S(1)には「110」、プログラム状態S(2)には「100」、プログラム状態S(3)には「000」、プログラム状態S(4)には「010」、プログラム状態S(5)には「011」、プログラム状態S(6)には「001」、およびプログラム状態S(7)には「101」)が割り当てられ得るが、本発明の範囲内で、他のコーディング方式が使われてもよい。選択されたメモリセルC(p,n)は、下位ページ、中位ページおよび上位ページのシーケンス中で復号されてよい。選択されたメモリセルC(p,n)の下位ページを復号するために、復号レベルは、最下位ビットの遷移が起こる読取りレベルに設定されてよく、つまり、第1の復号レベルは読取りレベルVr(1)に設定されてよく、第2の復号レベルは読取りレベルVr(5)として設定されてよい。同様に、選択されたメモリセルC(p,n)の中位ページを復号するために、対応する復号レベルは、中間ビットの遷移が起こる読取りレベルに設定されてよく、たとえば、第3の復号レベルは読取りレベルVr(2)として設定されてよく、第4の復号レベルは読取りレベルVr(4)として設定されてよく、第5の復号レベルは読取りレベルVr(6)として設定されてよい。選択されたメモリセルC(p,n)の上位ページを復号するために、対応する復号レベルは、最上位ビットの遷移が起こる読取りレベルに設定されてよく、たとえば、第6の復号レベルは読取りレベルVr(3)として設定されてよく、第7の復号レベルは読取りレベルVr(7)として設定されてよい。選択されたメモリセルC(p,n)のコーディング値は、第1の復号レベル～第7の読取りレベルの選択的組合せをワード線(n)に印加することによって復号され得る。下位ページが最初に復号されるので、第1の復号レベル、または読取りレベルVr(1)は、ワード線(n)に印加されるべき第1のレベルであってよく、読取り動作の開始読取りレベルと呼ばれ得る。
具体的には、読取り動作において、ストリング選択線SSLは、ストリング選択セルTss(1)～Tss(P)をオンにするために、電源電圧、たとえば、3Vまで駆動されてよく、接地選択線GSLは、接地選択セルTgs(1)～Tgs(P)をオンにするために電源電圧まで駆動されてよく、選択されていないワード線は読取りパス電圧Vreadまで駆動されてよく、選択されたワード線WL(n)は読取りレベルVr(q)まで駆動されてよい。読取りパス電圧Vreadは、選択されたビット線BL(p)上のすべての選択されていないメモリセルC(p,1)～C(p,n-1)、C(p,n+1)～C(p,N)がオンにされることを保証するように、最も高いプログラム状態にあるメモリセルの最大閾電圧を超える場合があり、選択されたメモリセルC(p,n)の状態のみを、読取りレベルVr(q)を使って判断させる。図3のTLCのケースでは、読取りパス電圧Vreadは分布37の最大閾電圧を超えてよく、たとえば、Vreadは4.5Vであり得る。
読取り動作に先立って、行デコーダ12は、電荷共有によってNANDフラッシュ回路14の各セルストリングのメモリセルのチャネル中の電荷を再分布させるように、選択されたワード線WL(n)および選択されていないワード線にプレパルスを印加してよく、そうすることによって、各セルストリングのメモリセルのチャネル中でほぼ一様な電荷分布を確立し、読取り妨害のレベルを低下させ、データ信頼性を高める。メモリデバイス1は、読取り動作を加速するために、図4の読取り方法400または図6の読取り方法600を実施すればよい。
読取り方法400は、ステップS402～S410を含み、読取り動作に先立って、選択されたワード線WL(n)をセットアップするのに要する時間を短縮するために、選択されたワード線WL(n)の隣接ワード線からの信号結合を利用する。ステップS402～S408は、読取り動作に先立って、選択されたワード線WL(n)および隣接ワード線を適切な電圧レベルにセットアップするのに使われる。ステップS410は、読取り動作を実施するのに使われる。どの妥当なステップ変更または調節も、本開示の範囲内である。ステップS402～S410は、以下のように説明される。
ステップS402:行デコーダ12は、第nのワード線WL(n)に第1のプレパルス電圧Vp1を印加し、その間、第nのワード線WL(n)に隣接する隣接ワード線に、第2のプレパルス電圧Vp2を印加する、
ステップS404:行デコーダ12は、第nのワード線WL(n)を接地し、その間、隣接ワード線上で第2のプレパルス電圧Vp2を維持する、
ステップS406:行デコーダ12は、第nのワード線WL(n)上の電圧を開始読取りレベルへプルする、
ステップS408:第nのワード線上での電圧が開始読取りレベルに達するのに先立って、行デコーダ12は、隣接ワード線上での電圧を第1のプレパルス電圧Vp1まで駆動する、
ステップS410:読取り動作において、行デコーダ12は、第nのワード線上での電圧を開始読取りレベルから次の読取りレベルまでプルし、その間、隣接ワード線上での電圧を第1のプレパルス電圧に維持する。
ステップS402において、第2のプレパルス電圧Vp2は、第1のプレパルス電圧Vp1を所定のレベルだけ超える場合がある。所定のレベルは、コントローラ10によって調節可能であってよく、0.7V未満であってよい。第1のプレパルス電圧Vp1は、読取りパス電圧Vreadとほぼ等しくてよい。第1のプレパルス電圧Vp1および第2のプレパルス電圧Vp2は、電圧生成回路11によって生成され得る。隣接ワード線は、第(n-1)のワード線、第(n+1)のワード線、両方、選択されていないワード線の一部分またはすべてであってよい。たとえば、第1のワード線WL(1)が選択されているとき、隣接ワード線は、第2のワード線WL(2)、選択されていないワード線WL(2)～WL(N)すべて、または選択されていないワード線の一部分、たとえば、ワード線WL(2)およびWL(3)であってよい。別の例では、第2のワード線WL(2)が選択されているとき、隣接ワード線は、第1のワード線WL(1)、第3のワード線WL(3)、第1のワード線WL(1)と第3のワード線WL(3)の両方、選択されていないワード線WL(1)、WL(3)～WL(N)すべて、または選択されていないワード線の一部分、たとえば、ワード線WL(1)、WL(3)およびWL(4)であってよい。いくつかの実施形態では、第2のプレパルス電圧Vp2が、選択されていないワード線の一部分に印加される場合、第1のプレパルス電圧Vp1が、選択されていないワード線の残りの部分に印加されてよい。たとえば、ワード線WL(1)、WL(3)～WL(N)が選択されていない場合、第2のプレパルス電圧Vp2が、選択されていないワード線WL(1)、WL(3)に印加されてよく、第1のプレパルス電圧Vp1が、選択されていないワード線WL(4)～WL(N)に印加されてよい。第nのワード線WL(n)に印加される第1のプレパルス電圧Vp1および隣接ワード線に印加される第2のプレパルス電圧Vp2は、読取り妨害のレベルを低下させ、データ信頼性を高めるように、電荷共有によって各セルストリングのメモリセルのチャネル中の電荷を再分布させ得る。
ステップS404において、第nのワード線WL(n)は接地され、ステップS406において、第nのワード線WL(n)は、開始読取りレベルへ駆動される。開始読取りレベルは、ワード線WL(n)上の選択されたメモリセルの状態を判断するのに使われる第1のレベルであってよい。いくつかの実施形態では、開始読取りレベルは、最も低いプログラム状態を読み取るための負の電圧レベルであってよく、たとえば、開始読取りレベルは、図3における最も低いプログラム状態S(1)を読み取るための読取りレベルVr(1)であってよい。ステップS408において、隣接ワード線は、隣接ワード線を第1のプレパルス電圧に設定するために、より低い第1のプレパルス電圧Vp1まで駆動されてよく、選択されたワード線WL(n)中で負の結合電圧を誘導しながら、読取り動作のための示度を得る。負の結合電圧は、選択されたワード線WL(n)上での電圧変化のレートを加速することができ、選択されたワード線WL(n)上の電圧を開始読取りレベルまで駆動するのに要する時間を効果的に短縮する。隣接ワード線をより低い第1のプレパルス電圧Vp1まで駆動している間、行デコーダ12は、選択されたワード線WL(n)を駆動するか、または浮遊させ得る。いくつかの実施形態では、選択されたワード線WL(n)上の電圧が開始読取りレベルに達するのに先立って、行デコーダ12は、行デコーダ12からの駆動と、隣接ワード線からの容量結合の両方を、選択されたワード線WL(n)を開始読取りレベルまで駆動するのに使って、選択されたワード線WL(n)を開始読取りレベルまで駆動し、その間、隣接ワード線を第1のプレパルス電圧へ駆動すればよい。他の実施形態では、選択されたワード線WL(n)上の電圧が開始読取りレベルに達するのに先立って、行デコーダ12は、選択されたワード線WL(n)を浮遊させるとともに、隣接ワード線を第1のプレパルス電圧まで駆動すればよく、隣接ワード線からの容量結合が、選択されたワード線WL(n)を開始読取りレベルまで駆動するのを可能にし、選択されたワード線WL(n)上の電圧が開始読取りレベルに達すると、行デコーダ12は、選択されたワード線WL(n)上の電圧を開始読取りレベルに保持すればよく、読取り動作の準備ができる。選択されたワード線WL(n)上の電圧を開始読取りレベルへプ
ルすると、行デコーダ12は、時間遅延なしまたはありで、隣接ワード線を、第2のプレパルス電圧Vp2から第1のプレパルス電圧Vp1へ駆動することができる。いくつかの実施形態では、行デコーダ12は、選択されたワード線WL(n)上の電圧をプルした直後に、時間遅延中に隣接ワード線上の第2のプレパルス電圧Vp2を維持し、時間遅延の後、隣接ワード線を、第2のプレパルス電圧Vp2から第1のプレパルス電圧Vp1まで駆動することができる。他の実施形態では、行デコーダ12は、選択されたワード線WL(n)上の電圧を開始読取りレベルへプルするのとほぼ同時に、隣接ワード線を、第2のプレパルス電圧Vp2から第1のプレパルス電圧Vp1まで駆動すればよい。
選択されたワード線WL(n)が開始読取りレベルに設定され、選択されていないワード線が第1のプレパルス電圧に設定された後、ステップS410において、行デコーダ12は、選択されたメモリセルの状態が判断され得るまで、選択されたワード線WL(n)を、ある読取りレベルから次の読取りレベルまで継続的に駆動すればよい。たとえば、開始読取りレベルの後の次の読取りレベルは、図3の第2～最も低いプログラム状態S(1)を読み取るための読取りレベルVr(2)であってよく、たとえば、読取りレベルVr(2)は-0.81Vであってよい。
図5は、読取り方法400を利用する、図1のメモリデバイス1の選択された信号のタイミング図である。選択された信号は、ワード線WL(n)および隣接ワード線WL(n-1)、WL(n+1)上の信号を含む。ワード線WL(n)が選択されていてよく、隣接ワード線WL(n-1)、WL(n+1)は選択されていなくてよい。メモリデバイス1は、読取り期間Trd中の読取り動作に先立って、セットアップ期間Tset中にセットアップ動作を実施し得る。セットアップ期間Tsetは時間t1とt8との間であり、その間、選択されたワード線WL(n)および選択されていないワード線WL(n-1)、WL(n+1)が、読取り動作用にセットアップされる。時間t1からt2まで、行デコーダ12は、選択されたワード線WL(n)および選択されていないワード線WL(n-1)、WL(n+1)を、接地電圧(たとえば、0V)から第1のプレパルス電圧Vp1(たとえば、4.5V)まで駆動する。時間t2からt3まで、行デコーダ12は、選択されていないワード線WL(n-1)、WL(n+1)を第1のプレパルス電圧Vp1から第2のプレパルス電圧Vp2(たとえば、5.2V)まで駆動し続け、選択されたワード線WL(n)を第1のプレパルス電圧Vp1に保持する。第2のプレパルス電圧Vp2は、第1のプレパルス電圧Vp1を電圧差Vaだけ超え、Vaは0.7V未満であり得る。時間t3からt4まで、行デコーダ12は、選択されたワード線WL(n)を第1のプレパルス電圧Vp1から接地電圧へ接地し、選択されていないワード線WL(n-1)、WL(n+1)を第2のプレパルス電圧Vp2に保持する。時間t4からt5まで、行デコーダ12は、選択されたワード線WL(n)を接地電圧に、および選択されていないワード線WL(n-1)、WL(n+1)を第2のプレパルス電圧Vp2に維持する。時間t5からt6まで、行デコーダ12は、選択されたワード線WL(n)を接地電圧から開始読取りレベルVr(1)へプルし、選択されていないワード線WL(n-1)、WL(n+1)を第2のプレパルス電圧Vp2に保持する。時間t6からt7まで、行デコーダ12は、選択されていないワード線WL(n-1)、WL(n+1)を第2のプレパルス電圧Vp2から第1のプレパルス電圧Vp1へ駆動する。時間t6とt7との間に、選択されたワード線WL(n)は、浮遊しているか、または行デコーダ12によって駆動され得る。浮遊しているケースでは、選択されたワード線WL(n)は、選択されていないワード線WL(n-1)、WL(n+1)上のプルダウン電圧によって誘導された負の結合電圧によって、開始読取りレベルVr(1)へ駆動され続けることになる。行デコーダ12によって駆動されているケースでは、選択されたワード線WL(n)は、行デコーダ12と誘導された負の結合電圧の両方によって、開始読取りレベルVr(1)へ駆動され続けることになり、開始読取りレベルVr(1)に達するのに要する時間を短縮する。時間t7からt8まで、行デコーダ12は、第1のプレパルス電圧Vp1に達するまで、選択されていないワード線WL(n-1)、WL(n+1)を駆動し続け、その間、選択されたワード線WL(n)を開始読取りレベルVr(1)に維持する。このようにして、メモリデバイス1は、短縮された時間を使って、選択されたワード線WL(n)を開始読取りレベルVr(1)に、および選択されていないワード線WL(n-1)、WL(n+1)を第1のプレパルス電圧Vp1に設定する。時間t8の後、メモリデバイス1は読取り動作を開始する。時間t8からt9まで、選択されていないワード線WL(n-1)、WL(n+1)上の電圧が第1のプレパルス電圧Vp1に達すると、行デコーダ12は、選択されていないワード線WL(n-1)、WL(n+1)を第1のプレパルス電圧Vp1に維持し続け、選択されたワード線WL(n)を開始読取りレベルVr(1)に維持し続ける。時間t9からt10まで、行デコーダ12は、選択されたワード線WL(n)を、開始読取りレベルVr(1)から次の読取りレベルVr(2)まで駆動する。時間t10の後、行デコーダ12は、選択されたワード線WL(n)上の1つまたは複数の選択されたメモリセルの状態が判断され得るまで、選択されたワード線WL(n)を、ある読取りレベルから別の読取りレベルまで駆動し続ければよい。
読取り方法600は、ステップS602～S608を含み、読取り動作に先立って、選択されたワード線WL(n)をセットアップするのに要する時間を短縮するために、選択されたワード線WL(n)の隣接ワード線からの信号結合を利用する。ステップS602～S606は、読取り動作に先立って、選択されたワード線WL(n)および隣接ワード線を適切な電圧レベルにセットアップするのに使われる。ステップS608は、読取り動作を実施するのに使われる。どの妥当なステップ変更または調節も、本開示の範囲内である。ステップS602～S608は、以下のように説明される。
ステップS602:行デコーダ12は、第nのワード線WL(n)に第1のプレパルス電圧Vp1を印加し、その間、第nのワード線WL(n)に隣接する隣接ワード線に、第2のプレパルス電圧Vp2を印加する、
ステップS604:行デコーダ12は、第nのワード線WL(n)を接地し、その間、隣接ワード線上で第2のプレパルス電圧Vp2を維持する、
ステップS606:行デコーダ12は、隣接ワード線を浮遊させ、その間、第nのワード線WL(n)上での電圧を開始読取りレベルへプルする、
ステップS608:読取り動作において、行デコーダ12は、第nのワード線WL(n)上での電圧を開始読取りレベルから次の読取りレベルまでプルし、その間、隣接ワード線上での電圧を第1のプレパルス電圧Vp1に維持する。
ステップS602、S604、S608は、ステップS402、S404、S410と同様である。ステップS606において、隣接ワード線は浮遊したままにされ、そこでの電圧は、選択されたワード線WL(n)上での電圧変化によって誘導された容量結合効果によって駆動され、隣接ワード線の電圧を第1のプレパルス電圧Vp1にする、隣接ワード線上の電圧ランプを生じる。いくつかの実施形態では、行デコーダ12が、選択されたワード線WL(n)を負の開始読取りレベルへプルすると、それに応じて隣接ワード線上で誘導された負の電圧変化が起こり、隣接ワード線を第2のプレパルス電圧Vp2から、より低い第1のプレパルス電圧Vp1にする。対して、隣接ワード線上の電圧ランプは、選択されたワード線WL(n)上での電圧変化の速度を上げ、開始読取りレベルに達するのに要する時間を減らすために、選択されたワード線WL(n)上で結合電圧を生成する。
図7は、読取り方法600を利用する、図1のメモリデバイスの選択された信号のタイミング図である。選択された信号は、ワード線WL(n)および隣接ワード線WL(n-1)、WL(n+1)上の信号を含む。ワード線WL(n)が選択されていてよく、隣接ワード線WL(n-1)、WL(n+1)は選択されていなくてよい。メモリデバイス1は、読取り期間Trd中の読取り動作に先立って、セットアップ期間Tset中にセットアップ動作を実施し得る。セットアップ期間Tsetは時間t1とt6との間であり、その間、選択されたワード線WL(n)および選択されていないワード線WL(n-1)、WL(n+1)が、読取り動作用にセットアップされる。時間t1とt5との間に、メモリデバイス1は、図5と同様に動作する。時間t5からt6まで、行デコーダ12は、選択されたワード線WL(n)を接地電圧から開始読取りレベルVr(1)まで駆動し、選択されていないワード線WL(n-1)、WL(n+1)を浮遊させる。選択されていないワード線WL(n-1)、WL(n+1)と選択されたワード線WL(n)との間にクロス結合が起こる場合があり、選択されたワード線WL(n)上での電圧下降は、選択されていないワード線WL(n-1)、WL(n+1)上で電圧下降を始動し、選択されていないワード線WL(n-1)、WL(n+1)上での電圧下降は、選択されたワード線WL(n)上で、より急な電圧下降をさらに誘導し、選択されたワード線WL(n)を接地電圧から開始読取りレベルVr(1)まで駆動するのにかかる時間を短縮する。時間t6からt7まで、選択されていないワード線WL(n-1)、WL(n+1)上の電圧が第1のプレパルス電圧Vp1に達すると、行デコーダ12は、選択されていないワード線WL(n-1)、WL(n+1)を第1のプレパルス電圧Vp1に維持し続け、選択されたワード線WL(n)上の電圧が開始読取りレベルVr(1)に達すると、行デコーダ12は、選択されたワード線WL(n)を開始読取りレベルVr(1)に維持し続ける。このようにして、メモリデバイス1は、短縮された時間を使って、選択されたワード線WL(n)を開始読取りレベルVr(1)に、および選択されていないワード線WL(n-1)、WL(n+1)を第1のプレパルス電圧Vp1に設定する。時間t7からt8まで、行デコーダ12は、選択されたワード線WL(n)を、開始読取りレベルVr(1)から次の読取りレベルVr(2)まで駆動する。時間t8の後、行デコーダ12は、選択されたワード線WL(n)上の1つまたは複数の選択されたメモリセルの状態が判断され得るまで、選択されたワード線WL(n)を、ある読取りレベルから別の読取りレベルまで駆動し続ければよい。
メモリデバイス1および読取り方法400、600は、選択されたワード線の隣接ワード線からの結合効果を、増大した速度で、選択されたワード線を開始読取りレベルまで駆動するのに利用し、短縮された時間を使って、選択されたワード線を開始読取りレベルに設定し、読取り動作に先立って、選択されたワード線をセットアップするのに要する時間を節約する。
デバイスおよび方法の多数の修正および変更が、本発明の教示を保持したまま行われ得ることが、当業者には容易に観察されよう。したがって、上記開示は、添付の請求項の範囲によってのみ限定されるものとして企図されるべきである。
1 メモリデバイス
10 コントローラ
11 電圧生成回路
12 行デコーダ
13 列デコーダ
14 NANDフラッシュ回路

Claims (16)

  1. メモリデバイスからデータを読み取る方法であって、
    前記メモリデバイスは、N行のメモリセルと、それらにそれぞれ結合されたN本のワード線とを備え、前記方法は、
    第nのワード線に第1のプレパルス電圧を印加し、その間、前記第nのワード線に隣接する隣接ワード線に第2のプレパルス電圧を印加するステップであって、前記第2のプレパルス電圧は前記第1のプレパルス電圧を超え、nは1～Nの範囲の整数である、ステップと、
    前記第nのワード線を接地し、その間、前記隣接ワード線上で前記第2のプレパルス電圧を維持するステップと、
    前記第nのワード線上の電圧を開始読取りレベルへプルするステップと、
    前記第nのワード線上での前記電圧が前記開始読取りレベルに達するのに先立って、前記隣接ワード線上での電圧を前記第1のプレパルス電圧まで駆動するステップと
    を含む、方法。
  2. 前記第nのワード線上での前記電圧が前記開始読取りレベルに達するのに先立って、前記第nのワード線を浮遊させ、その間、前記隣接ワード線上での前記電圧を前記第1のプレパルス電圧まで駆動するステップをさらに含む、請求項1に記載の方法。
  3. 前記隣接ワード線上で前記第2のプレパルス電圧を維持し、その間、前記第nのワード線上での前記電圧を前記開始読取りレベルへプルするステップをさらに含む、請求項1に記載の方法。
  4. 前記隣接ワード線上での前記電圧を前記第1のプレパルス電圧まで駆動するステップは、
    前記第nのワード線上での前記電圧を前記開始読取りレベルへプルした時間遅延の後、前記隣接ワード線上での前記電圧を前記第1のプレパルス電圧まで駆動するステップを含む、請求項1に記載の方法。
  5. 前記隣接ワード線上での前記電圧を前記第1のプレパルス電圧まで駆動するステップは、
    前記第nのワード線を前記開始読取りレベルへプルするのとほぼ同時に、前記隣接ワード線上での前記電圧を前記第1のプレパルス電圧まで駆動するステップを含む、請求項1に記載の方法。
  6. 前記隣接ワード線は第(n-1)のワード線である、請求項1に記載の方法。
  7. 前記隣接ワード線は第(n+1)のワード線である、請求項1に記載の方法。
  8. 前記開始読取りレベルは、最も低いプログラム状態を読み取るための負の電圧レベルである、請求項1に記載の方法。
  9. 読取り動作において、前記第nのワード線上の前記電圧を前記開始読取りレベルから次の読取りレベルまでプルし、その間、前記隣接ワード線上での前記電圧を前記第1のプレパルス電圧に維持するステップをさらに含む、請求項1に記載の方法。
  10. 前記第1のプレパルス電圧は前記次の読取りレベルを超える、請求項9に記載の方法。
  11. メモリデバイスからデータを読み取る方法であって、
    前記メモリデバイスは、N行のメモリセルと、それらにそれぞれ結合されたN本のワード線とを備え、前記方法は、
    第nのワード線に第1のプレパルス電圧を印加し、その間、前記第nのワード線に隣接する隣接ワード線に第2のプレパルス電圧を印加するステップであって、前記第2のプレパルス電圧は前記第1のプレパルス電圧を超え、nは1～Nの範囲の整数である、ステップと、
    前記第nのワード線を接地し、その間、前記隣接ワード線上で前記第2のプレパルス電圧を維持するステップと、
    前記隣接ワード線を浮遊させ、その間、前記第nのワード線上の電圧を開始読取りレベルへプルするステップと
    を含む、方法。
  12. 前記隣接ワード線は第(n-1)のワード線である、請求項11に記載の方法。
  13. 前記隣接ワード線は第(n+1)のワード線である、請求項11に記載の方法。
  14. 前記開始読取りレベルは、最も低いプログラム状態を読み取るための負の電圧レベルである、請求項11に記載の方法。
  15. 読取り動作において、前記第nのワード線上の前記電圧を前記開始読取りレベルから次の読取りレベルまでプルし、その間、前記隣接ワード線上での前記電圧を前記第1のプレパルス電圧に維持するステップをさらに含む、請求項11に記載の方法。
  16. 前記第1のプレパルス電圧は前記次の読取りレベルを超える、請求項15に記載の方法。
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