<実施例1>
本発明の第1の実施例を図7〜図9を用いて説明する。
図7は、本実施例の具体的な回路構成を示したものである。図7中のメモリアレイMAは、例えば特許文献4に示された電気的一括消去型のメモリアレイであり、メモリセルM11からMmn(図1,4,5におけるメモリセル1)がマトリクス状に配列され、各メモリセルMのドレイン端子がビット線BL1〜BLmに接続され、ソース端子が共通ソース線CSに接続され、制御ゲートがワード線WL1〜WLnに接続されている。ここで、各メモリセルMは、1セルあたり2ビット情報(N=2,K=4)を記憶することが可能なメモリセルである。
メモリセルMの取り得る4つの閾値状態を図8に示す。図8において、消去状態は、‘00’レベルであり、消去レベルの閾値以外のK−1=3個の閾値、即ち、‘01’、‘10’、‘11’へ閾値を増大させることで書込みが行なわれる。メモリセルMへの書込みは、ホットエレクトロン注入(以下「HE注入」という)によって浮遊ゲートに電子を注入することによって行ない、このときの書込みバイアス条件の一例を表2に示す。
以下、図7及び図8と併せて、図9に示すタイミングチャートを用いて本実施例における書込みベリファイ動作を説明する。
図7において、スイッチとなるMOS(Metal Oxide Transistor)トランジスタM1〜M6及びMpが、図4,5におけるタイミング選択回路8を構成し、データ保持回路DLS1,DLS2が図1,4,5におけるデータ保持回路6であり、センス回路SLが図4,5におけるセンス回路9である。これらの回路及び書込みバイアス手段となる書込みバイアス回路5によって書込みベリファイ制御回路C1〜Cmが構成される。
書込み命令が入力されると、外部から書込みデータが転送され、2ビットデータは上位データがデータ保持回路DL1に、下位データがデータ保持回路DL2にそれぞれ格納される。2ビットデータ格納後におけるノードDLS1とDLS2の状態を表3に示す。
データ保持回路DLS1,DLS2は、例えばラッチ回路であり、表3中のVDLは、ラッチ回路の電源電圧を表わしている。
次に書込みデータが‘01’、‘10’、‘11’のビットに対して、書込みバイアスを印加する。この場合の書込みバイアスは、先の表2に示した通りの条件である。
書込みバイアス印加後、書込みベリファイ動作を行なう。まず、MOSトランジスタMpにタイミング信号Spを与え、電源電圧FPCをビット線BLに供給する。電源電圧FPCを例えば1Vにして、全ビット線BLを1Vに充電(プリチャージ)した後、フローティング状態にする。続いて、タイミング信号S4及びS5を立ち上げてそれぞれMOSトランジスタM4,M5をON状態にし、下位ビットが‘1’のビット即ち書込みデータが‘01’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、ビット線BLとセンス回路SLを接続する。このタイミング信号S4及びS5の立ち上げによって、図9に示すようにベリファイ期間にデータレベル‘01’に対応する区間が設けられる。
次に、選択ワード線WLを‘01’レベルのベリファイ電圧V1例えば2Vに設定して、‘01’ベリファイ動作を行なう。閾値電圧がV1以下即ち‘01’レベル書込みが終了していないメモリセルは導通状態となり、ビット線電荷は、メモリセルを通じてソース線CSに放電される。一方閾値電圧がV1以上即ち‘01’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線は1Vに保持されたままとなる。この動作により、書込みデータが‘01’、‘11’のビットのうち、‘01’レベル書込みが終了しているメモリセルに対応するノードSLSは高レベル(以下「HI」と表記する)状態を保持するが、‘01’レベルに達していないメモリセルに対応するノードSLSは低レベル(以下「LO」と表記する)状態となる。この間、書込みデータが‘00’と‘10’のビットについてはMOSトランジスタM2がOFFとなり、メモリセルの閾値にかかわらずノードSLSがHI状態となる。例えば、消去レベル‘00’にあるメモリセルは‘01’ベリファイによって、ビット線電荷が放電されるが、ビット線BLとセンス回路SLが接続されないためノードSLSはHI状態が保持される。
タイミング信号S4,S5を立ち下げた後、タイミング信号S3,S6を立ち上げてMOSトランジスタM3,M6をON状態にし、上位ビットが‘1’のビット即ち書込みデータが‘10’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、ビット線BLとセンス回路SLを接続する。このタイミング信号S3,S6の立ち上げによって、図9に示すようにベリファイ期間にデータレベル‘10’に対応する区間が設けられる。引き続いてワード線WL電圧を‘10’レベルのベリファイ電圧V2例えば3Vに設定して、‘10’ベリファイ動作を行なう。この動作により、閾値電圧がV2以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方閾値電圧がV2以上即ち‘10’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘10’、‘11’ビットのうち、‘10’レベル書込みが終了しているメモリセルに対するノードSLSはHI状態を保持するが、‘10’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。この間、書込みデータが‘00’、‘01’のメモリセルについてはMOSトランジスタM1がOFFとなり、ビット線BLとセンス回路SLは接続されないため、先の動作でノードSLSに読み出した‘01’ベリファイの結果は破壊されない。
タイミング信号S3,S6を立ち下げた後、タイミング信号S3,S4を立ち上げてMOSトランジスタM3,M4をON状態にし、書込みデータが‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態とし、ビット線BLとセンス回路SLを接続する。このタイミング信号S3,S4の立ち上げによって、図9に示すように、ベリファイ期間にデータレベル‘11’に対応する区間が設けられる。引き続いて、選択ワード線WL電圧を‘11’レベルのベリファイ電圧V3例えば4Vに設定して、‘11’ベリファイ動作を行なう。
この動作により、閾値電圧がV3以下のメモリセルは導通状態となり、ビット線電荷は、メモリセルを通じて共通ソースCSに放電される。一方閾値電圧がV3以上、即ち‘11’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘11’のビットうち、‘11’書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘11’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。この間、書込みデータが‘00’、‘01’、‘10’のメモリセルについては、MOSトランジスタM1,M2のうちの少なくともどちらか1つがOFF状態となり、ビット線BLとセンス回路SLは接続されない。従って、‘11’ベリファイ動作に先立って行なわれた動作によってノードSLSに保持された‘01’ベリファイ結果並びに‘10’ベリファイ結果は破壊されない。
例えば、書込みデータが‘00’であるメモリセルは‘01’、‘10’、‘11’ベリファイ動作中にビット線電荷が放電されるが、その間、ビット線BLとセンス回路SLが接続されないため、書込み終了ビットと判定されることになる。
ベリファイ結果を保持するセンス回路SLとして、本実施例では、図10に示すクロスラッチ型の回路を採用した。ベリファイ結果は、1V以下の低い電圧であるが、これを増幅してノードSLSにおける判定を確定する。センス回路SLは、PMOSトランジスタMSP1,MSP2及びNMOSトランジスタMSN1,MSN2からなり、増幅前に電源SLP,SLNの電圧を記憶装置の電源VCCの1/2程度にしておき、増幅動作時に電源SLPをVCCにし、電源SLNを0Vにする。これによって、ノードSLSの電圧は増幅されて3V程度になり、確定する。なお、ノードSLRにはノードSLSの反対極性が出力される。
‘11’ベリファイ動作の後、センス回路SLを増幅動作させ、メモリデータのセンス動作を行なう。ノードSLSが全ての書込みビット線に対してHI状態であれば書込み終了と判断される。しかし、LO状態のノードSLSが存在した場合、このノードSLSに対応するメモリセルは、書込み不十分であるため、引き続き行なわれる書込み動作において、書込みバイアス回路5によって選択的に書込みバイアスが印加される。この際、書込み終了と判別されたメモリセルには書込みバイアスは印加されない。
書込み対象の全てのメモリセルの書込みが終了すると、図10に示したセンス回路SLの反対極性出力のノードSLRは、どのメモリセルでもLO状態になるので、全てのLO状態が検出されたときに、図6に示す書込み終了がYESになり、書込み命令の実行が終了する。
ここで、図7中の書込みバイアス回路5の一例を図11に示す。ノードSLSがLO状態の場合に同回路のPMOSトランジスタがON状態になり、更に、書込み信号WEBが立ち上がることによって、NMOSトランジスタがON状態になり、ビット線BLに書込みバイアスVWDが印加される。一方ノードSLSがHI状態の場合には書込み信号WEBを立ち上げても、PMOSトランジスタがOFF状態になってビット線BLには書込みバイアスが印加されない。
以上のように、タイミングに従って取り出した書込みデータによって対象メモリセルを選択し、かつ、同じタイミングに従って階段状に増大させたワード線電圧を対象メモリセルに与えることで、即ち、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になる。
また、本方式では、メモリセルに定常的な電流を流すことがないため、多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能であり、書込みスループットを増大させることができる。
なお、ワード線電圧を階段状に増大させるワード線駆動回路2及び上記の各タイミング信号を発生するタイミング制御回路7は、周知の構成の回路を使用したので、説明を省略する。
また、本実施例では、ビット線のプリチャージは、ベリファイ開始時のみであり、その後はワード線電圧を階段状に増加させて3状態のベリファイ動作を連続して行なったが、図12に示すように各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイに要する時間は増加するが、各状態のベリファイ時にビット線を所望のレベルに減衰量少なく保持することが可能であり、判定に高いレベルの電荷量を使用できる効果が得られる。
<実施例2>
本発明の第2の実施例を図13〜図16を用いて説明する。
一般に多値メモリセルにおいては、図8に示す消去レベル(‘00’レベル)と‘11’レベルの間の閾値電圧差が広がると、書込みバイアス印加時間が増大し、書込み速度が遅くなる場合がある。また、放置時にメモリセルの基板と浮遊ゲートの間のトンネル膜にかかる電界が大きくなるため、メモリセルの電荷保持特性が劣化する場合がある。
消去レベルと‘11’レベルの間の閾値差を狭くするためには、中間の‘01’レベルと‘10’レベルの分布幅を狭帯化すればよく、このために1回の書込みパルスにおける閾値変化を小さく設定して、高精度に閾値を制御することが望ましい。一方で、‘11’レベルは、所定の閾値電圧以上であればよく、上限に厳しい制約が存在しないため、閾値を粗く制御することが可能である。
このため、‘11’レベル書込み動作を‘01’、‘10’レベルへの書込み動作に先立って行ない、多くのベリファイ回数を必要とする‘01’、‘10’レベルの書込みにおける一回当たりのベリファイ時間を短縮することが適切であり、これによって書込みを高速化することできる。
‘11’レベルの書込み動作を先立って行なうようにした本実施例における書込み動作のフローチャートを図13に示す。本実施例では‘11’レベルの書込みバイアス印加動作とベリファイ動作を書込みが終了するまで繰り返すことによって‘11’レベルの書込みを行ない、‘11’書込みが完了後、‘01’、‘10’の書込みベリファイ動作を第1の実施例で記載した方法を用いて行なうことで複数レベルの書込みを行なうことが特徴である。以下、図7の回路構成図及び図14,15に示すタイミングチャートを用いて本実施例の具体的な動作を説明する。
書込み命令が入力されると、外部から書込みデータが転送され、2ビットデータは上位データがデータ保持回路DL1に、下位データがデータ保持回路DL2にそれぞれ格納される。2ビットデータ格納後におけるノードDLS1とDLS2の状態は表3に示した通りである。
次に、まず‘11’レベルへの書込みを行なう。図14は‘11’レベルへの書込みを示したタイミングチャートである。書込みデータが‘11’レベルのメモリセルにだけ書込みバイアス印加した後、‘11’レベルの書込みベリファイ動作を行なう。まず、全ビット線BLを例えば1Vにプリチャージ(充電)した後フローティング状態とし、タイミング信号S3とS4を立ち上げて、書込みデータの上位ビットと下位ビットが共に‘1’のビット、即ち書込みデータが‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態とし、ビット線BLとセンス回路SLを接続する。
この後、ワード線WLを‘11’レベルのベリファイ電圧V3例えば4Vに設定して、‘11’ベリファイ動作を行なう。閾値電圧がV3以下即ち‘11’レベル書込みが終了していないメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方閾値電圧がV3以上即ち‘11’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線BLは1Vに保持されたままとなる。この動作により、書込みデータが‘11’のビットのうち、‘11’レベル書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘11’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。
この間、書込みデータが‘00’、‘10’、‘10’のビットについてはMOSトランジスタM1、M2の少なくともどちらか一方がOFF状態となり、メモリセルの閾値にかかわらずノードSLSがHI状態となる。例えば、消去レベル‘00’にあるメモリセルは‘11’ベリファイによって、ビット線電荷が放電されるが、ビット線BLとセンス回路SLが接続されないためノードSLSはHI状態が保持される。
ベリファイ動作の結果、全てのノードSLSがHI状態となった場合に‘11’書込みが終了したことになる。しかし、LO状態のノードSLSが存在した場合は、前記ノードSLSに対応するメモリセルは‘11’レベルへの書込みが不十分であり、引き続き行なわれる書込み動作で選択的に書込みバイアスが印加される。このとき、書込み終了メモリセルには書込み電圧は印加されない。全てのノードSLSがHI状態になるまで、書込みバイアス印加動作とベリファイ動作を繰り返し行なうことで‘11’レベルの書込みを行なう。
ここで、‘11’レベルへの書込みは先に述べたように粗く書込んでもよいため、書込みバイアス印加動作とベリファイ動作の繰り返し回数が少ない書込みを実現することができる。
‘11’レベルの書込みが完了後、‘01’、‘10’レベルの書込みを行なう。図15は、‘01’、‘10’レベルへの書込み動作を示すタイミングチャートである。書込みデータが‘01’、‘10’レベルのメモリセルにだけ書込みバイアスを印加した後、‘01’、‘10’レベルの書込みベリファイ動作を行なう。
まず、全ビット線BLを例えば1Vに充電した後フローティング状態とし、タイミング信号S4,S5を立ち上げて、書込みデータが‘01’、‘11’のビットについてのみ選択的にMOSトランジスタM1,M2をON状態とし、ビット線BLとセンス回路SLを接続する。次にワード線WLの電圧を‘01’レベルのベリファイ電圧V1例えば2Vに設定して、‘01’ベリファイ動作を行なう。この動作により、閾値電圧がV1以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方閾値電圧がV1以上即ち‘01’書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により書込みデータが‘01’レベルのビットについては、‘01’書込みが終了している場合ノードSLSはHI状態となり、‘01’書込みが終了していない場合にはノードSLSがLO状態となる。また書込みデータが‘11’レベルのビットについては、先の‘11’書込み動作によって閾値電圧が既に‘11’レベルにあるため、WLの電圧がV1ではメモリセルが非導通状態である。したがってビット線電荷は放電されず、ノードSLSは必ずHI状態となる。
タイミング信号S4,S5を立ち下げた後、タイミング信号S3,S6を立ち上げて、書込みデータが‘10’、‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態とし、ビット線BLとセンス回路SLを接続する。次にワード線WL電圧を‘10’レベルのベリファイ電圧V2例えば3Vに設定して‘10’ベリファイ動作を行なう。この動作により、閾値電圧がV2レベル以下のメモリセルは導通状態となり、ビット線電荷はソース線CSに放電される。一方閾値電圧がV2以上のメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘10’レベルのビットについては、‘10’書込みが終了している場合はノードSLSはHI状態となり、‘10’書込みが終了していない場合はノードSLSがLO状態となる。また、書込みデータが‘11’レベルのビットについては、先の‘11’書込み動作によって閾値電圧が既に‘11’レベルにあるため、WLの電圧がV2ではメモリセルが非導通状態である。したがってビット線電荷は放電されず、ノードSLSはHI状態となる。
この後、センス回路SLの電源を増大させ、メモリデータのセンス動作を行なった結果、ノードSLSが全ての書込みビットに対してHI状態であれば、‘01’、‘10’書込み終了と判定される。しかし、ノードSLSがLO状態のビットが存在する場合、前記ノードSLSに対応するメモリセルは書込み不十分と判断され、引き続き行なわれる書込み動作において選択的に書込みバイアスが印加される。この際、書込み終了と判断されたメモリセルには書込みバイアスが印加されない。
以上のように、最も閾値電圧が高い‘11’レベルの書込みを‘01’、‘10’書込みに先立って行ない、その後多くのベリファイ回数を必要とする‘01’、‘10’書込み動作を行なうことで、‘01’、‘10’書込みベリファイ動作における一回当たりの書込みベリファイ時間を短縮することができ、より高速の書込みが可能になる。
上記実施例において、‘01’、‘10’レベルの書込みベリファイの際、ビット線BLのプリチャージは書込みベリファイ開始時のみであり、その後はワード線電圧を階段状に増加させて‘01’、と‘10’の2状態のベリファイ動作を連続して行なっていた。これとは別に、図16に示すように各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイに要する時間は増加するが、各状態のベリファイ時にビット線BLを所望のレベルに減衰量少なく保持することが可能になり、判定に高いレベルの電荷量を使用できる効果が得られる。
<実施例3>
本発明の第3の実施例について図17〜図19を用いて説明する。図17は1セル当たり3ビットデータを記憶することができるメモリセルに対して3ビットデータを一括して書込みベリファイが可能な回路構成図について示したものである。図中のM11からMmnは1セル当たり3ビットデータを記憶することの可能なメモリセルを表わしており、メモリアレイMAは、実施例1における図7に示したメモリアレイMAと同じ構成となっている。
前記メモリセルの3ビットデータと閾値分布の関係について、その一例を図18に示す。図18において、消去状態は‘000’レベルであり、‘001’、‘010’、・・・、‘111’へ閾値を増大させることによって書込みを行なう。メモリセルへの書込みは、HE注入によって浮遊ゲートに電子を注入することによって行なうが、このときの書込みバイアス条件の一例は、表2に示した通りである。
以下では、閾値分布が図18の場合について書込みベリファイ動作の説明を行なうが、図18以外の組合わせ、例えばレベルが高い程閾値が低くなる組合わせでも動作可能である。以下、図19に示すタイミングチャートを用いて、本実施例の説明を行なう。
書込み命令が入力されると、外部から書込みデータが転送され、3ビットデータがデータ保持回路DL1,DL2,DL3にそれぞれセットされる。書込みデータがセットされた後の各データ保持回路のそれぞれノードDLS1、DLS2、DLS3の状態を表4に示す。
次に、セットされた書込みデータに基づいて書込みの必要なメモリセルに対して書込み動作を行なった後、ベリファイ動作を行なう。
まず、全てのビット線BL0からBLmを例えば1Vにプリチャージした後、フローティング状態とする。その後、タイミング信号S4,S5,S9を立ち上げ、書込みデータの最下位ビットが‘1’のビット即ち‘001’、‘011’、‘101’、‘111’のビットのみMOSトランジスタM1,M2,M3をON状態とし、ビット線BLとセンス回路SLを接続する。次にワード線WLを立ち上げ、‘001’ベリファイ電位V1に設定する。このとき、閾値がV1以下のメモリセルは導通状態となり、ビット線電荷はソース線CSに放電される。一方、閾値電圧がV1以上のメモリセルは非導通状態であるためビット線電荷は放電されず、1Vのままである。この動作により、‘001’書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘001’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。
タイミング信号S4,S5、S9を立ち下げた後、タイミング信号S4,S6,S8を立ち上げ、書込みデータの最下位から2ビット目が‘1’のビット即ち‘010’、‘110’、‘011’、‘111’のビットのMOSトランジスタM1,M2、M3をON状態とし、ビット線BLとセンス回路SLとを接続する。次にワード線WLを‘010’ベリファイ電位V2に設定する。このとき、閾値がV2以下のメモリセルは導通状態となり、ビット線電荷はソース線CSに放電される。一方閾値電圧がV2以上のメモリセルは非導通状態であるためビット線電荷は放電されず、1Vのままとなる。この動作により、‘010’書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘010’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。このとき、書込みデータ‘001’のメモリセルは必ず導通状態にあるため、ビット線電荷が放電されるが、MOSトランジスタM2がOFFであるためビット線の情報はセンス回路SLに反映されず、ノードSLSにセットされた‘001’ベリファイ結果が破壊されない。
タイミング信号S4,S6,S8を立ち下げた後、タイミング信号S5,S6,S7を立ち上げ、書込みデータの最上位ビットが‘1’のビット即ち‘100’、‘110’、‘101’、‘111’のビットのみMOSトランジスタM1、M2、M3をON状態としてビット線BLとセンス回路SLを接続する。次にワード線WLを‘100’ベリファイ電位V3に設定する。このとき、閾値電圧がV3以下のメモリセルは導通状態となり、ビット線電荷はソース線CSに放電される。一方閾値電圧がV3以上のメモリセルは非導通状態であるためビット線電荷は放電されず、1Vのままとなる。この動作により、‘100’書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘100’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。このとき、書込みデータ‘001’、‘010’のメモリセルは必ず導通状態となりビット線電荷は放電される。しかし、MOSトランジスタM1がOFFであるためビット線の情報はセンス回路SLに反映されず、ノードSLSにセットされた‘001’、‘010’各ベリファイ結果は破壊されない。
タイミング信号S5,S6,S7を立ち下げた後、タイミング信号S4,S8,S9を立ち上げ、書込みデータの最下位ビットと最下位から2ビット目が‘1’のビット即ち‘011’と‘111’のビットのみMOSトランジスタM1、M2、M3をON状態としてビット線BLとセンス回路SLを接続する。次に、ワード線WLを‘011’ベリファイ電位V4に設定する。この時、閾値電圧がV4以下のメモリセルは導通状態となり、ビット線電荷はソース線CSに放電される。一方閾値電圧がV4以上のメモリセルは非導通状態であるためビット線電荷は放電されず、1Vのままとなる。この動作により、‘011’書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘011’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。このとき、書込みデータ‘001’、‘010’、‘100’のメモリセルは必ず導通状態となりビット線電荷は放電される。しかし、MOSトランジスタM2、M3の少なくともどちらか1つがOFF状態であるためビット線の情報はセンス回路SLに反映されず、ノードSLSにセットされた‘001’、‘010’、‘100’の各ベリファイ結果は破壊されない。
このようにワード線WLの電位をベリファイ電圧に対応させながらV1からV7まで階段状に増加させてメモリセルによる放電を行ない、書込みデータに応じてMOSトランジスタM1,M2,M3をON/OFFさせることで3ビットデータのベリファイを行なうことが可能である。
全てのレベルについてベリファイを行なった後、センス回路SLを増幅し、全ビットについてノードSLSがHI状態であれば、書込み終了と判断される。一方、LO状態のノードSLSが存在した場合には、そのビットに対応するメモリセルは書込み未終了であり、引き続き行なわれる書込みバイアス印加動作で選択的に書込みバイアスが印加されることとなる。
上記のように、1セル当たり3ビットデータを記憶可能なメモリセルについても高速に書込み及びベリファイを行なうことが可能である。即ち、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することができる。
なお、実施例1で示したように、各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイ動作に要する時間は長くなるが、各状態のベリファイ動作時にビット線を所望のレベルに減衰量少なく保持することが可能になり、判定に高いレベルの電荷量を使用できる効果が得られる。
また、実施例2で示したように、一番上の閾値レベルの書込み動作のみ先に行なうことにより、一回当たりのベリファイに要する時間を短縮することができ、より高速の書込みが可能になる。
更に、1セル当たりNビットデータを記憶可能なメモリセルの書込みについても、本実施例から容易に推測しうる範囲の回路変更により実現可能であることは明らかである。
<実施例4>
本発明の第4の実施例を図20を用いて説明する。
図20は、本実施例の具体的な回路構成図を示したものである。図中のメモリアレイMAは、例えば非特許文献1において発表された電気的書換え可能なメモリアレイであり、メモリセルM11〜Mmnがマトリクス状に配列され、メモリセルのドレイン端子が隣接するメモリセルのソース端子と接続された仮想接地型メモリアレイを構成し、各ドレイン又はソース端子がビット線BL1〜BLmに接続され、制御ゲートがワード線WL1〜WLnに接続されて構成されている。また、消去ゲートEG1〜EGkがワード線WLと平行に設置され、浮遊ゲートに蓄積されている電子を前記消去ゲートに引抜くことにより、隣接する2本のワード線WLに接続されているメモリセルを一括して消去することが可能な構成になっている。
ここで、前記メモリセルは1セル当たり2ビット情報を記憶することが可能なメモリセルであり、その取り得る4つの閾値状態は図8に示した通りである。また、図8において消去状態は‘00’レベルであり、‘01’、‘10’、‘11’へ閾値を増大させることで書込みを行なう。メモリセルへの書込みは、HE注入によってフローティングゲートに電子を注入することにより行なう。このときの書込みバイアス条件の一例は、表2に示した通りである。
図20中の書込みベリファイ制御回路C1〜Cmは、実施例1における図7で示した書込み制御回路C1〜Cmと同じであり、また、メモリセルへの書込みバイアスも同様の条件で行なうことが可能であるため、本実施例におけるアレイ構成においても、実施例1と同様の方法で書込みベリファイ動作を行なう。
更に、実施例2,3で述べた書込みベリファイ方式についても同様に適用することが可能である。
本実施例により、仮想接地型メモリアレイに対しても、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することができる。
<実施例5>
本発明の第5の実施例を図21を用いて説明する。
図21は、本実施例の具体的な回路構成図を示したものである。図中のメモリアレイは、メモリセルがマトリクス状に配列されたブロックBLOCK1〜BLOCKkで構成され、メモリセルのドレイン端子が隣接するメモリセルのソース端子と接続された仮想接地型メモリアレイを構成している。ブロックBLOCK1のメモリセルがM11〜M2mnとなる。
BLOCKj(j=1,2,・・,k)の制御ゲートは、ワード線WLj1〜WLjnに接続され、選択ゲートがAGj1又はAGj2に接続されている。また、各ドレイン又はソースは、選択トランジスタを介してビット線BL1〜BLm又は共通ソース線CSに接続されている。
ここで、前記メモリセルは1セル当たり当たり2ビット情報を記憶することが可能なメモリセルであり、その取り得る4つの閾値状態は図8に示した通りである。また、図8において消去状態は‘00’レベルであり、‘01’、‘10’、‘11’へ閾値を増大させることで書込みを行なう。
メモリセルへの書込みは、ソースサイド注入〔以下「SSI(Source-Side-Injection)」という〕によって浮遊ゲートに電子を注入することにより行ない、このときの書込みバイアス条件の一例を表5に示す。
浮遊ゲートと隣接して設けられた選択ゲートに閾値程度の電圧例えば2V程度を印加することにより、前記選択ゲートと浮遊ゲートの境界部の下のチャネルに大きな横方向及び縦方向の電界が形成され、これによりホットエレクトロンの発生および注入効率が増大し、チャネル電流が小さいにもかかわらず高速の書込みが可能となるのがSSIの特徴である。
本メモリアレイでは、選択ゲートAGj1又はAGj2を0Vにすることにより、対応するメモリセル列を非活性状態とすることが可能である。例えばAGj1を0Vとすることにより、奇数列のメモリセルが非活性状態となるため、奇数列メモリセルの影響を受けることなく、遇数列メモリセルの読出しや書込みが可能となる。また、AGj2を0Vとすることにより、偶数列のメモリセルが非活性状態となるため、偶数列メモリセルの影響を受けることなく、奇数列メモリセルの読出しや書込みが可能となる。このように、選択ゲートを制御することにより、1本のワード線に接続しているメモリセルの奇数番目のメモリセル毎又は偶数番目のメモリセル毎に書込み及び読出しを行なうことが可能である。
以下、図22に示すタイミングチャートを用いて、本実施例の説明を行なう。以下の説明においてはBLOCKjにおける奇数番目のメモリセルが選択されている場合について説明を行なうが、偶数番目のメモリセルが選択されている場合でも、同様にして動作させることが可能である。
書込み命令が入力されると、外部から書込みデータが転送され、2ビットデータは、上位データがデータ保持回路DL1に、下位データがデータ保持回路DL2にそれぞれ格納される。2ビットデータ格納後におけるノードDLS1とDLS2の状態は表3に示した通りである。次に書込みデータが‘01’、‘10’、‘11’のビットに対して、書込みバイアスを印加する。この場合の書込みバイアス条件は表5に示した通りである。
書込みバイアスを印加した後、書込みベリファイ動作を行なう。まず、制御信号STj1を立ち上げて選択トランジスタをON状態とし、選択ゲート電圧AGj1を例えば4.5Vに立ち上げて選択ワード線に接続されたメモリセルのうち奇数列のメモリセルを活性化させる。その後、全ビット線BLを例えば1Vに充電した後フローティング状態とし、タイミング信号S4,S5を立ち上げて、下位ビットが‘1’のビット即ち書込みデータが‘01’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、ビット線BLとセンス回路SLを接続する。次に選択ワード線WLを‘01’レベルのベリファイ電圧V1例えば2Vに設定して、‘01’ベリファイ動作を行なう。閾値電圧がV1以下即ち‘01’レベル書込みが終了していないメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方、閾値電圧がV1以上即ち‘01’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線は1Vに保持されたままとなる。この動作により、書込みデータが‘01’、‘11’のビットのうち、‘01’レベル書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘01’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。この間、書込みデータが‘00’と‘10’のビットについてはMOSトランジスタM2がOFFとなり、メモリセルの閾値にかかわらずノードSLSがHI状態となる。例えば、消去レベル‘00’にあるメモリセルは‘01’ベリファイによって、ビット線電荷が放電されるが、ビット線BLとセンス回路SLが接続されないため、ノードSLSはHI状態が保持される。
タイミング信号S4,S5を立ち下げた後、タイミング信号S3,S6を立ち上げて、上位ビットが‘1’のビット即ち書込みデータが‘10’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、ワード線BLとセンス回路SLを接続する。引き続いてワード線WL電圧を‘10’レベルのベリファイ電圧V2例えば3Vに設定して、‘10’ベリファイ動作を行なう。この動作により、閾値電圧がV2以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方閾値電圧がV2以上即ち‘10’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘10’、‘11’ビットのうち、‘10’レベル書込みが終了しているメモリセルに対するノードSLSはHI状態を保持するが、‘10’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。この間、書込みデータが‘00’、‘01’のメモリセルについてはMOSトランジスタM1がOFFとなり、ワード線BLとセンス回路SLは接続されないため、先の動作でノードSLSに保持された‘01’ベリファイの結果は破壊されない。
タイミング信号S3,S6を立ち下げた後、タイミング信号S3,S4を立ち上げて、書込みデータが‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態とし、ワード線BLとセンス回路SLを接続する。引き続いて選択ワード線WL電圧を‘11’レベルのベリファイ電圧V3例えば4Vに設定して、‘11’ベリファイ動作を行なう。この動作により、閾値電圧がV3以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じて共通ソースCSに放電される。一方閾値電圧がV3以上即ち‘11’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘11’のビットうち、‘11’書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘11’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。この間、書込みデータが‘00’、‘01’、‘10’のメモリセルについてはMOSトランジスタM1、M2のうちの少なくともどちらか1つがOFF状態となり、ビット線BLとセンス回路SLは接続されない。したがって、‘11’ベリファイ動作に先立って行なわれた‘01’、‘10’ベリファイ動作によってSLSに保持されたベリファイ結果は破壊されない。
例えば、書込みデータが‘00’であるメモリセルは‘01’、‘10’、‘11’ベリファイ動作中にビット線電荷が放電されるが、その間、ビット線BLとセンス回路SLが接続されないため「書込み終了ビット」と判定されることになる。
この後センス回路SLを増幅させ、メモリデータのセンス動作を行なう。ノードSLSが全ての書込みビット線に対してHI状態であれば書込み終了と判断される。しかし、ノードSLSがLO状態のビットが存在した場合、前記SLSに対応するメモリセルは書込み不十分であるため、引き続き行なわれる書込み動作において選択的に書込みバイアスが印加される。この際、書込み終了と判別されたメモリセルには書込みバイアスが印加されない。
本実施例により、選択ゲートを備える仮想接地型メモリアレイに対しても、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することができる。
なお、上記実施例では、ビット線のプリチャージは書込みベリファイ開始時のみであり、その後はワード線電圧を階段状に増加させて3状態のベリファイ動作を連続して行なっていたが、実施例1に示すように各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイに要する時間は増加するが、各状態のベリファイ時にビット線を所望のレベルに減衰量少なく保持することが可能になり、判定に高いレベルの電荷量を使用できる効果が得られる。
また、第2の実施例で示したように、一番上の閾値レベルの書込み動作のみ先に行なうことにより、一回当たりのベリファイに要する時間を短縮することができ、より高速の書込みが可能になる。
更に、実施例3に示したように、1セル当たり3ビットデータ以上を記憶可能なメモリセルの書込みについても本実施例から容易に推測し得る範囲の回路変更により実現可能であることは明らかである。
<実施例6>
本発明の第6の実施例を図23を用いて説明する。
図23は、本実施例の具体的な回路構成図を示したものである。図中のメモリアレイは、例えば、特許文献5に示された電気的書換え可能な並列型不揮発性半導体メモリアレイであり、メモリセルM11〜Mmnがマトリクス状に配列されたブロックBLOCK1〜BLOCKkにより構成されている。BLOCKj(j=1,2,・・,k)のメモリアレイは、ドレイン端子がサブビット線に並列接続された後、選択トランジスタMSDj1〜MSDjmを介してビット線に接続され、ソース端子がサブソース線に並列接続された後、選択トランジスタMSSj1〜MSSjmを介して共通ソース線CSに接続され、制御ゲートがワード線WLj1〜WLjnに接続されて構成されている。また、ブロック内の各サブビット線間、ならびに各サブソース線間は電気的に絶縁されている。
ここで、前記メモリセルは1セル当たり2ビット情報を記憶することが可能なメモリセルであり、その取り得る4つの閾値状態は図8に示した通りである。また、図8において消去状態は‘00’レベルであり、‘01’、‘10’、‘11’へ閾値を増大させることで書込みを行なう。メモリセルへの書込みはファウラー・ノードハイム・トンネル電流(以下「FNトンネル電流」という)によって浮遊ゲートに電子を注入することにより行なう。このときの書込みバイアス条件の一例を表6に示す。
以下、図23及び図8と併せて、図24示すタイミングチャートを用いて、本実施例における書込みベリファイ動作を説明する。
書込み命令が入力されると、外部から書込みデータが転送され、2ビットデータは上位データがデータ保持回路DL1に、下位データがデータ保持回路DL2にそれぞれ格納される。2ビットデータ格納後におけるノードDLS1,DLS2の状態は表3に示した通りである。次に書込みデータが‘01’、‘10’、‘11’のビットに対して、書込みバイアスを印加する。この場合の書込みバイアスは、表6に示した通りの条件である。
書込みバイアス印加後、書込みベリファイ動作を行なう。まず、全ビット線BL1〜BLmを例えば1Vに充電した後フローティング状態とし、タイミング信号S4,S5を立ち上げて、下位ビットが‘1’のビット即ち書込みデータが‘01’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、ビット線BLとセンス回路SLを接続する。次に選択ワード線WLを‘01’レベルのベリファイ電圧V1例えば2Vに設定して、‘01’ベリファイ動作を行なう。閾値電圧がV1以下即ち‘01’レベル書込みが終了していないメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方閾値電圧がV1以上即ち‘01’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線は1Vに保持されたままとなる。この動作により、書込みデータが‘01’、‘11’のビットのうち、‘01’レベル書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘01’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。この間、書込みデータが‘00’と‘10’のビットについてはMOSトランジスタM2がOFFとなり、メモリセルの閾値にかかわらずノードSLSがHI状態となる。例えば、消去レベル‘00’にあるメモリセルは‘01’ベリファイによって、ビット線電荷が放電されるが、ビット線BLとセンス回路SLが接続されないためノードSLSはHI状態が保持される。
タイミング信号S4,S5を立ち下げた後、タイミング信号S3,S6を立ち上げて、上位ビットが‘1’のビット即ち書込みデータが‘10’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、ワード線BLとセンス回路SLを接続する。引き続いてワード線WL電圧を‘10’レベルのベリファイ電圧V2を例えば3Vに設定して、‘10’ベリファイ動作を行なう。この動作により、閾値電圧がV2以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方閾値電圧がV2以上即ち‘10’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘10’、‘11’ビットのうち、‘10’レベル書込みが終了しているメモリセルに対するノードSLSはHI状態を保持するが、‘10’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。この間、書込みデータが‘00’、‘01’のメモリセルについてはMOSトランジスタM1がOFFとなり、ビット線BLとセンス回路SLは接続されないため、先の動作でSLSに保持されている‘01’ベリファイの結果は破壊されない。
タイミング信号S3,S6を立ち下げた後、タイミング信号S3,S4を立ち上げて、書込みデータが‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態とし、ビット線BLとセンス回路SLを接続する。引き続いて選択ワード線WL電圧を‘11’レベルのベリファイ電圧V3を例えば4Vに設定して、‘11’ベリファイ動作を行なう。この動作により、閾値電圧がV3以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じて共通ソースCSに放電される。一方閾値電圧がV3以上即ち‘11’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘11’のビットうち、‘11’書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘11’レベルに達していないメモリセルに対応するノードSLSはLO状態と.なる。この間、書込みデータが‘00’、‘01’、‘10’のメモリセルについてはMOSトランジスタM1、M2のうちの少なくともどちらか一方がOFF状態となり、ビット線BLとセンス回路SLは接続されない。したがって、‘11’ベリファイ動作に先立って行なわれた動作によってノードSLSに保持された‘01’ベリファイ結果並びに‘10’ベリファイ結果は破壊されない。
例えば、書込みデータが‘00’であるメモリセルは‘01’及び‘10’ベリファイ動作中にビット線電荷が放電されるが、‘01’、‘10’、‘11’ベリファイ動作においてビット線BLとセンス回路SLが接続されないため「書込み終了ビット」と判定されることになる。
この後、センス回路SLを増幅させ、メモリデータのセンス動作を行なう。ノードSLSが全ての書込みビット線に対してHI状態であれば書込み終了と判断される。しかし、ノードSLSがLO状態のビットが存在した場合、前記SLSに対応するメモリセルは書込み不十分であるため、引き続き行なわれる書込み動作において選択的に書込みバイアスが印加される。この際、書込み終了と判別されたメモリセルには書込みバイアスが印加されない。
ここで、本実施例の場合の書込み動作について説明する。先に述べたようにセンス動作を行なった後、LO状態のノードSLSが存在した場合には、センス回路SL(図10参照)のPMOSトランジスタの電源SLPの電圧をVWDに設定し、NMOSトランジスタの電源SLNの電圧を0Vに設定した後、書込み動作でタイミング信号S5,S6を立ち上げる。これにより、ビット線BLが各ノードSLSの状態に応じて次のように充電される。ノードSLSがLO状態のビット即ち書込みが未終了のメモリセルに対応するビット線には0Vが充電され、ノードSLSがHI状態のビット即ち書込みが終了しているメモリセルに対応するビット線にはVWDが充電される。このようにして、本実施例では、実施例1〜実施例5で使用した書込みバイアス回路5を用いず、書込み動作時にセンス回路SL及びMOSトランジスタM1,M2が書込みバイアス手段を形成する。
この後、選択トランジスタMSDjを制御する制御信号SDjを立ち上げてメモリセルM11〜Mnmのドレイン及びソースをVWD又は0Vに充電し、ワード線電圧をVWに設定することで書込みを開始する。なお、ドレイン及びソースの双方に充電が行なわれるのは、選択トランジスタMSSjが非導通状態になっているからである。また、ドレイン及びソースの双方に充電が行なわれるのに伴い、チャネルもドレイン及びソースと同電位になる。更に、書込み時に流れるFNトンネル電流が極めて微弱であるため、選択トランジスタMSSjが非導通の状態で書込みが可能になる。
書込みの終了したメモリセルについては、ドレイン及びソースが電圧VWDに充電されているため、メモリセルの浮遊ゲートとチャネルの間のトンネル膜(酸化膜)に印加される電界が弱められ、書込みが生じない。また、書込み未終了のメモリセルについてはドレイン、ソース及びチャネルが0Vであり、ワード線が電圧VW例えば17Vであるため、トンネル膜に強い電界が印加されて浮遊ゲートへのFN注入が生じ、書込みが行なわれる。
本実施例により、FNトンネル電流を用いるメモリセルに対しても、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することができる。
なお、本実施例では、ビット線のプリチャージは書込みベリファイ開始時のみであり、その後はワード線電圧を階段状に増加させて3状態のベリファイ動作を連続して行なったが、図25に示すように各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイに要する時間は増加するが、各状態のベリファイ時にビット線BLを所望のレベルに減衰量少なく保持することが可能になり、判定に高いレベルの電荷量を使用できる効果が得られる。
また、実施例2で示した、一番上の閾値レベルの書込み動作のみ先に行なう方法を採用してもよく、これにより、一回当たりのベリファイに要する時間を短縮することができ、より高速の書込みが可能になる。
更に、実施例3で示した、1セル当たり3ビットデータ以上を記憶可能なメモリセルの書込みも、本実施例から容易に推測し得る範囲の回路変更により実現可能であることは明らかである。
<実施例7>
本発明の第6の実施例を図26を用いて説明する。
図26は、本実施例の具体的な回路構成図を示したものである。図中のメモリアレイは、例えば特許文献6に示された電気的書換え可能な並列型不揮発性半導体メモリアレイであり、メモリセルM11〜Mmnがマトリクス状に配列されたブロックBLOCK1〜BLOCKkにより構成されている。ブロックBLOCKjのメモリアレイは、n個のメモリセルが直列接続されたメモリセル列により構成され、各メモリセル列の一端が、選択トランジスタMSD1〜MSDmを介してビット線に接続され、他端が選択トランジスタMSS1〜MSSmを介して共通ソース線CSに接続され、制御ゲートがワード線WLj1〜WLjnに接続されて構成されている。また、ブロック内の各メモリセル列間は、電気的に絶縁されている。
ここで、前記メモリセルは、1セル当たり2ビット情報を記憶することが可能なメモリセルであり、その取り得る4つの閾値状態は図8に示した通りである。また、図8において、消去状態は‘00’レベルであり、‘01’、‘10’、‘11’へ閾値を増大させることによって書込みが行なわれる。各メモリセルへの書込みは、FNトンネル電流によって浮遊ゲートに電子を注入することにより行なわれる。このときの書込みバイアス条件の一例は表6に示した通りである。
以下、図8,26と併せ、図27に示すタイミングチャートを用いて、本実施例における書込みベリファイ動作を説明する。
書込み命令が入力されると、外部から書込みデータが転送され、2ビットデータは上位データがデータ保持回路DL1に、下位データがデータ保持回路DL2にそれぞれ格納される。2ビットデータ格納後におけるノードDLS1,DLS2の状態は表3に示した通りである。次に書込みデータが‘01’、‘10’、‘11’のビットに対して、書込みバイアスを印加する。この場合の書込みバイアス条件は、表6に示した通りの条件である。
書込みバイアス印加後、書込みベリファイ動作を行なう。まず、選択ブロック内の非選択ワード線の電圧VRPを例えば5V程度に立ち上げ、一番高い閾値状態に書込まれたメモリセルであっても導通状態となるように、設定する。次に全ビット線BL1〜BLmを例えば1Vに充電した後フローティング状態とし、タイミング信号S4,S5を立ち上げて、下位ビットが‘1’のビット即ち書込みデータが‘01’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、ビット線BLとセンス回路SLを接続する。その後、選択ワード線WLを‘01’レベルのベリファイ電圧V1を例えば2Vに設定して、‘01’ベリファイ動作を行なう。閾値電圧がV1以下即ち‘01’レベル書込みが終了していないメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方閾値電圧がV1以上即ち‘01’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線は1Vに保持されたままとなる。この動作により、書込みデータが‘01’、‘11’のビットのうち、‘01’レベル書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘01’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。この間、書込みデータが‘00’と‘10’のビットについては、MOSトランジスタM2がOFFとなり、メモリセルの閾値にかかわらずノードSLSがHI状態となる。例えば、消去レベル‘00’にあるメモリセルは‘01’ベリファイによって、ビット線電荷が放電されるが、ビット線BLとセンス回路SLが接続されないためノードSLSはHI状態が保持される。
タイミング信号S4,S5を立ち下げた後、タイミング信号S3,S6を立ち上げて、上位ビットが‘1’のビット即ち書込みデータが‘10’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、BLとセンス回路SLを接続する。引き続いてワード線WL電圧を‘10’レベルのベリファイ電圧V2例えば3Vに設定して、‘10’ベリファイ動作を行なう。この動作により、閾値電圧がV2以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方閾値電圧がV2以上即ち‘10’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘10’、‘11’ビットのうち、‘10’レベル書込みが終了しているメモリセルに対するノードSLSはHI状態を保持するが、‘10’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。この間、書込みデータが‘00’、‘01’のメモリセルについてはMOSトランジスタM1がOFFとなり、ワード線BLとセンス回路SLは接続されないため、先の動作でノードSLSに保持されている‘01’ベリファイの結果は破壊されない。
タイミング信号S3,S6を立ち下げた後、タイミング信号S3,S4を立ち上げて、書込みデータが‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態とし、BLとセンス回路を接続する。引き続いて選択ワード線WL電圧を‘11’レベルのベリファイ電圧V3例えば4Vに設定して、‘11’ベリファイ動作を行なう。この動作により、閾値電圧がV3以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じて共通ソースCSに放電される。一方閾値電圧がV3以上即ち‘11’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘11’のビットうち、‘11’書込みが終了しているメモリセルに対応するノードSLSはHI状態を保持するが、‘11’レベルに達していないメモリセルに対応するノードSLSはLO状態となる。この間、書込みデータが‘00’、‘01’、‘10’のメモリセルについてはMOSトランジスタM1、M2のうちの少なくともどちらか1つがOFF状態となり、ビット線BLとセンス回路SLは接続されない。したがって、‘11’ベリファイ動作に先立って行なわれた動作によってノードSLSに保持された‘01’ベリファイ結果並びに‘10’ベリファイ結果は破壊されない。
例えば、書込みデータが‘00’であるメモリセルは、‘01’及び‘10’のベリファイ動作中にビット線電荷が放電されるが、‘01’、‘10’、‘11’ベリファイ動作においてビット線BLとセンス回路SLが接続されないため「書込み終了ビット」と判定されることになる。
この後、センス回路SLを増幅させ、メモリデータのセンス動作を行なう。センス動作後のノードSLSが全ての書込みビット線に対してHI状態で確定していれば、書込み終了と判断される。しかし、ノードSLSがLO状態のビットが存在した場合、このノードSLSに対応するメモリセルは書込み不十分であるため、引き続き行なわれる書込み動作において選択的に書込みバイアスが印加される。この際、書込み終了と判別されたメモリセルには書込みバイアスが印加されない。
ここで、書込み動作について説明する。先に述べたようにセンス動作を行なった後、LO状態のノードSLSが存在した場合には、センス回路SL(図10参照)のPMOSトランジスタの電源SLPの電圧をVWDに設定し、NMOSの電源SLNの電圧を0Vに設定した後、スイッチS5とS6を立ち上げて各ノードSLSの状態に応じてビット線BLを充電する。このとき、ノードSLSがLO状態のビット即ち書込みが未終了のメモリセルに対応するビット線には0Vが充電され、ノードSLSがHI状態のビット即ち書込みが終了しているメモリセルに対応するビット線にはVWDが充電される。
この後、選択トランジスタMSDを制御する制御信号SDjを立ち上げてメモリセルのドレインをVWD又は0Vに充電してから制御信号SDjを立ち下げることにより、直列接続したメモリセルの拡散層部(ドレイン及びソース)をフローティング状態とする。これに伴ってメモリセルのチャネルも拡散層部と同電位になる。
その後、選択ブロック内の非選択ワード線WLを電圧VWPに立ち上げることにより、VWDに充電されたメモリセルのチャネルは、容量結合によりVWD以上に持ち上げられ、ワード線電圧を電圧VWに設定しても酸化膜(トンネル膜)電界が弱く書込みが生じない。一方、書込み未終了のメモリセルのメモリセル拡散層部及びチャネルは0Vに設定されているため、ワード線に電圧VW例えば17Vが印加されることにより、トンネル膜に強い電界が印加されて浮遊ゲートへのFN注入が生じる。
本実施例により、FNトンネル電流を利用する直列接続のメモリセルに対しても、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することが可能である。
なお、上記実施例では、ビット線のプリチャージは書込みベリファイ開始時のみであり、その後はワード線電圧を階段状に増加させて3状態のベリファイ動作を連続して行なっていたが、図28に示すように各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイに要する時間は増加するが、各状態のベリファイ時にビット線を所望のレベルに減衰量少なく保持することが可能であり、判定に高いレベルの電荷量を使用できる効果が得られる。
また、実施例2で示したように、一番上の閾値レベルの書込み動作のみ先に行なうことにより、一回当たりのベリファイに要する時間を短縮することができ、より高速の書込みが可能になる。
更に、実施例3に示したように、1セル当たり3ビットデータ以上を記憶可能なメモリセルの書込みについても本実施例から容易に推測しうる範囲の回路変更により実現可能であることは明らかである。
<実施例8>
本発明の第8の実施例を図29を用いて説明する。
図29は、本実施例の具体的な回路構成図を示したものである。図中のメモリアレイは、例えば特許文献7に示された電気的書換え可能な並列型不揮発性半導体メモリアレイであり、メモリセルM11〜Mmnがマトリクス状に配列されたブロックBLOCK1〜BLOCKkにより構成されている。ブロックBLOCKjのメモリアレイは、ドレイン端子がサブビット線に並列接続されてから後、選択トランジスタMSD1〜MSDmを介してビット線に接続され、ソース端子がサブソース線に並列接続された後、選択トランジスタMSS1〜MSSmを介して共通ソース線CSに接続され、制御ゲートがワード線WLj1〜WLjnに接続されて構成されている。また、ブロック内の各サブビット線間、ならびに各サブソース線間は電気的に絶縁されている。
ここで、前記メモリセルは1セル当たり2ビット情報を記憶することが可能なメモリセルであり、その取り得る4つの閾値状態を図30に示す。図30において、消去状態は‘00’レベルであり、‘11’、‘10’、‘01’へ閾値を低下させることで書込みを行なう。メモリセルへの書込みは、FNトンネル電流によって浮遊ゲートの電子をドレイン端子に放出することにより行ない、この時の書込みバイアス条件の一例を表7に示す。
以下、図29,30と併せて、図31に示すタイミングチャートを用いて、本実施例における書込みベリファイ動作を説明する。
書込み命令が入力されると、外部から書込みデータが転送され、2ビットデータは上位データがデータ保持回路DL1に、下位データがデータ保持回路DL2にそれぞれ格納される。2ビットデータ格納後におけるノードDLS1,DLS2の状態は、表3に示した通りである。次に書込みデータが‘01’、‘10’、‘11’のビットに対して、書込みバイアスを印加する。この場合の書込みバイアスは表7に示した通りの条件である。このとき、書込みを行なうメモリセル即ち書込みデータが‘01’、‘10’、‘11’のメモリセルに対応するノードSLSは書込みドレイン電圧VWDであり、書込まないメモリセル即ち書込みデータが‘00’のメモリセルに対応するノードSLSは書込み非選択ドレイン電圧0Vとなっている。
書込みバイアス印加後、書込みベリファイ動作を行なう。まず、タイミング信号Spを立ち上げてノードSLSがHI状態即ち書込みを行なったメモリセルに対応するビット線にのみ選択的に例えば1Vまでプリチャージ(充電)した後フローティング状態とする。この選択的プリチャージは、MOSトランジスタMpに直列接続したMOSトランジスタMphの動作によって行なわれる。
その後、タイミング信号S4,S5を立ち上げて、下位ビットが‘1’のビット即ち書込みデータが‘01’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、ビット線BLとセンス回路SLを接続する。次に選択ワード線WLを‘01’レベルのベリファイ電圧V1例えば2Vに設定して、‘01’ベリファイ動作を行なう。閾値電圧がV1以下即ち‘01’レベル書込みが終了しているメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方閾値電圧がV1以上即ち‘01’レベル書込みが終了していないメモリセルは非導通状態であり、ビット線は1Vに保持されたままとなる。この動作により、書込みデータが‘01’、‘11’のビットのうち、‘01’レベル書込みが終了しているメモリセルに対応するノードSLSはLO状態となるが、‘01’レベルに達していないメモリセルに対応するノードSLSはHI状態が保持される。
タイミング信号S4,S5を立ち下げた後、タイミング信号S3,S6を立ち上げて、上位ビットが‘1’のビット即ち書込みデータが‘10’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、ビット線BLとセンス回路SLを接続する。引き続いてWL電圧を‘10’レベルのベリファイ電圧V2例えば3Vに設定して、‘10’ベリファイ動作を行なう。この動作により、閾値電圧がV2以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線CSに放電される。一方閾値電圧がV2以上即ち‘10’レベル書込みが終了していないメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘10’、‘11’ビットのうち、‘10’レベル書込みが終了しているメモリセルに対するノードSLSはLO状態となるが、‘10’レベルに達していないメモリセルに対応するノードSLSはHI状態を保持する。この間、書込みデータが‘01’のメモリセルについてはMOSトランジスタM1がOFFとなり、ビット線BLとセンス回路SLは接続されないため、先の動作でノードSLSに読み出した‘01’ベリファイの結果は破壊されない。
タイミング信号S3,S6を立ち下げた後、タイミング信号S3,S4を立ち上げて、書込みデータが‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態とし、ビット線BLとセンス回路SLを接続する。引き続いて選択ワード線WL電圧を‘11’レベルのベリファイ電圧V3例えば4Vに設定して、‘11’ベリファイ動作を行なう。この動作により、閾値電圧がV3以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じて共通ソースCSに放電される。一方閾値電圧がV3以上即ち‘11’レベル書込みが終了してないメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘11’のビットうち、‘11’書込みが終了しているメモリセルに対応するノードSLSはLO状態となるが、‘11’レベルに達していないメモリセルに対応するノードSLSはHI状態を保持する。この間、書込みデータが‘00’、‘01’、‘10’のメモリセルについてはMOSトランジスタM1、M2のうちの少なくともどちらか一方がOFF状態となり、ビット線BLとセンス回路SLは接続されない。したがって、‘11’ベリファイ動作に先立って行なわれた動作によってノードSLSに保持された‘01’ベリファイ結果及び‘10’ベリファイ結果は破壊されない。
この後、センス回路SLを増幅させ、メモリデータのセンス動作を行なう。センス回路ノードSLSが全ての書込みビット線に対してLO状態であれば書込み終了と判断される。しかし、ノードSLSがHI状態のビットが存在した場合、前記SLSに対応するメモリセルは書込み不十分であるため、引き続き行なわれる書込み動作において選択的に書込みバイアスが印加される。この際、書込み終了と判別されたメモリセルには書込みバイアスが印加されない。
ここで、書込み動作について説明する。先に述べたようにセンス動作を行なった後、HI状態のノードSLSが存在した場合には、センス回路SLのPMOSの電源電圧をVWDに設定し、NMOSの電源電圧を0Vに設定した後、タイミング信号S5,S6を立ち上げてセンス回路SLとビット線WLを接続し、各ノードSLSの状態に応じてビット線BLを充電する。このとき、ノードSLSがHI状態のビット即ち書込みが未終了のメモリセルに対応するビット線にはVWDが充電され、ノードSLSがLO状態のビット即ち書込みが終了しているメモリセルに対応するビット線には0Vが充電される。
この後、制御信号SDjを立ち上げてメモリセルのドレインを電圧VWD又は0Vに充電し、ワード線電圧をVW例えば−9Vに設定することで書込みを開始する。書込みの終了したメモリセルについては、ドレインが0Vに充電されているため、メモリセルのトンネル膜に印加される電界が弱められ、書込みが生じない。また、書込み未終了のメモリセルについてはドレインがVWD例えば4Vであり、ワード線電圧がVW例えば−9Vであるため、トンネル膜に強い電界が印加されて浮遊ゲートからドレイン端子へのFN放出が生じる。
本実施例により、ドレインに集中のFNトンネル電流を利用するメモリセルに対しても、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することが可能である。
なお、実施例2で示したように、ベリファイ対象の一番上の閾値レベル‘11’の書込み動作のみ先に行なうことにより、一回当たりのベリファイに要する時間を短縮することができ、より高速の書込みが可能になる。
更に、実施例3に示したように、1セル当たり3ビットデータ以上を記憶可能なメモリセルの書込みについても本実施例から容易に推測しうる範囲の回路変更により実現可能であることは明らかである。
<実施例9>
本発明の第9の実施例を図32〜図36を用いて説明する。本実施例の回路構成は、実施例1の図7及び実施例4の図20に示すものと同じであるが、メモリセルの書込みバイアス印加動作が変更される。本実施例の書込みバイアスの印加方法では、図32に示すように、書込みベリファイ回数即ち書込みパルス回数の増加に従ってワード線電圧VW及びビット線電圧VWDの書込みバイアス印加時間が増大する。即ち、パルス波形となるワード線電圧及びビット線電圧のパルス幅が増大する。このようなバイアス印加時間の増大は、タイミング制御回路7の構成の変更によって実現される。
なお、印加方法はその他に、図33に示すように、書込みベリファイ回数の増加に従って書込み時の選択ワード線電圧がVW1、VW2・・・と大きくなる方式が採用可能であり、また、図34に示すように、書込みベリファイ回数の増加に従って書込み時の選択ビット線電圧がVWD1、VWD2・・・と大きくなる方式を採用することも可能である。即ち、パルス波形となるワード線電圧及びビット線電圧のパルス高が増大する。
更に、図32と図33を組み合わせた図35の方式や、図32と図34を組み合わせた図36の方式を用いることも可能である。
書込み時の以上の方式により、1回の書込みパルスによる閾値変位量をほぼ一定とし、書込みの遅いメモリセルの存在によって全体の書込み時間が遅延するのを抑制することが可能になる。
同様に、実施例5の図21に示す回路構成においても、図32〜図34の書込みバイアス印加方法を適用することが可能であり、同様の効果を得ることができる。
また、実施例6の図23及び実施例7の図26に示す回路構成図においても、図37に示すように書込みベリファイ回数の増加に従って書込みバイアス印加時間が増大する方式の採用が可能であり、更に、図38に示すように書込みベリファイ回数の増加に従って書込み時の選択ワード線電圧がVW1、VW2・・・と大きくなる方式や図39に示すように書込みベリファイ回数の増加に従って書込み時の選択ビット線電圧がVWDS1、VWDS2・・・と小さくなる方式の採用も可能である。また、図40に示すように、書込みベリファイ回数の増加に従って書込みバイアス印加時間が増大し、かつ、選択ワード線電圧が大きくなる方式を採用することも可能である。以上のような書込み方式を適用することにより、上記と同様の効果を得ることができる。
<実施例10>
本発明の第10の実施例を図41〜図44を用いて説明する。
本実施例の回路構成は、図7に示した実施例1と同じであるが、メモリセルの書込みバイアス印加動作が異なる。実施例1では、同じ大きさのバイアスを同じ時間だけ印加することにより、複数の閾値電圧に対して同時に書込みバイアス印加を行なっていた。この場合、一回の書込み電荷量が閾値レベルに拘らず一定であるから、閾値が高い状態への書込み程バイアス印加時間が長くなる。
HE注入によって書込みを行ない、各書込みレベルが図8に示す閾値状態となる本実施例では、図41に示すように、閾値電圧が高いレベルへの書込み程、ワード線電圧をVWWで一定としてビット線電圧即ちバイアス電圧をVWD0からVWD3へとを高くすることにより、書込みバイアス印加時間を全ての書込みレベルで同程度にする。これによって、全書込み時間が短縮される。
なお、同様の書込み方式は、FNトンネル電流による電子注入によって書込みを行なう、例えば実施例6の回路構成にも適用することができる。各書込みレベルの閾値状態が図8に示される場合の書込みは、図42に示すように、閾値電圧が高いレベルへの書込み程、ビット線電圧とワード線電圧との電圧差を高める、即ち、ワード線電圧をVWWで一定としてビット線電圧をVWD0からVWD3へと下げる方式になる。
書込みデータに対応して電圧を変える書込みバイアスは、例えば図43に示す回路方式を用いて得ることができる。当該回路方式は、各ビット線毎に書込みバイアス回路5に代えて書込みバイアス制御回路11を備えている。書込みバイアス手段となる書込みバイアス制御回路11は、書込みデータ保持回路DL1,DL2のノードDLS1,DLS2及びセンス回路SLのノードSLSの電圧によって書込みバイアスをVWD1,VWD2,VWD3から選択し、書込み制御信号SMEにより対応する書込みバイアスをビット線BLに出力する。書込みバイアス制御回路11の具体的構成の一例を図44に示す。ゲートにノードDLS1,DLS2を接続したNMOSトランジスタ及びPMOSトランジスタによって書込みバイアスが選択され、ゲートにノードSLSを接続したPMOSトランジスタによって書込み不十分のメモリセルが選択され、ゲートに書込み制御信号SMEを入力するPMOSトランジスタによって書込み時間が設定される。
<実施例11>
本発明の第11の実施例を図45,46を用いて説明する。実施例10では各ビット線毎に書込みバイアス制御回路11を用いたが、本実施例では、まず書込み期間に書込みレベル毎に区間を設け、書込みレベルに対応する区間即ちフェーズと書込みバイアスを設定することによって書込みに用いる回路を簡素化した。
本実施例の回路は、図45に示すように、センス回路SLとMOSトランジスタM2の間にノードSLSを制御する回路13、即ち、バイアス制御手段を設けたもので、その他の構成は、図7に示した実施例1と同じである。ノードSLSを制御する回路13は、タイミング信号S9,S11を受けるそれぞれNMOSトランジスタM9,M11と、ノードSLSの電圧で制御されるPMOSトランジスタM10からなる。なお、回路13とMOSトランジスタM2の間にノードSLWが形成される。また、タイミング信号S3〜S6は、書込み期間にタイミングをとるための制御パルスが加えられる。本実施例のベリファイ動作は、実施例1と同様に行なわれる。
ベリファイ動作の結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するノードSLSはLO状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。本実施例では、書込みデータに応じた書込みバイアスを印加するために、上記のように書込みデータ毎のフェーズに分けてバイアス印加を行なうことに特徴がある。以下、図46に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
まず、書込み選択ワード線WLの書込み電圧をVW例えば12Vに設定する。フェーズ1では、トランジスタM9に供給される書込みドレイン電圧VWDをVWD1例えば3Vに設定し、タイミング信号S9を3Vよりも十分高い電圧まで立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが3Vとなる。この後、タイミング信号S4、S5を立ち上げて書込みデータ‘01’‘11’の場合のみMOSトランジスタM1、M2をON状態としビット線BLとノードSLWを接続させる。このとき、書込みデータ‘01’と‘11’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧3Vが印加され、これによりHE注入書込みが行なわれる。タイミング信号S4、S5を立ち下げることによりフェーズ1を終了し、引き続きフェーズ2の書込みを行なう。
フェーズ2では、電圧VWDをVWD2例えば4Vに設定し、タイミング信号S9を4Vよりも十分高い電圧まで立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが4Vとなる。この後、タイミング信号S3、S6を立ち上げて書込みデータ‘10’、‘11’の場合のみMOSトランジスタM1,M2をON状態としビット線BLとノードSLWを接続させる。このとき、書込みデータ‘10’と‘11’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これによりHE注入が行なわれる。このフェーズ2のHE注入時にメモリセルに印加される書込みバイアスは、フェーズ1における書込みバイアスより大きい。従って、‘01’レベルより高い閾値電圧を持つ‘10’レベルへの書込みでは、より大きな書込み電圧が印加されることになり、‘01’書込みで要した時間と同等の時間で書込みを行なうことが可能である。タイミング信号S3,S6を立ち下げることによりフェーズ2を終了し、引き続きフェーズ3の書込みを行なう。
フェーズ3では、電圧VWDをVWD3例えば5Vに設定し、タイミング信号S9を5Vよりも十分高い電圧まで立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが5Vとなる。この後、タイミング信号S3,S4を立ち上げて書込みデータ‘11’のみMOSトランジスタM1,M2をON状態とし、ビット線BLとノードSLWを接続させる。この時、書込みデータ‘11’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧5Vが印加され、これによりHE注入書込みが行なわれる。このフェーズ3のHE注入時にメモリセルに印加される書込みバイアスはフェーズ1及びフェーズ2における書込みバイアスよりも大きい。即ち、最も閾値の高い‘11’レベルへの書込みでは、最も大きい書込みバイアスが印加されることになり、‘01’、‘10’書込みで要した時間と同等の時間で‘11’書込みを行なうことが可能である。タイミング信号S3、S4を立ち下げることによりフェーズ3を終了し、引き続いて書込みが終了したかどうかの検証を行なうためのベリファイ動作を開始する。
上記した本実施例のフェーズ毎のワード線電位及び各書込みレベルのビット線電位を表8に纏めて示す。
このように、ベリファイ時にタイミング選択回路8を構成したトランジスタM1〜M6が、書込み時に、書込み対象のメモリセルを選択する選択手段を形成する。
なお、書込み期間のタイミング信号S3〜S6は、タイミング制御回路7(図1,4,5参照)によって容易に生成される。
以上のように、ビット線毎に図44に示すような書込みバイアス制御回路11を設置することなく、各書込みレベルに応じて書込みバイアスを印加することが可能になる。これによって、全書込み時間が短縮される。
<実施例12>
本発明の第12の実施例を図47を用いて説明する。
本発明第11の実施例では、表8に示すように、フェーズ1において書込みデータが‘01’のメモリセルのビット線には書込みバイアスVWD1が印加されなかった。
本実施例は、フェーズ1において書込みデータ‘01’のメモリセルにも書込みバイアスが印加されるようにし、更に効率的な書込みを実現したものである。
実施例1と同様にベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するノードSLSはLO状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。本実施例では、実施例11と同様、書込みデータに応じた書込みバイアスを印加するために、書込みデータ毎のフェーズに分けてバイアス印加を行なう。以下、図46に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
フェーズ1において、書込み選択ワード線WLの書込み電圧をVW例えば12Vに設定する。フェーズ1では、書込みドレイン電圧VWDをVWD1例えば3Vに設定し、タミング信号S9を3Vよりも十分高い電圧まで立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが3Vとなる。この後、タイミング信号S5、S6を立ち上げて全ての書込みデータについてMOSトランジスタM1、M2をON状態としビット線BLとノードSLWを接続させる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセル(‘01’、‘11’レベルの他、‘10’レベルを含む)に対応するビット線には書込み電圧3Vが印加され、これによりHE注入書込みが行なわれる。タイミング信号S5、S6を立ち下げることによりフェーズ1を終了し、引き続きフェーズ2の書込みを行なう。
フェーズ2では、電圧VWDをVWD2例えば4Vに設定し、タイミング信号S9を4Vよりも十分高い電圧まで立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが4Vとなる。この後、タイミング信号S3、S6を立ち上げて書込みデータ‘10’、‘11’の場合のみMOSトランジスタM1,M2をON状態としビット線BLとノードSLWを接続させる。このとき、書込みデータ‘10’と‘11’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これによりHE注入が行なわれる。このフェーズ2のHE注入時にメモリセルに印加される書込みバイアスは、フェーズ1における書込みバイアスより大きい。従って、‘01’レベルより高い閾値電圧を持つ‘10’レベルへの書込みには、より大きな書込み電圧が印加されることになる。書込みデータが‘10’のメモリセルは、上記したようにフェーズ1においても書込みバイアスが印加されており、より高いバイアスを印加することにより、高速に書込みを行なうことができる。即ち、‘01’書込みで要した時間と同等あるいはそれ以下の時間で‘10’書込みを行なうことが可能になる。タイミング信号S3,S6を立ち下げることによりフェーズ2を終了し、引き続きフェーズ3の書込みを行なう。
フェーズ3では、電圧VWDをVWD3例えば5Vに設定し、タイミング信号S9を5Vよりも十分高い電圧まで立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが5Vとなる。この後、タイミング信号S3,S4を立ち上げて書込みデータ‘11’のみMOSトランジスタM1,M2をON状態とし、ビット線BLとノードSLWを接続させる。このとき、書込みデータ‘11’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧5Vが印加され、これによりHE注入書込みが行なわれる。このフェーズ3のHE注入時にメモリセルに印加される書込みバイアスはフェーズ1及びフェーズ2における書込みバイアスよりも大きい。書込みデータが‘11’のメモリセルは、フェーズ1、フェーズ2においても書込みバイアスが印加されており、最も大きな書込みバイアスが印加されることにより、‘01’、‘10’書込みで要した時間と同等あるいはそれ以下の時間で‘11’書込みを行なうことが可能である。タイミング信号S3、S4を立ち下げることによりフェーズ3を終了し、引き続いて書込みが終了したかどうかの検証を行なうためのベリファイ動作を開始する。
本実施例では表9示すように、フェーズ1において書込みデータ‘10’のメモリセルのビット線にも書込みバイアスVWD1が印加されるため、効率的な書込みを実現することが可能である。
<実施例13>
本発明の第13の実施例を図48を用いて説明する。
書込みデータに応じたバイアスを印加するために、実施例11,12では、ビット線電圧即ちメモリセルのドレイン電圧を制御する方式を採用したが、本実施例では、ワード線電圧即ちメモリセルのゲート電圧を制御する方式を採用する。本実施例の回路構成は、図45に示した実施例11と同じである。
実施例1と同様にベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するセンスラッチノードSLSはLO状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。以下、図48に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
まず、書込みを行なうメモリセルに対応するワード線WLの電圧を第1の書込みワード電圧VWW1例えば12Vに設定する。
フェーズ1では、タイミング信号S9を書込みドレイン電圧VWD例えば4Vよりも十分高い電圧例えば7Vに立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが4Vとなる。この後、タイミング信号S4、S5を立ち上げて書込みデータ‘01’、‘11’の場合のみMOSトランジスタM1、M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これによりHE注入書込みが行なわれる。タイミング信号S4、S5を立ち下げることによりフェーズ1を終了し、引き続きフェーズ2の書込みを行なう。
フェーズ2では、ワード線WLの電圧を第2の書込みワード電圧VWW2例えば13Vに設定し、タイミング信号S3、S6を立ち上げて書込みデータ‘10’、‘11’の場合のみMOSトランジスタM1,M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これにより書込みデータが‘10’、‘11’のメモリセルに対してHE注入が行なわれる。このHE注入時にメモリセルに印加される書込みバイアスは‘01’書込み以上のバイアスが印加され、HE注入が行なわれる。タイミング信号S3,S6を立ち下げることによりフェーズ2を終了し、引き続きフェーズ3の書込みを行なう。
フェーズ3では、ワード線WLの電圧を第3の電圧VWW3例えば14Vに設定し、タイミング信号S3,S4を立ち上げて書込みデータ‘11’のみMOSトランジスタM1,M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これによりHE注入書込みが行なわれる。このHE注入時にメモリセルに印加される書込みバイアスは‘01’、‘10’書込み時のバイアスよりさらに大きく、より効率的に‘11’書込みを行なうことができる。タイミング信号S3、S4を立ち下げることによりフェーズ3を終了し、引き続いて書込みが終了したかどうか検証するためベリファイ動作を開始する。
なお、フェーズ毎にレベルの異なるワード線WL電圧の生成は、ワード線駆動回路2(図1,4,5参照)の構成を変更することによって容易に実現することができる。
上記した本実施例のフェーズ毎のワード線電位及び各書込みレベルのビット線電位を表10に纏めて示す。
以上のように、MOSトランジスタを書込みデータに応じてON、OFFさせ、書込みドレイン電圧が対象のメモリセルに対して所望のワード線電圧のタイミングで印加されるように制御することで、データに応じた書込みバイアスを印加することが可能になり、これによって、全書込み時間が短縮される。
<実施例14>
本発明の第14の実施例について図49を用いて説明する。
本発明第13の実施例では表10に示すように、フェーズ1において書込みデータが‘01’のメモリセルには書込みバイアスが印加されなかった。
本実施例は、フェーズ1において書込みデータ‘01’のメモリセルにも書込みバイアスが印加されるようにし、更に効率的な書込みを実現したものである。
実施例1と同様のベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記セルに対応するノードSLSはLO状態となっている。この場合はベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。書込みデータに応じた書込みバイアスを印加するために、書込みデータ毎のフェーズに分けて書込みを行なう。
フェーズ1において、書込みを行なうメモリセルに対応するワード線WLの電圧を第1の書込みワード電圧VWW1例えば12Vに設定する。フェーズ1ではタイミング信号S9を書込みドレイン電圧VWD例えば4Vよりも十分高い電圧例えば7Vに立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが4Vとなる。この後、タイミング信号S5、S6を立ち上げて全ての書込みデータに対してMOSトランジスタM1、M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセル(‘01’、‘11’レベルの他、‘10’レベルを含む)に対応するビット線には書込み電圧4Vが印加され、これによりHE注入書込みが行なわれる。タイミング信号S5、S6を立ち下げることによりフェーズ1を終了し、引き続きフェーズ2の書込みを行なう。
フェーズ2では、ワード線WLの電圧を第2の書込みワード電圧VWW2例えば13Vに設定し、タイミング信号S3、S6を立ち上げて書込みデータ‘10’、‘11’の場合のみMOSトランジスタM1,M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これにより書込みデータが‘10’、‘11’のメモリセルに対してHE注入が行なわれる。このHE注入時にメモリセルに印加される書込みバイアスは‘01’書込み以上のバイアスが印加され、HE注入が行なわれる。タイミング信号S3,S6を立ち下げることによりフェーズ2を終了し、引き続きフェーズ3の書込みを行なう。
フェーズ3では、ワード線WLの電圧を第3の電圧VWW3例えば14Vに設定し、タイミング信号S3,S4を立ち上げて書込みデータ‘11’のみMOSトランジスタM1,M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これによりHE注入書込みが行なわれる。このHE注入時にメモリセルに印加される書込みバイアスは‘01’、‘10’書込み時のバイアスより大きく、より効率的に‘11’書込みを行なうことができる。タイミング信号S3、S4を立ち下げることによりフェーズ3を終了し、引き続いて書込みが終了したかどうか検証するためベリファイ動作を開始する。
本実施例では表11に示したように、フェーズ1の書込みデータ‘10’のメモリセルにも書込みバイアスが印加され、効率的な書込みが実現される。
なお、使用するメモリセルの書込み特性のばらつきの状況によっては、実施例11と実施例13を組合わせ、ワード線電圧及びビット線電圧の双方をフェーズで変える書込み方式を採用することが可能である。更に、実施例12と実施例14を組合わせることもできる。このような組合わせによって、書込みの遅いメモリセルへ効率的に書込みを行なうことが可能になる。
<実施例15>
本発明の第15の実施例を図50,51を用いて説明する。
本実施例は、図23に示す回路構成において、書込みデータに応じた書込みバイアスを印加するために、書込みデータ毎にフェーズを分けてバイアス印加を行なうようにしたことを特徴とする。以下、図50に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
図23に示す回路構成を採用した実施例6において説明した方法により、書込みベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するノードSLSはLO状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。
まず、トランジスタMpに与える電圧FPCを書込み非選択ビット線電圧VWD例えば6Vに設定し、タイミング信号Spを十分に高い電圧に設定してビット線を電圧VWDまで充電したのちフローティング状態とする。また、センス回路SL(図10参照)の電源SLPを電圧VWDに立ち上げて、書込み終了メモリセルに対応するノードSLSを電圧VWDとし、書込み選択ワード線WLの電圧を書込みワード電圧VW例えば17Vに設定する。
この後、タイミング信号S3、S4を立ち上げて書込みデータ‘11’の場合のみMOSトランジスタM1、M2をON状態としビット線BLとノードSLSを接続させる。このとき、書込みデータが‘11’で、先のベリファイ動作により書込み終了と判定されたメモリセルに対応するビット線は6Vを保持するが、書込み未終了のビット線電荷はノードSLSに引抜かれて0Vとなる。これにより、書込み未終了のメモリセルにおいては、選択ワード線電圧17Vとチャネル電圧0Vが印加されることになり、トンネル膜の強い電界によってFNトンネル電流が発生する。書込み終了のメモリセルはワード線電圧17Vとチャネル電圧6Vが印加されており、トンネル膜に強い電界が加わらないため、FNトンネル電流が発生しない。また、書込みデータが‘01’、‘10’、‘00’のメモリセルについては、ビット線電圧が6Vを保持するため、書込みは生じない。
タイミング信号S3、S4を立ち下げたのちタイミング信号S3,S6を立ち上げて、上位ビットが‘1’のビット即ち書込みデータが‘10’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態にして、ワード線BLとセンス回路SLを接続する。このとき、書込みデータが‘10’、‘11’で、先のベリファイ動作により書込み終了と判定されたメモリセルに対応するビット線は6Vを保持されるが、書込み未終了のビット線電荷はノードSLSに引抜かれて0Vとなる。これにより、書込み未終了のメモリセルにおいては、選択ワード線電圧17Vとチャネル電圧0Vが印加されることになり、トンネル膜の強い電界によってFNトンネル電流が発生する。書込み終了のメモリセルはワード線電圧17Vとチャネル電圧6Vが印加されており、トンネル膜に強い電界が加わらないため、FNトンネル電流が発生しない。また、書込みデータが‘01’、‘00’のメモリセルについては、ビット線電圧が6Vを保持するため、書込みは生じない。
タイミング信号S3、S6を立ち下げたのちタイミング信号S4,S5を立ち上げて、下位ビットが‘1’のビット即ち書込みデータが‘01’と‘11’のビットについてのみ選択的にMOSトランジスタM1、M2をON状態として、ワード線BLとセンス回路SLを接続する。このとき、書込みデータが‘01’、‘11’で、先のベリファイ動作により書込み終了と判定されたメモリセルに対応するビット線は6Vを保持されるが、書込み未終了のビット線電荷はノードSLSに引抜かれて0Vとなる。これにより、書込み未終了のメモリセルにおいては、選択ワード線電圧17Vとチャネル電圧0Vが印加されることになり、トンネル膜の強い電界によってFNトンネル電流が発生し書込みがおこる。書込み終了のメモリセルはワード線電圧17Vとチャネル電圧6Vが印加されており、トンネル膜に強い電界が加わらないため、FNトンネル電流が発生しない。書込みデータが‘10’のメモリセルについては、書込みが終了している場合はビット線電圧は6Vを保持し、書込み未終了の場合は先の動作によりビット線が0Vになっている。このため、‘10’書込み未終了のメモリセルについても書込みが生じる。また、書込みデータが‘00’のメモリセルについては、ビット線電圧が6Vを保持するため、書込みは生じない。
この結果、‘11’書込み選択メモリセルには図50の上部に示したt1、‘10’書込み選択メモリセルにはt2、‘01’書込み選択メモリセルにはt3の間、書込みバイアスが印加される(t3<t2<t1)。
以上のように、消去後の閾値レベルからの変位量が大きい書込みほど、長時間書込みバイアスを印加することにより、複数の閾値レベルへの書込み時間をほぼ同等にすることが可能となり、書込みを高速化することができる。
更に、図23の回路構成において、閾値電圧が高いレベルへの書込みほど書込みバイアス電圧を高くする方法について図51を用いて説明する。書込みデータが‘11’のメモリセルにのみ書込みが行なわれる期間は、選択ワード線電圧を電圧VW1例えば18Vとし、書込みデータが‘11’と‘10’のメモリセルへの書込みが行なわれる期間の選択ワード線電圧を電圧VW2例えば17Vとし、書込みデータが‘11’、‘10’、‘01’のメモリセルへ同時に書込みが行なわれる期間の選択ワード線電圧をVW3例えば16Vとする。
この書込み方式によれば、閾値電圧の高い‘11’への書込みは、選択ワード線18Vでt1、選択ワード線17Vでt2、選択ワード線16Vでt3の時間書込みが行なわれる。一方閾値電圧の低い‘01’への書込みは選択ワード線16Vでt3の時間行なわれるだけとなる。電圧VW1〜VW3の電圧条件をメモリセルの特性に応じて適切に選択することにより、t1〜t3の時間を短縮することが可能となり、書込み時間を更に短縮することが可能になる。
<実施例16>
本発明の第16の実施例を図52〜図54を用いて説明する。
本実施例は、図21に示した実施例5のメモリアレイ構成において、書込みデータに応じた書込みバイアスを印加するようにし、これによって書込みの高速化を実現したことを特徴としている。
本実施例の回路構成は、図21の回路構成に図45に示したノードSLSを制御する回路13を設けたものである。本実施例のベリファイ動作は、実施例5と同様に行なわれる。
ベリファイ動作の結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するノードSLSはLO状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。以下、図53に示すタイミング図を用いて、本実施例における書込みバイアス印加動作について説明する。
まず、書込み選択ワード線WLの電圧を書込み電圧VW例えば12Vに設定する。次に選択トランジスタのゲート電圧STj1を立ち上げ、選択ゲート電圧VAGj1を立ち上げることにより、選択ワード線に接続されたメモリセルのうち奇数列のメモリセルを活性化させる。
フェーズ1では、トランジスタM9に与えられる書込みドレイン電圧VWDをVWD1例えば3Vに設定し、タイミング信号S9を3Vよりも十分高い電圧まで立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが3Vとなる。この後、タイミング信号S4、S5を立ち上げて書込みデータ‘01’‘11’の場合のみMOSトランジスタM1、M2をON状態としビット線BLとノードSLWを接続させる。このとき、書込みデータ‘01’と‘11’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧3Vが印加され、これによりSSI注入書込みが行なわれる。タイミング信号S4、S5を立ち下げることによりフェーズ1を終了し、引き続きフェーズ2の書込みを行なう。
フェーズ2では、電圧VWDをVWD2例えば4Vに設定し、タイミング信号S9を4Vよりも十分高い電圧まで立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが4Vとなる。この後、タイミング信号S3、S6を立ち上げて書込みデータ‘10’、‘11’の場合のみMOSトランジスタM1,M2をON状態とし、ビット線BLとノードSLWを接続させる。このとき、書込みデータ‘10’と‘11’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これによりSSI注入が行なわれる。このフェーズ2のSSI注入時にメモリセルに印加される書込みバイアスは、フェーズ1における書込みバイアスより大きい。従って、‘01’レベルより高い閾値電圧を持つ‘10’レベルへの書込みでは、より大きな書込み電圧が印加されることになり、‘01’書込みで要した時間と同等の時間で書込みを行なうことが可能である。タイミング信号S3,S6を立ち下げることによりフェーズ2を終了し、引き続きフェーズ3の書込みを行なう。
フェーズ3では、電圧VWDをVWD3例えば5Vに設定し、タイミング信号S9を5Vよりも十分高い電圧まで立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが5Vとなる。この後、タイミング信号S3,S4を立ち上げて書込みデータ‘11’のみMOSトランジスタM1,M2をON状態とし、ビット線BLとノードSLWを接続させる。このとき、書込みデータ‘11’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧5Vが印加され、これによりSSI注入書込みが行なわれる。このフェーズ3のSSI注入時にメモリセルに印加される書込みバイアスはフェーズ1及びフェーズ2における書込みバイアスよりも大きい。即ち、最も閾値の高い‘11’レベルへの書込みでは、最も大きい書込みバイアスが印加されることになり、‘01’、‘10’書込みで要した時間と同等の時間で‘11’書込みを行なうことが可能になる。タイミング信号S3、S4を立ち下げることによりフェーズ3を終了し、引き続いて書込みが終了したかどうかの検証を行なうためのベリファイ動作を開始する。
以上のように、ビット線毎に図44に示したような書込みバイアス制御回路11を設置することなく、各書込みレベルに応じて書込みバイアスを印加することが可能となる。これによって、全書込み時間が短縮される。
以上の例では、フェーズ1において書込みデータが‘01’のメモリセルのビット線には書込みバイアスVWD1が印加されなかった。フェーズ1において書込みデータ‘01’のメモリセルにも書込みバイアスが印加されるようにし、さらに効率的な書込みを実現した例を図54に示す。
図53の場合の書込み期間t1では、タイミング信号S4,S5を立ち上げ、書込みデータが‘01’と‘11’のメモリセルについてのみ書込みが行なわれたが、図54の場合は、書込み期間t1においてタイミング信号S5,S6を立ち上げることにより、書込み対象の全てのメモリセル即ち書込みデータが‘01’、‘10’、‘11’のメモリセルに対して書込みバイアスが印加される。
これにより、フェーズ1において書込みデータ‘10’のメモリセルのビット線にも書込みバイアスVWD1が印加されるため、効率的な書込みを実現することができる。
<実施例17>
本発明の第17の実施例を図55,56を用いて説明する。
書込みデータに応じたバイアスを印加するために、実施例16では、ビット線電圧即ちメモリセルのドレイン電圧を制御する方式を採用したが、本実施例ではワード線電圧即ちメモリセルのゲート電圧を制御する方式を採用する。本実施例の回路構成は、図52に示した実施例16と同じである。
実施例16と同様に、ベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するセンスラッチノードSLSはLO状態となっている。この場合はベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。以下、図55に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
まず、書込み選択ワード線WLの電圧を書込み電圧VW1例えば12Vに設定する。次に選択トランジスタのゲート電圧STj1を立ち上げ、選択ゲート電圧VAGj1を立ち上げることにより、選択ワード線に接続されたメモリセルのうち、奇数列のメモリセルを活性化させる。
フェーズ1では、タイミング信号S9を書込みドレイン電圧VWD例えば4Vよりも十分高い電圧例えば7Vに立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが4Vとなる。この後、タイミング信号S4、S5を立ち上げて書込みデータ‘01’‘11’の場合のみMOSトランジスタM1、M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これによりHE注入書込みが行なわれる。タイミング信号S4、S5を立ち下げることによりフェーズ1を終了し、引き続きフェーズ2の書込みを行なう。
フェーズ2では、ワード線WLの電圧を第2の書込みワード電圧VWW2例えば13Vに設定し、タイミング信号S3、S6を立ち上げて書込みデータ‘10’、‘11’の場合のみMOSトランジスタM1,M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これにより書込みデータが‘10’、‘11’のメモリセルに対してSSI注入が行なわれる。このHE注入時にメモリセルに印加される書込みバイアスは‘01’書込み以上のバイアスが印加され、SSI注入が行なわれる。タイミング信号S3,S6を立ち下げることによりフェーズ2を終了し、引き続きフェーズ3の書込みを行なう。
フェーズ3では、ワード線WLの電圧を第3の電圧VWW3例えば14Vに設定し、タイミング信号S3,S4を立ち上げて書込みデータ‘11’のみMOSトランジスタM1,M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これによりSSI注入書込みが行なわれる。このSSI注入時にメモリセルに印加される書込みバイアスは‘01’、‘10’書込み時のバイアスよりさらに大きく、より効率的に‘11’書込みを行なうことができる。タイミング信号S3、S4を立ち下げることによりフェーズ3を終了する。
以上のように、ビット線毎に図44のような書込みバイアス制御回路11を設置することなく、各書込みレベルに応じて書込みバイアスを印加することが可能となる。全書込み時間が短縮される。
以上の例では、フェーズ1において書込みデータが‘01’のメモリセルのビット線には書込みバイアスVWD1が印加されなかった。フェーズ1において書込みデータ‘01’のメモリセルにも書込みバイアスが印加されるようにし、さらに効率的な書込みを実現した例を図56に示す。
図55の場合の書込み期間t1では、タイミング信号S4,S5を立ち上げ、書込みデータが‘01’と‘11’のメモリセルについてのみ書込みが行なわれたが、図56の場合は、書込み期間t1においてタイミング信号S5,S6を立ち上げることにより、書込み対象の全てのメモリセル即ち書込みデータが‘01’、‘10’、‘11’のメモリセルに対して書込みバイアスが印加される。
これにより、フェーズ1において書込みデータ‘10’のメモリセルのビット線にも書込みバイアスVWD1が印加されるため、効率的な書込みを実現することができる。
<実施例18>
本発明の第18の実施例を図57,58を用いて説明する。
書込みデータに応じたバイアスを印加するために、実施例17では、ワード線電圧即ちメモリセルのゲート電圧を制御する方式を採用したが、本実施例では選択ゲート電圧VAG1、VAG2を制御する方式を採用する。本実施例の回路構成は、図52に示した実施例16と同じである。
実施例16と同様に、ベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するセンスラッチノードSLSはLO状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。以下、図57に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
まず、書込み選択ワード線WLの電圧を書込み電圧VW例えば13Vに設定する。次に選択トランジスタのゲート電圧STj1を立ち上げ、選択ゲート電圧VAGj1をVAGS1例えば2Vに立ち上げることにより、選択ワード線に接続されたメモリセルのうち、奇数列のメモリセルを活性化させる。
フェーズ1では、タイミング信号S9を書込みドレイン電圧VWD例えば4Vよりも十分高い電圧例えば7Vに立ち上げることにより、ノードSLSがLO状態のビット線のみノードSLWが4Vとなる。この後、タイミング信号S4,S5を立ち上げて書込みデータ‘01’‘11’の場合のみMOSトランジスタM1、M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これによりHE注入書込みが行なわれる。タイミング信号S4、S5を立ち下げることによりフェーズ1を終了し、引き続きフェーズ2の書込みを行なう。
フェーズ2では、選択ゲート電圧VAGj1をVAGS2例えば2.5Vに設定し、タイミング信号S3,S6を立ち上げて書込みデータ‘10’、‘11’の場合のみMOSトランジスタM1,M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これにより書込みデータが‘10’、‘11’のメモリセルに対してSSI注入が行なわれる。フェーズ2におけるSSI注入時の選択ゲート線圧VAGj1は‘01’書込みのときよりも大きく、このためより強く書込みが行なわれる。タイミング信号S3,S6を立ち下げることによりフェーズ2を終了し、引き続きフェーズ3の書込みを行なう。
フェーズ3では、選択ゲート電圧VAGj1をVAGS3例えば3Vに設定してタイミング信号S3,S4を立ち上げ、書込みデータ‘11’のみMOSトランジスタM1,M2をONさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧4Vが印加され、これによりSSI注入書込みが行なわれる。フェーズ2におけるSSI注入時の選択ゲート線圧VAGj1は‘01’、‘10’書込み時よりもさらに大きく、このためより強く書込みが行なわれる。タイミング信号S3,S4を立ち下げることによりフェーズ3を終了する。
以上のように、ビット線毎に図44のような書込みバイアス制御回路11を設置することなく、各書込みレベルに応じて書込みバイアスを印加することが可能となる。これによって、全書込み時間が短縮される。
以上の例では、フェーズ1において書込みデータが‘01’のメモリセルのビット線には書込みバイアスVWD1が印加されなかった。フェーズ1において書込みデータ‘01’のメモリセルにも書込みバイアスが印加されるようにし、さらに効率的な書込みを実現した例を図58に示す。
図57の場合の書込み期間t1では、タイミング信号S4,S5を立ち上げ、書込みデータが‘01’と‘11’のメモリセルについてのみ書込みが行なわれたが、図58の場合は、書込み期間t1においてタイミング信号S5,S6を立ち上げることにより、書込み対象の全てのメモリセル即ち書込みデータが‘01’、‘10’、‘11’のメモリセルに対して書込みバイアスが印加される。
これによりフェーズ1において書込みデータ‘10’のメモリセルのビット線にも書込みバイアスVWD1が印加されるため、さらに効率的な書込みを実現することができる。