KR20210102047A - 검증 복구 동작 동안 메모리 어레이로부터 전자들을 방전시키기 위한 가변 전압들의 사용 - Google Patents

검증 복구 동작 동안 메모리 어레이로부터 전자들을 방전시키기 위한 가변 전압들의 사용 Download PDF

Info

Publication number
KR20210102047A
KR20210102047A KR1020200172125A KR20200172125A KR20210102047A KR 20210102047 A KR20210102047 A KR 20210102047A KR 1020200172125 A KR1020200172125 A KR 1020200172125A KR 20200172125 A KR20200172125 A KR 20200172125A KR 20210102047 A KR20210102047 A KR 20210102047A
Authority
KR
South Korea
Prior art keywords
wordlines
voltage
group
voltages
volatile memory
Prior art date
Application number
KR1020200172125A
Other languages
English (en)
Inventor
타렉 아흐메드 아민 베샤리
프라나브 차바
샨타누 알. 라즈와드
사가 우파드야이
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20210102047A publication Critical patent/KR20210102047A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

검증 복구 동작들 동안 메모리 어레이로부터 전자들을 방전시키기 위해 가변 전압들을 사용하기 위한 장치, 메모리 디바이스, 및 방법이 제공된다. 저장 셀들에 전하들을 인가하는 프로그래밍 펄스 동안 프로그래밍된 비휘발성 메모리 어레이의 메모리 셀들에서의 전압들을 검증하는 것에 응답하여, 메모리 컨트롤러는 동시에 비휘발성 메모리 어레이에서 전자들을 클리어하기 위해 비휘발성 메모리 어레이의 워드라인들 상에 전압들을 인가하고 비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가한다.

Description

검증 복구 동작 동안 메모리 어레이로부터 전자들을 방전시키기 위한 가변 전압들의 사용{USING VARIABLE VOLTAGES TO DISCHARGE ELECTRONS FROM A MEMORY ARRAY DURING VERIFY RECOVERY OPERATIONS}
본 명세서에 설명된 실시예들은 일반적으로 검증 복구 동작들 동안 메모리 어레이로부터 전자들을 방전시키기 위해 가변 전압들을 사용하기 위한 장치, 비휘발성 메모리 저장 디바이스 및 방법에 관한 것이다.
솔리드 스테이트 저장 디바이스들(예를 들어, 솔리드 스테이트 드라이브들 또는 SSD들)은 NAND 메모리 셀들을 구현하는 비휘발성 메모리 다이들의 하나 이상의 패키지로 구성될 수 있고, 여기서 각각의 다이는 저장 셀들로 구성되고, 여기서 저장 셀들은 페이지들로 조직되고 페이지들은 블록들로 조직된다. 각각의 저장 셀은 하나 이상의 비트의 정보를 저장할 수 있다. 상이한 셀들은 선택된 셀들이 원하는 전압 레벨에 도달하게 하기 위해 일련의 펄스들을 인가함으로써 하나 이상의 전압으로 프로그래밍될 수 있다.
NAND 메모리 어레이들에서, 펄스들의 시퀀스가 선택된 메모리 셀들에 인가되어 메모리 셀들에 소정 양의 전하들을 주입한다. 각각의 펄스에 이어서 각각의 셀이 원하는 양의 전하를 트랩하였는지를 체크하기 위한 일련의 검증들이 행해진다. 셀이 그 셀에 대한 원하는 프로그래밍 레벨에 대응하는 검증을 통과하면, 해당 셀은 다음의 펄스들에서 추가의 전하 주입이 금지된다. 특정 펄스의 검증들의 시퀀스가 완료된 후에, 다음 펄스에 대해 준비하는 것은 금지되어야 하는 셀들 상의 원하지 않은 핫 캐리어 주입 및 유효 채널 부스팅 손실을 방지하기 위해 어레이로부터 전자들을 방전시키기 위한 일련의 어레이 클리닝(array cleaning) 동작들을 수반한다.
본 기술분야에서는 어레이로부터 전자들을 방전시키기 위해 검증 복구 동작을 수행하기 위한 개선된 기법들이 필요하다.
실시예들은 첨부 도면들을 참조하여 예로서 설명되는데, 도면들은 일정한 비율로 그려져 있지 않고, 도면들에서는 유사한 참조 번호들이 유사한 요소들을 지시한다.
도 1은 비휘발성 메모리 저장 디바이스의 실시예를 예시한다.
도 2는 메모리 어레이의 실시예를 예시한다.
도 3은 다음 펄스 프로그래밍 동작들을 위해 메모리 어레이를 준비시키기 위해 검증 복구 동작을 수행하는 동작들의 실시예를 예시한다.
도 4는 병렬로 수행되는 도 3의 동작들을 도시하는 타이밍 차트를 예시한다.
도 5는 도 1의 메모리 디바이스가 배치될 수 있는 시스템의 실시예를 예시한다.
특정 검증 복구 구현들에서, 전자들이 주입된 메모리 셀들에서의 전압들을 검증한 후에, 다음 펄스에 대해 준비하는 것은 금지되어야 하는 셀들 상의 원하지 않은 핫 캐리어 주입 및 유효 채널 부스팅 손실을 방지하기 위한 일련의 어레이 클리닝 동작들을 수반한다. 이 클리닝에 이어서 또한 어레이 내의 전위를 동등하게 하기 위한 어레이 시딩(array seeding)이 행해질 수 있다. 마지막으로, 비트라인 분리 및 정교화(elaboration)가 수행되고, 여기서는 비트라인들이 다양한 셀들 상의 추가의 전하 트래핑/프로그래밍을 개별적으로 인에이블 또는 디스에이블하기 위해 사용된다.
메모리 셀들로부터 전자들을 방전시키기 위한 클리닝 동작은 후속 어레이 동작들에서 문제들을 야기할 수 있는 전자들을 클리어하는 것이다. 예를 들어, 채널에 트랩된 이들 전자는 다음 프로그램(pgm) 펄스 동안 이웃 프로그램 전압(Vpgm) 워드라인으로 이동하여 부스팅 윈도우(boosting window)를 열화시킬 수 있다. 열화된 부스팅 윈도우는 메모리 셀의 의도하지 않은 프로그래밍 또는 프로그램 방해를 야기할 수 있다. 일 예에서, 프로그램 방해는 프로그래밍되거나 금지되는 메모리 셀의 채널 내에 전자들의 과잉으로 인해 파울러-노드하임 터널링(Fowler-Nordheim tunneling)에 의한 메모리 셀 레벨의 잘못된 프로그래밍을 야기한다.
더 높은 전압 레벨로 프로그래밍될 필요가 있는 셀들을 추가로 프로그래밍하기 위한 다음 펄스에 대한 준비 동작은, 검증 복구, 시딩, 및 비트라인 분리 및 안정화라는, 순차적으로 발생하는 3개의 단계를 수반한다. 검증 복구 단계 동안에는, 메모리 어레이가 다음 펄스에서 금지된 셀들의 원하지 않은 전하 주입을 야기할 어레이 내의 전자 웅덩이로부터 클리닝된다. 이 단계는 어레이 상에 중간 패싱 전압(intermediate passing voltage)을 인가하는 것 또는 전자 웅덩이들을 방전시키기 위해 선택된 워드라인을 포함하여 하나씩 차례차례 워드라인에 대해(one wordline after another), 어레이, 또는 어레이의 임의의 부분에 걸쳐 패싱 전압으로부터 접지로 전위를 스태거링하는 것을 수반할 수 있다. 시딩 단계 동안에는, 전체 어레이가 접지되거나 낮은 전압으로 가져가지고 그 후 선택 워드라인 및 선택 게이트들만이 패싱 전압으로 가져가지는 한편 필러(pillar)는 소량의 전자들(a bit of electrons)을 허용하도록 바이어싱된다. 이것의 목적은 검증 복구로부터의 가능한 과도한 클리닝으로 인해 필러가 음의 전압에 있지 않도록 확실히 하기 위한 것이다. 음의 전압은 다음 펄스에서 핫 캐리어 주입을 야기할 수 있다. 비트라인 분리 및 안정화 단계 동안에, 검증들의 결과가 프로세싱되어 금지되어야 하는 셀들이 알려지고 그것들은 금지 풀(inhibit pool)에 추가된다. 선택된 비트라인들 및 금지된 비트라인들은 목적지 전압들(접지 또는 공급)로 가져가지고, 금지된 비트라인들이 공급 전압(Vcc)에 도달하고 선택 접합이 셧다운되도록 확실히 하기 위해 안정될 시간이 주어진다.
상기 3개의 연속적인 단계들로의 검증 복구 동작의 구현은 상당한 시간이 걸릴 수 있는데, 특히 훨씬 더 조밀한 어레이들에서 워드라인들의 수가 증가함에 따라 스태거형 방전 동작 동안 그리고 훨씬 더 조밀한 어레이들에서 비트라인들의 수 및 길이가 증가함에 따라 비트라인 분리 및 안정화 단계 동안 그러하다.
설명된 실시예들은 시딩 단계를 제거하고 방전 동작 및 비트라인 분리 및 안정화 프로세스들을 병렬로 수행함으로써 검증 복구 단계의 기술에 대한 개선들을 제공한다. 설명된 실시예들에 의하면, 다음 펄스에 대한 모든 필요한 어레이 준비들은 가능한 한 효율적으로 병렬로 수행되는 한편 펄스 준비 단계의 종료시에 어레이를 다음의 펄스 지속기간을 감소시키기 위한 상태로 남긴다. 설명된 실시예들은 펄스 준비 시간 감소 및 다음 펄스에 대해 최적의 상태로 검증 복구 단계를 종료하는 것을 가능하게 한다. 펄스 준비 시간 감소에 관하여, 검증들의 시퀀스가 완료되면, 어느 비트라인들이 금지되어야 하는지 그리고 어느 것들이 프로그래밍되어야 하는지에 관한 정보가 이용가능하게 된다. 펄스 준비 동작들이라고도 지칭되는 검증 복구 단계에 대한 제한 시간은 다양한 양쪽 워드라인들 및 비트라인들 상의 신호들을 금지 또는 프로그래밍 전압들로 충전 및 안정화하기 위해 필요한 시간
Figure pat00001
에 의해 결정된다.
설명된 실시예들에 의하면, 다음 펄스에 대한 어레이 클리닝 및 준비는 비트라인 충전과 병렬로 행해지고 검증 복구 단계, 즉, 펄스 준비 시간은 비트라인들이 안정된 시간까지는 완료되어야 한다. 설명된 실시예들은 또한 신뢰도 및 성능 관심사 양쪽 모두에 대해 어레이가 다음 펄스 전에 최적의 종료 상태에 있도록 보장한다. 신뢰도 관심사에 대해, 어레이 채널들은 다음 펄스에서 금지된 셀에 원하지 않은 전하 주입을 야기할 수 있는 임의의 전하 웅덩이들로부터 적절하게 클리닝되어야 한다. 선택된 워드라인은 주 전압(prime voltage) = (Vpgm - Vpass)에서 워드라인들의 그룹에 대한 오프셋을 뺀 값으로 가져가진다. 주 전압은 조정되고 라인들의 그룹에 대해 상이하다. 상이한 워드라인들의 그룹들에 대한 오프셋 전압들은 어레이로부터의 전자들의 방전을 최적화하도록 설정되는 한편 원하지 않은 캐리어 주입 및 높은 정전기장들을 피하기 위해 어레이 내의 상이한 워드라인들에서 상이한 수들의 전자들을 유지하기 위해 특정 워드라인들의 그룹들에 대해 더 낮은 전압들을 인가한다. 어레이 클리닝의 종료까지는, 선택된 워드 라인은, 오프셋에 의해 조정되는, 주 전압으로 가져가진다. 이 전압의 선택은 프로그래밍 펄스에 대한 램핑 시간을 감소시키는 데 도움이 되기 위한 것이다.
다음의 설명에서는, 본 발명에 대한 보다 철저한 이해를 제공하기 위해 로직 구현들, 연산 코드들, 피연산자들을 특정하는 수단, 리소스 분할/공유/복제 구현들, 시스템 컴포넌트들의 타입들 및 상호 관계들, 및 로직 분할/통합 선택들과 같은 다수의 특정 상세들이 제시된다. 그러나, 본 기술분야의 통상의 기술자라면 본 발명이 그러한 특정 상세들 없이도 실시될 수 있다는 것을 이해할 것이다. 다른 경우들에서, 본 발명을 모호하게 하지 않기 위해 제어 구조들, 게이트 레벨 회로들 및 전체 소프트웨어 명령어 시퀀스들은 상세히 제시되지 않았다. 본 기술분야의 통상의 기술자들은, 포함된 설명들을 이용해, 과도한 실험 없이 적절한 기능성을 구현할 수 있을 것이다.
명세서에서 "일 실시예", "실시예", "예시적인 실시예" 등에 대한 언급들은 설명된 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 그 특정 특징, 구조, 또는 특성을 반드시 포함하는 것은 아닐 수도 있음을 지시한다. 또한, 그러한 문구들이 반드시 동일한 실시예를 언급하는 것은 아니다. 특정 실시예들은 저장 디바이스 전자 어셈블리들에 관한 것이다. 실시예들은 전자 어셈블리들을 형성하기 위한 디바이스들 및 방법들 둘 다를 포함한다.
도 1은 복수의 저장 다이들(1061, 1062...106n)의 그룹 - 저장 다이들은 저장 셀들의 페이지들로 조직될 수 있는 저장 셀들의 비휘발성 메모리를 포함하고, 페이지들은 블록들로 조직됨 - 사이에서 데이터 블록들 및 I/O 커맨드들을 전송하기 위한 호스트 인터페이스(104)를 포함하는 비휘발성 메모리 컨트롤러(102)를 갖는 비휘발성 메모리 저장 디바이스(100), 및 접속된 호스트 시스템(108)의 실시예를 예시한다. 비휘발성 메모리 저장 디바이스(100)는 저장 다이들(1061, 1062...106n)의 그룹들로의 저장 셀들의 페이지들 내의 데이터 블록들에 대한 판독 및 기입 요청들 및 전송 버퍼(116)와 저장 다이들(1061, 1062...106n) 사이의 데이터의 전송을 관리하는 저장 다이 컨트롤러들(1101, 1102...110n)을 포함한다. 저장 다이 컨트롤러들(1101, 1102...110n)은, 저장 다이 컨트롤러(1101)에 관하여 도시된 바와 같이, 전압들을 생성하기 위한 전압 생성기(111) 및 검증 복구 동작 동안 메모리 어레이들로부터 전자들을 방전시킬 때 사용하기 위해 저장 다이들(1061, 1062...106n)에 형성된 메모리 어레이들 내의 상이한 워드라인들의 그룹들에 대해 상이한 오프셋 전압들을 제공하는 오프셋 전압 테이블(113)을 포함할 수 있다.
저장 다이 컨트롤러(110i)는 전압 생성기(111)로 하여금 메모리 셀들에 액세스하기 위한 판독 또는 기입 동작들 동안에, 워드라인들, 비트라인들, 및 다른 컴포넌트들, 예컨대 선택 게이트 드레인(SGD) 디바이스들, 및 선택 게이트 소스(SGS) 디바이스들에 인가하기 위한 상이한 전압들을 생성하고, 소거 동작들을 수행하고, 선택된 메모리 셀들을 다음 프로그램 레벨로 추가로 프로그래밍하기 위해 프로그램 전압들(Vpgm)의 펄스들의 다음 라운드를 위해 메모리 어레이를 준비시키기 위한 검증 복구 동작들을 수행하게 할 수 있다.
비휘발성 메모리 저장 디바이스(100)는 컴퓨팅 시스템에서 메모리 디바이스 및/또는 저장 디바이스(예를 들어, 솔리드 스테이트 드라이브(SSD)) 둘 다로서 기능할 수 있고, 컴퓨팅 시스템에서 휘발성 메모리 디바이스들 및 비휘발성 저장 매체의 역할을 수행하기 위해 사용될 수 있다. 실시예에서, 비휘발성 메모리 저장 디바이스(100)는 비휘발성 메모리 저장 디바이스를 포함할 수 있다.
비휘발성 메모리 컨트롤러(102)는 비휘발성 메모리 저장 디바이스(100)의 동작들을 관리하는, 메모리 컨트롤러라고도 지칭되는, 컨트롤러 펌웨어(114)를 구현하는 중앙 프로세싱 유닛(CPU)(112) 및 호스트(108)와 저장 다이들(1061, 1062...106n) 사이에 전송된 입력/출력("I/O") 커맨드들(118) 및 데이터를 캐싱 및 버퍼링하는 비휘발성 메모리 디바이스를 포함하는 비휘발성 전송 버퍼(116)를 포함할 수 있다. 전송 버퍼(116)는 정적 랜덤 액세스 메모리(SRAM) 또는 다른 적합한 휘발성 또는 비휘발성 메모리 저장 디바이스를 포함할 수 있다.
메인 메모리(120)는 I/O 요청들이 지향되는 논리 어드레스들과 논리 어드레스들에 대한 데이터가 저장되는 저장 다이들(1061, 1062...106n) 내의 물리 어드레스들의 매핑을 제공하는 논리-물리 어드레스 테이블(122)을 저장한다. 논리 어드레스들은 논리 블록 어드레스(LBA)들 또는 본 기술분야에 알려진 다른 논리 어드레스들을 포함할 수 있다.
일 실시예에서, 저장 다이들(1061, 1062...106n), 전송 버퍼(116), 및 메인 메모리(120)를 포함하는 것과 같은 메모리 디바이스는 NAND 또는 NOR 기술들에 기초한 것들과 같은 블록 어드레싱 가능한 메모리 디바이스를 포함할 수 있다. 메모리 디바이스는 또한 3차원 크로스포인트(3D 크로스포인트) 메모리 디바이스, 또는 다른 바이트 어드레싱 가능한 제자리 기입(write-in-place) 비휘발성 메모리 디바이스들과 같은 차세대 비휘발성 디바이스들을 포함할 수 있다. 일부 실시예들에서, 3D 크로스포인트 메모리는, 메모리 셀들이 워드라인들과 비트라인들의 교차점에 놓이고 개별적으로 어드레싱 가능하고 비트 저장이 벌크 저항의 변화에 기초하는, 트랜지스터 없는 적층 가능한 크로스포인트 아키텍처(transistor-less stackable cross point architecture)를 포함할 수 있다. 일 실시예에서, 메모리 디바이스는 칼코게나이드 유리를 사용하는 메모리 디바이스들, 다중 문턱 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 단일 또는 다중 레벨 상 변화 메모리(PCM), 저항성 메모리, 나노와이어 메모리, 강유전성 트랜지스터 랜덤 액세스 메모리(FeTRAM), 반강유전성 메모리, 멤리스터 기술을 포함하는 자기 저항성 랜덤 액세스 메모리(MRAM) 메모리, 금속 산화물 베이스를 포함하는 저항성 메모리, 산소 공공(oxygen vacancy) 베이스 및 도전성 브리지 랜덤 액세스 메모리(CB-RAM), 또는 스핀 전달 토크(STT)-MRAM, 스핀트로닉 자기 접합 메모리 기반 디바이스, 자기 터널링 접합(MTJ) 기반 디바이스, DW(Domain Wall) 및 SOT(Spin Orbit Transfer) 기반 디바이스, 사이리스터 기반 메모리 디바이스, 또는 상기한 것들 중 임의의 것의 조합, 또는 다른 메모리일 수 있거나 또는 이들을 포함할 수 있다. 메모리 디바이스는 다이 자체 및/또는 패키징된 메모리 제품을 지칭할 수 있다. 저장 다이들(1061, 1062...106n), 전송 버퍼(116), 및 메인 메모리(120)는 상이한 타입의 메모리 디바이스들을 포함할 수 있다. 전송 버퍼(116)는 SRAM을 포함할 수 있다; 그리고 메인 메모리(120)는 배터리 백업(battery backed-up)될 수 있는 동적 랜덤 액세스 메모리(DRAM), 또는 3D 크로스포인트 메모리를 포함할 수 있다. 특정 실시예들에서, 메인 메모리(120)는 다른 비휘발성 메모리 저장 디바이스(100) 내에 설명된 실시예들의 비휘발성 메모리 저장 디바이스(100)를 포함할 수 있다.
호스트 인터페이스(104)는 비휘발성 메모리 저장 디바이스(100)를 호스트 시스템(108)에 접속한다. 비휘발성 메모리 저장 디바이스(100)는, 도 5에서의 요소(508 또는 510)에 관하여 도시되고 설명된 것과 같이, 호스트 시스템(108) 내에 설치되거나 내장될 수 있거나, 비휘발성 메모리 저장 디바이스(100)는 호스트 시스템 외부에 있을 수 있다. 호스트 인터페이스(104)는, PCIe(Peripheral Component Interconnect Express) 인터페이스, SATA(Serial AT Attachment), NVMe(Non-Volatile Memory Express) 등과 같은, 버스 인터페이스를 포함할 수 있다.
CPU(112), 호스트 인터페이스(104), 및 전송 버퍼(116)는, PCIe 또는 다른 타입의 버스 또는 인터페이스와 같은, 하나 이상의 버스 인터페이스(128)를 통해 통신할 수 있다. 데이터는, CPU(112)를 우회하는, DMA(Direct Memory Access) 전송을 이용하여 버스(128)를 통해 호스트 인터페이스(104), CPU(112), 및 전송 버퍼(116) 사이에 전송될 수 있다. 대안적으로, CPU(112)는 버스(128)를 통해 호스트 인터페이스(104), 전송 버퍼(116), 및 저장 다이들(1061, 1062...106n) 사이에 데이터를 전송하는 데 관여될 수 있다. 도 1에서, 유닛들 사이의 접속은 버스(128)로서 도시되어 있다. 대안적인 실시예들에서 컴포넌트들(104, 112, 116, 및 120) 중 임의의 컴포넌트들 사이의 접속은 공유 버스가 아니라 직접 라인들 또는 경로들을 포함할 수 있다.
도 2는 저장 다이들(1061, 1062...106n)에 구현될 수 있는 3D 메모리 어레이(200)의 실시예인데, 여기서 저장 다이들(1061, 1062...106n) 각각에는 하나 이상의 메모리 어레이(200)가 구현될 수 있다. 메모리 어레이는 대응하는 신호들 WL0, WL1, WL2, 및 WL3을 운반하는 워드라인들(250, 251, 252, 및 253) 및 신호들 BL0, BL1, 및 BL2를 각각 운반하는 데이터 라인들(비트라인들)(270, 271, 및 272)을 포함한다. 단지 예시적인 예로서 도 2에는 4개의 워드라인(250, 251, 252, 및 253) 및 3개의 비트라인(270, 271, 및 272)이 도시되어 있다. 이들 라인들의 수는 달라질 수 있다. 메모리 디바이스(200)는 메모리 셀들(210, 211, 212, 및 213) 및 트랜지스터들(261 내지 268)을 포함할 수 있다. 메모리 셀들(210, 211, 212, 및 213) 및 트랜지스터들(261 내지 268)은, 메모리 셀 스트링들(필러들)(231, 232, 및 233)과 같은, 메모리 셀 스트링들에 배열될 수 있다. 간단함을 위해, 도 2에는, 메모리 셀 스트링들(필러들) 중 3개만이 라벨링되어 있다(231, 232, 및 233). 도 2에 도시된 메모리 어레이(200)는 9개의 메모리 셀 스트링 및 각각의 메모리 셀 스트링(필러) 내의 4개의 메모리 셀(210, 211, 212, 및 213)을 포함한다.
도 2에 도시된 예시적인 메모리 어레이(202)는 예시 목적으로 제공된 것이고 본 개시내용을 제한하지 않는다. 본 기술분야의 통상의 기술자는 액세스 라인들의 수, 메모리 셀 스트링들(필러들)의 수, 및 각각의 메모리 셀 스트링 내의 메모리 셀들의 수가 달라질 수 있다는 것을 이해할 것이다.
메모리 셀들(210, 211, 212, 및 213)은 메모리 어레이(200), 메모리 디바이스(200)의 다수의 레벨들에 물리적으로 위치할 수 있고, 따라서 동일한 메모리 셀 스트링 내의 메모리 셀들(210, 211, 212, 및 213)이 메모리 디바이스(200)의 다수의 레벨들에서 서로 적층되어, 필러를 형성할 수 있다. 도 2에 도시된 바와 같이, 트랜지스터들(261 내지 268)은, 기입 동작과 같은, 메모리 동작 동안에, 메모리 셀 스트링들을 그들 각각의 비트라인들(270, 271, 및 272) 및 라인(299)에 결합하기 위해 도시된 바와 같이 대응하는 라인들을 통해 제공된 대응하는 신호들 SGD0, SGD1, SGD2, 및 SGD3, 그리고 SGS0, SGS1, SGS2, 및 SGS3에 의해 제어(예를 들어, 턴온 또는 턴오프)될 수 있다. 일부 실시예들에서, 원하는 메모리 어레이(200) 구성에 따라, 신호들 SGS0, SGS1, SGS2, 및 SGS3을 운반하는 라인들은, 도시된 바와 같이, 공통 SGS 라인(280)을 통해 접속될 수 있다.
소스 라인(SL)(299)은 메모리 디바이스(200)의 공통 소스 라인을 포함할 수 있고, 신호 SL과 같은, 신호를 운반할 수 있다. 기입 동작과 같은 메모리 동작에서는, 메모리 셀들(210, 211, 212, 및 213) 중에서 하나 이상의 선택된 메모리 셀에 정보를 저장하기 위해 메모리 셀들(210, 211, 212, 및 213)에 선택적으로 액세스하기 위해 전압 생성기(111)에 의해 라인들(250, 251, 252, 및 253)에 상이한 전압들이 인가될 수 있다. 예를 들어, 기입 동작에서, 메모리 디바이스(200)는 메모리 셀 스트링(231)의 메모리 셀(212)(파선 원 내에 도시됨)을 선택하여 메모리 셀(212)에 정보를 저장할 수 있다. 이 예에서, 메모리 디바이스(200)는 전압을 라인(252)에 인가하고 다른 전압들을 라인들(250, 251, 및 253)에 인가할 수 있다. 라인들(250, 251, 및 253) 상의 전압은 동일하거나 상이한 값들을 가질 수 있다.
실시예들에서, 메모리 어레이(200)는 저장 다이들(1061, 1062...106n)에 배치된 하나 이상의 메모리 블록을 포함할 수 있다. 메모리 블록은, 기술적 요구에 따라, 상이한 메모리 용량들을 가질 수 있다. 간단함을 위해, 도 2에 예시된 메모리 어레이(200)는 SGD0, SGD1, SGD2, 및 SGD3에 의해 각각 정의된 4개의 서브-블록을 포함하는 메모리 블록을 예시한다. 동작 시에, 예컨대 메모리 어레이가 프로그래밍(또는 데이터 판독)을 위해 액세스되어야 하는 경우, 메모리 블록이 선택되거나(예를 들어, 프로그래밍을 위해), 다른 블록(들)이 프로그래밍되고 있는 동안에 프로그래밍을 삼가기 위해, 선택 해제될 수 있다. 따라서, 복수의 메모리 블록을 갖는 메모리 어레이에서, 적어도 하나의 블록이 액세스를 위해(예를 들어, 프로그램 모드 또는 판독 모드를 위해) 선택될 수 있는 반면, 다른 블록들은 액세스를 삼가기 위해 선택 해제될 수 있다. 메모리 블록들의 선택 및 선택 해제는 각각의 워드라인들 및 SGS 라인들에 특정 전압 값들을 인가하는 것에 의해 달성될 수 있다.
오프셋 전압 테이블(113)은 검증 복구 단계 동안 전자들을 방전시키기 위해 워드라인들의 그룹에 인가할 방전 전압을 결정하기 위해 사용되는 상이한 워드라인들(250, 251, 252, 및 253)의 그룹들에 대해 사용할 상이한 전압 오프셋들을 특정할 수 있다. 오프셋 전압들은 메모리 셀들을 프로그래밍하기 위한 펄스 생성 동작들에 부정적인 영향을 주는 검증 복구 단계 후에 메모리 어레이(200)에 남아 있는 높은 정전기장들 및 원하지 않은 캐리어 주입을 최소화하는 방전 전압의 양을 결정하기 위해 메모리 디바이스의 개발 동안 경험적으로 결정될 수 있다.
일부 예들에서, 각각의 메모리 셀(210, 211, 212, 213)은 SLC(single level cell), MLC(multi-level cell) TLC(triple level cell), QLC(quad level cell), 또는 다른 인코딩 스킴과 같은 다양한 인코딩 스킴들에 따라 프로그래밍될 수 있다. 각각의 셀의 문턱 전압(Vt)은 셀에 저장되어 있는 데이터를 지시한다.
셀들의 그룹에 대한 프로그래밍 시퀀스는 모든 의도된 페이지들을 셀들의 그룹으로 프로그래밍하는 것을 포함할 수 있다. 프로그래밍 시퀀스는 하나 이상의 프로그래밍 패스(programming pass)를 포함할 수 있다. (하나 이상의 프로그래밍 루프를 포함할 수 있는) 프로그래밍 패스는 하나 이상의 페이지를 프로그래밍할 수 있다. 프로그래밍 패스는 프로그래밍될 셀들에 하나 이상의 유효 프로그램 전압을 인가하고 이어서 어느 셀들이 프로그래밍을 완료했는지를 결정하기 위해 이들 셀에 하나 이상의 검증 전압을 인가하는 것을 포함할 수 있다(후속 프로그래밍 패스들은 일반적으로 프로그래밍을 완료한 셀들에는 유효 프로그램 전압 및/또는 검증 전압을 인가하지 않을 것이다). 셀에 유효 프로그램 전압(Vpgm)을 인가하는 것은 셀의 문턱 전압을 변경하기 위해 셀의 제어 게이트와 채널 간의 전압 차이를 변경하는 것을 포함할 수 있다. 따라서, 유효 프로그램 전압의 인가를 달성하기 위해 셀의 채널 및/또는 워드라인(250, 251, 252, 253)(타겟 셀의 제어 게이트에 결합됨)의 전압이 설정될 수 있다. 프로그램 전압은 워드라인에 인가되는 전압을 지칭하기 위해 흔히 사용되기 때문에, 유효 프로그램 전압은 셀의 제어 게이트와 채널 간의 전압 차이일 수 있다(이는 채널이 0V로 유지되는 경우에 프로그램 전압과 동의어일 수 있다).
도 3은 각각의 저장 셀이 그의 원하는 프로그래밍 레벨에 도달했는지 또는 추가의 전하 주입을 필요로 하는지를 결정하기 위해 검증 동작 후에, 저장 다이 컨트롤러들(1101, 1102...110n) 중 하나와 같은, 저장 다이 컨트롤러(110i)에 의해 수행되는 동작들의 실시예를 예시한다. 셀이 원하는 레벨에 도달하면, 비트라인은 게이트 접합을 선택하기 위해 비트라인을 셧다운시킴으로써 이 셀의 임의의 추가의 프로그래밍을 금지하기 위해 사용된다. 도 3의 동작들은 다음 프로그램 펄스 단계를 위해 어레이(200)를 준비시키기 위해 검증 복구 동작의 일부로서 수행된다. 검증 동작 후에 검증 복구 동작을 개시할 때(블록 300), 저장 다이 컨트롤러(110i)는 병렬로 비트라인(270, 271, 272) 안정화를 개시하고(블록 302에서), 전압 생성기(111)를 제어하여 패스 스루 리셋 전압(Vpass_rst)을 선택 게이트 드레인들(SGD0, SGD1, SGD2, SGD3) 및 선택 게이트 소스들(SGS0, SGS1, SGS2, SGS3)에 인가하고(블록 304에서), 워드라인들(250, 251, 252, 253)로부터의 전자들의 방전을 개시할 것이다(블록 306에서).
전자 방전 동작들을 개시하기 위해, 오프셋 전압 테이블(113)에 지시된 워드라인들의 그룹들의 각각의 그룹 i, 예를 들어, 어레이(200) 내의 연속적인 워드라인들(250, 251, 252, 253)의 어떤 그룹에 대해 블록 312 내지 블록 318에서 동작들의 루프가 수행된다. 저장 다이 컨트롤러(110i)는 오프셋 전압 테이블(113)에 지시된 워드라인들의 그룹 i에 대한 오프셋 전압에 의해 튜닝 가능한 주 전압에 기초하여 가변 전압을 결정한다(블록 314에서). 일 실시예에서, 가변 전압은 Vprime-Vofst로서 계산될 수 있고, 여기서 Vprime는 주 전압이고 Vofst는 워드라인들로부터 전자들을 방전시키기 위해 인가할 전압을 변화시키기 위해 사용되는 오프셋 전압 테이블(113)로부터의 오프셋 전압이다. 저장 다이 컨트롤러(106i)는 전압 생성기(111)를 제어하여 결정된 가변 전압을 워드라인들의 그룹 i 내의 모든 워드라인들에 인가하고 전압 생성기(111)를 제어하여 패스 스루 전압(Vpass)을 선택되지 않은 워드라인들(그룹 i 내에 있지 않은)에 인가한다(블록 316에서). 이 실시예에 의하면, 클리어할 워드라인들의 그룹에 인가되는 가변 전압은, 워드라인들의 그룹이 클리닝을 위해 접지로 가져가지기 전에 가변 전압으로 가져가지도록, 오프셋 전압(Vofst)에 의해 조정된 주 전압을 포함한다. 일 실시예에서, 주 전압은 Vpgm-Vpass를 포함할 수 있고, 여기서, Vpgm는 프로그램 전압이고 Vpass는 패스 스루 전압이다.
비트라인 안정화를 개시할 때(블록 302에서), 저장 다이 컨트롤러(110i)는 전압 생성기(111)를 제어하여 비트라인들(270, 271, 272)을 공급 전압(Vcc)으로 구동한다(블록 308에서). 검증 후 금지 및 선택할 비트라인들을 결정하는 것에 응답하여, 전압 생성기(111)는 금지할 비트라인들을 공급 전압(Vcc)으로 구동하고 선택할 비트라인들을 접지(GND)로 구동하도록 제어된다(블록 310에서).
블록 310 및 블록 320 각각에서의 비트라인 안정화 및 전자 방전 동작 둘 다 완료된 후에(블록 320에서), 저장 다이 컨트롤러(110i)는 다음 펄스 사이클로 진행하여 다음 레벨로 프로그래밍하도록 지시된 메모리 셀들을 추가로 프로그래밍, 즉, 전하 저장 트랩/플로팅 게이트에 전자들을 주입한다(블록 322에서).
도 3의 실시예에 의하면, 전자 시딩 단계는 제거되고 다음 펄스를 위해 어레이를 완전히 준비시키기 위해 상이한 워드라인들의 그룹들에 대해 전압을 변화시킴으로써 스태거형 방전이 더 양호하게 최적화된다. 또한, 시간을 절약하기 위해 스태거형 방전 및 비트라인 안정화가 병렬로 수행된다. 비트라인들(270, 271, 272)은 개시된 시퀀스의 처음에 공급 전압(Vcc)으로 구동된다. 금지 정보가 정교화되자마자, 비트라인들(270, 271, 272)은 그들의 원하는 전압(금지를 위한 Vcc 및 선택 비트라인들을 위한 GND)으로 구동된다. 그 후 그룹 내의 선택된 워드라인들은, 오프셋 전압 테이블(113)로부터의 튜닝 가능한 오프셋(Vofst)에 의해 조정된 주 전압(Vpgm-Vpass)인, 가변 전압으로 가져가진다.
특정 실시예들에서, 위에 기술된 전압들은 다음의 값들의 범위들을 가질 수 있다:
Vpgm → 15V ~ 25V
Vpass → 7V ~ 11V
Vcc →2V~3V
Vpass_rst →4V ~ 6V
Vprime 또는 Prime_voltage → 0V ~7V
Vofst (Seeding_ofst) → 0V ~5V
SRC → ~2V
Vslot_pgm → ~2V
trec_pv2 → 0~5us
도 4는 비트라인들을 안정화시키고(402), 전자들을 스태거 방전시키고(404), 선택 게이트 드레인들 및 선택 게이트 소스들에 패스 스루 리셋 전압을 인가(406)하기 위한 3개의 동작이 다음 프로그래밍 펄스를 위해 준비하기 위해 이들 검증 복구 동작을 수행하는 데 시간을 절약하기 위해 어떻게 병렬로 수행되는지에 대한 타이밍도(400)를 예시한다. 도 4는 다음의 약어들을 포함한다:
Vprime - 주 전압
BLSET - 비트라인 세트
eVRCV - 효율적인 검증 복구
WL - 워드라인
Unsel WL - 선택되지 않은 워드라인
Sel SGD - 선택된 선택 게이트 드레인 디바이스
Sel SSGS - 선택된 선택 게이트 소스 디바이스
unsel SGD - 선택되지 않은 선택 게이트 드레인 디바이스
unsel SSGS - 선택되지 않은 선택 게이트 소스 디바이스
SRC - 소스 플레이트 전압, 그것의 값은 어레이에서의 수행된 동작에 따라 변화할 수 있다.
Vslot_pgm - 프로그래밍 동안의 소스 전압
trec_pv2 - 어레이에서 마지막 워드라인을 접지로 가져가는 것과 어레이 클리닝을 위한 SGD 사이의 지연.
Vsgd_inh - SGD 디바이스를 금지하기 위한 전압
INH BL - 비트라인을 금지하기 위한 전압.
PGM BL - 비트라인을 프로그래밍하기 위한 전압
펄스 준비 동작들의 지속기간을 감소시키는 것에 대한 기본적인 한계는 비트라인들(270, 271, 272) 상의 신호들을 금지 또는 구동 내지 프로그래밍 전압들로 충전 및 안정화하기 위해 필요한 시간
Figure pat00002
의 함수이다. 어레이 클리닝을 비트라인 안정화 시간과 병렬화하는 것은 안정화가 수행되는 동안의 시간을 이용하여 프로그래밍 시간에 대해 거의 불이익 없이 더 정교한 스태거형 방전 동작들을 수행하는 것을 가능하게 한다. 이러한 방식으로, 가변 전압을 이용하는 전자 방전은 다음 펄스에서 원하지 않은 캐리어 주입을 최소화하고 프로그래밍에 대해 추가 불이익 없이 어레이를 그것의 최상의 상태가 되게 한다. 더욱이, 선택된 워드라인은 가변 주 전압(Vprime-Vofst)으로 유지되고, 이는 펄스 램핑 시간을 감소시키는 데 도움이 된다.
도 5는 도 1의 비휘발성 메모리 저장 디바이스(100)가 시스템 메모리 디바이스(508) 및/또는 저장 디바이스(510)로서 배치될 수 있는 시스템(500)의 실시예를 예시한다. 시스템(500)은 실행되는 프로그램들, 피연산자들 및 파라미터들이 캐싱되는 시스템 메모리 디바이스(508), 및 실행을 위해 시스템 메모리(508)에 로딩될 수 있는 프로그램들 및 사용자 데이터를 저장하는 솔리드 스테이트 드라이브(SSD)를 포함할 수 있는 저장 디바이스(510)와 버스(506)를 통해 통신하는 프로세서(504)를 포함한다. 프로세서(504)는, 입력 디바이스들(예를 들어, 키보드, 터치스크린, 마우스 등), 디스플레이 디바이스들, 그래픽 카드들, 포트들, 네트워크 인터페이스들 등을 포함할 수 있는, 입력/출력(I/O) 디바이스들(512a, 512b)과 또한 통신할 수 있다. 메모리(508)와 저장 디바이스(510)는 시스템(500) 마더보드 상의 인터페이스에 결합될 수 있거나, 시스템(500) 마더보드 상에 장착될 수 있거나, 또는 외부 메모리 디바이스에 배치될 수 있거나 또는 네트워크를 통해 액세스 가능할 수 있다.
본 명세서 전체에 걸쳐 "일 실시예" 또는 "실시예"에 대한 언급은 그 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다는 것이 이해되어야 한다. 따라서, 본 명세서의 다양한 부분들에서 "실시예" 또는 "일 실시예" 또는 "대안적인 실시예"에 대한 둘 이상의 언급은 반드시 모두가 동일한 실시예를 언급하는 것은 아니라는 것이 강조되고 이해되어야 한다. 더욱이, 특정 특징들, 구조들 또는 특성들은 본 발명의 하나 이상의 실시예에서 적합하게 조합될 수 있다.
i 및 n 등과 같은, 본 명세서에서 사용된 참조 문자들은 요소의 가변 개수의 인스턴스들을 나타내기 위해 사용되고, 이는 동일하거나 상이한 값들을 표현할 수 있고, 상이한 설명된 인스턴스들에서 상이하거나 동일한 요소들과 함께 사용될 때 동일하거나 상이한 값을 표현할 수 있다.
유사하게, 예시적인 실시예들에 대한 전술한 설명에서, 다양한 특징들은 개시내용을 간소화하고 다양한 발명 양태들 중의 하나 이상의 양태의 이해를 도울 목적으로 그의 단일 실시예, 도면, 또는 설명에서 때때로 함께 그룹화된다는 것이 이해되어야 한다. 그러나, 이러한 개시의 방법은, 청구된 주제가 각각의 청구항에서 명시적으로 열거되는 것보다 많은 특징들을 요구한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 발명 양태들은 단일의 전술한 개시된 실시예의 모든 특징들보다 더 적은 것에 있을 수 있다. 따라서, 상세한 설명의 다음에 오는 청구항들은 이로써 이 상세한 설명에 명시적으로 포함된다.
예들
다음의 예들은 추가 실시예들에 관한 것이다.
예 1은 저장 셀들을 프로그래밍하기 위한 상기 저장 셀들로의 펄스들의 인가를 위해 상기 저장 셀들에 결합된 워드라인들 및 비트라인들로 구성된 비휘발성 메모리 어레이를 준비시키기 위한 장치로서, 메모리 컨트롤러를 포함한다. 상기 저장 셀들에 전하들을 인가하는 프로그래밍 펄스 동안 프로그래밍된 상기 비휘발성 메모리 어레이의 메모리 셀들에서의 전압들을 검증하는 것에 응답하여, 상기 메모리 컨트롤러는 상기 비휘발성 메모리 어레이에서 전자들을 클리어하기 위해 상기 비휘발성 메모리 어레이의 워드라인들 상에 전압들을 인가하는 것과 비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것을 동시에 수행한다.
예 2에서, 예 1 및 예 3 내지 예 9의 주제는 상기 워드라인들 상에 전압들을 인가하는 것은 상기 비휘발성 메모리 어레이 내의 높은 정전기장들(electrostatic high fields)을 피하기 위해 상이한 워드라인들의 그룹들에 결합된 저장 셀들에 상이한 양들의 전자들이 남아 있게 하기 위해 상기 상이한 워드라인들의 그룹들에 가변 전압들을 인가하는 스태거형 방전을 포함하는 것을 옵션으로 포함할 수 있다.
예 3에서, 예 1, 예 2, 및 예 4 내지 예 9의 주제는 워드라인들의 그룹에 가변 전압을 인가할 때, 상기 메모리 컨트롤러는 추가로 상기 가변 전압이 인가되는 워드라인들의 그룹에 있지 않은 워드라인들에 패스-스루 리셋 전압을 인가하는 것을 옵션으로 포함할 수 있다.
예 4에서, 예 1 내지 예 3 및 예 5 내지 예 9의 주제는 상기 메모리 컨트롤러는 각각의 워드라인들의 그룹에 대한 오프셋 전압을 유지하고, 상기 워드라인들의 그룹들 중 상이한 것들에 대해 상이한 오프셋 전압들이 유지되는 것을 옵션으로 포함할 수 있다. 상기 메모리 컨트롤러는 추가로, 방전시키기 위한 워드라인들의 그룹들의 각각의 그룹에 대해, 방전되고 있는 워드라인들의 그룹에 대한 오프셋 전압에 기초하여 상기 워드라인들의 그룹에 대한 가변 전압을 결정하는 것을 수행하고, 상기 결정된 가변 전압이 상기 워드라인들의 그룹 내의 워드라인들 각각에 인가되어 상기 그룹 내의 워드라인들에 결합된 저장 셀들로부터 전자들을 방전시킨다.
예 5에서, 예 1 내지 예 4 및 예 6 내지 예 9의 주제는 상기 오프셋 전압에 기초하여 상기 워드라인들의 그룹 각각에 대한 가변 전압을 결정하는 것은 주 전압에서 상기 워드라인들의 그룹에 대한 상기 오프셋 전압을 뺀 값을 포함하는 것을 옵션으로 포함할 수 있다.
예 6에서, 예 1 내지 예 5 및 예 7 내지 예 9의 주제는 상기 주 전압은 프로그램 전압에서 패스 스루 전압을 뺀 값을 포함하는 것을 옵션으로 포함할 수 있다.
예 7에서, 예 1 내지 예 6, 예 8, 및 예 9의 주제는 전자들을 방전시키기 위해 상기 워드라인들에 전압들을 인가하는 동안 비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것은: 상기 비트라인들을 공급 전압으로 구동하는 것; 및 상기 비트라인들을 상기 공급 전압으로 구동하는 동안 금지 및 선택할 비트라인들을 결정하는 것에 응답하여, 금지할 비트라인들을 상기 공급 전압으로 구동하고 선택할 비트라인들을 접지로 구동하는 것을 포함하는 것을 옵션으로 포함할 수 있다.
예 8에서, 예 1 내지 예 7 및 예 9의 주제는 상기 메모리 컨트롤러는 추가로, 상기 비트라인들 및 상기 워드라인들에 전압들을 인가하는 동안 동시에, 상기 워드라인들이 통과하는, 상기 비휘발성 메모리 어레이 내의 저장 셀들의 스트링들에 결합된 선택 게이트 소스들 및 선택 게이트 드레인들에 패스 스루 리셋 전압을 인가하는 것을 옵션으로 포함할 수 있다.
예 9에서, 예 1 내지 예 8의 주제는 상기 비휘발성 메모리 어레이는 NAND 저장 셀들의 3차원 어레이를 포함하는 것을 옵션으로 포함할 수 있다.
예 10은 저장 셀들을 프로그래밍하기 위한 상기 저장 셀들로의 펄스들의 인가를 위해 상기 저장 셀들에 결합된 워드라인들 및 비트라인들로 구성된 비휘발성 메모리 어레이 및 메모리 컨트롤러를 포함하는, 메모리 디바이스이다. 상기 저장 셀들에 전하들을 인가하는 프로그래밍 펄스 동안 프로그래밍된 상기 비휘발성 메모리 어레이의 메모리 셀들에서의 전압들을 검증하는 것에 응답하여, 상기 메모리 컨트롤러는 상기 비휘발성 메모리 어레이에서 전자들을 클리어하기 위해 상기 비휘발성 메모리 어레이의 워드라인들 상에 전압들을 인가하는 것과 비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것을 동시에 수행한다.
예 11에서, 예 10 및 예 12 내지 예 17의 주제는 상기 워드라인들 상에 전압들을 인가하는 것은 상기 비휘발성 메모리 어레이 내의 높은 정전기장들을 피하기 위해 상이한 워드라인들의 그룹들에 결합된 저장 셀들에 상이한 양들의 전자들이 남아 있게 하기 위해 상기 상이한 워드라인들의 그룹들에 가변 전압들을 인가하는 스태거형 방전을 포함하는 것을 옵션으로 포함할 수 있다.
예 12에서, 예 10, 예 11 및 예 13 내지 예 17의 주제는 워드라인들의 그룹에 가변 전압을 인가할 때, 상기 메모리 컨트롤러는 추가로 상기 가변 전압이 인가되는 워드라인들의 그룹에 있지 않은 워드라인들에 패스-스루 리셋 전압을 인가하는 것을 옵션으로 포함할 수 있다.
예 13에서, 예 10 내지 예 12 및 예 14 내지 예 17의 주제는 상기 메모리 컨트롤러는 각각의 워드라인들의 그룹에 대한 오프셋 전압을 유지하고, 상기 워드라인들의 그룹들 중 상이한 것들에 대해 상이한 오프셋 전압들이 유지되는 것을 옵션으로 포함할 수 있다. 상기 메모리 컨트롤러는 추가로, 방전시키기 위한 워드라인들의 그룹들의 각각의 그룹에 대해, 방전되고 있는 워드라인들의 그룹에 대한 오프셋 전압에 기초하여 상기 워드라인들의 그룹에 대한 가변 전압을 결정하는 것을 수행하고, 상기 결정된 가변 전압이 상기 워드라인들의 그룹 내의 워드라인들 각각에 인가되어 상기 그룹 내의 워드라인들에 결합된 저장 셀들로부터 전자들을 방전시킨다.
예 14에서, 예 10 내지 예 13 및 예 15 내지 예 17의 주제는 상기 오프셋 전압에 기초하여 상기 워드라인들의 그룹 각각에 대한 가변 전압을 결정하는 것은 주 전압에서 상기 워드라인들의 그룹에 대한 상기 오프셋 전압을 뺀 값을 포함하는 것을 옵션으로 포함할 수 있다.
예 15에서, 예 10 내지 예 14, 및 예 16, 및 예 17의 주제는 상기 주 전압은 프로그램 전압에서 패스 스루 전압을 뺀 값을 포함하는 것을 옵션으로 포함할 수 있다.
예 16에서, 예 10 내지 예 15 및 예 17의 주제는 전자들을 방전시키기 위해 상기 워드라인들에 전압들을 인가하는 동안 비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것은: 상기 비트라인들을 공급 전압으로 구동하는 것; 및 상기 비트라인들을 상기 공급 전압으로 구동하는 동안 금지 및 선택할 비트라인들을 결정하는 것에 응답하여, 금지할 비트라인들을 상기 공급 전압으로 구동하고 선택할 비트라인들을 접지로 구동하는 것을 포함하는 것을 옵션으로 포함할 수 있다.
예 17에서, 예 10 내지 예 16의 주제는 상기 메모리 컨트롤러는 추가로, 상기 비트라인들 및 상기 워드라인들에 전압들을 인가하는 동안 동시에, 상기 워드라인들이 통과하는, 상기 비휘발성 메모리 어레이 내의 저장 셀들의 스트링들에 결합된 선택 게이트 소스들 및 선택 게이트 드레인들에 패스 스루 리셋 전압을 인가하는 것을 옵션으로 포함할 수 있다.
예 18은 저장 셀들을 프로그래밍하기 위한 상기 저장 셀들로의 펄스들의 인가를 위해 상기 저장 셀들에 결합된 워드라인들 및 비트라인들로 구성된 비휘발성 메모리 어레이를 준비시키기 위한 방법이다. 상기 저장 셀들에 전하들을 인가하는 프로그래밍 펄스 동안 프로그래밍된 상기 비휘발성 메모리 어레이의 메모리 셀들에서의 전압들을 검증하는 것에 응답하여, 상기 비휘발성 메모리 어레이에서 전자들을 클리어하기 위해 상기 비휘발성 메모리 어레이의 워드라인들 상에 전압들을 인가하는 것과 비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것을 동시에 수행한다.
예 19에서, 예 18 및 예 20 내지 예 25의 주제는 상기 워드라인들 상에 전압들을 인가하는 것은 상기 비휘발성 메모리 어레이 내의 높은 정전기장들을 피하기 위해 상이한 워드라인들의 그룹들에 결합된 저장 셀들에 상이한 양들의 전자들이 남아 있게 하기 위해 상기 상이한 워드라인들의 그룹들에 가변 전압들을 인가하는 스태거형 방전을 포함하는 것을 옵션으로 포함할 수 있다.
예 20에서, 예 18, 예 19 및 예 21 내지 예 25의 주제는 워드라인들의 그룹에 가변 전압을 인가할 때, 상기 메모리 컨트롤러는 추가로 상기 가변 전압이 인가되는 워드라인들의 그룹에 있지 않은 워드라인들에 패스-스루 리셋 전압을 인가하는 것을 옵션으로 포함할 수 있다.
예 21에서, 예 18 내지 예 20 및 예 22 내지 예 25의 주제는 상기 메모리 컨트롤러는 각각의 워드라인들의 그룹에 대한 오프셋 전압을 유지하고, 상기 워드라인들의 그룹들 중 상이한 것들에 대해 상이한 오프셋 전압들이 유지되는 것을 옵션으로 포함할 수 있다. 방전시키기 위한 워드라인들의 그룹들의 각각의 그룹에 대해, 방전되고 있는 워드라인들의 그룹에 대한 오프셋 전압에 기초하여 상기 워드라인들의 그룹에 대한 가변 전압에 대한 결정이 이루어지고, 상기 결정된 가변 전압이 상기 워드라인들의 그룹 내의 워드라인들 각각에 인가되어 상기 그룹 내의 워드라인들에 결합된 저장 셀들로부터 전자들을 방전시킨다.
예 22에서, 예 18 내지 예 21 및 예 23 내지 예 25의 주제는 상기 오프셋 전압에 기초하여 결정된 상기 워드라인들의 그룹 각각에 대한 가변 전압은 주 전압에서 상기 워드라인들의 그룹에 대한 상기 오프셋 전압을 뺀 값을 포함하는 것을 옵션으로 포함할 수 있다.
예 23에서, 예 18 내지 예 22, 및 예 24, 및 예 25의 주제는 상기 주 전압은 프로그램 전압에서 패스 스루 전압을 뺀 값을 포함하는 것을 옵션으로 포함할 수 있다.
예 24에서, 예 18 및 예 20 내지 예 25의 주제는 전자들을 방전시키기 위해 상기 워드라인들에 전압들을 인가하는 동안 비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것은: 상기 비트라인들을 공급 전압으로 구동하는 것; 및 상기 비트라인들을 상기 공급 전압으로 구동하는 동안 금지 및 선택할 비트라인들을 결정하는 것에 응답하여, 금지할 비트라인들을 상기 공급 전압으로 구동하고 선택할 비트라인들을 접지로 구동하는 것을 포함하는 것을 옵션으로 포함할 수 있다.
예 25에서, 예 18 내지 예 24의 주제는 상기 비트라인들 및 상기 워드라인들에 전압들을 인가하는 동안 동시에, 상기 워드라인들이 통과하는, 상기 비휘발성 메모리 어레이 내의 저장 셀들의 스트링들에 결합된 선택 게이트 소스들 및 선택 게이트 드레인들에 패스 스루 리셋 전압을 인가하는 것을 옵션으로 포함할 수 있다.

Claims (25)

  1. 저장 셀들을 프로그래밍하기 위한 상기 저장 셀들로의 펄스들의 인가를 위해 상기 저장 셀들에 결합된 워드라인들 및 비트라인들로 구성된 비휘발성 메모리 어레이를 준비시키기 위한 장치로서,
    메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는:
    상기 저장 셀들에 전하들을 인가하는 프로그래밍 펄스 동안 프로그래밍된 상기 비휘발성 메모리 어레이의 메모리 셀들에서의 전압들을 검증하는 것에 응답하여,
    상기 비휘발성 메모리 어레이에서 전자들을 클리어하기 위해 상기 비휘발성 메모리 어레이의 워드라인들 상에 전압들을 인가하는 것; 및
    비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것을 동시에 수행하는, 장치.
  2. 제1항에 있어서,
    상기 워드라인들 상에 전압들을 인가하는 것은 상기 비휘발성 메모리 어레이 내의 높은 정전기장들을 피하기 위해 상이한 워드라인들의 그룹들에 결합된 저장 셀들에 상이한 양들의 전자들이 남아 있게 하기 위해 상기 상이한 워드라인들의 그룹들에 가변 전압들을 인가하는 스태거형 방전을 포함하는, 장치.
  3. 제2항에 있어서,
    워드라인들의 그룹에 가변 전압을 인가할 때, 상기 메모리 컨트롤러는 추가로 상기 가변 전압이 인가되는 워드라인들의 그룹에 있지 않은 워드라인들에 패스-스루 리셋 전압을 인가하는, 장치.
  4. 제2항에 있어서,
    상기 메모리 컨트롤러는 각각의 워드라인들의 그룹에 대한 오프셋 전압을 유지하고, 상기 워드라인들의 그룹들 중 상이한 것들에 대해 상이한 오프셋 전압들이 유지되고, 상기 메모리 컨트롤러는 추가로, 방전시키기 위한 워드라인들의 그룹들의 각각의 그룹에 대해:
    방전되고 있는 워드라인들의 그룹에 대한 오프셋 전압에 기초하여 상기 워드라인들의 그룹에 대한 가변 전압을 결정하는 것을 수행하고, 상기 결정된 가변 전압이 상기 워드라인들의 그룹 내의 워드라인들 각각에 인가되어 상기 그룹 내의 워드라인들에 결합된 저장 셀들로부터 전자들을 방전시키는, 장치.
  5. 제4항에 있어서,
    상기 오프셋 전압에 기초하여 상기 워드라인들의 그룹 각각에 대한 가변 전압을 결정하는 것은 주 전압에서 상기 워드라인들의 그룹에 대한 상기 오프셋 전압을 뺀 값을 포함하는, 장치.
  6. 제5항에 있어서,
    상기 주 전압은 프로그램 전압에서 패스 스루 전압을 뺀 값을 포함하는, 장치.
  7. 제1항에 있어서,
    전자들을 방전시키기 위해 상기 워드라인들에 전압들을 인가하는 동안 비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것은:
    상기 비트라인들을 공급 전압으로 구동하는 것; 및
    상기 비트라인들을 상기 공급 전압으로 구동하는 동안 금지 및 선택할 비트라인들을 결정하는 것에 응답하여, 금지할 비트라인들을 상기 공급 전압으로 구동하고 선택할 비트라인들을 접지로 구동하는 것을 포함하는, 장치.
  8. 제1항에 있어서,
    상기 메모리 컨트롤러는 추가로:
    상기 비트라인들 및 상기 워드라인들에 전압들을 인가하는 동안 동시에, 상기 워드라인들이 통과하는, 상기 비휘발성 메모리 어레이 내의 저장 셀들의 스트링들에 결합된 선택 게이트 소스들 및 선택 게이트 드레인들에 패스 스루 리셋 전압을 인가하는, 장치.
  9. 제1항에 있어서,
    상기 비휘발성 메모리 어레이는 NAND 저장 셀들의 3차원 어레이를 포함하는, 장치.
  10. 메모리 디바이스로서,
    저장 셀들을 프로그래밍하기 위한 상기 저장 셀들로의 펄스들의 인가를 위해 상기 저장 셀들에 결합된 워드라인들 및 비트라인들로 구성된 비휘발성 메모리 어레이; 및
    메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는:
    상기 저장 셀들에 전하들을 인가하는 프로그래밍 펄스 동안 프로그래밍된 상기 비휘발성 메모리 어레이의 메모리 셀들에서의 전압들을 검증하는 것에 응답하여,
    상기 비휘발성 메모리 어레이에서 전자들을 클리어하기 위해 상기 비휘발성 메모리 어레이의 워드라인들 상에 전압들을 인가하는 것; 및
    비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것을 동시에 수행하는, 메모리 디바이스.
  11. 제10항에 있어서,
    상기 워드라인들 상에 전압들을 인가하는 것은 상기 비휘발성 메모리 어레이 내의 높은 정전기장들을 피하기 위해 상이한 워드라인들의 그룹들에 결합된 저장 셀들에 상이한 양들의 전자들이 남아 있게 하기 위해 상기 상이한 워드라인들의 그룹들에 가변 전압들을 인가하는 스태거형 방전을 포함하는, 메모리 디바이스.
  12. 제11항에 있어서,
    워드라인들의 그룹에 가변 전압을 인가할 때, 상기 메모리 컨트롤러는 추가로 상기 가변 전압이 인가되는 워드라인들의 그룹에 있지 않은 워드라인들에 패스-스루 리셋 전압을 인가하는, 메모리 디바이스.
  13. 제11항에 있어서,
    상기 메모리 컨트롤러는 각각의 워드라인들의 그룹에 대한 오프셋 전압을 유지하고, 상기 워드라인들의 그룹들 중 상이한 것들에 대해 상이한 오프셋 전압들이 유지되고, 상기 메모리 컨트롤러는 추가로, 방전시키기 위한 워드라인들의 그룹들의 각각의 그룹에 대해:
    방전되고 있는 워드라인들의 그룹에 대한 오프셋 전압에 기초하여 상기 워드라인들의 그룹에 대한 가변 전압을 결정하는 것을 수행하고, 상기 결정된 가변 전압이 상기 워드라인들의 그룹 내의 워드라인들 각각에 인가되어 상기 그룹 내의 워드라인들에 결합된 저장 셀들로부터 전자들을 방전시키는, 메모리 디바이스.
  14. 제13항에 있어서,
    상기 오프셋 전압에 기초하여 상기 워드라인들의 그룹 각각에 대한 가변 전압을 결정하는 것은 주 전압에서 상기 워드라인들의 그룹에 대한 상기 오프셋 전압을 뺀 값을 포함하는, 메모리 디바이스.
  15. 제14항에 있어서,
    상기 주 전압은 프로그램 전압에서 패스 스루 전압을 뺀 값을 포함하는, 메모리 디바이스.
  16. 제10항에 있어서,
    전자들을 방전시키기 위해 상기 워드라인들에 전압들을 인가하는 동안 비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것은:
    상기 비트라인들을 공급 전압으로 구동하는 것; 및
    상기 비트라인들을 상기 공급 전압으로 구동하는 동안 금지 및 선택할 비트라인들을 결정하는 것에 응답하여, 금지할 비트라인들을 상기 공급 전압으로 구동하고 선택할 비트라인들을 접지로 구동하는 것을 포함하는, 메모리 디바이스.
  17. 제10항에 있어서,
    상기 메모리 컨트롤러는 추가로:
    상기 비트라인들 및 상기 워드라인들에 전압들을 인가하는 동안 동시에, 상기 워드라인들이 통과하는, 상기 비휘발성 메모리 어레이 내의 저장 셀들의 스트링들에 결합된 선택 게이트 소스들 및 선택 게이트 드레인들에 패스 스루 리셋 전압을 인가하는, 메모리 디바이스.
  18. 저장 셀들을 프로그래밍하기 위한 상기 저장 셀들로의 펄스들의 인가를 위해 상기 저장 셀들에 결합된 워드라인들 및 비트라인들로 구성된 비휘발성 메모리 어레이를 준비시키기 위한 방법으로서,
    상기 저장 셀들에 전하들을 인가하는 프로그래밍 펄스 동안 프로그래밍된 상기 비휘발성 메모리 어레이의 메모리 셀들에서의 전압들을 검증하는 것에 응답하여,
    상기 비휘발성 메모리 어레이에서 전자들을 클리어하기 위해 상기 비휘발성 메모리 어레이의 워드라인들 상에 전압들을 인가하는 것; 및
    비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것을 동시에 수행하는 것을 포함하는, 방법.
  19. 제18항에 있어서,
    상기 워드라인들 상에 전압들을 인가하는 것은 상기 비휘발성 메모리 어레이 내의 높은 정전기장들을 피하기 위해 상이한 워드라인들의 그룹들에 결합된 저장 셀들에 상이한 양들의 전자들이 남아 있게 하기 위해 상기 상이한 워드라인들의 그룹들에 가변 전압들을 인가하는 스태거형 방전을 포함하는, 방법.
  20. 제19항에 있어서,
    워드라인들의 그룹에 가변 전압을 인가할 때, 상기 메모리 컨트롤러는 추가로 상기 가변 전압이 인가되는 워드라인들의 그룹에 있지 않은 워드라인들에 패스-스루 리셋 전압을 인가하는, 방법.
  21. 제19항에 있어서,
    상기 메모리 컨트롤러는 각각의 워드라인들의 그룹에 대한 오프셋 전압을 유지하고, 상기 워드라인들의 그룹들 중 상이한 것들에 대해 상이한 오프셋 전압들이 유지되고, 방전시키기 위한 워드라인들의 그룹들의 각각의 그룹에 대해:
    방전되고 있는 워드라인들의 그룹에 대한 오프셋 전압에 기초하여 상기 워드라인들의 그룹에 대한 가변 전압을 결정하는 것을 추가로 수행하고, 상기 결정된 가변 전압이 상기 워드라인들의 그룹 내의 워드라인들 각각에 인가되어 상기 그룹 내의 워드라인들에 결합된 저장 셀들로부터 전자들을 방전시키는, 방법.
  22. 제21항에 있어서,
    상기 오프셋 전압에 기초하여 결정된 상기 워드라인들의 그룹 각각에 대한 가변 전압은 주 전압에서 상기 워드라인들의 그룹에 대한 상기 오프셋 전압을 뺀 값을 포함하는, 방법.
  23. 제22항에 있어서,
    상기 주 전압은 프로그램 전압에서 패스 스루 전압을 뺀 값을 포함하는, 방법.
  24. 제18항에 있어서,
    전자들을 방전시키기 위해 상기 워드라인들에 전압들을 인가하는 동안 비트라인 안정화를 수행하기 위해 상기 비트라인들에 전압들을 인가하는 것은:
    상기 비트라인들을 공급 전압으로 구동하는 것; 및
    상기 비트라인들을 상기 공급 전압으로 구동하는 동안 금지 및 선택할 비트라인들을 결정하는 것에 응답하여, 금지할 비트라인들을 상기 공급 전압으로 구동하고 선택할 비트라인들을 접지로 구동하는 것을 포함하는, 방법.
  25. 제18항에 있어서,
    상기 비트라인들 및 상기 워드라인들에 전압들을 인가하는 동안 동시에, 상기 워드라인들이 통과하는, 상기 비휘발성 메모리 어레이 내의 저장 셀들의 스트링들에 결합된 선택 게이트 소스들 및 선택 게이트 드레인들에 패스 스루 리셋 전압을 인가하는 것을 추가로 포함하는, 방법.
KR1020200172125A 2020-02-10 2020-12-10 검증 복구 동작 동안 메모리 어레이로부터 전자들을 방전시키기 위한 가변 전압들의 사용 KR20210102047A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/786,948 US11139036B2 (en) 2020-02-10 2020-02-10 Using variable voltages to discharge electrons from a memory array during verify recovery operations
US16/786,948 2020-02-10

Publications (1)

Publication Number Publication Date
KR20210102047A true KR20210102047A (ko) 2021-08-19

Family

ID=73401374

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200172125A KR20210102047A (ko) 2020-02-10 2020-12-10 검증 복구 동작 동안 메모리 어레이로부터 전자들을 방전시키기 위한 가변 전압들의 사용

Country Status (3)

Country Link
US (1) US11139036B2 (ko)
EP (1) EP3863016A1 (ko)
KR (1) KR20210102047A (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US7075822B2 (en) * 2002-12-31 2006-07-11 Intel Corporation High bandwidth datapath load and test of multi-level memory cells
US8472257B2 (en) * 2011-03-24 2013-06-25 Sandisk Technologies Inc. Nonvolatile memory and method for improved programming with reduced verify
US9293205B2 (en) * 2013-09-14 2016-03-22 Aplus Flash Technology, Inc Multi-task concurrent/pipeline NAND operations on all planes
US9424936B1 (en) 2015-03-23 2016-08-23 Intel Corporation Current leakage reduction in 3D NAND memory
KR102669409B1 (ko) 2017-02-28 2024-05-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10699767B2 (en) 2017-02-28 2020-06-30 SK Hynix Inc. Memory device and operating method thereof
US10176880B1 (en) 2017-07-01 2019-01-08 Intel Corporation Selective body reset operation for three dimensional (3D) NAND memory

Also Published As

Publication number Publication date
EP3863016A1 (en) 2021-08-11
US11139036B2 (en) 2021-10-05
US20210249092A1 (en) 2021-08-12

Similar Documents

Publication Publication Date Title
US10573378B2 (en) Methods of programming memory devices
US9583197B2 (en) Nonvolatile memory device, program method thereof, and storage device including the same
US9741438B2 (en) Nonvolatile memory device and program method thereof
US8902666B2 (en) Programming method for nonvolatile memory device
US10796766B2 (en) Nonvolatile memory device and a method of programming the nonvolatile memory device
US9627070B2 (en) Program method of nonvolatile memory device for having dense threshold voltage distribution by controlling voltage of bit line according to threshold voltage of memory cell
US9312020B2 (en) Methods of operating memory devices
US10395727B2 (en) Nonvolatile method device and sensing method of the same
KR102407575B1 (ko) 메모리 장치 및 그 동작 방법
KR20140100143A (ko) 비휘발성 메모리 장치의 프로그램 방법 및 읽기 방법
US11152070B2 (en) Memory device including page buffer and method of operating the memory device
US11348641B2 (en) Memory device and method of operating the same
US11139036B2 (en) Using variable voltages to discharge electrons from a memory array during verify recovery operations
US20220139473A1 (en) Non-volatile memory device for performing precharge to cell string and program method thereof
US20230253052A1 (en) Double single level cell program in a memory device
TW202247183A (zh) 記憶體設備及其操作方法
CN113257325A (zh) 在存储器阵列中用于存储单元编程状态验证的升高的位线
KR20220121616A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20240015922A (ko) 프로그램 상태를 효과적으로 확인하기 위한 메모리 장치 및 그 동작방법
CN117079682A (zh) 被配置为减少验证时间的存储器装置及其操作方法