CN1905070A - 能够存储多比特数据和单比特数据的闪存设备 - Google Patents

能够存储多比特数据和单比特数据的闪存设备 Download PDF

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Abstract

提供了一种能够操作多比特和单比特数据的闪存设备。该闪存设备可以包括具有多个存储块的存储单元阵列。该闪存设备还可以包括判断电路，用于存储指示存储块的每个是否是多比特存储块的多比特/单比特信息、根据所存储的多比特/单比特信息确定所输入的块地址的存储块是否是多比特存储块、并且输出适当的标志信号。还包括读/写电路，用于选择性地对与所输入的块地址对应的存储块执行多比特和单比特读/程序操作，以及还包括控制逻辑，用于基于该标志信号控制该读/写电路使得该读/写电路可以执行多比特或单比特读/程序操作。还可以包括纠错校验(ECC)电路，其包括多比特ECC单元和单比特ECC单元，用于检查和纠正读/写电路的数据中的错误。

Description

能够存储多比特数据和单比特数据的闪存设备
技术领域
本发明涉及存储器设备，更具体地说是涉及具有单比特和多比特存储区域的非易失存储设备。
背景技术
市场的力量已经显示对不需要周期性更新的高容量存储设备的渐增需求。NAND闪存设备是提供消费者要求的大容量、高集成度和易于使用的非易失存储设备。由于NAND闪存即使在断电时也保持数据，所以NAND闪存设备特别适于其中可能突然中断电源的某些电子设备，诸如移动终端、移动计算机等等。
如闪存半导体工业中公知的，闪存的数据保持特性和编程/擦除周期的数目主要与作为根本技术的基础的浮动栅结构的可靠性相关。各种故障机制包括通过电荷(电子)的错误释放或积累的单元晶体管阈值电压的降低或升高。此外，编程/擦除周期的重复可以使位于单元晶体管的浮动栅的底部处的通道氧化物层处于受压(stress)状态，这可能导致通道氧化物层的最终毁坏。另外的问题也可能出现，如在编程/擦除期间电荷陷在通道氧化物层中，这可能改变阈值电压窗和存储设备的编程/擦除次数。
闪存设备存储单比特数据或多比特数据取决于它们的存储单元如何控制和响应于阈值电压。例如，单比特数据可以通过由阈值电压分开的两个电压范围来表示，其中该两个电压范围分别对应于数据‘1’和数据‘0’，而2比特数据可以通过由三个阈值电压电平分开的四个电压范围来表示，其中，该四个电压范围分别对应于数据‘11’、数据‘10’、数据‘00’和数据‘01’。
在通常的实践中，由于多比特闪存设备倾向于对影响可靠性的上述特性更敏感，所以多比特闪存设备的可靠性低于单比特闪存设备的可靠性。因为此原因，多比特闪存设备用于简单的数据存储，而关键或安全数据存储在单比特闪存设备(或者某些其它高可靠性的存储器)中。不幸的是，该实践可能增加系统存储器成本。据此，希望得到关于闪存的新技术。
发明内容
本发明提供了一种能够存储单比特数据和多比特数据的非易失存储设备。
本发明的实施例提供了一种闪存设备，该闪存设备包括：存储单元阵列，包括多个存储块；判断电路，用于存储指示存储块的每个是否是多比特存储块的多比特/单比特信息，根据所存储的多比特/单比特信息确定所输入的块地址的存储块是否是多比特存储块，并且输出标志信号作为判断结果；读/写电路，用于选择性地执行与该块地址对应的存储块的多比特和单比特读/程序操作；控制逻辑，用于根据该标志信号是否指示选择了多比特存储块而控制该读/写电路使得该读/写电路执行多比特或单比特读/程序操作中的一个操作；以及纠错校验(ECC)电路，包括多比特ECC单元和单比特ECC单元，用于检查和纠正读/写电路的数据中的错误，其中该多比特和单比特ECC单元选择性地根据该标志信号而操作。
在一些实施例中，所述存储单元阵列被划分成多比特存储区域和单比特存储区域。
在其它实施例中，所述判断电路可以包括；第一块地址存储单元，用于存储多比特存储区域的存储块之中的第一存储块的块地址；第二块地址存储单元，用于存储多比特存储区域的存储块之中的最后存储块的块地址；以及检测器，用于检测该块地址是否是多比特存储区域，并且输出该标志信号作为检测结果。
在另外的实施例中，该第一和最后存储块的块地址在加电模式下从外部设备提供，使得存储在该第一和第二块地址存储单元中。
在另外的实施例中，所述判断电路可以包括：解码器，用于通过解码寄存器地址而激活与各个存储块对应的多条选择线中的一条；寄存器，包括与该各个存储块对应的寄存器区域，用于在该相应的选择线被激活时存储该多比特/单比特信息；以及选择器，用于响应于块地址选择该寄存器区域中的一个，并且输出所选择的寄存器区域的多比特/单比特信息作为该标志信号。
在另外的实施例中，在加电模式下通过该解码器选择性地将存储块的多比特/单比特信息存储在该寄存器区域中。
在一些实施例中，初始化该寄存器，使得存储块被指定为单比特存储块。
在另外的实施例中，该多比特ECC电路纠正N比特错误，其中N是大于等于2的正整数，并且该单比特ECC单元校正1比特错误。
在本发明的另外实施例中，闪存设备还包括被安排在存储单元阵列中以便由存储块共享的状态位线。
在另外的实施例中，控制逻辑可以响应于标志信号控制读/写电路，使得通过状态位线将多比特/单比特信息存储在所选择的存储块中。
在另外的实施例中，在状态读操作中，该控制逻辑可以控制该读/写电路，使得通过状态位线将所选择的存储块的多比特/单比特信息读出到外部设备。
在一些实施例中，所述控制逻辑可以包括：程序控制单元，包括用于控制读/写电路的多比特程序操作的多比特程序控制器，以及用于控制读/写电路的单比特程序操作的单比特程序控制器；以及读控制单元，包括用于控制读/写电路的多比特读操作的多比特读控制器，以及用于控制读/写电路的单比特读操作的单比特读控制器，其中所述多比特和单比特程序控制器根据该标志信号选择性地操作，以及所述多比特和单比特读控制器根据该标志信号选择性地操作。
在本发明的另外实施例中，提供了一种闪存设备，该闪存设备包括，存储单元阵列，包括多个存储块；被安排在存储单元阵列中以便由存储块共享的状态位线；判断电路，用于存储指示存储块的每个是否是多比特存储块的多比特/单比特信息，根据所存储的多比特/单比特信息确定所输入的块地址的存储块是否是多比特存储块，并且输出标志信号作为判断结果；读/写电路，用于选择性地执行与块地址对应的存储块的多比特和单比特读/程序操作；以及控制逻辑，用于根据该标志信号控制该读/写电路使得该读/写电路执行多比特和单比特读/程序操作中的一个操作，其中在程序操作中该控制逻辑可以响应于标志信号控制读/写电路，使得通过状态位线将多比特/单比特信息存储在所选择的存储块中。
在另外的实施例中，在状态读操作中，该控制逻辑可以控制该读/写电路，使得通过状态位线读出所选择的存储块的多比特/单比特信息，并且输出所读出的信息到外部设备。
在另外的实施例中，所述存储单元阵列被划分成多比特存储区域和单比特存储区域。
在另外的实施例中，所述判断电路可以包括：第一块地址存储单元，用于存储多比特存储区域的存储块之中的第一存储块的块地址；第二块地址存储单元，用于存储多比特存储区域的存储块之中的最后存储块的块地址；以及检测器，用于检测该块地址是否是多比特存储区域，并且输出该标志信号作为检测结果。
在一些实施例中，所述第一和第二块地址在加电模式下从外部设备提供以便被存储在该第一和第二块地址存储单元中。
在另外的实施例中，所述判断电路可以包括：解码器，用于通过解码寄存器地址而激活与各个存储块对应的多条选择线中的一条；寄存器，包括与该各个存储块对应的寄存器区域，用于在该相应的选择线被激活时存储该多比特/单比特信息；以及选择器，用于响应于块地址选择该寄存器区域中的一个，并且输出所选择的寄存器区域的多比特/单比特信息作为该标志信号。
在另外的实施例中，在加电模式下通过该解码器选择性地将存储块的多比特/单比特信息存储在该寄存器区域中。
在另外的实施例中，初始化该寄存器区域，使得存储块被指定为单比特存储块。
在本发明另外的实施例中，闪存设备还包括纠错校验(ECC)电路，其包括多比特ECC单元和单比特ECC单元，用于检查和纠正读/写电路的数据中的错误，其中该多比特和单比特ECC单元选择性地根据该标志信号而操作。
在另外的实施例中，该多比特ECC电路纠正N比特错误，其中N是大于等于2的正整数，并且该单比特ECC单元校正1比特错误。
应该理解，前面的一般描述和后面的具体描述仅仅是说明性的，其应该被视为提供了要求保护的发明的补充性描述。
本发明的优选实施例中详细给出了参考符号，上述优选实施例的示例在附图中表示。在任何可能情况下，观察所有附图，类似的标号表示类似的元件。
下文中，使用一种非易失存储设备作为说明本发明的特性和功能的一个示例。但是，本领域技术人员根据本文描述的内容容易理解本发明的其它优点和性能。可以通过其它实施例实现或应用本发明。此外，可以修改或变更细节描述，而不背离本发明的范围、本发明的技术思想、本发明的其它目的。
附图说明
附图被包括来提供对本发明的更佳理解，并且被合并到并构成本申请的一部分，附图图示了本发明的一个或多个实施例并且与说明书一起用来解释本发明的原理。在所述附图中：
图1是根据本发明第一实施例的闪存设备的框图；
图2是图示图1的存储块的电路图；
图3是图示根据本发明第一实施例的图1的判断电路的框图；
图4是图示根据本发明第二实施例的图1的判断电路的框图；
图5是图示图4的寄存器的部分的电路图；
图6是根据本发明第二实施例的闪存设备的框图。
图7是根据本发明第三实施例的闪存设备的框图。
图8是根据本发明第四实施例的闪存设备的框图。
图9是示出根据本发明第五实施例的闪存设备的框图。
图10A和10B是用于描述图9中的闪存设备的操作的时序图。
图11是示出根据本发明第六实施例的闪存设备的框图。
图12A和12B是用于描述图11中的闪存设备的操作的时序图。
具体实施方式
现在将详细参考本发明的优选实施例，该优选实施例的示例于附图中示出。但是，本发明并不局限于下文中所说明的实施例，并且本文中的实施例相反是被介绍来以提供对本发明范围和精神的容易和全面理解。
图1是根据本发明第一实施例的闪存设备100的框图。如图1所示，闪存设备100可以包括存储单元阵列110，其包括多个存储块BLK0～BLKi-1，其中多个存储块BLK0～BLKi-1被分成两组：用于存储单比特数据的第一组，和用于存储多比特数据的第二组。存储块BLK0～BLKi-1可以共享公共配置，图2中图示了一个这样的存储块(BLK0)。
参考图2，示例性存储块BLK0可以包括多个“单元串(cell string)”10(也称作“NAND串”)，其中每个单元串对应于相应的位线BL0～BLn-1。每个单元串10可以包括“串选择晶体管”SST、“地选择晶体管”GST和串联在选择晶体管SST和GST之间的多个存储单元MCm-1～MC0。每个串选择晶体管SST具有连接到对应位线BL0～BLn-1的漏极和连接到“串选择线”SSL的栅极。每个地选择晶体管GST具有连接到“公共源线”CSL的源极和连接到“地选择线”GSL的栅极。存储单元MCm-1～MC0被串联在串选择晶体管SST的源极和地选择晶体管GSL的漏极之间，并且被连接到相应的字线WL0～WLm-1。注意，位线BL0～BLn-1由图1的存储块BLK0～BLKi-1共享。
返回到图1，本发明的闪存设备100还可以包括判断电路120、控制电路130、读/写电路140和纠错校验(ECC)电路150。
判断电路120可以被配置以便存储指示多比特数据存储区域和单比特数据存储区域的信息。例如，判断电路120可以存储一或多个块地址，用于选择指定的多比特数据存储区域的第一(开始)和最后的存储块。或者，判断电路120可以存储将在后面描述的用于存储单元阵列110的每个存储块的多比特/单比特信息(下文中，称之为“MLC/SLC信息”)。判断电路120可以判断要由块地址BA选择的每个存储块是多比特存储块还是单比特存储块。基于该判断结果，判断电路120可以产生标志信号F_MLC/SLC，其可以用于指示相应的存储块是否是多比特存储块。
控制逻辑130可以包括程序控制单元132和读控制单元134，并且可以用于响应于来自判断电路120的标志信号F_MLC/SLC以及命令信号CMD而控制读/写电路140。
程序控制单元132可以包括多比特程序控制器132a和单比特程序控制器132b，并且可以被配置来在命令信号CMD指示程序操作时控制存储设备100的程序操作。当标志信号F_MLC/SLC指示多比特存储块的选择时，多比特程序控制器132a可以响应于标志信号F_MLC/SLC和命令信号CMD而控制多比特程序操作。
读控制单元134可以包括多比特读控制器134a和单比特读控制器134b，并且可以被配置来在命令信号CMD指示读操作时控制存储设备100的读操作。当标志信号F_MLC/SLC指示多比特存储块的选择时，多比特读控制器134a可以响应于标志信号F_MLC/SLC和命令信号CMD而控制多比特读操作。当标志信号F_MLC/SLC指示单比特存储块的选择时，单比特读控制器134b可以响应于标志信号F_MLC/SLC和命令信号CMD而控制单比特读操作。
继续图1，在控制逻辑130的控制下，读/写电路140可以选择存储块BLK0～BLKi-1之中的一个存储块。该读/写电路140可以选择所选择的存储块的页/行并且从/向所选择的行的存储单元读/写数据。
注意，读/写电路140可以被配置来读和写单比特数据和多比特数据两者。当编程多比特数据时，读/写电路140可以由控制逻辑130的多比特程序控制器132a控制，而当编程单比特数据时，读/写电路140可以由单比特程序控制器132b控制。类似地，当读多比特数据时，读/写电路140可以由多比特读控制器134a控制，而当读单比特数据时，读/写电路140可以由单比特读控制器134b控制。
尽管图中未示出，但是读/写电路140可以包括行选择电路、列选择电路、页缓冲器电路和其它相配的设备，其中该页缓冲器电路被配置来针对单比特存储块和多比特存储块两者执行读/写操作。具有这样的功能的示例性页缓冲器电路在题为“NONVOLATILE SEMICONDUCTOR DEVICE(非易失半导体设备)”的韩国专利第10-172406号中公开，出于各种目的将其全部内容作为参考合并于此，需要声明的是，本发明披露的页缓冲器并不限于该韩国专利的公开的内容。例如，应该理解，读/写电路140可以包括用于单比特数据和单比特数据的单独的页缓冲器电路。
当执行程序操作时，ECC电路150可以从传送到读/写电路140的数据产生纠错码数据(下文中，称之为“ECC数据”)并且可以将所产生的ECC数据传输到读/写电路140。
在读操作期间，ECC电路150可以检测在从读/写电路140传送的数据中是否包括错误。更特别地，可以包括多比特ECC单元150a和单比特ECC单元150b的ECC电路150可以接收来自判断电路120的标志信号F_MLC/SLC，基于此，当标志信号F_MLC/SLC指示多比特存储块时多比特ECC单元150a将操作，而当标志信号F_MLC/SLC指示单比特存储块时单比特ECC单元150b将操作。在操作期间，多比特ECC单元150a可以校验和纠正N比特个错误，而单比特ECC单元150b可以校验和纠正M比特个错误(其中，N等于或大于M)。例如，多比特ECC单元150a可以校验/纠正2个错误的比特，而单比特ECC单元150b可以校验/纠正单个错误的比特。
注意，应该理解，ECC电路150不应局限于图1中所示。例如，ECC电路150可以被配置来使用单个ECC单元校验和纠正单比特数据和多比特数据的错误。
如上面的描述中所提到的，本发明的闪存设备100可以被配置成使用一些存储块作为多比特存储区域而其余的块作为单比特存储区域。因而，可以减少当使用多比特存储器和更可靠的单比特数据两者时引起的系统成本
图3是图示用于设置物理地/逻辑地连续的存储块作为多比特存储区域的、根据本发明第一实施例的图1的判断电路120的框图。如图3所示，示例性判断电路120可以包括第一块地址存储单元122、第二块地址存储单元124和检测器126。第一块地址存储单元122可以存储用于选择多比特存储区域的开始(第一)存储块的块地址，第二块地址存储单元124可以存储用于选择多比特存储区域的相应的最后存储块的块地址。检测器126可以检测读/写操作期间所输入的块地址BA是否在由第一和第二块地址存储单元122和124中所存储的块地址所限定的多比特存储区域内。
基于检测结果，检测器126可以产生适当的标志信号F_MLC/SLC。例如，当读/写操作期间所输入的块地址BA在多比特存储区域内时，检测器126可以设置标志信号F_MLC/SLC以指示选择了该多比特存储区域。相反，当块地址BA不在多比特存储区域内时，检测器126可以设置标志信号F_MLC/SLC以指示选择了该单比特存储区域。
在各种实施例中，可以配置第一和第二块地址存储单元122和125，使得即使断电也可以保持任何所存储的信息。此外，可以由用户将地址信息存储在第一和第二块地址存储单元122和124中，并且块地址存储单元122和124可以用于规定单比特存储区域而不是多比特存储区域。
下文中，将参考图1和图3详细描述根据本发明的闪存设备的操作。
当程序操作开始时，可以将命令和地址输入到闪存设备100中。所输入的地址可以包括有块地址、页地址和列地址。一旦输入了地址，则判断电路120可以判断块地址BA是否是由存储在第一和第二块地址存储单元122和124中的块地址所规定的存储区域。为了方便起见，假定由存储在第一和第二块地址存储单元122和124中的块地址规定了多比特存取区域。但是，在其它实施例中，第一和第二块地址存储单元122和124所规定的存储区域可以是多比特或单比特存储区域。
如果所输入的块地址BA是多比特存储区域，则检测器126可产生指示选择了多比特存储区域(或多比特存储块)的标志信号F_MLC/SLC。当产生了适当的标志信号F_MLC/SLC时，控制逻辑130的多比特程序控制器132a可以响应于标志信号F_MLC/SLC控制闪存设备100的多比特程序操作。同时，多比特ECC单元150a可以响应于标志信号F_MLC/SLC而操作并且基于所输入的数据产生用于纠正n比特错误的ECC数据，其中n是大于等于2的正整数。然后，可以在控制逻辑130的多比特程序控制器132a的控制下通过多比特ECC单元150a将程序数据加载到读/写电路140，以将该程序数据存储在对应于块地址BA的存储块中。
相反，如果所输入的块地址BA不属于多比特存储区域，则可以在控制逻辑130的单比特程序控制器132b的控制下进行程序操作。在这些情况下，可以通过单比特ECC单元150b产生用于纠正1比特错误的ECC数据。然后，可以在控制逻辑130的单比特程序控制器132b的控制下通过单比特ECC单元150b将程序数据加载到读/写电路140，以将该程序数据存储在对应于块地址BA的存储块中。
在读操作期间，可以使用上述同样方法来确定所选择的存储块属于单比特或单比特存储区域。基于块地址BA所指定的存储区域的类型，可以根据判断过程在控制逻辑130的多比特读控制器134a或单比特控制器134b的控制下进行读操作。
图4是图示根据本发明第二实施例的图1的判断电路120的框图，图5是图示了图4的寄存器的一部分的电路图。
参考图4，判断电路120可以包括解码器121、寄存器123和选择器125。解码器121可以在加电(power-up)模式下对从外部设备输入的寄存器地址A_REG进行解码，并且激活多条选择线中的一条选择线。选择线的数目等于图1的存储单元阵列110中的存储块BLK0～BLKi-1的数目。
寄存器123可以响应于解码器121的输出而操作，并且可以用于存储存储单元阵列110中的存储块BLK0～BLKi-1的多比特/单比特区域信息，例如指示特定存储块是否是多比特数据区域的部分的MLC/SLC信息。寄存器123包括多个寄存器区域(与各个存储块BLK0～BLKi-1对应)，其连接到相应的选择线，使得每个寄存器区域接收相应的解码信号。当激活了选择线中的一条时，可以将MLC/SLC信息写入所激活的选择线的相应的寄存器区域。
如图5所示，每个寄存器区域可以配置有：具有反相器INV1和INV2的锁存电路LAT、PMOS晶体管M1、NMOS晶体管M2、和与门G1。PMOS晶体管可以用于初始化锁存电路LAT，并且由POR控制信号控制，该POR控制信号在加电模式下被激活到逻辑低电平。锁存电路LAT的初始值(逻辑低电平)指示该存储块是单比特存储块。与门G1可以响应于解码信号Decode和锁存信号LAT而控制NMOS晶体管M2。使用这样的结构，可以利用外部主机选择性地将MLC/SLC信息写到寄存器123的每个区域，从而允许由外部主机在加电模式下自动地设置存储单元阵列110的多比特存储区域和单比特存储区域。但是，应注意的是在其它实施例中，在加电时可以将每个寄存器区域设置为多比特存储区域而不是单比特存储区域。之后，可以通过外部主机将寄存器区域的全部或部分设置为单比特存储区域。
回过头来参考图4，当选择器125通过解码该块地址BA而选择寄存器区域之一时，可以经由选择器125输出所选择的寄存器区域的MLC/SLC信息作为标志信号F_MLC/SLC。
下面，将参照图1、4和5更加全面地说明闪存设备的示例性操作。
在说明性的加电模式下，可以初始化寄存器123(图4)使得将所有的存储块BLK0～BLKi-1设置为单比特存储块。在寄存器123初始化之后，可以将从外部设备提供的MLC/SLC信息存储在寄存器123中。例如，通过使得外部主机向闪存设备100提供寄存器程序命令和寄存器地址A_REG，解码器121可以激活与寄存器地址A_REG对应的寄存器区域的选择线。这允许在产生锁存信号LAT时将多比特/单比特存储区域指定为存储在所激活的选择线的寄存器区域。可以重复该处理，直到将设置了所有的寄存器区域。在设置了MLC/SLC信息之后，判断电路120可以进行其预期的正常操作。
一旦程序操作开始，可以输入命令和地址。当输入地址时，判断电路120可以响应于块地址BA而产生标志信号F_MLC/SLC。即，选择器125可以响应于块地址BA而选择寄存器区域之一，并且输出所选择的寄存器区域的适当的MLC/SLC信息作为标志信号F_MLC/SLC。
如果所产生的标志信号F_MLC/SLC指示选择了多比特存储区域，则多比特程序控制器132a可以控制闪存设备100的多比特程序操作。同时，多比特ECC单元150a可以响应于标志信号F_MLC/SLC基于所输入的数据而产生用于纠正n比特错误的ECC数据(其中，n是大于等于2的正整数)。然后，在多比特程序控制器132a的控制下，可以通过多比特ECC单元150a将程序数据加载到读/写电路140，然后可以将加载后的程序数据存储在对应于块地址BA的存储块中。
相反，如果所输入的块地址BA不在多比特存储区域内，则可以在单比特程序控制器132b的控制下进行程序操作，并且可以通过单比特ECC单元150b产生用于纠正1比特错误的ECC数据。然后，在单比特程序控制器132b的控制下，可以通过单比特ECC单元150b将程序数据加载到读/写电路140，并可将加载后的程序数据存储在对应于块地址BA的存储块中。
应注意，上述同样的过程可以应用于读操作和程序操作，即可以根据相同的判断规则在控制逻辑130的多比特读控制器134a或单比特控制器134b的控制下进行读操作。
图6是根据本发明第二实施例的闪存设备100’的框图。图6中的类似标号表示图1中的类似元件，并因而省略对其的描述。除了状态位线SBL之外，图6的闪存设备100’等同于图1的闪存设备100，其连接到用于存储状态信息的串，并且被额外采用作为隐藏的位线。尽管为说明简单，图6中仅示出了一个存储块BLK0，但是应该理解，其它存储块也可以互相共享相同的状态位线SBL。
在本实施例中，存储块BLK0～BLKi-1的每个可以配置有用于存储主数据的第一区域(例如，主区域)、用于存储备用(spare)数据的第二区域(例如，备用区域)、和用于存储状态数据诸如MLC/SLC信息的第三区域(例如，隐藏区域)。但是，在其它实施例中，存储块BLK0～BLKi-1可以配置有仅用于存储主数据的第一/主区域和用于存储备用数据和状态数据两者的第二/备用区域。
连接到状态位线SBL的串可以被配置成与连接到每个位线BL0～BLn-1的串基本相同。状态位线SBL连接到读/写电路140的页缓冲器PB。页缓冲器PB在控制逻辑130的控制下可以被配置，使得其可以对单比特数据以及多比特数据执行程序/读操作。
继续来说，可以利用控制逻辑130将指示所选择的存储块BLK0～BLKi-1是多比特存储区域还是单比特存储区域的状态信息直接加载到页缓冲器PB。可以利用判断电路120的标志信号F_MLC/SLC确定所选择的存储块是否是多比特存储区域。在用于读存储在状态位线SBL的串中的状态信息的操作模式下，可以在控制逻辑130的控制下由页缓冲器PB读出该状态信息，并且可以将读出的状态信息存储在状态寄存器136中。然后可以利用公知的状态读操作将存储在状态寄存器136中的信息输出到外部主机。
注意，如果外部主机丢失了用于指定多比特存储区域和单比特存储区域的任何信息，则上述结构也可以用于恢复丢失的信息。
与上述系统相反，可以直接由外部主机提供每个存储块BLK0～BLKi-1的MLC/SLC信息。例如，可以由外部主机提供每个存储块的MLC/SLC信息，并且将其通过ECC电路150传输到读/写电路140。读/写电路140接着也可以通过状态位线SBL将所接收的MLC/SLC信息存储在给定的存储单元(例如，在第一页和状态位线SBL的相互连接处的存储单元)中。可以与所选择的存储块的程序操作同时地或者在其程序操作之后存储MLC/SLC信息。即，在执行第一程序操作期间或者之后，可以将MLC/SLC信息存储在状态位线SBL的存储单元中。还应注意，当从外部主机提供MLC/SLC信息时，可以通过列选择器144将MLC/SLC信息传送到连接到状态位线SBL的页缓冲器PB。
图7是示出根据本发明第三实施例的闪存设备200的框图。如图7所示，闪存设备200可以包括存储单元阵列210、判断电路220、加电复位(power-upreset，POR)电路230、引导加载器(bootloader)240、控制逻辑250、读/写控制电路260和ECC电路270。
存储单元阵列210具有多个存储块BLK0～BLKi-1和至少一个一次可编程(One-Time-Programmable，OTP)块211。存储块BLK0～BLKi-1的每个可以与图2中所示的存储块等同地配置。可以把存储块BLK0～BLKi-1分成两组：用于存储单比特数据的第一组，和用于存储多比特数据的第二组。可以将包括用于指定存储单比特(或替代地多比特)数据的第一和最后的存储块的块地址的MLC/SLC信息存储在存储单元阵列210的OTP块211中。
判断电路220可以被配置成存储指示多比特数据区域和单比特数据区域的信息。即，判断电路220可以存储用于多比特数据存储的第一和最后的存储块的块地址。但是，与图1中的闪存设备100不同，图7中的闪存设备200可以被配置成将加电时从OTP块211读出的MLC/SLC信息存储在判断电路中-如下文将更全面描述的那样。
在操作中，判断电路220可以判断要由块地址BA选择的存储块是多比特存储块还是单比特存储块。作为判断结果，判断电路220可以产生标志信号F_MLC/SLC，其指示所选择的存储块是否是多比特存储块。应注意的是当与图3中图示的判断电路120相同地配置判断电路220时，可以分别将用于选择开始和最后存储块的块地址存储在地址存储单元122和124中。
继续参考图7，POR电路230可以被配置成在加电时产生POR信号。引导加载器240可以响应于POR信号而操作来执行预定的引导启动(boot-up)读操作。例如，加电时引导加载器240可以向控制逻辑250输出命令和地址信息，用于读出存储在OTP块211中的MLC/SLC信息。如下文将描述的，可以在控制逻辑250的控制下将加电时从OTP块211读出的MLC/SLC信息(即，开始和最后的存储块的块地址)存储在判断电路220中。
控制逻辑250在正常操作中可以响应于来自判断电路220的标志信号F_MLC/SLC和命令信号CMD而控制读/写电路260。如图7所示，控制逻辑250可以包括程序控制单元252和读控制单元254。在正常操作中，包括多比特程序控制器252a和单比特程序控制器252b的程序控制单元132可以被配置来在命令信号CMD指示程序操作时控制存储设备200的程序操作。当在正常操作中标志信号F_MLC/SLC指示多比特存储块的选择时，多比特程序控制器252a可以被配置成响应于标志信号F_MLC/SLC和命令信号CMD而控制读/写电路260。另外，当在正常操作中标志信号F_MLC/SLC指示单比特存储块的选择时，单比特程序控制器252b可以被配置成响应于标志信号F_MLC/SLC和命令信号CMD而控制读/写电路260。
类似地，在正常操作中，读控制单元134——可以包括多比特读控制器134a和单比特读控制器134b——可以被配置来在命令信号CMD指示读操作时控制存储设备200的读操作。当在正常操作中标志信号F_MLC/SLC指示多比特存储块的选择时，多比特读控制器254a可以被配置成响应于标志信号F_MLC/SLC和命令信号CMD而控制读/写电路260。另外，当在正常操作中标志信号F_MLC/SLC指示单比特存储块的选择时，单比特读控制器254b可以被配置成响应于标志信号F_MLC/SLC和命令信号CMD而控制读/写电路260。
与存储器200的正常操作相反，在加电时控制逻辑250可以响应于来自引导加载器240的命令和地址信息而控制引导启动读操作。例如，在加电时，控制逻辑250(例如，读控制单元254)可以响应于来自引导加载器240的命令和地址信息而控制读/写电路260以便读取OTP块211的MLC/SLC信息。继而，在正常读/程序操作时，由控制逻辑250控制的读/写电路260可以选择存储块BLK0～BLKi-1之一。读/写电路260可以选择所选择的存储块中的页/行并且从所选择行的存储单元读取数据/向所选择行的存储单元存储数据。如图1中的读/写电路140那样，读/写电路260可以被配置成存储/读取多比特数据以及单比特数据。
ECC电路270可以在程序操作期间基于传输到读/写电路260的数据而产生ECC数据，并且将所产生的ECC数据提供给读/写电路260。ECC电路270还可以在读操作期间检测从读/写电路260传输的数据的错误。在操作中，ECC电路270可以响应于来自判断电路220的标志信号F_MLC/SLC而操作来检查和纠正错误。如上所述，ECC电路270可以包括用于单独处理多比特和单比特数据的单独的电路以便检查和纠正多比特和单比特数据两者，或者ECC电路270可以被配置成使用统一的处理电路来检查和纠正多比特和单比特数据两者。
从上面的描述可见，可以使用OTP存储器来储存图1中的判断电路120的MLC/SLC信息，同时在每次加电期间可以在引导加载器240和控制逻辑250的控制下用存储在OTP块211中的MLC/SLC信息自动设置判断电路220。
图8是根据本发明第四实施例的闪存设备300的框图。如图8所示，闪存设备300可以包括存储单元阵列BLK0、判断电路320、加电复位电路330、引导加载器340、控制逻辑350、读/写电路360、ECC电路370。图8中的组成元件BLK0、320、350、360、370基本上与图6中的等同，因而省略了对其的描述。此外，图8中的判断电路230与图4中的相同地配置，并且可以包括对应于存储MLC/SLC信息的存储块的寄存器区域。
加电复位(POR)电路330可以被配置成在加电时产生POR信号。引导加载器340可以响应于POR信号而操作来执行预定的引导启动(boot-up)读操作。例如，引导加载器340可以迭代地(向控制逻辑350)提供命令和地址信息用于从连接到状态位线SBL的每个存储块读出MLC/SLC信息，直到选择了所有存储块。可以将加电时读出的状态数据(即，每个存储块的MLC/SLC信息)存储在判断电路220中。在此示例中，地址信息(即，块地址)和提供给每个寄存器区域的锁存信号LAT可以由引导加载器340或控制逻辑350产生。
从上面的描述可理解，可以基于引导加载器340和控制逻辑350的控制将加电时通过状态位线SBL读出的状态数据存储在判断电路320中。
图9是示出根据本发明第五实施例的闪存设备400的框图。本闪存设备400可以以许多公知的NAND或以后开发的方式与外部主机通信。如图9所示，闪存设备400可以包括存储单元阵列410、读/写电路420、控制逻辑430、和ECC电路440、命令解码器450。图9中所示的各种组成元件与图1中所示的等同，因而省略了对其的描述。
在操作中，命令解码器450可以被配置成响应于来自外部主机的命令而产生标志信号F_MLC/SLC和F_RPE。例如，当在程序/读操作期间外部主机顺序向闪存设备400输出第一和第二命令时，命令解码器450可以作为响应产生标志信号F_MLC/SLC和F_RPE。应注意，通常第一命令可以指示多比特或单比特数据操作，而第二命令可以指示所请求的操作是程序操作还是读操作。
例如，假定第一命令指示多比特数据操作，第二命令指示程序操作，则命令解码器450可以输出指示多比特数据操作的标志信号F_MLC/SLC和指示程序操作的标志信号F_RPE。或者，假定第一命令指示用于多比特数据程序/读操作并且第二命令指示读操作，则命令解码器450可以输出指示用于多比特数据操作的标志信号F_MLC/SLC和指示读操作的标志信号F_RPE。
类似地，假定第一命令用于指示单比特数据程序/读操作并且第二命令指示程序操作，则命令解码器450可以输出用于指示单比特数据操作的标志信号F_MLC/SLC和指示程序操作的标志信号F_RPE。或者，假定第一命令用于指示单比特数据程序/读操作并且第二命令指示读操作，则命令解码器450可以输出用于指示单比特数据操作的标志信号F_MLC/SLC和指示读操作的标志信号F_RPE。
控制逻辑430可以被配置成响应于来自命令解码器450的标志信号F_MLC/SLC和F_RPE而控制读/写电路420。读/写电路420和控制逻辑430与上面所述的同样操作，因而省略了对其的描述。
图10A和10B是图9的闪存设备400的示例性操作的时序图。从图10A开始，外部主机可以根据预定的时序和协议向闪存设备400提供第一示例性命令“F0h”和第二示例性命令“80h”。对于本示例，第一命令“F0h”指示多比特数据操作，且第二命令“80h”指示程序命令。第三“10h”输入是“80h”程序命令的第二周期部分。作为响应，闪存设备400的命令解码器450可以响应于所接收的命令F0h和80h而产生标志信号F_MLC/SLC和F_RPE，而10h将启动程序操作。由于第一命令“F0h”指示多比特数据操作且第二命令“80h”指示程序命令，所以命令解码器450可以向控制逻辑430提供指示多比特操作的标志信号F_MLC/SLC以及指示程序操作的标志信号F_RPE。进而，控制逻辑430可以以上述相同的方式控制对多比特数据的程序操作，因而省略了对其的描述。
应注意的是当所请求的操作不针对多比特数据时，可以用指定单比特操作的另一示例性命令“F1h”替代第一命令“F0h”，由此命令解码器450可以向控制逻辑430提供指示单比特操作的标志信号F_MLC/SLC以及指示程序操作的标志信号F_RPE。
继续到图10B，可以注意到，图9的闪存设备400的示例性操作可以放弃第一“F0”或“F1h”命令。基于这样的实例，数据类型可以恢复到默认的多比特或单比特，控制逻辑430可以产生指示多比特或单比特操作的默认标志信号F_MLC/SLC。
如上所述，根据本发明第五实施例的闪存设备400可以基于命令协议判断外部主机所请求的操作是多比特操作还是单比特操作。
图11是示出根据本发明第六实施例的闪存设备的框图。闪存设备500可以根据公知的NOR闪存设备协议与外部主机通信。如图11所示，闪存设备500可以包括存储单元阵列510、读/写电路520、控制逻辑530、ECC电路540、寄存器550、命令解码器560。图11中所示的组成元件510、520、530、540、和560基本与图9中所示的等同，因而省略了对其的描述。
在操作中，当对闪存设备500请求程序或读操作时，外部主机550可以将命令和地址信息存储在具有NOR闪速接口特性的寄存器550中。在将命令和地址信息存储在寄存器550中之后，闪存设备550可以基于寄存器550中所存储的命令和地址信息执行所要求的操作。应注意，寄存器550中的命令可以包括指示所请求的操作是单比特还是多比特操作、是程序还是读命令等的一个或多个标志。响应于这些标志，命令解码器560可以产生可以按照上述方式操作的标志信号F_MLC/SLC和F_PRE。
图12A和12B是用于描述图11中的闪存设备的操作的时序图。参考图12A，根据NOR闪存接口协议，外部主机可以向闪存设备500输出第一地址ADD1、第一命令F0h、第二地址ADD2、第二命令CMD。可以将所接收的地址和命令存储在寄存器550中。应注意，第一和第二地址ADD1和ADD2是寄存器地址，用于以与关于图4和图5讨论的判断电路120类似的方式选择寄存器550中的寄存器区域。第一命令“F0h”可以指示多比特数据操作，第二命令CMD可以指示程序或读操作。
一旦将命令和地址接收和存储在寄存器550中，作为响应，命令解码器560可以产生标志信号F_MLC/SLC和F_RPE。由于第一命令F0h指示多比特数据操作，所以命令解码器560可以向控制逻辑530提供指示要执行多比特数据操作的标志信号F_MLC/SLC。如果第二命令指示程序操作是所希望的，则命令解码器560可以输出指示所希望的程序操作的标志信号F_RPE。随后，控制逻辑530可以以上述相同的方式控制对多比特数据的程序操作，并且省略了对其的描述。
应注意，当所请求的操作不针对多比特数据时，可以用指定单比特操作的另一示例性命令“F1h”替代第一命令“F0h”，由此命令解码器560可以向控制逻辑530提供指示单比特操作的标志信号F_MLC/SLC以及指示程序操作的标志信号F_RPE。
继续到图12B，图12B示出了将示例性命令“00h”(指定读命令)提供给图11的闪存设备500。在该情况下，由于可以基于由地址ADD1和ADD2定义的地址块产生标志信号F_MLC/SLC，所以多比特或单比特命令可以是不必要的。
如上所述，根据本发明第六实施例的闪存设备500可以基于示例性命令协议判断外部主机所要求的操作是否是针对多比特数据存储区域的访问操作。
如上所述，根据本发明，在存储单元阵列中一些存储块用作多比特存储区域而其它的用作单比特存储区域，并且因而可以减少由于分别使用用于存储多比特数据的存储器和用于存储单比特数据的存储器而引起的系统成本的增加。此外，当外部主机丢失了用于指定多比特存储区域和单比特存储区域的信息时，可以通过额外采用该状态位线而恢复丢失的信息。
应该理解，本领域技术人员可对本发明进行各种修改和变更。本发明旨在覆盖落入所附的权利要求及其等同的范围中的本发明的修改和变更。

Claims (45)

1.一种闪存设备，包括：
存储单元阵列，包括多个存储块；
判断电路，用于存储指示存储块的每个是否是多比特存储块的多比特/单比特信息，基于所存储的多比特/单比特信息确定所输入的块地址是否对应于多比特存储块，并且输出指示所输入的块地址是否对应于多比特存储块的多比特/单比特标志信号；
读/写电路，用于选择性地执行与所输入的块地址对应的存储块的多比特和单比特读/程序操作；以及
控制逻辑，用于基于该多比特/单比特标志信号控制该读/写电路使得该读/写电路执行多比特或单比特读/程序操作。
2.如权利要求1所述的闪存设备，其中，所述存储单元阵列被划分成多比特存储区域和单比特存储区域。
3.如权利要求1所述的闪存设备，其中，所述判断电路包括；
第一块地址存储单元，用于存储第一块地址，该第一块地址标识多比特存储区域的存储块之中的第一存储块；
第二块地址存储单元，用于存储第二块地址，该第二块地址标识多比特存储区域的存储块之中的最后存储块；以及
检测器，用于检测所输入的块地址是否在该第一和第二块地址之间，并且输出该标志信号作为检测结果。
4.如权利要求3所述的闪存设备，其中，在加电时从外部源分别提供所述第一和第二块地址到该第一和第二块地址存储单元。
5.如权利要求3所述的闪存设备，其中，所述闪存单元阵列还包括一次可编程(OTP)块，用于存储作为所述第一和第二块地址的第一和第二块地址。
6.如权利要求5所述的闪存设备，其中，在加电时基于引导加载器的控制分别将OTP块中的第一和第二块地址存储于该第一和第二块地址存储单元中。
7.如权利要求2所述的闪存设备，其中，所述判断电路包括：
解码器，用于解码寄存器地址以激活与各个存储块对应的多条选择线中的一条；
寄存器，具有与该各个存储块对应的寄存器区域，用于在该相应的选择线被激活时存储该多比特/单比特信息；以及
选择器，用于响应于块地址选择该寄存器区域中的一个，并且输出所选择的寄存器区域的多比特/单比特信息作为该标志信号。
8.如权利要求7所述的闪存设备，其中，在加电时通过该解码器选择性地将存储块的多比特/单比特信息存储在该寄存器区域中。
9.如权利要求5所述的闪存设备，其中，初始化该寄存器区域，使得存储块被设置为单比特存储块和多比特存储块中的任一个。
10.如权利要求1所述的闪存设备，还包括纠错校验(ECC)电路，用于响应于该标志信号检查和纠正被传输到该读/写电路的数据的错误。
11.如权利要求10所述的闪存设备，其中，该ECC电路包括响应于该标志信号选择性地操作的多比特ECC单元和单比特ECC单元。
12.如权利要求11所述的闪存设备，其中，该多比特ECC单元纠正N比特错误并且该单比特ECC单元校正M比特错误，并且其中N大于M。
13.如权利要求1所述的闪存设备，还包括被安排在存储单元阵列中以便由存储块共享的状态位线。
14.如权利要求13所述的闪存设备，其中，在数据被编程到由块地址所选择的存储块的程序操作期间，控制逻辑响应于标志信号控制读/写电路，使得通过状态位线将多比特/单比特信息存储在所选择的存储块中。
15.如权利要求13所述的闪存设备，其中，在数据被编程到由块地址所选择的存储块的程序操作期间，控制逻辑控制读/写电路，使得通过状态位线将多比特/单比特信息存储在所选择的存储块中，该多比特/单比特信息是从外部设备提供的。
16.如权利要求13所述的闪存设备，其中，在数据被编程到由块地址所选择的存储块的程序操作之后，控制逻辑控制读/写电路，使得通过状态位线将多比特/单比特信息存储在所选择的存储块中，该多比特/单比特信息是从外部主机提供的。
17.如权利要求13所述的闪存设备，其中，在状态读操作期间，该控制逻辑控制该读/写电路，使得通过状态位线将所选择的存储块的多比特/单比特信息读出到外部设备。
18.如权利要求13所述的闪存设备，其中，在加电时，该控制逻辑由引导加载器控制，使得通过状态位线读出存储块的每个的多比特/单比特信息，所读出的信息被作为多比特/单比特信息存储在判断电路中。
19.如权利要求1所述的闪存设备，其中，所述控制逻辑包括：
程序控制单元，包括用于控制读/写电路的多比特程序操作的多比特程序控制器，并且还包括用于控制读/写电路的单比特程序操作的单比特程序控制器；以及
读控制单元，包括用于控制读/写电路的多比特读操作的多比特读控制器，并且还包括用于控制读/写电路的单比特读操作的单比特读控制器，
其中所述多比特和单比特程序控制器根据该标志信号选择性地操作，以及所述多比特和单比特读控制器根据该标志信号选择性地操作。
20.如权利要求1所述的闪存设备，还包括：
被安排在存储单元阵列中以便由存储块共享的状态位线，其中，在程序操作时，该控制逻辑响应于标志信号控制读/写电路，使得通过状态位线将多比特/单比特信息存储在所选择的存储块中。
21.如权利要求20所述的闪存设备，其中，在状态读操作时，该控制逻辑控制该读/写电路，使得通过状态位线读出所选择的存储块的多比特/单比特信息，并且读出到外部设备。
22.如权利要求20所述的闪存设备，其中，所述存储单元阵列被划分成多比特存储区域和单比特存储区域。
23.如权利要求20所述的闪存设备，其中，所述判断电路包括：
第一块地址存储单元，用于存储第一块地址，该第一块地址指示多比特存储区域的存储块之中的第一存储块；
第二块地址存储单元，用于存储第二块地址，该第二块地址指示多比特存储区域的存储块之中的最后存储块；以及
检测器，用于检测所输入的块地址是否在该第一和第二块地址之间，并且输出该标志信号作为检测结果。
24.如权利要求23所述的闪存设备，其中，所述第一和第二块地址在加电时从外部设备提供以便分别被存储在该第一和第二块地址存储单元中。
25.如权利要求20所述的闪存设备，其中，所述判断电路包括：
解码器，用于解码寄存器地址以激活与各个存储块对应的多条选择线中的一条；
寄存器，包括与该各个存储块对应的寄存器区域，用于在该相应的选择线被激活时存储该多比特/单比特信息；以及
选择器，用于响应于块地址选择该寄存器区域中的一个，并且输出所选择的寄存器区域的多比特/单比特信息作为该标志信号。
26.如权利要求25所述的闪存设备，其中，在加电时通过该解码器选择性地将存储块的多比特/单比特信息存储在该寄存器区域中。
27.如权利要求25所述的闪存设备，其中，初始化该寄存器区域，使得存储块被设置为单比特存储块和多比特存储块中的任一个。
28.如权利要求20所述的闪存设备，还包括纠错校验(ECC)电路，用于响应于该标志信号检查和纠正被传输到该读/写电路的多比特/单比特数据的错误。
29.如权利要求28所述的闪存设备，其中，该ECC电路包括响应于该标志信号选择性地操作的多比特ECC单元和单比特ECC单元。
30.如权利要求29所述的闪存设备，其中，该多比特ECC单元纠正N比特错误并且该单比特ECC单元校正M比特错误，并且其中N大于M。
31.一种以NAND闪速接口方式与外部主机通信的闪存设备，包括：
存储单元阵列，包括多个存储块；
命令解码器，用于响应于来自外部设备的标志命令以产生第一标志信号，该第一标志信号指示该外部主机所要求的操作是否是多比特操作；
读/写电路，用于选择性地执行与所输入的块地址对应的存储块的多比特和单比特读/程序操作；以及
控制逻辑，用于基于该指示多比特操作的第一标志信号控制该读/写电路以执行多比特或单比特读/程序操作中的任一个。
32.如权利要求31所述的闪存设备，其中，该命令解码器还响应于程序/读操作命令产生关于程序/读操作的第二标志信号。
33.如权利要求32所述的闪存设备，其中，该控制逻辑基于该指示编程或读操作的第二标志信号控制该读/写电路以执行多比特/单比特程序或读操作。
34.如权利要求31所述的闪存设备，还包括纠错校验(ECC)电路，用于响应于该标志信号检查和纠正被传输到该读/写电路的多比特/单比特数据的错误。
35.如权利要求34所述的闪存设备，其中，该ECC电路包括响应于该标志信号选择性地操作的多比特ECC单元和单比特ECC单元。
36.如权利要求35所述的闪存设备，其中，该多比特ECC单元纠正N比特错误并且该单比特ECC单元校正M比特错误，并且其中N大于M。
37.如权利要求31所述的闪存设备，其中，当没有收到标志命令时，该命令解码器输出单比特操作的第一标志信号到该控制逻辑。
38.如权利要求31所述的闪存设备，其中，所述控制逻辑包括：
程序控制单元，包括用于控制读/写电路的多比特程序操作的多比特程序控制器，并且还包括用于控制读/写电路的单比特程序操作的单比特程序控制器；以及
读控制单元，包括用于控制读/写电路的多比特读操作的多比特读控制器，并且还包括用于控制读/写电路的单比特读操作的单比特读控制器；
其中所述多比特和单比特程序控制器根据该第一标志信号选择性地操作，以及所述多比特和单比特读控制器根据该第一标志信号选择性地操作。
39.一种以NOR闪速接口方式与外部主机通信的闪存设备，包括：
存储单元阵列，包括多个存储块；
寄存器，用于存储从外部主机传输的标志命令和操作命令。
命令解码器，用于响应于该寄存器中的标志命令以产生第一标志信号，该第一标志信号指示该外部主机所要求的操作是否是多比特操作；
读/写电路，用于选择性地执行与所输入的块地址对应的存储块的多比特和单比特读/程序操作；以及
控制逻辑，用于基于该指示多比特操作的第一标志信号控制该读/写电路以执行多比特或单比特读/程序操作中的任一个。
40.如权利要求39所述的闪存设备，其中，该命令解码器还响应于该寄存器中的操作命令产生关于程序/读操作的第二标志信号。
41.如权利要求39所述的闪存设备，其中，该控制逻辑基于该指示编程或读操作的第二标志信号控制该读/写电路以执行多比特/单比特程序或读操作。
42.如权利要求39所述的闪存设备，还包括纠错校验(ECC)电路，用于响应于该标志信号检查和纠正被传输到该读/写电路的多比特/单比特数据的错误。
43.如权利要求42所述的闪存设备，其中，该ECC电路包括响应于该标志信号选择性地操作的多比特ECC单元和单比特ECC单元。
44.如权利要求43所述的闪存设备，其中，该多比特ECC单元纠正N比特错误并且该单比特ECC单元校正M比特错误，并且其中N大于M。
45.如权利要求39所述的闪存设备，其中，所述控制逻辑包括：
程序控制单元，包括用于控制读/写电路的多比特程序操作的多比特程序控制器，并且还包括用于控制读/写电路的单比特程序操作的单比特程序控制器；以及
读控制单元，包括用于控制读/写电路的多比特读操作的多比特读控制器，并且还包括用于控制读/写电路的单比特读操作的单比特读控制器；
其中所述多比特和单比特程序控制器根据该第一标志信号选择性地操作，以及所述多比特和单比特读控制器根据该第一标志信号选择性地操作。
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