TWI397073B - 記憶胞的操作方法 - Google Patents

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Description

記憶胞的操作方法
本發明是有關於一種記憶胞的操作方法。
在各種記憶體產品中，具有可進行多次資料之存入、讀取或抹除等動作且存入之資料在斷電後也不會消失之優點的非揮發性記憶體，已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
典型的可電抹除且可程式唯讀記憶體係以摻雜的多晶矽(polysilicon)製作浮置閘極(floating gate)與控制閘極(control gate)。由於浮置閘極是以導電的摻雜的多晶矽製成，可使得所注入的電子或電洞均勻分部於其中，因此，此種元件通常是每一記憶胞只能儲存「1」和「0」兩種資料狀態，為一種單記憶胞單位元記憶胞。
另一方面，在習知技術中，亦有採用電荷陷入層(charge trapping layer)取代多晶矽浮置閘極。其電荷陷入層之材質通常是氮化矽，且此種氮化矽電荷陷入層上下通常各有一層氧化矽，而形成氧化矽/氮化矽/氧化矽(oxide－nitride－oxide，簡稱ONO)複合層。此種元件通稱為矽/氧化矽/氮化矽/氧化矽/矽(SONOS)元件，由於氮化矽具有捕捉電子的特性，注入電荷陷入層之中的電子會集中於電荷陷入層的局部區域上。典型的一個SONOS記憶胞基本上可以在接近汲極與源極的ONO層中的氮化矽層各儲存一個位元(bit)，也就是每一記憶胞有二個位元。然而， 若是接近汲極部位已儲存一位元，則會在進行逆向讀取(reverse read)時產生第二位元效應。為避免第二位元效應產生，氮化矽層必須具有足夠的寬度，因此，元件難以縮小，製造的成本無法減少。
本發明就是在提供一種記憶胞的操作方法，不會有第二位元效應，使得記憶元件可以縮小，增加元件的儲存密度，減少製造成本。
本發明提出一種記憶胞的操作方法。此記憶胞具有多個啟始電壓，此操作方法包括程式化記憶胞，使記憶胞由基準狀態改變為程式化狀態。基準狀態為抹除狀態，抹除狀態之啟始電壓介於最低啟始電壓與最高啟始電壓之間。
依照本發明實施例所述，上述之記憶胞的操作方法中，記憶胞是利用引發雙側偏壓電洞注入效應、價帶－導帶穿隧熱電洞注入效應或負的Fowler－Nordheim電子穿隧效應，使上述程式化狀態之啟始電壓低於上述基準電壓之啟始電壓。
依照本發明實施例所述，上述之記憶胞的操作方法更包括以一最低程式化驗證準位驗證上述之程式化狀態。
依照本發明實施例所述，上述之記憶胞的操作方法中，上述程式化狀態的啟始電壓低於最低程式化驗證準位。
依照本發明實施例所述，上述之記憶胞的操作方法中，程式化狀態的啟始電壓介於最低程式化驗證準位與用以驗證抹除狀態之抹除驗證準位之間。
依照本發明實施例所述，上述之記憶胞的操作方法中，記憶胞是利用引發雙側偏壓電洞注入效應、通道熱電子注入效應(CHE)或Fowler－Nordheim電子穿隧效應，使上述程式化狀態之啟始電壓高於上述基準電壓之啟始電壓。
依照本發明實施例所述，上述之記憶胞的操作方法更包括以一最高程式化驗證準位驗證該程式化狀態。
依照本發明實施例所述，上述之記憶胞的操作方法中，上述程式化狀態的啟始電壓高於最高程式化驗證準位。
依照本發明實施例所述，上述之記憶胞的操作方法中，上述程式化狀態的啟始電壓介於最高低程式化驗證準位與用以驗證抹除狀態之抹除驗證準位之間。
本發明又提出一種記憶胞的操作方法，此方法包括以抹除驗證準位驗證抹除狀態，並以最低驗證準位與最高驗證準位驗證多個程式化狀態。此抹除驗證準位介於最低程式化驗證準位與最高程式化驗證準位之間。
依照本發明實施例所述，上述之記憶胞的操作方法中，上述程式化狀態之一的啟始電壓低於上述最低程式化驗證準位。
依照本發明實施例所述，上述之記憶胞的操作方法中，上述程式化狀態之一的啟始電壓高於上述最高程式化驗證準位。
依照本發明實施例所述，上述之記憶胞的操作方法中，上述程式化狀態之一的啟始電壓介於上述最高程式化驗證準位與上述抹除驗證準位之間。
依照本發明實施例所述，上述之記憶胞的操作方法中，上述程式化狀態之一的啟始電壓介於上述最低程式化驗證準位與上述抹除驗證準位之間。
依照本發明實施例所述，上述之記憶胞的操作方法更包括以基準狀態驗證準位驗證基準狀態。此基準狀態驗證準位為上述抹除驗證準位。
本發明另提出一種記憶胞的操作方法，此記憶胞具有至少兩個程式化狀態，此操作方法包括定義程式化狀態的極值為一最高狀態與一最低狀態，並操作記憶胞至基準狀態，此基準狀態介於最高狀態與最低狀態之間。
依照本發明實施例所述，上述之記憶胞的操作方法中，上述基準狀態為抹除狀態。
依照本發明實施例所述，上述之記憶胞的操作方法中，操作記憶胞至基準狀態是透過引發雙側偏壓收斂效應或是負的Fowler－Nordheim電子穿隧效應。
依照本發明實施例所述，上述之記憶胞的操作方法更包括以抹除驗證準位驗證上述基準狀態。
本發明之記憶胞的操作方法，不會有第二位元效應，使得記憶元件可以縮小，增加元件的儲存密度，減少製造成本。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
用於本發明之記憶胞的操作方法之記憶胞之結構如圖1所示。記憶胞10例如是多階記憶胞(MLC)，其包括控制閘極12、電荷儲存層16、源極區20與汲極區22。控制閘極12設置於基底24上。電荷儲存層16設置於控制閘極12與基底24之間。源極區20與汲極區22設置於控制閘極12兩側的基底中。在控制閘極12與電荷儲存層16之間可包括一層介電層14。電荷儲存層16與基底24之間則包括一層穿遂介電層18。在一實施例中，電荷儲存層16為介電層，如為氮化矽層，其可做為電荷陷入層，使得所注入的電子或電洞侷限在特定的區域(localized)中。電荷儲存層16之材質為氮化矽層時，記憶胞10例如為一種矽/氧化矽/氮化矽/氧化矽/矽(SONOS)元件。在另一實施例中，電荷儲存層16為導電層，如摻雜多晶矽層，其做為浮置閘，可以使得所注入的電子或電洞均勻分佈(delocalized)於其中。當電荷儲存層16為導電層時，記憶胞例如是快閃記憶元件。
圖2是依照本發明實施例所繪示之一種記憶胞的資料狀態圖。
在本發明中，記憶胞具有對應到三種資料狀態的三個啟始電壓，其中最低啟始電壓定為第一程式化狀態；最高啟始電壓定為第二程式化狀態；介於最低啟始電壓與最高啟始電壓之間的啟始電壓定為抹除狀態。在進行抹除時，是在記憶胞施加偏壓，以使記憶胞達到抹除狀態。當記憶胞之電荷儲存層為介電層，可利用引發雙側偏壓(Double Side Bias，DSB)收斂效應來進行抹除。當記憶胞之電荷儲存層為導電層，則可利用引發負的Fowler－Nordheim(此後以－FN來稱之)電子穿隧效應，將儲存在電荷儲存層中的電子推出來，以進行抹除。
在進行抹除之後，可以再以抹除驗證準位EV進行驗證操作。經抹除之記憶胞的啟始電壓Vt應在一範圍(margin)之內，此範圍例如是0.01伏特| Vt－EV |0.1伏特。
在本發明中，將抹除狀態定為基準狀態。在進行記憶胞的程式化之前，可先以基準狀態驗證準位進行驗證操作。基準狀態驗證準位即為抹除驗證準位EV。記憶胞的啟始電壓Vt被初始化至基準狀態，基準狀態在一範圍之內，此範圍例如是0.01伏特| Vt－EV |0.1伏特。
在進行程式化時，則是對記憶胞施加偏壓，使記憶胞在第一程式化狀態或第二程式化狀態。當記憶胞之電荷儲存層為介電層時，在進行程式化時，可利用引發DSB電洞注入效應或價帶－導帶穿隧熱電洞(BAND TO BAND HAT HOLE，BTBHH)注入效應，以使記憶胞達到第一程式化狀態；或可利用引發DSB電子注入效應或通道熱電子(channel hot electron，CHE)注入效應，以使記憶胞達到第二程式化狀態。當記憶胞之電荷儲存層為導電層時，在進行程式化時，則可利用引發DSB電洞注入效應或－FN電子穿隧效應，以使記憶胞達到第一程式化狀態；或可利用引發DSB電子注入效應、CHE注入效應或FN電子注入效應，以使記憶胞達到第二程式化狀態。
在進行程式化之後，可再進行另一次的驗證操作。在進行驗證操作時，是以一最低程式化驗證準位PV1來驗證被程式化至第一程式化狀態的記憶胞的啟始電壓。被程式化至第一程式化狀態的記憶胞的啟始電壓應低於最低程式化驗證準位PV1。在進行驗證操作時，還以一最高程式化驗證準位PV2來驗證被程式化至第二程式化狀態的記憶胞的啟始電壓。被程式化至第二程式化狀態的記憶胞的啟始電壓應高於最低程式化驗證準位PV2。
圖3是依照本發明另一實施例所繪示之一種四階記憶胞的資料狀態圖。
在另一實施例中，請參照圖3，記憶胞具有對應到四種資料狀態的四個啟始電壓。最低啟始電壓定為第一程式化狀態；最高啟始電壓定為第二程式化狀態；介於最低啟始電壓與最高啟始電壓之間的一啟始電壓定為抹除狀態。除了第一程式化狀態、抹除狀態以及第二程式化狀態之外，記憶胞還包括第三程式化狀態。第三程式化狀態的啟始電壓介於最低啟始電壓與基準狀態之啟始電壓之間。在一實施例中，第一程式化狀態定為(11)狀態；第三程式化狀態定為(10)狀態；基準狀態定為(01)狀態；第二程式化狀態定為(00)狀態。
在進行抹除時，是在記憶胞施加偏壓，以使記憶胞達到抹除狀態。當記憶胞之電荷儲存層為介電層時，可利用引發DSB收斂效應來進行抹除。當記憶胞之電荷儲存層為導電層時，則可利用引發－FN電子穿隧效應來將儲存在電 荷儲存層中的電子排出。
在一實施例中，記憶胞之電荷儲存層為介電層，可利用引發DSB收斂效應來進行抹除。在進行抹除時，是在控制閘極施加例如為－2至2伏特的電壓；在源極區與汲極區施加相同的電壓例如為4至7伏特；在基底施加例如為0伏特的電壓。源極區與汲極區的接面將產生熱電洞，且熱電洞將向基底加速，而產生電子電洞對。若是記憶體是在過度程式化狀態，則電洞會被吸引到電荷儲存層中，以補償(compensate)電荷儲存層中一部分的電子；若是記憶體是在過度抹除狀態，則電子會被吸引到荷儲存層中，以補償電荷儲存層中一部分的電洞，因此，在進行抹除時，可藉由引發DSB收斂效應，使得啟始電壓收斂到抹除狀態，其啟始電壓與時間的關係圖如圖3A所示。
在進行抹除之後，可以再以抹除驗證準位EV進行驗證操作。經抹除之記憶胞的啟始電壓Vt應在一範圍之內，此範圍例如是0.01伏特| Vt－EV |0.1伏特。
在本發明中，將抹除狀態定為基準狀態。在進行記憶胞的程式化之前，可先以基準狀態驗證準位進行驗證操作。基準狀態驗證準位即為抹除驗證準位EV。記憶胞的的啟始電壓Vt被初始化至基準狀態。基準狀態在一範圍之內的，此範圍例如是0.01伏特| Vt－EV |0.1伏特。
請參照圖3，在進行程式化時，則是對記憶胞施加偏壓，使記憶胞在第一程式化狀態、第二程式化狀態或第三程式化狀態。
當記憶胞之電荷儲存層為介電層時，在進行程式化時，可利用引發DSB電洞注入效應或BTBHH注入效應，以使記憶胞程式化至第一或第三程式化狀態；或可利用引發DSB電子注入效應或CHE注入效應，以使記憶胞程式化至第二程式化狀態。當記憶胞之電荷儲存層為導電層時，在進行程式化時，則可利用引發DSB電洞注入效應或－FN電子穿隧效應，以使記憶胞程式化至第一程式化狀態或第三程式化狀態；或可利用引發DSB電子注入效應、CHE注入效應或FN電子注入效應，以使記憶胞程式化至第二程式化狀態。
在一實施例中，記憶胞之電荷儲存層為介電層，在進行程式化時，是利用引發DSB電洞注入效應，使啟始電壓下降。其操作方法是在控制閘極施加例如是－8至－12伏特的電壓；在源極區和汲極區施加相同的電壓例如是4至6伏特的電壓；在基底施加例如是0伏特的電壓。在施加偏壓後，源極區與汲極區的接面將會產生熱電洞，且熱電洞自源極區與汲極區向基底加速，而產生電子電洞對。電子電洞對中的電洞受到控制閘極所施加的負電壓之吸引，而注入並陷入於電荷儲存層中，造成啟始電壓下降至第一或第三程式化狀態者。或者，在進行程式化時，可利用引發DSB電子注入效應，使啟始電壓上升。其操作方法是在控制閘極施加例如是8至12伏特的電壓；在源極區和汲極區施加相同的電壓例如是4至6伏特的電壓；在基底施加例如是0伏特的電壓。在施加偏壓後，源極區與汲極區的接 面將會產生熱電洞，且熱電洞自源極區與汲極區向基底加速，而產生電子電洞對。電子電洞對中的電子受到控制閘極所施加之正電壓的吸引，而注入並陷入於電荷儲存層中，造成啟始電壓上升至第二程式化狀態者，其啟始電壓與時間的關係圖如圖3B所示。
在進行程式化之後，可再進行另一次的驗證操作。在進行驗證操作時，是以一最低程式化驗證準位PV1來驗證被程式化至第一程式化狀態的記憶胞的啟始電壓。被程式化至第一程式化狀態的記憶胞的啟始電壓應低於最低程式化驗證準位PV1。在進行驗證操作時，還以一最高程式化驗證準位PV2來驗證被程式化至第二程式化狀態的記憶胞的啟始電壓。被程式化至第二程式化狀態的記憶胞的啟始電壓應高於最低程式化驗證準位PV2。此外，在進行驗證操作時，還以最低程式化驗證準位PV1以及程式化驗證準位PV3來驗證第三程式化狀態。程式化驗證準位PV3介於最低程式化驗證準位與抹除驗證準位EV之間。被程式化至第三程式化狀態的記憶胞的啟始電壓應介於最低程式化驗證準位PV1與程式化驗證位準PV3之間。
圖4是依照本發明又一實施例所繪示之一種四階記憶胞的資料狀態圖。
請參照圖4，記憶胞具有對應到四種資料狀態的四個啟始電壓。最低啟始電壓定為第一程式化狀態；最高啟始電壓定為第二程式化狀態；介於最低啟始電壓與最高啟始電壓之間的啟始電壓定為抹除狀態。除了第一程式化狀 態、抹除狀態以及第二程式化狀態之外，記憶胞還包括第三程式化狀態。第三程式化狀態的啟始電壓介於最高啟始電壓與基準狀態之啟始電壓之間。在一實施例中，第一程式化狀態定為(11)狀態；基準狀態定為(10)狀態；第三程式化狀態定為(01)狀態；第二程式化狀態定為(00)狀態。
在進行抹除時，是在記憶胞施加偏壓，以使記憶胞達到抹除狀態。當記憶胞之電荷儲存層為介電層，可利用引發DSB收斂效應來進行抹除。當記憶胞之電荷儲存層為導電層，則可利用引發－FN電子穿隧效應來將儲存在電荷儲存層中的電子排出。
在一實施例中，記憶胞之電荷儲存層為介電層，可利用引發DSB收斂效應來進行抹除。在進行抹除時，是在控制閘極施加例如為－2至2伏特的電壓；在源極區與汲極區施加相同的電壓例如為4至7伏特；在基底施加例如為0伏特的電壓。在施加偏壓後，源極區與汲極區之間的通道會產生熱電洞，且熱電洞自源極區與汲極區向基底加速，而產生電子電洞對。若是記憶體是在過度程式化狀態，則電洞會被吸引到電荷儲存層中，以補償電荷儲存層中一部分的電子；若是記憶體是在過度抹除狀態，則電子會被吸引到荷儲存層中，以補償電荷儲存層中一部分的電洞，因此，在進行抹除時，可藉.由DSB收斂效應，使得啟始電壓收斂到抹除狀態，其啟始電壓與時間的關係圖如圖4A所示。
在進行抹除之後，可以再以抹除驗證準位EV進行驗 證操作。經抹除之記憶胞的啟始電壓Vt應在一範圍之內，此範圍例如是0.01伏特| Vt－EV |0.1伏特。
在本發明中，將抹除狀態定為基準狀態。在進行記憶胞的程式化之前，可先以基準狀態驗證準位進行驗證操作。基準狀態驗證準位即為抹除驗證準位EV。記憶胞的的啟始電壓Vt被初始化至基準狀態，基準狀態在一範圍之內的，此範圍例如是0.01伏特| Vt－EV |0.1伏特。
請繼續參照圖4，在進行程式化時，則是使記憶胞從基準狀態程式化至第一第二或第三程式化狀態。
當記憶胞之電荷儲存層為介電層時，在進行程式化時，可利用引發DSB電洞注入效應或BTBHH注入效應，以使記憶胞程式化至第一程式化狀態；或可利用引發DSB電子注入效應或CHE注入效應，以使記憶胞程式化至第二或第三程式化狀態。當記憶胞之電荷儲存層為導電層時，在進行程式化時，則可利用引發DSB電洞注入效應或－FN電子穿隧效應，以使記憶胞程式化至第一程式化狀態；或可利用引發DSB電子注入效應、CHE注入效應或FN電子注入效應，以使記憶胞程式化至第二或第三程式化狀態。
在一實施例中，記憶胞之電荷儲存層為介電層，在進行程式化時，是利用引發DSB電洞注入效應，使啟始電壓下降。其操作方法是在控制閘極施加例如是－8至－12伏特的電壓；在源極區和汲極區施加相同的電壓例如是4至6伏特的電壓；在基底施加例如是0伏特的電壓，以產生熱電洞。所產生的熱電洞自源極區與汲極區向基底加速，而 產生電子電洞對。電子電洞對中的電洞受到控制閘極所施加之負電壓的吸引，而注入並陷入於電荷儲存層中，造成啟始電壓達到第一程式化狀態者。或者，利用引發DSB電子注入效應，使啟始電壓上升。其操作方法是在控制閘極施加例如是8至12伏特的電壓；在源極區和汲極區施加相同的電壓例如是4至6伏特的電壓；在基底施加例如是0伏特的電壓。源極區與汲極區的接面將產生熱電洞。並且，所產生的熱電洞自源極區與汲極區向基底加速，而產生電子電洞對。電子電洞對中的電子受到控制閘極所施加之正電壓的吸引，而注入並陷入於電荷儲存層中，造成啟始電壓達到第二或第三程式化狀態者，其啟始電壓與時間的關係圖如圖4B所示。
在進行程式化之後，可再進行另一次的驗證操作。在進行驗證操作時，是以一最低程式化驗證準位PV1來驗證被程式化至第一程式化狀態的記憶胞的啟始電壓。被程式化至第一程式化狀態的記憶胞的啟始電壓應低於最低程式化驗證準位PV1。在進行驗證操作時，還以一最高程式化驗證準位PV2來驗證被程式化至第二程式化狀態的記憶胞的啟始電壓。被程式化至第二程式化狀態的記憶胞的啟始電壓應高於最低程式化驗證準位PV2。此外，在進行驗證操作時，還以最高程式化驗證準位PV2以及程式化驗證準位PV3來驗證第三程式化狀態。程式化驗證準位PV3介於最高程式化驗證準位PV2與抹除驗證準位EV之間。被程式化至第三程式化狀態的記憶胞的啟始電壓應介於最高 程式化驗證準位PV2與程式化驗證位準PV3之間。
本發明實施例之記憶胞的操作方法可以藉由各種不同的驗證準位來訂定記憶胞的狀態，使記憶體中的記憶胞可以具有四種不同的狀態，也就是，單一記憶胞具有兩個位元。
本發明可藉由各種不同的驗證準位來訂定記憶胞的狀態，使記憶胞可以具有多位元，不會有習知第二位元效應的問題，因此，記憶元件的尺寸可以縮小，元件的儲存密度可以增加，以減少製造成本。
在本發明中，利用引發DSB收斂效應或－FN電子穿隧效應可使記憶胞的啟始電壓收斂到介於最高啟始電壓與最低啟始電壓之間的基準狀態，並不需要額外的步驟來縮小最終基準狀態的啟始電壓的分佈。此外，在本發明中，在進行程式化時，是由啟始電壓位於中間的基準狀態來程式化，以達到其他的啟始電壓之狀態，因此，可以縮短程式化的時間。
綜合以上所述，本發明可以精準地達到目標狀態(target－state)，且可使得啟始電壓的分佈非常窄。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧記憶胞
12‧‧‧控制閘極
14‧‧‧介電層
16‧‧‧電荷儲存層
18‧‧‧穿隧介電層
20‧‧‧源極區
22‧‧‧汲極區
24‧‧‧基底
圖1是繪示習知一種記憶胞之結構的剖面示意圖。
圖2是依據本發明一實施例所繪示之一種記憶胞的資料狀態圖。
圖3是依據本發明另一實施例所繪示之一種四階記憶胞的資料狀態圖。
圖3A是依據本發明另一實施例所繪示之一種四階記憶胞進行抹除操作之啟始電壓與時間的關係圖。
圖3B是依據本發明另一實施例所繪示之一種四階記憶胞進行程式化操作之啟始電壓與時間的關係圖。
圖4是依據本發明又一實施例所繪示之一種四階記憶胞的資料狀態圖。
圖4A是依據本發明又一實施例所繪示之一種四階記憶胞進行抹除操作之啟始電壓與時間的關係圖。
圖4B是依據本發明又一實施例所繪示之一種四階記憶胞進行程式化操作之啟始電壓與時間的關係圖。

Claims (7)

  1. 一種記憶胞的操作方法，該記憶胞具有多數個啟始電壓，該操作方法包括：程式化該記憶胞，使該記憶胞由一基準狀態改變為一程式化狀態，其中該基準狀態為一抹除狀態，該抹除狀態之啟始電壓高於一最低啟始電壓，且低於一最高啟始電壓；以一最低程式化驗證準位驗證該程式化狀態，其中該程式化狀態的啟始電壓低於該最低程式化驗證準位，且該程式化狀態的啟始電壓介於該最低程式化驗證準位與一用以驗證抹除狀態之抹除驗證準位之間；以及以一最高程式化驗證準位驗證該程式化狀態，其中該程式化狀態的啟始電壓高於該最高程式化驗證準位，且該程式化狀態的啟始電壓介於該最高低程式化驗證準位與一用以驗證抹除狀態之抹除驗證準位之間。
  2. 如申請專利範圍第1項所述之記憶胞的操作方法，其中該記憶胞是利用引發雙側偏壓電洞注入效應、價帶-導帶穿隧熱電洞注入效應或負的Fowler-Nordheim電子穿隧效應，使該程式化狀態之啟始電壓低於該基準電壓之啟始電壓。
  3. 如申請專利範圍第1項所述之記憶胞的操作方法，其中該記憶胞是利用引發雙側偏壓電洞注入效應、通道熱電子注入效應(CHE)或Fowler-Nordheim電子穿隧效應，使該程式化狀態之啟始電壓高於該基準電壓之啟始電壓。
  4. 一種記憶胞的操作方法，包括：以一抹除驗證準位驗證一抹除狀態，該抹除驗證準位介於一最低程式化驗證準位與一最高程式化驗證準位之間；以及以該最低驗證準位與一最高驗證準位驗證多數個程式化狀態，其中該些程式化狀態之一的啟始電壓低於該最低程式化驗證準位，或該些程式化狀態之一的啟始電壓高於該最高程式化驗證準位，或該些程式化狀態之一的啟始電壓介於該最高程式化驗證準位與該抹除驗證準位之間，或該些程式化狀態之一的啟始電壓介於該最低程式化驗證準位與該抹除驗證準位之間。
  5. 如申請專利範圍第4項所述之記憶胞的操作方法，更包括以一基準狀態驗證準位驗證一基準狀態，其中該基準狀態驗證準位為該抹除驗證準位。
  6. 一種記憶胞的操作方法，其中該記憶胞具有至少兩個程式化狀態，該操作方法包括：定義該些程式化狀態的極值為一最高狀態與一最低狀態；操作該記憶胞至一基準狀態，該基準狀態低於該最高狀態，且高於該最低狀態，其中該基準狀態為一抹除狀態；以及以一抹除驗證準位驗證該基準狀態。
  7. 如申請專利範圍第6項所述之記憶胞的操作方法，其中操作該記憶胞至該基準狀態是透過引發雙側偏壓收斂效應或是負的Fowler-Nordheim電子穿隧效應。
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