KR20190041082A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 메모리 블록 그룹들을 갖는 불휘발성 메모리 장치; 및 상기 복수의 메모리 블록 그룹들 중 선택된 제1 메모리 블록 그룹의 사용이 완료되면, 상기 메모리 블록 그룹들에서 상기 제1 메모리 블록 그룹을 제외한 나머지 메모리 블록 그룹들 각각에 대한 인터리빙 지수에 근거하여 상기 나머지 메모리 블록 그룹들 중 다음 순서로 사용할 제2 메모리 블록 그룹을 선택하도록 구성된 컨트롤러를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 구체적으로 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는 동작 성능이 개선된 데이터 저장 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 메모리 블록 그룹들을 갖는 불휘발성 메모리 장치; 및 상기 복수의 메모리 블록 그룹들 중 선택된 제1 메모리 블록 그룹의 사용이 완료되면, 상기 메모리 블록 그룹들에서 상기 제1 메모리 블록 그룹을 제외한 나머지 메모리 블록 그룹들 각각에 대한 인터리빙 지수에 근거하여 상기 나머지 메모리 블록 그룹들 중 다음 순서로 사용할 제2 메모리 블록 그룹을 선택하도록 구성된 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 복수의 메모리 블록 그룹들을 갖는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법은 상기 복수의 메모리 블록 그룹들 중 선택된 제1 메모리 블록 그룹의 사용이 완료되었는지 여부를 판단하는 단계; 상기 메모리 블록 그룹들에서 상기 제1 메모리 블록 그룹을 제외한 나머지 메모리 블록 그룹들의 인터리빙 지수를 확인하는 단계; 및 상기 인터리빙 지수에 근거하여 상기 나머지 메모리 블록 그룹들 중 다음 순서로 사용할 제2 메모리 블록 그룹을 선택하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 배드 블록 비율이 높은 수퍼 블록이 사용되는 시점을 늦추고 사용 가능한 블록들의 수가 많은 수퍼 블록부터 우선적으로 선택하여 사용할 수 있으므로, 데이터 저장 장치의 동작 성능이 저하되는 문제를 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성 예를 도시한 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치의 구성 예를 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 데이터 저장 장치에서 구동되는 소프트웨어를 예시적으로 설명하기 위한 도면이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 수퍼 블록 인터리빙 지수 테이블의 예를 도시한 도면들이다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 7은 도 6에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성 예를 도시한 블록도이다. 본 실시 예에서, 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
도 1을 참조하면, 데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)를 포함할 수 있다. 컨트롤러(200)는 호스트 인터페이스 유닛(210), 프로세서(220), 랜덤 액세스 메모리(230) 및 메모리 인터페이스 유닛(240)을 포함할 수 있다.
호스트 인터페이스 유닛(210)은 호스트 장치(도시되지 않음)와 데이터 저장 장치(100)를 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스 유닛(210)은 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss)와 같은 표준 전송 프로토콜들 중 어느 하나, 즉, 호스트 인터페이스를 이용해서 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 전송된 리퀘스트를 처리할 수 있다. 프로세서(220)는 리퀘스트를 처리하기 위하여 랜덤 액세스 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 소프트웨어를 구동하고, 내부의 기능 블럭들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
랜덤 액세스 메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 랜덤 액세스 메모리(230)는 프로세서(220)에 의해서 구동되는 소프트웨어를 저장할 수 있다. 또한, 랜덤 액세스 메모리(230)는 소프트웨어의 구동에 필요한 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
도 2는 랜덤 액세스 메모리(230)에 저장되고 프로세서(220)에 의해 구동되는 소프트웨어를 예시적으로 도시한 도면이다.
불휘발성 메모리 장치(100)가 플래시 메모리 장치로 구성되는 경우, 프로세서(220)는 불휘발성 메모리 장치(100)의 고유 동작을 제어하고, 호스트 장치에 장치 호환성을 제공하기 위해서 플래시 변환 계층(flash translation lyaer)(FTL)이라 불리는 소프트웨어를 구동할 수 있다. 이러한 플래시 변환 계층(FTL)의 구동을 통해서, 호스트 장치는 데이터 저장 장치(10)를 하드 디스크와 같은 일반적인 데이터 저장 장치로 인식하고 사용할 수 있다. 랜덤 액세스 메모리(230)에 로딩된 플래시 변환 계층(FTL)은 여러 기능을 수행하기 위한 모듈들과, 모듈의 구동에 필요한 메타 데이터로 구성될 수 있다.
도 2을 참조하면, 플래시 변환 계층(FTL)은 웨어-레벨링 모듈(WLM), 배드 블럭 관리 모듈(BBM), 가비지 컬렉션 모듈(GCM), 인터리빙 모듈(IM) 및 어드레스 맵(MAP) 등을 포함할 수 있다. 플래시 변환 계층(FTL)의 구성은 앞서 언급된 모듈들에 국한되지 않으며, 예상치 못한 전원 차단에 대비하기 위한 서든 파워 오프 관리 모듈 등과 같은 모듈들을 더 포함할 수 있다.
웨어-레벨링 모듈(WLM)은 불휘발성 메모리 장치(100)의 메모리 블록들에 대한 웨어-레벨(wear-level)을 관리할 수 있다. 불휘발성 메모리 장치(100)의 메모리 셀들은 소거 동작 및 프로그램 동작의 반복에 의해 마모될(wear-out) 수 있다. 마모된 메모리 셀은 결함(예를 들면, 물리적 결함)을 야기할 수 있다. 웨어-레벨링 모듈(WLM)은 특정 메모리 블록이 다른 메모리 블록들보다 빨리 마모되는 것을 방지하기 위해서 메모리 블록들 각각의 프로그램-소거 횟수(program-erase count)가 평준화되도록 관리할 수 있다. 즉, 웨어-레벨링 모듈(WLM)은 불휘발성 메모리 장치(100)에 포함된 모든 메모리 블록들의 마모도가 비슷한 레벨을 유지하도록 관리할 수 있다.
배드 블록 관리 모듈(BBM)은 불휘발성 메모리 장치(100)의 메모리 블록들 중에서 결함이 발생된 메모리 블록을 관리할 수 있다. 전술한 바와 같이, 마모된 메모리 셀에서는 결함(예를 들면, 물리적 결함)이 발생될 수 있다. 결함이 발생된 메모리 셀에 저장된 데이터는 정상적으로 읽혀질 수 없다. 또한, 결함이 발생된 메모리 셀에는 데이터가 정상적으로 저장되지 않을 수 있다. 배드 블록 관리 모듈(BBM)은 결함이 발생된 메모리 셀을 포함하는 메모리 블록이 사용되지 않도록 관리할 수 있다.
가비지 컬렉션 모듈(GCM)은 불휘발성 메모리 장치(100)의 메모리 블록들에 분산되어 저장된 유효 데이터들을 하나의 메모리 블록으로 모으고, 무효 데이터들은 소거하는 동작을 수행하도록 불휘발성 메모리 장치(100)를 관리할 수 있다.
플래시 메모리 장치로 구성된 불휘발성 메모리 장치(100)는 구조적인 특징으로 인해서 데이터 덮어쓰기(overwrite)를 지원하지 않는다. 프로그램 상태인 메모리 셀에 데이터가 다시 프로그램되면, 해당 메모리 셀에 저장된 데이터의 신뢰성은 보장되지 않는다. 이에 따라, 프로그램 상태인 메모리 셀에 데이터를 프로그램하기 위해서는 소거 동작이 선행되어야 한다.
불휘발성 메모리 장치(100)에 대한 소거 동작은 메모리 블록 단위 별로 수행되므로 상당히 긴 시간을 필요로 한다. 이에 따라, 프로세서(220)는 프로그램할 어드레스에 대응하는 메모리 셀이 프로그램 상태이면, 해당 메모리 셀을 소거한 후 데이터를 프로그램하는 대신, 이미 소거 상태인 다른 메모리 셀에 데이터를 프로그램한다. 이런 경우, 원래 프로그램할 메모리 셀에 저장된 데이터는 무효 데이터가 되고, 다른 메모리 셀에 저장된 데이터는 유효 데이터가 될 수 있다.
프로세서(220)의 이러한 동작으로 인해서, 불휘발성 메모리 장치(100)에는 유효 데이터와 무효 데이터가 혼재(mixed)하게 된다. 필요에 따라서, 프로세서(220)는 가비지 컬렉션 모듈(GCM)을 구동시켜 분산된 유효 데이터들을 한 곳 즉, 하나의 메모리 블록에 모으고, 무효 데이터들을 소거하는 일련의 동작을 수행할 수 있다. 이러한 일련의 동작을 가비지 컬렉션(garbage collection) 동작이라 한다.
어드레스 맵(MAP)은 어드레스 변환 동작을 위한 어드레스 맵핑 정보를 저장할 수 있다. 호스트 장치가 데이터 저장 장치(10)를 액세스하는 경우(예를 들면, 읽기 또는 쓰기 동작을 리퀘스트하는 경우), 호스트 장치는 논리 어드레스(logical address)를 데이터 저장 장치(10)로 제공할 수 있다. 플래시 변환 계층(FTL)은 제공된 논리 어드레스를 불휘발성 메모리 장치(100)의 실제 어드레스 즉, 물리 어드레스(physical address)로 변환하고, 변환된 물리 어드레스를 참조하여 요청된 동작을 수행할 수 있다.
인터리빙 모듈(IM)은 불휘발성 메모리 장치(100)에서 하나의 그룹에 포함된 복수의 메모리 블록들이 병렬적으로 동작하도록 관리할 수 있다. 불휘발성 메모리 장치(100)에 포함된 복수의 메모리 블록들은 특정 기준에 따라 그룹화될 수 있으며, 하나의 메모리 블록 그룹에는 적어도 하나 이상의 메모리 블록들이 포함될 수 있다. 메모리 블록 그룹은 수퍼 블록으로 불릴 수 있다. 데이터의 처리량을 증가시키기 위해서, 프로세서(220)는 인터리빙 모듈(IM)을 구동시켜 수퍼 블록에 포함된 복수의 메모리 블록들에 대하여 프로그램 동작 및 리드 동작을 동시에 수행할 수 있다.
도 3은 도 1의 불휘발성 메모리 장치의 구성 예를 도시한 도면이다.
도 3을 참조하면, 불휘발성 메모리 장치(100)는 복수의 다이들(D1~Dn)을 포함할 수 있다. 각 다이(D1~Dn)는 복수의 메모리 블록들(B1~Bm)을 포함할 수 있다. 도 3에 도시하지는 않았으나, 각 다이(D1~Dn)는 복수의 플레인(plane)들을 포함할 수 있고, 각 플레인(plane)은 복수의 메모리 블록들을 포함할 수 있다. 도 3에서는 도면의 간략화 및 설명의 편의를 위하여 각 다이(D1~Dn)가 플레인(plane)들을 포함하지 않는 것을 예를 들어 도시하였다.
다시 도 3을 참조하면, 각 다이(D1~Dn)의 제1 메모리 블록들(B1)이 하나의 그룹으로 묶일 수 있다. 이를, 제1 수퍼 블록(SB1)이라 한다. 또한, 각 다이(D1~Dn)의 제2 메모리 블록들(B2)이 제2 수퍼 블록(SB2)으로 묶일 수 있고, 각 다이(D1~Dn)의 제3 메모리 블록들(B3) 내지 제m 메모리 블록들(Bm)이 제3 수퍼 블록(SB3) 내지 제m 수퍼 블록(SBm)으로 묶일 수 있다.
프로세서(220)는 인터리빙 모듈(IM)을 구동시켜 제1 수퍼 블록(SB1) 내지 제m 수퍼 블록(SBm) 각각에 포함된 제1 메모리 블록들(B1) 내지 제m 메모리 블록들(Bm)을 각각 병렬적으로 동작시킬 수 있다.
랜덤 액세스 메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 데이터를 임시 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 데이터 버퍼 메모리 또는 데이터 캐시(cache) 메모리로서 동작할 수 있다.
랜덤 액세스 메모리(230)에는 수퍼 블록 인터리빙 지수 테이블(SBIT, 이하, ‘인터리빙 지수 테이블’이라 함)이 저장될 수 있다. 인터리빙 지수 테이블(SBIT)에는 제1 수퍼 블록 내지 제m 수퍼 블록(SB1~SBm, 도 3 참조)과 제1 수퍼 블록 내지 제m 수퍼 블록(SB1~SBm) 각각에 대한 인터리빙 지수가 매칭되어 저장될 수 있다.
본 실시 예에서 ‘인터리빙 지수’는 수퍼 블록(SB)에서 처리될 수 있는 데이터량의 정도를 의미할 수 있다. 전술한 바와 같이, 수퍼 블록(SB)의 복수의 메모리 블록들에 대하여 프로그램 동작 또는 리드 동작이 병렬적으로 동시에 수행된다.
이때, 수퍼 블록(SB)에 적어도 하나 이상의 배드 블록들이 포함되는 경우, 배드 블록들을 제외한 나머지 메모리 블록들에만 해당 동작들이 동시에 수행될 수 있다. 이에 따라, 적어도 하나 이상의 배드 블록들을 포함하는 수퍼 블록(SB)의 데이터 처리량은 배드 블록을 포함하지 않는 수퍼 블록(SB)의 데이터 처리량보다 적을 수 밖에 없다.
하나의 수퍼 블록(SB)에 포함된 모든 메모리 블록들에 대한 데이터 저장이 완료되면, 프로세서(220)는 다음 순서로 사용할 수퍼 블록(SB)을 선택한다. 본 실시 예에서는 프로세서(220)가 다음 순서로 사용할 수퍼 블록(SB)으로 인터리빙 지수가 높은 수퍼 블록(SB) 즉, 동일한 시간 동안 데이터 처리량이 높은 수퍼 블록(SB)을 선택하기 위해 인터리빙 지수 테이블(SBIT)을 참조할 수 있다.
예를 들어, 인터리빙 지수 테이블(SBIT)은 도 4a에 도시된 바와 같이, 인터리빙 지수(IL Index)와 인터리빙 지수(IL Index) 별로 매칭되는 수퍼 블록 번호(SB No.)를 포함하는 형태로 구성될 수 있다. 또는, 인터리빙 지수 테이블(SBIT)은 도 4b에 도시된 바와 같이, 수퍼 블록 번호(SB No.)와 각 수퍼 블록(SB1~SBm)에 대한 인터리빙 지수(IL Index)를 포함하는 형태로 구성될 수도 있다.
도 4a에 도시된 형태의 인터리빙 지수 테이블(SBIT)에는 인터리빙 지수들(A~Z) 각각에 대하여 복수 개의 수퍼 블록 번호들이 매칭되어 저장될 수 있다. 이는, 동일한 배드 블록의 개수를 갖는 수퍼 블록들에 대한 인터리빙 지수들은 동일할 것이기 때문이다. 한편, 도 4b에 도시된 형태의 인터리빙 지수 테이블(SBIT)에는 각 수퍼 블록(SB1~SBm)에 대하여 대응하는 하나의 인터리빙 지수가 매칭되어 저장될 수 있다. 인터리빙 지수 테이블(SBIT)은 도 4a 및 도 4b에 도시된 것과 같은 형태로 한정되지 않으며, 다양한 형태로 구성될 수 있다.
인터리빙 지수 테이블(SBIT)은 불휘발성 메모리 장치(100)에 저장될 수 있다. 데이터 저장 장치(10)가 파워-온 되면 인터리빙 지수 테이블(SBIT)은 불휘발성 메모리 장치(100)로부터 랜덤 액세스 메모리(230)로 로딩될 수 있다.
각 수퍼 블록(SB1~SBm)에 대한 인터리빙 지수는 프로세서(220)에 의해 실시간으로 연산될 수 있다. 프로세서(220)는 배드 블록 관리 모듈(BBM)을 이용하여 각 수퍼 블록(SB1~SBm) 별로 포함된 배드 블록들을 확인하고, 각 수퍼 블록(SB1~SBm) 별 배드 블록들의 개수에 근거하여 각 수퍼 블록(SB1~SBm) 별 인터리빙 지수를 연산할 수 있다.
예를 들어, 프로세서(220)는 각 수퍼 블록(SB1~SBm)의 총 메모리 블록들의 개수에서 배드 블록들의 개수를 차감함으로써 각 수퍼 블록(SB1~SBm)에 대한 인터리빙 지수를 연산할 수 있다. 또는, 프로세서(220)는 각 수퍼 블록(SB1~SBm)의 배드 블록의 개수를 총 메모리 블록의 개수로 나눔으로써 각 수퍼 블록(SB1~SBm)에 대한 인터리빙 지수를 연산할 수 있다.
총 메모리 블록들의 개수에서 배드 블록들의 개수를 차감하는 방식으로 연산된 인터리빙 지수는 그 값이 클수록 해당 수퍼 블록에서 사용 가능한 메모리 블록들의 개수가 많은 것일 수 있고, 그 값이 작을수록 해당 수퍼 블록에서 사용 가능한 메모리 블록들의 개수가 적은 것일 수 있다. 이런 경우, 수퍼 블록의 인터리빙 지수가 클수록 사용 우선 순위가 상승하고, 수퍼 블록의 인터리빙 지수가 작을수록 사용 우선 순위가 하강할 수 있다.
반대로, 배드 블록의 개수를 총 메모리 블록의 개수로 나누는 방식으로 연산된 인터리빙 지수는 그 값이 작을수록 해당 수퍼 블록에서 사용 가능한 메모리 블록들의 개수가 많은 것일 수 있고, 그 값이 클수록 해당 수퍼 블록에서 사용 가능한 메모리 블록들의 개수가 적은 것일 수 있다. 이런 경우, 수퍼 블록의 인터리빙 지수가 작을수록 사용 우선 순위가 상승하고, 수퍼 블록의 인터리빙 지수가 클수록 사용 우선 순위가 하강할 수 있다.
프로세서(220)는 임의의 수퍼 블록의 모든 메모리 블록들에 데이터의 저장이 완료되면, 각 수퍼 블록(SB1~SBm)의 인터리빙 지수에 근거하여 사용 우선 순위가 높은 수퍼 블록 즉, 사용 가능한 메모리 블록들의 개수가 가장 많은 수퍼 블록을 다음 순서로 사용할 수퍼 블록으로 선택할 수 있다.
전술한 바와 같이, 불휘발성 메모리 장치(100)는 사용 시간이 지남에 따라 마모되는 메모리 셀들이 발생할 수 있고, 그에 따라 배드 블록이 증가할 수 있다. 이와 같이 증가하는 배드 블록들을 프로세서(220)는 배드 블록 관리 모듈(BBM)을 이용하여 지속적으로 관리할 수 있다. 또한, 프로세서(220)는 증가하는 배드 블록들이 포함된 수퍼 블록들(SB1~SBm) 각각에 대한 인터리빙 지수를 연산하고, 연산된 인터리빙 지수에 근거하여 랜덤 액세스 메모리(230)에 로딩된 인터리빙 지수 테이블(SBIT)에 저장된 정보들을 업데이트할 수 있다. 업데이트된 인터리빙 지수 테이블(SBIT)은 데이터 저장 장치(10)가 파워-오프될 때 불휘발성 메모리 장치(100)에 저장될 수 있다.
메모리 인터페이스 유닛(240)은 프로세서(220)의 제어에 따라서 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스 유닛(240)은 메모리 컨트롤 유닛으로도 불릴 수 있다. 메모리 인터페이스 유닛(240)은 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스 등을 포함할 수 있다. 메모리 인터페이스 유닛(240)은 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 데이터를 제공 받을 수 있다. 메모리 인터페이스 유닛(240)은 하나 이상의 신호 라인들을 포함하는 채널(CH)을 통해 불휘발성 메모리 장치(100)와 연결될 수 있다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다. 도 5를 참조하여 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서 도 1 내지 도 4b가 참조될 수 있다.
S510 단계에서, 컨트롤러(200)는 불휘발성 메모리 장치(100)의 복수의 수퍼 블록들(SB1~SBm, 도 3 참조) 중 선택된 제1 수퍼 블록(SB)의 사용이 완료되었는지 여부를 판단할 수 있다. 제1 수퍼 블록(SB)의 사용이 완료되었다는 것은 제1 수퍼 블록(SB)에 포함된 모든 메모리 블록들에 대한 프로그램 동작이 완료되어 모든 메모리 셀들에 데이터가 저장된 상태임을 의미할 수 있다. 제1 수퍼 블록(SB)의 사용이 완료되면, S520 단계로 진행될 수 있다.
S520 단계에서, 컨트롤러(200)는 불휘발성 메모리 장치(100)의 복수의 수퍼 블록들(SB1~SBm) 중 사용 완료된 제1 수퍼 블록(SB)을 제외한 나머지 수퍼 블록들 각각의 인터리빙 지수를 확인할 수 있다. 인터리빙 지수에 대해서는 이미 위에서 상세히 설명하였으므로, 여기에서는 생략한다.
S530 단계에서, 컨트롤러(200)는 인터리빙 지수에 근거하여 나머지 수퍼 블록들 중 다음 순서로 사용할 제2 수퍼 블록을 선택할 수 있다. 선택된 제2 수퍼 블록은 나머지 수퍼 블록들 중 배드 블록의 비율이 가장 적은 수퍼 블록일 수 있다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 7은 도 6에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(100), 도 6의 데이터 저장 장치(2200), 도 8의 데이터 저장 장치(3200), 도 9의 데이터 저장 장치(4200)로 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스 유닛
220: 프로세서 230: 랜덤 액세스 메모리
240: 메모리 인터페이스 유닛

Claims (15)

  1. 복수의 메모리 블록 그룹들을 갖는 불휘발성 메모리 장치; 및
    상기 복수의 메모리 블록 그룹들 중 선택된 제1 메모리 블록 그룹의 사용이 완료되면, 상기 메모리 블록 그룹들에서 상기 제1 메모리 블록 그룹을 제외한 나머지 메모리 블록 그룹들 각각에 대한 인터리빙 지수에 근거하여 상기 나머지 메모리 블록 그룹들 중 다음 순서로 사용할 제2 메모리 블록 그룹을 선택하도록 구성된 컨트롤러
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 불휘발성 메모리 장치는 복수의 메모리 블록들을 갖는 복수의 다이들을 포함하고,
    각 메모리 블록 그룹은 각 다이 별로 대응하는 메모리 블록들을 포함하도록 구성된 데이터 저장 장치.
  3. 제1항에 있어서,
    상기 복수의 메모리 블록 그룹들 각각에 대한 상기 인터리빙 지수는 각 메모리 블록 그룹 내에 포함된 배드 블록의 비율에 근거하여 연산되는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 컨트롤러는 상기 각 메모리 블록 그룹 내에 포함된 메모리 블록들의 총 개수에서 상기 배드 블록의 개수를 차감하여 상기 인터리빙 지수를 연산하는 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 컨트롤러는 상기 나머지 메모리 블록 그룹들 중 상기 인터리빙 지수가 가장 큰 메모리 블록 그룹을 상기 제2 메모리 블록그룹으로 선택하는 데이터 저장 장치.
  6. 제3항에 있어서,
    상기 컨트롤러는 상기 각 메모리 블록 그룹 내에 포함된 상기 배드 블록의 개수를 상기 메모리 블록 그룹에 포함된 메모리 블록들의 총 개수로 나누어 상기 인터리빙 지수를 연산하는 데이터 저장 장치.
  7. 제6항에 있어서,
    상기 컨트롤러는 상기 나머지 메모리 블록 그룹들 중 상기 인터리빙 지수가 가장 작은 메모리 블록 그룹을 상기 제2 메모리 블록 그룹으로 선택하는 데이터 저장 장치.
  8. 제3항에 있어서,
    상기 컨트롤러는 상기 복수의 메모리 블록 그룹들 및 각 메모리 블록 그룹들에 대응하는 상기 인터리빙 지수를 매칭시킨 인터리빙 지수 테이블이 저장되는 랜덤 액세스 메모리를 더 포함하는 데이터 저장 장치.
  9. 제8항에 있어서,
    상기 컨트롤러는 상기 복수의 메모리 블록 그룹들 각각에 대한 상기 인터리빙 지수를 실시간으로 연산하고, 연산 결과에 따라 상기 인터리빙 지수 테이블을 업데이트하는 데이터 저장 장치.
  10. 복수의 메모리 블록 그룹들을 갖는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 복수의 메모리 블록 그룹들 중 선택된 제1 메모리 블록 그룹의 사용이 완료되었는지 여부를 판단하는 단계;
    상기 메모리 블록 그룹들에서 상기 제1 메모리 블록 그룹을 제외한 나머지 메모리 블록 그룹들의 인터리빙 지수를 확인하는 단계; 및
    상기 인터리빙 지수에 근거하여 상기 나머지 메모리 블록 그룹들 중 다음 순서로 사용할 제2 메모리 블록 그룹을 선택하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 복수의 메모리 블록 그룹들 각각에 대한 상기 인터리빙 지수는 각 메모리 블록 그룹 내에 포함된 배드 블록의 비율에 근거하여 연산되는 데이터 저장 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 인터리빙 지수는 상기 각 메모리 블록 그룹 내에 포함된 메모리 블록들의 총 개수에서 상기 배드 블록의 개수를 차감하여 연산되는 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 제2 메모리 블록 그룹을 선택하는 단계에서,
    상기 제2 메모리 블록 그룹은 상기 나머지 메모리 블록 그룹들 중 상기 인터리빙 지수가 가장 큰 메모리 블록 그룹이 선택되는 데이터 저장 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 인터리빙 지수는 상기 각 메모리 블록 그룹 내에 포함된 상기 배드 블록의 개수를 상기 메모리 블록 그룹에 포함된 메모리 블록들의 총 개수로 나누어 연산되는 데이터 저장 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 제2 메모리 블록 그룹을 선택하는 단계에서,
    상기 제2 메모리 블록 그룹은 상기 나머지 메모리 블록 그룹들 중 상기 인터리빙 지수가 가장 작은 메모리 블록 그룹이 선택되는 데이터 저장 장치의 동작 방법.
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