TWI443671B - 邏輯單元操作 - Google Patents

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Description

邏輯單元操作
本發明概言之係關於半導體記憶體裝置、方法及系統，且更特定而言係關於邏輯單元操作。
通常提供記憶體裝置作為電腦或其他電子裝置中之內部半導體積體電路。存在許多不同類型之記憶體，尤其包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、相變隨機存取記憶體(PCRAM)及快閃記憶體。
固態記憶體裝置針對各種各樣的電子應用用作揮發性及非揮發性記憶體。快閃記憶體(其僅係一種類型之固態記憶體)通常使用允許高記憶體密度、高可靠性及低功率消耗之一單電晶體記憶體胞。
包括快閃裝置之固態記憶體裝置可組合在一起以形成一固態驅動器。一固態驅動器可用於替代硬碟驅動器作為一電腦之主要儲存裝置，乃因固態驅動器可在效能、大小、重量、耐用性、運作溫度範圍及功率消耗方面具有勝於硬驅動器之優點。舉例而言，快閃固態驅動器在與磁碟驅動器比較時因其缺少移動部件而可具有優越的效能，其可改善與磁碟驅動器相關聯之搜尋時間、延時及其他機電延遲。
一固態驅動器係使用固態記憶體來儲存永久資料之一資料儲存裝置。一固態驅動器可包括NAND快閃非揮發性記憶體及/或DRAM揮發性記憶體。固態驅動器製造商可使用非揮發性快閃記憶體來產生不使用一內部電池電源之一驅動器，因此允許該驅動器更具揮發性且更小型。使用快閃記憶體之固態驅動器(亦稱作快閃驅動器)可使用標準碟片驅動器形狀因數(例如，尤其是1.8英吋、2.5英吋及3.5英吋)。
對於某些儲存應用，硬驅動器可依一冗餘陣列佈置，諸如一廉價碟片冗餘陣列中，亦稱作一獨立碟片冗餘陣列(RAID)。一RAID可係指可在多個硬碟驅動器間劃分及複製資料之資料儲存系統。此等佈置(例如在伺服器中)可旨在防止在一特定驅動器故障情形下之資料損失。然而，該實踐可涉及未在系統儲存容量中實現之額外容量之實質性投資。舉例而言，在某些儲存應用中，將少至一硬碟容量之5-30%用於儲存以便藉由減少與該(等)硬碟相關聯之搜尋時間來增加效能。此外，硬驅動器故障率可往往隨著驅動器的老化而增加。相反地，固態裝置可往往在壽命早期發生故障(若有的話)，且然後正確地運作直到其所預期服務壽命結束。
本發明包括用於邏輯單元操作之方法及裝置。一個裝置實施例包括多個邏輯單元，其中該多個邏輯單元中之每一者皆具有一唯一位址。該裝置包括控制電路，該控制電路耦合至該多個邏輯單元且視情況經組態以藉助多個命令中之一者及一個位址來控制該多個邏輯單元中之多於一者。
於本發明之以下實施方式中，參考形成本發明之一部分之隨附圖式，且在圖式中以圖解說明方式顯示可如何實踐本發明之一個或多個實施例。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之該等實施例，且應理解，可利用其他實施例且可作出製程、電、及/或結構改變，而不背離本發明之範疇。如本文中所使用，標示符「N」、「P」、「L」及「B」(尤其關於圖式中之參考編號)指示如此標示之特定特徵之一編號可與在本發明之一個或多個實施例包括在一起。
本文中之圖遵循以下一編號慣例，其中第一個數字或前幾個數字對應於圖式圖編號，且其餘數字識別圖中之元件或組件。不同圖之間的類似元件或組件可藉由使用類似數字來識別。舉例而言，在圖1中110可指代元件「10」，且在圖2中一類似元件可稱作210。如將瞭解，可添加、交換及/或去除本文中之各種實施例中所顯示之元件以提供本發明之多個額外實施例。另外，如將瞭解，該等圖中所提供之該等元件之比例及相對標度旨在圖解說明本發明之各種實施例而非在一限定意義上繪製。
圖1係具有根據本發明之一個或多個實施例運作之至少一個記憶體裝置120之一電子記憶體系統100之一功能性方塊圖。記憶體系統100包括一處理器110，處理器110耦合至包括一非揮發性胞記憶體陣列130之一非揮發性記憶體裝置120。記憶體系統100可包括單獨之積體電路，或處理器110與記憶體裝置120兩者可位於相同積體電路上。處理器110可係一微處理器或諸如一專用積體電路(ASIC)之某一其他類型之控制電路。
記憶體裝置120包括一非揮發性記憶體胞陣列130，其可係具有一NAND架構之浮動閘極快閃記憶體胞。一「列」記憶體胞之控制閘極係與一字線耦合在一起，而一「行」記憶體胞之汲極區域係耦合至位元線。該等記憶體胞之源極區域係耦合至源極線。如熟習此項技術者將瞭解，記憶體胞至位元線及源極線之連接方式相依於該陣列是一NAND架構、一NOR架構、一AND架構還是某一其他記憶體陣列架構。
圖1之實施例包括位址電路140以鎖存經由I/O連接162透過I/O電路160提供之位址信號。由一列解碼器144及一行解碼器146接收並解碼位址信號以存取記憶體陣列130。鑒於本發明，熟習此項技術者將瞭解，位址輸入連接之數目相依於記憶體陣列130之密度及架構，且位址之數目隨著增加之記憶體胞數目及增加之記憶體區塊及陣列數目而增加。
記憶體裝置120藉由使用在此實施例中可係讀取/鎖存電路150之感測/緩衝電路感測記憶體陣列行中之電壓及/或電流改變來感測記憶體陣列130中之資料。讀取/鎖存電路150可自記憶體陣列130讀取及鎖存一頁(例如一列)資料。包括I/O電路160以用於經由I/O連接162與處理器110進行雙向資料通信。包括寫入電路155以將資料寫入至記憶體陣列130。
控制電路170解碼由控制連接172自處理器110提供之信號。此等信號可包括用於控制記憶體陣列130上之操作(包括資料感測、資料寫入及資料抹除操作)之晶片信號、寫入賦能信號及位址鎖存信號。於一個或多個實施例中，控制電路170負責執行來自處理器110之指令以執行根據本發明之實施例之操作。控制電路170可係一狀態機、一定序器或某一其他類型之控制器。熟習此項技術者將瞭解，可提供額外電路及控制信號，且已簡化圖1之記憶體裝置細節以促進易於圖解說明。
圖2A圖解說明根據本發明之一個或多個實施例之邏輯單元控制之一方塊圖。如本文中所使用，一邏輯單元可包括共享多個控制輸入之一記憶體胞群組，例如一記憶體胞晶粒。結合圖3及4闡述控制輸入，但控制輸入通常可包括位址鎖存賦能(ALE)、晶片賦能(CE)、讀取賦能(RE)、準備好/忙碌(R/B)、寫保護(WP)及輸入/輸出(I/O)連接，諸如引腳、墊或類似連接。
圖2A中所圖解說明之實施例包括耦合至多個邏輯單元270-A、270-B、270-C、270-D、270-E及270-F之控制電路202，例如圖1中之控制電路102。關於圖1中所圖解說明之實施例，多個邏輯單元270-A、270-B、270-C、270-D、270-E、及270-F可位於一個或多個記憶體陣列130中。控制電路202藉助控制輸入241-1耦合至邏輯單元270-A及270-B。控制電路202藉助控制輸入241-2耦合至邏輯單元270-C、270-D、270-E、及270-F。邏輯單元270-A及270-B可係個別晶粒，而邏輯單元270-C與270-D以及邏輯單元270-E與270-F可係堆疊式晶粒。每一晶粒皆可包括一個或多個記憶體胞陣列。
在本發明之一個或多個實施例中，控制電路202可經組態以藉助一個命令(例如一單個命令)控制多於一個邏輯單元。舉例而言，控制電路202可藉助跨越控制輸入241-1發佈之一個命令控制邏輯單元270-A及270-B。作為另一實例，控制電路202可藉助跨越控制輸入241-2發佈之一個命令控制邏輯單元270-C、270-D、270-E、及270-F。在一個或多個實施例中，控制電路202可跨越控制輸入241-2發佈一命令，使得其控制四個邏輯單元270-C、270-D、270-E、及270-F中之任一邏輯單元、兩個邏輯單元、三個邏輯單元或所有邏輯單元。此等命令及控制之細節更詳細地闡述於本文中。
圖2B圖解說明根據本發明之一個或多個實施例之一記憶體架構之一方塊圖。圖2B中所示之記憶體架構包括諸如「邏輯單元0」270-0、「邏輯單元1」270-1…「邏輯單元L」270-L等多個邏輯單元。邏輯單元270-0、270-1…270-L可相似於圖2A中所圖解說明之邏輯單元270-A、270-B、270-C、270-D、270-E、及270-F。每一邏輯單元皆可包括多個區塊，諸如在邏輯單元0 270-0中所圖解說明之「區塊0」271。每一區塊皆可包括多個記憶體胞頁，諸如在邏輯單元0 270-0之區塊0中所圖解說明之「頁0」273。雖然在圖2B中未圖解說明，但一記憶體裝置亦可包括多個平面、晶粒及其他記憶體胞群組。作為一實例，一128GB記憶體裝置可包括每頁4314個資料位元組，每區塊128個頁，每平面2048個區塊，且每裝置16個平面。
每一記憶體胞頁可包括多個記憶體胞，例如非揮發性記憶體胞。如本文中所使用，一記憶體胞頁意指可儲存可一次程式化之資料量之多個記憶體胞。作為一實例，可一次程式化之資料量可稱作一資料頁，且儲存該資料頁之記憶體胞可稱作一記憶體胞頁。在一個或多個實施例中，一記憶體胞頁可包括耦合至一特定存取線(例如字線)之記憶體胞。在一個或多個實施例中，耦合至一特定字線之記憶體胞可劃分成多於一個頁，例如劃分成一「偶數」資料頁及一「奇數」資料頁。在一個或多個實施例中，一記憶體胞頁可包括耦合至多於一個字線之記憶體胞。如本文中所使用，一記憶體胞區塊意指可儲存可一次擦除之資料量之多個記憶體胞。舉例而言，可一次擦除之資料量可稱作一資料區塊，且儲存該區塊資料之記憶體胞可稱作一記憶體胞區塊。
圖3圖解說明在一記憶體裝置之操作期間各種信號之一先前技術時序圖380。更特定而言，時序圖380圖解說明與用於將資料冗餘地寫入至共享控制信號CLE、CE#、WE#、ALE、RE#及R/B#之兩個邏輯單元之一程式化操作(例如寫入操作)相關聯之信號。信號可包括一命令鎖存賦能(CLE)信號、一晶片賦能(CE#)信號、一寫入賦能(WE#)信號、一位址鎖存賦能(ALE)信號、一讀取賦能(RE#)信號及一準備好/忙碌(R/B#)信號。由I/Ox圖解說明跨越輸入/輸出電路(例如一輸入/輸出匯流排)通信之資訊。如熟習此項技術者將瞭解，「#」符號指示一特定信號在一低邏輯狀態下有效。
CLE信號可用於將一命令自一匯流排載入至一命令暫存器中。CE#信號可用於啟用或停用記憶體之一邏輯單元，例如一晶粒。WE#信號可將命令、位址及串列資料自一記憶體存取裝置(例如處理器、記憶體控制器、控制電路、主機系統等)傳送至記憶體。舉例而言，WE#信號可用於向一記憶體裝置提供一時序參考。由該等控制信號(例如ALE及CLE)啟動之時序鏈可用於控制通信傳送之時序。該記憶體存取裝置可使用控制信號來向該記憶體裝置指示何時發送資料交易請求。ALE信號可用於將一位址自一匯流排載入至一位址暫存器中。RE#信號可將串列資料自該記憶體傳送至一主機系統。
各種控制信號協調跨越一記憶體介面之一命令、位址及其他資料及資料之通信。根據圖3中所圖解說明之先前方法，一程式化操作可包括跨越I/O匯流排發送之一資料輸入命令381-1(例如串列資料輸入)、後跟位址資訊382-1(例如含有用以識別記憶體中之一特定邏輯單元或其他位置之資訊之多個位址循環382-1)，然後後跟資料383-1。在圖3之圖解說明中，位址資訊382-1識別一第一邏輯單元。在位址循環382-1期間通信之位址資訊可鎖存於一位址暫存器中且進一步被引導至一行解碼及/或一列解碼，該行解碼及/或該列解碼又驅動選擇一個或多個記憶體胞。可透過一快取暫存器及資料暫存器將資料383-1寫入至記憶體或自記憶體讀取資料383-1。控制邏輯可將狀態資訊載入至一狀態暫存器中，其可進一步通信至I/O控制。
根據圖3中所圖解說明之先前方法，一旦已將資料輸入至(例如)一暫存器，程式命令384-1即可發佈開始將該資料程式化至位址382-1中所包括之該(等)位置，例如自該暫存器程式化至記憶體中之一位置。時序圖380包括資料在其期間程式化至記憶體裝置之時間385-1之一指示。此程式化時間385-1可與與資料程式化至其之邏輯單元相關聯之準備好/忙碌信號R/B#在其期間為低之一時間相關聯。雖然在時序圖380中未圖解說明，但一程式化操作可後跟一個或多個程式驗證操作、讀取狀態操作或其他操作以促進經改良之資料可靠性。
如上文所闡述，時序圖380包括與將資料冗餘地程式化至兩個邏輯單元相關聯之信號。因此，在於時間385-1期間將資料程式化至第一邏輯單元後，可發佈一第二串列資料輸入命令381-2，伴有有識別第二邏輯單元之位址資訊382-2及資料383-2之冗餘拷貝。資料383-2可後跟程式化命令384-2以在程式化時間385-2期間將資料之冗餘拷貝程式化至該第二邏輯單元。如在時序圖380中所圖解說明，將資料冗餘地程式化至兩個邏輯單元之某些先前技術方法涉及發佈兩個資料輸入命令及兩組位址資訊(針對該兩個邏輯單元)、計時資料兩次跨越一I/O匯流排、發佈兩個程式化命令，且在分離的時間處將資料程式化至兩個不同邏輯單元。
圖4圖解說明根據本發明之一個或多個實施例在一記憶體裝置之操作期間各種信號之一時序圖480。更特定而言，圖4圖解說明與用於將資料冗餘地寫入至共享控制信號CLE、CE#、WE#、ALE、RE#、及R/B#之兩個邏輯單元之一程式化(例如寫入)操作相關聯之信號。此等信號可相似於參考圖3所闡述之彼等信號。
根據本發明之一個或多個實施例，可藉助多個命令中之一者(例如一單個程式化命令)控制多於一個邏輯單元。因此，在圖4所圖解說明之實施例中，可跨越I/O匯流排發送一資料輸入命令481，後跟位址資訊482及資料483。資料483可後跟一個程式化命令484且由在程式化時間485期間R/B#為低來指示，該程式化命令可在程式化時間485期間將資料483程式化至第一及第二邏輯單元兩者。假設程式化相同資料或相同量之資料，則用於將資料程式化至兩個或更多個邏輯單元之程式化時間485可大致類似於或等於圖3中所圖解說明之用於將資料程式化至一個邏輯單元之程式化時間385-1。
位址資訊482可識別記憶體中之一位置，例如一邏輯單元。在圖5中圖解說明與位址資訊482包括在一起之資訊之一實例。位址資訊可在多個循環中(例如8位元或16位元循環)跨越I/O匯流排傳送至一位址暫存器，然而實施例並不限於一特定資料類型或資料量之位址資訊482傳送。對於循環位址資訊之實施例，每一循環皆可與WE#信號之一上升邊緣相關聯。時序圖480在位址資訊482及其他信號之對應部分之圖解說明中包括一中斷以圖解說明可使用多個位址循環來指示記憶體中之一位置。雖然位址資訊482僅對應於一個邏輯單元，但可由與該位址相關聯之命令484(例如一單個程式化命令)控制多於一個邏輯單元。
在一個或多個實施例中，當控制電路經組態以遮掩位址482之至少一部分時，可由與位址資訊482相關聯之一個或多個命令控制多於一個邏輯單元。在一個或多個實施例中，可控制多於一個邏輯單元，而不考量位址482之至少該部分。該位址之該部分可係該位址之識別邏輯單元之一部分。如下文結合圖5所闡述，位址資訊482可包括識別記憶體中之位置之多個部分，例如一邏輯單元、一晶粒、一平面、一區塊、一頁或記憶體之某一其他部分。在一個或多個實施例中，可同時控制由與位址資訊482相關聯之一個或多個命令控制之該多個邏輯單元。
在一個或多個實施例中，可視情況啟用一記憶體裝置之藉助一個或多個命令控制多於一個邏輯單元之能力。例如，在裝置之初始化期間，可在記憶體裝置中設定(例如程式化)一運作參數。舉例而言，一「設定特徵」命令可用於更改記憶體裝置之預設的供電行為。該設定特徵命令可用於將一運作參數程式化至記憶體中為此資訊所預留之一位置中。在一個或多個實施例中，此等運作參數可儲存於該裝置中直至該裝置斷電。設定運作參數可類似於(例如)如由時序圖480所圖解說明程式化資料。亦即，可發佈一設定特徵命令，後跟可識別該記憶體裝置之為其設定一特定運作參數之一部分的位址資訊。該位址資訊可後跟資料，例如表示該運作參數之一特定設定之值。此資訊可透過I/O時脈輸入且程式化至一適當記憶體位置中。一旦經程式化，該運作參數即可由該裝置讀取以決定運作行為。
實施例並不限於在裝置初始化期間程式化一運作參數，且可在不將該裝置斷電之情形下改變此一運作參數，例如可程式化一不同運作參數以改變該裝置之行為。舉例而言，如下情形可係有益：啟用一記憶體裝置來運作如由一單個命令控制之多於一個邏輯單元，使得可冗餘地程式化資料直至滿足已使用空間之一臨限值，然後此後停用此冗餘程式化。該特徵之此等使用更詳細地闡述於與本專利於相同日期申請之標題為「Solid State Drive Operation」之共同受讓美國專利申請案第　　　　 號(代理檔案號1002.0350001)中，該申請案包括至少一個共同發明者Troy Manning。此等實施例可包括將該運作參數設定為一第一值且針對某些命令運作多於一個邏輯單元。隨後，可將該運作參數設定為一第二值且該裝置可運作以使得每一命令僅控制一個邏輯單元。
在一個或多個實施例中，當設定該特定運作參數以使得一個或多個命令可控制多於一個邏輯單元時，某些命令可繼續僅控制一個邏輯單元。舉例而言，程式化命令、擦除命令、資料移動命令、快取命令及多平面命令可控制多於一個邏輯單元。然而，讀取命令、狀態命令、獲取特徵命令及設定特徵命令可僅控制一個邏輯單元，每一其相關聯之位址資訊與此等命令相關聯。出於尤其係冗餘目的，此等實施例可用於允許資料程式化至多於一個邏輯單元、自多於一個邏輯單元移動或自多於一個邏輯單元擦除。此等實施例亦可用於在一感測操作期間允許讀取資料之一個拷貝以減少原本將與感測該相同資料之多於一個拷貝相關聯之運作額外負擔。
圖5圖解說明根據本發明之一個或多個實施例包括組織成5個循環之一位址資料佈置之一表590。圖5中所示之資料佈置包括在佈置至5個8位元部分(例如5個位址循環「第一、第二、…、第五」)中之位址循環期間傳送之資訊(例如圖4中之位址資訊482)。圖5中所示之資料佈置可使用5個位址循環跨越一8位元匯流排進行通信。本發明之實施例並不限於該組態，且可經佈置以具有一不同字長(例如16個位元)，每一字包括更多或更少位元以包含更多或更少位址循環。標示為「CYCLE」之列包括每一位址循環之8個I/O位元中之每一者之標頭。標示符「CA」指示一行位址、「PA」指示一平面位址且「BA」指示一區塊位址。表590中所示之資料佈置包括多個未使用之位元(在圖5中顯示為設定低)。在圖5中所圖解說明之實例實施例中，位址元件「BA19」591可係一晶粒選擇位元且可表示一邏輯單元位址中之一最重要或最不重要的位元。實施例並不限於圖5中所圖解說明之實例，乃因位址可具有更多或更少資訊，例如更大或更小數目之位元，且該資訊可對應於除行、平面及區塊以外之記憶體位置。
在一個或多個實施例中，耦合至由多個邏輯單元所共享之控制輸入之控制電路可經組態以遮掩與一個或多個命令相關聯之一位址之至少一部分，使得該一個或多個命令控制該多個邏輯單元中之兩者或更多者。舉例而言，兩個邏輯單元(一第一邏輯單元及一第二邏輯單元)可具有僅相差一個位元(例如一晶粒選擇位元591或邏輯單元ID位元)之位址。在此一情形中，可遮掩位元591，使得尋址至該第一邏輯單元或該第二邏輯單元之一命令將控制該第一及該第二邏輯單元兩者。
舉例而言，考量具有「0011」作為一邏輯單元位址之一部分之一第一邏輯單元及具有「1011」作為一邏輯單元位址之一部分之一第二邏輯單元。可藉由多個不同遮掩操作(例如邏輯運算)遮掩該第一位元。舉例而言，可藉由藉助「0111」施加一逐位元AND運算來在邏輯上處理該位址之該部分，使得第一位元(例如位元591)將針對彼欄位中之任一條目返回一「0」。在該實例中，針對該第一邏輯單元位址之該部分或該第二邏輯單元位址之該部分，該AND運算之結果皆將係「0011」。另一實例可包括藉助「1000」之一逐位元OR運算，使得位元591將係「1」。針對該第一邏輯單元位址之該部分及該第二邏輯單元位址之該部分，此一運算將產生「1011」。該位址之被遮掩部分可至少部分地識別將由該被遮掩位址控制之多個邏輯單元中之至少一者。在該實例中，遮掩第一「0」或「1」。彼「0」或「1」可至少部分地識別該第一邏輯單元或第二邏輯單元。亦即，欲遮掩之位元可表示該第一與第二邏輯單元之間的唯一差別。
控制電路可包括額外閘控(例如一個或多個AND閘極、OR閘極或各種邏輯閘極之組合)來實施此等遮掩操作。端視特定實施方案，額外閘控可位於包括命令解碼器、位址暫存器、命令暫存器之控制電路中或記憶體裝置中之其他位置中。如已閱讀且理解本發明之熟習此項技術者將理解，其他遮掩操作亦可行。此外，可(例如)藉由添加一值或自其減去一值來修改位址，使得該位址對應於兩個或更多個邏輯單元。如上文所闡述，可視情況基於(舉例而言)將一運作參數設定為一特定值啟用此一遮掩操作。在一個或多個實施例中，僅遮掩一個或多個位址之一個位元。不管使用多少個位元來識別一特定邏輯單元，僅遮掩一個位元即可提供對兩個邏輯單元之控制。對於其中期望同時控制多於兩個邏輯單元之實施例，可遮掩多於一個位元。
在一個或多個實施例中，耦合至由多個邏輯單元所共享之控制輸入之控制電路可經組態以發送一個或多個命令至兩個或更多個邏輯單元，而不考量與一個或多個命令相關聯之一位址之至少一部分，使得該一個或多個命令控制該兩個或更多個邏輯單元。舉例而言，兩個邏輯單元(一第一邏輯單元及一第二邏輯單元)可具有僅相差一個位元(例如一晶粒選擇位元591或邏輯單元ID位元)之位址。在此一情形中，控制電路可發送一命令至該第一及該第二邏輯單元兩者，而不管該位址之一部分之狀態，例如位元591係0或1。亦即，該控制電路可「忽略」該位址之至少一部分，例如位元591。
在一個或多個實施例中，由一個或多個命令控制之該多個邏輯單元可共享一位址中識別每一邏輯單元之一剩餘部分，除該位址之被遮掩(例如被忽略)之部分以外。因此，該位址之被遮掩部分及該位址之該剩餘部分可識別由該一個或多個命令控制之邏輯單元中之一者。亦即，由該一個或多個命令控制之該等邏輯單元可共享該位址中對應於每一邏輯單元之一實質性部分。舉例而言，在表590中，針對該位址使用25個位元(例如非低)。若遮掩位元591控制兩個邏輯單元，則該兩個邏輯單元共享包括於其位址中之25個位元中之24個位元。實施例並不限於僅遮掩對應於一邏輯單元之一位址之一個位元。
圖6圖解說明根據本發明之一個或多個實施例之一固態驅動器620之一方塊圖。圖6之實施例圖解說明一固態驅動器620之一個實施例之組件及架構。在圖6中所圖解說明之實施例中，固態驅動器620包括一控制器601、一介面603、及固態記憶體陣列630-1、…、630-N。在一個或多個實施例中，固態驅動器620可包括一外殼來包封固態驅動器620，雖然在某些實施例中可不包括此外殼。
介面603可用於在固態驅動器620與另一裝置(諸如一計算裝置)之間傳送資訊。舉例而言，當固態驅動器620用於一計算裝置中之資料儲存時，如在圖3中所圖解說明，介面603可尤其係一串列高級技術附件(SATA)。
控制器601可與固態記憶體陣列630-1、…、630-N通信以在固態記憶體陣列630-1、…、630-N上尤其進行感測操作、程式化操作及擦除資料操作。控制器601可具有可係一個或多個積體電路及/或離散組件之電路。對於一個或多個實施例，控制器601中之電路可包括用於控制跨越多個記憶體陣列存取及/或用於在一外部主機與固態驅動器620之間提供一轉譯層之控制電路。因此，一記憶體控制器可選擇性地耦合一記憶體陣列之一I/O連接(在圖6中未顯示)以在適當時間在適當連接處接收適當信號。類似地，一主機與固態驅動器620之間的通信協定可不同於一記憶體陣列(例如記憶體陣列630-1)之存取所需之協定。然後，記憶體控制器601可將自一主機接收之命令序列轉譯為適當之命令序列以達成對記憶體陣列之所期望存取。除命令序列以外，此轉譯亦可進一步包括信號電壓位準改變。
控制器601之電路可進一步包括與一記憶體陣列(例如陣列630-1)之控制無關之功能性，諸如可由一ASIC執行之邏輯功能。而且，控制器601之電路可包括限制感測或程式化對固態驅動器620之存取之電路，諸如密碼保護、生物量測或類似物。控制器601之電路可包括用於指示固態驅動器620之一狀態之電路。舉例而言，控制器601之電路可包括確定是否正將電力供應至固態驅動器620及是否當前正存取固態驅動器620，且顯示固態驅動器620之狀態之一指示(諸如在被供電時之固態燈及在被存取時之閃爍燈)之功能性。控制器601之電路可進一步包括被動裝置(諸如去耦電容器)以幫助調節固態驅動器620內之電力要求。
本發明之實施例可包括多個固態記憶體陣列630-1、…、630-N。固態記憶體陣列630-1、…、630-N可係各種類型之揮發及/或非揮發記憶體陣列(例如，尤其是快閃或DRAM陣列)。記憶體陣列630-1、…、630-N可包括可按邏輯單元(諸如多個個別晶粒或堆疊式晶粒)分組之多個記憶體胞。
在一個或多個實施例中，固態驅動器可實施耗損均衡來控制記憶體陣列630-1、…、630-N上之耗損率。如熟習此項技術者將瞭解，耗損均衡可增加一固態記憶體陣列之壽命，乃因一固態記憶體陣列可在多個程式化及/或擦除循環之後經歷故障。
在各種實施例中，耗損均衡可包括動態耗損均衡以最小化移動以收回一區塊之有效區塊量。動態耗損均衡可包括稱作垃圾收集之一技術，其中藉由擦除具有多個無效頁(即，其中資料已重新寫入至一不同頁及/或在該等無效頁上不再需要之頁)之區塊來收回該區塊。靜態耗損均衡包括將靜態資料寫入至具有高擦除計數之區塊以延長該區塊之壽命。
在某些實施例中，可將多個區塊指定為備用區塊以減少與在記憶體陣列中寫入資料相關聯之寫入放大量。一備用區塊可係一記憶體陣列中之一如下區塊：可指定為其中不可寫入資料之一區塊。寫入放大係當將資料寫入至固態記憶體陣列時發生之一過程。當在一記憶體陣列中隨機寫入資料時，該記憶體陣列掃描該陣列中之閒置空間。一記憶體陣列中之閒置空間可係未經程式化之個別胞、頁及/或記憶體胞區塊。若存在足夠的閒置空間來寫入資料，則將資料寫入至該記憶體陣列中之閒置空間。若在一個位置中不存在足夠的閒置空間，則藉由擦除、移動及重新寫入已存在於該記憶體陣列中之資料至一新位置來重新佈置該記憶體陣列中之資料，從而為將寫入該記憶體陣列中之新資料留出閒置空間。記憶體陣列中舊資料之重新佈置稱作寫入放大，乃因必須進行以寫入新資料之寫入記憶體陣列之量係基於該記憶體陣列中之閒置空間之量及將寫入於該記憶體陣列上之新資料之大小而放大。可藉由如下方法減少寫入放大：增加一記憶體陣列上指定為閒置空間(即，其中將不寫入靜態資料)之空間量，因此因將必須重新佈置較少資料而允許必須寫入之資料量之較小放大。
在各種實施例中，除固態驅動器中之耗損均衡以外，可監視由固態驅動器執行之主機及/或使用者訊務及/或程式化/擦除循環以改良該固態驅動器之效能。可由處理器透過控制器提出在固態驅動器上讀取資料及/或擦除/寫入資料之主機及/或使用者訊務請求。可監視程式化及/或擦除循環以確定固態記憶體陣列中區塊及/或頁之耗損率及預期壽命，乃因可僅擦除及寫入固態記憶體陣列有限次數。可監視及更改主機及/或使用者訊務傾向以允許該驅動器執行達一所期望運作壽命(例如，諸如小時、天、星期、年等之一時間週期)。該固態驅動器可監視及限制由該固態驅動器所執行之程式化及/或擦除循環之數目(例如)以確保該驅動器之一所期望運作壽命。該固態驅動器亦可監視在一特定時間週期執行之程式循環及/或擦除循環之數目以在給出該驅動器之備用區塊數目及所期望運作壽命之情形下決定如何計算該驅動器之可允許程式化及/或擦除循環率。
另外，在某些實施例中，可控制固態驅動器之固態記憶體陣列中之備用區塊之數目以確保在一所期望運作壽命上針對每一單位時間所期望數目個寫入IOP之可操作性。可針對正程式化於該固態驅動器上之資料的類型最佳化備用區塊之百分數。具有靜態資料(即，儲存於該驅動器上達長的時間週期而不被擦除及/或重新寫入)之一固態驅動器可具有一較低百分數之備用區塊，乃因在該驅動器中因資料之具有較少程式化及/或擦除循環之靜態性質而較不需要收回區塊。在具有動態資料(即，更頻繁地程式化及/或擦除之資料)之一固態驅動器中，可使用一較高百分數之備用區塊以減少與必須收回區塊以在該記憶體陣列中執行程式化及/或擦除循環相關聯之寫入放大。
圖7係具有根據本發明之一個或多個實施例運作之至少一個記憶體裝置之一記憶體模組793之一功能性方塊圖。記憶體模組793被圖解說明為一記憶體卡，雖然參考記憶體模組793所論述之概念亦適用於其他類型之可抽換式或可攜式記憶體(例如，USB快閃驅動器及/或固態驅動器)且旨在歸屬於如本文中所使用之「記憶體模組」之範疇內。另外，雖然在圖7中繪示了一個實例性形狀因數，但該等概念亦適用於其他形狀因數。
在一個或多個實施例中，記憶體模組793將包括一外殼794(如圖所繪示)以包封一個或多個記憶體裝置720，雖然此一外殼對所有裝置或裝置應用而言並非必需。至少一個記憶體裝置720包括一非揮發性多層記憶體胞陣列。若存在，則外殼794包括用於與一主機裝置進行通信之一個或多個觸點796。主機裝置之實例包括數位相機、數位記錄及回放裝置、PDA、個人電腦、記憶體卡讀取器、介面集線器及類似裝置。對於一個或多個實施例，觸點796係呈一標準化介面之形式。舉例而言，對於一USB快閃驅動器，觸點796可呈USB類型A公連接器之形式。對於一個或多個實施例，觸點796係呈半私有介面之形式，諸如可見於由SanDisk Corporation許可之CompactFlashTM 記憶體卡、由Sony Corporation許可之Memory StickTM 記憶體卡、由Toshiba Corporation許可之SD Secure DigitalTM 記憶體卡及類似記憶體卡上。然而，一般而言，觸點796提供一介面以供在記憶體模組793與具有對觸點796相容之接受器之一主機之間傳遞控制、位址及/或資料信號。
記憶體模組793可視情況包括額外電路797，該電路可係一個或多個積體電路及/或離散組件。對於一個或多個實施例，額外電路797可包括控制電路(諸如一記憶體控制器)，其用於控制跨越多個記憶體裝置720之存取及/或用於在一外部主機與一記憶體裝置720之間提供一轉譯層。舉例而言，在觸點796之數目與至一個或多個記憶體裝置720之連接之數目之間可非係一一對應。因此，一記憶體控制器可選擇性地耦合一記憶體裝置720之一I/O連接(在圖7中未顯示)以在適當時間在適當I/O連接處接收適當信號或在適當時間在適當觸點796處提供適當信號。類似地，一主機與記憶體模組793之間的通信協定可不同於用於一記憶體裝置720之存取之通信協定。因而，一記憶體控制器可將自一主機接收之命令序列轉譯成用以達成對記憶體裝置720之所期望存取之適當之命令序列。除命令序列以外，此轉譯亦可進一步包括信號電壓位準改變。
額外電路797可進一步包括與一記憶體裝置720之控制無關之功能性，諸如，可由一ASIC執行之邏輯功能。而且，額外電路797可包括用以限制對記憶體模組793之讀取或寫入存取之電路，諸如密碼保護、生物量測或類似物。額外電路797可包括用以指示記憶體模組793之一狀態之電路。舉例而言，額外電路797可包括確定是否正將電力供應至記憶體模組793及是否當前正存取記憶體模組793，及顯示記憶體模組793之狀態之一指示(例如，在被供電時之固態燈及在被存取時之閃爍燈)之功能性。額外電路797可進一步包括被動裝置(諸如去耦電容器)以幫助調節記憶體模組793內之電力要求。
結論
本發明包括用於邏輯單元操作之方法及裝置。一個裝置實施例包括多個邏輯單元，其中該多個邏輯單元中之每一者皆具有一唯一位址。該裝置包括控制電路，該控制電路耦合至該多個邏輯單元且視情況經組態以藉助多個命令中之一者及一個位址控制該多個邏輯單元中之多於一者。
雖然本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，經計算以達成相同結果之一佈置可替代所顯示之具體實施例。本發明旨在涵蓋本發明之一個或多個實施例之修改或變型。應理解，已以一說明性方式而非一限定性方式作出以上闡述。在審閱以上闡述後，熟習此項技術者將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一個或多個實施例之範疇包括其中使用以上結構及方法之其他應用。因此，應參考隨附申請專利範圍連同授權此等申請專利範圍之等效物之全部範圍來確定本發明之一個或多個實施例之範疇。
在前述實施方式中，出於簡化本發明之目的而將某些特徵一起集合在單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之一意圖。而是，如以下申請專利範圍所反映，發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，以下申請專利範圍藉此併入實施方式中，其中每一請求項獨立地作為一單獨實施例。
100．．．電子記憶體系統
102．．．控制電路
110．．．處理器
120．．．非揮發性記憶體裝置
130．．．非揮發性胞記憶體陣列
140．．．位址電路
144．．．列解碼器
146．．．行解碼器
150．．．讀取/鎖存電路
155．．．寫入電路
160．．．I/O電路
162．．．I/O連接
172．．．控制連接
202．．．控制電路
241-1．．．控制輸入
241-2．．．控制輸入
270-0．．．邏輯單元
270-1．．．邏輯單元
270-A．．．邏輯單元
270-B．．．邏輯單元
270-C．．．邏輯單元
270-D．．．邏輯單元
270-E．．．邏輯單元
270-F．．．邏輯單元
270-L．．．邏輯單元
271．．．區塊
273．．．區塊
381-1．．．資料輸入命令
381-2．．．串列資料輸入命令
382-1．．．位址資訊
382-2．．．位址資訊
383-1．．．資料
383-2．．．資料
384-1．．．程式命令
384-2．．．程式化命令
480．．．時序圖
481．．．資料輸入命令
482．．．位址資訊
483．．．資料
484．．．程式化命令
485．．．程式化時間
601．．．控制器
603．．．介面
620．．．固態驅動器
630-1．．．固態記憶體陣列
630-N．．．固態記憶體陣列
圖1係具有根據本發明之一個或多個實施例運作之至少一個記憶體裝置之一電子記憶體系統之一功能性方塊圖；
圖2A圖解說明根據本發明之一個或多個實施例之邏輯單元控制之一方塊圖；
圖2B圖解說明根據本發明之一個或多個實施例之一記憶體架構之一方塊圖；
圖3圖解說明在一記憶體裝置之操作期間各種信號之一先前技術時序圖；
圖4圖解說明根據本發明之一個或多個實施例在一記憶體裝置之操作期間各種信號之一時序圖；
圖5圖解說明根據本發明之一個或多個實施例包括組織成5個循環之一位址資料佈置之一表；
圖6圖解說明根據本發明之一個或多個實施例之一固態驅動器之一方塊圖；及
圖7係具有根據本發明之一個或多個實施例之至少一個記憶體裝置之一記憶體模組之一功能性方塊圖。
480．．．時序圖
481．．．資料輸入命令
482．．．位址資訊
483．．．資料
484．．．程式化命令
485．．．程式化時間

Claims (34)

  1. 一種記憶體裝置，其包含：多個邏輯單元，其中該多個邏輯單元中之每一者皆具有一唯一位址；及控制電路，其耦合至該多個邏輯單元，其中該控制電路回應於一運作參數被設定為一特定值，且直到該運作參數更改為一不同的值時發出一個命令以同時程式化該多個邏輯單元之多於一者，其中與該一個命令相關聯之位址資訊對應於該多個邏輯單元之該多於一者中僅一者。
  2. 如請求項1之裝置，其中：該裝置包括耦合至該多個邏輯單元且耦合至該控制電路之輸入/輸出(I/O)電路；且該控制電路僅一次跨越該I/O電路將與該一個命令相關聯之資料傳送至該多個邏輯單元中之多於一者，如此該多個邏輯單元之該多於一者之每一者冗餘地接收該資料。
  3. 如請求項1之裝置，其中該一個命令包括一快取命令或多個平面命令。
  4. 如請求項1之裝置，其中該控制電路發出一讀取命令至該多個邏輯單元之僅一者。
  5. 如請求項4之裝置，其中該控制電路發出狀態命令、獲取特徵命令及設定特徵命令至該多個邏輯單元之僅一者。
  6. 如請求項1之裝置，其中該多個邏輯單元中之該多於一者中之每一者係選自該邏輯單元群組，該邏輯單元群組包括：一個或多個記憶體胞晶粒；及多於一個堆疊式記憶體胞晶粒。
  7. 一種記憶體裝置，其包含：多個邏輯單元，其中該多個邏輯單元中之至少兩者共享一個或多個控制輸入；及控制電路，其耦合至該一個或多個控制輸入，其中該控制電路回應於一運作參數被設定為一特定值，且直到該運作參數更改為一不同的值時遮掩與該一個命令相關聯之一位址之至少一部分以使得該一個命令同時被發出至該多個邏輯單元中之兩者或更多者，其中該位址在被遮掩之前識別該多個邏輯單元中之該兩者或更多者中之僅一者。
  8. 如請求項7之裝置，其中該控制電路基於在該裝置中程式化之一運作參數來遮掩該位址之至少該部分。
  9. 如請求項7之裝置，其中該位址之該部分包括一個或多個晶粒選擇位元。
  10. 如請求項7之裝置，其中該位址之該部分僅包括一個位元。
  11. 如請求項7之裝置，其中該位址之該部分至少部分地識別該多個邏輯單元中之該兩者或更多者中之至少一者。
  12. 如請求項7之裝置，其中該控制電路包括遮掩該位址之 該部分之一個或多個邏輯閘。
  13. 如請求項7之裝置，其中該控制電路跨越輸入/輸出(I/O)電路傳送該一個命令且隨後跨越該I/O電路傳送該被遮掩之位址。
  14. 一種記憶體裝置，其包含：多個邏輯單元，其中該多個邏輯單元中之至少兩者共享一個或多個控制輸入；控制電路，其耦合至該一個或多個控制輸入，其中該控制電路回應於一運作參數被設定為一特定值，且直到該運作參數更改為一不同的值時發出一個命令至該多個邏輯單元中之該至少兩者，而不考量與該對應於該多個邏輯單元之該至少兩者中僅一者之一個命令相關聯之一位址之至少一部分；及其中該一個命令同時程式化該多個邏輯單元中之該至少兩者。
  15. 如請求項14之裝置，其中該多個邏輯單元中之該至少兩者共享該位址之一剩餘部分。
  16. 如請求項15之裝置，其中該部分及該剩餘部分一起識別該多個邏輯單元中之該至少兩者中之一者。
  17. 如請求項14之裝置，其中：該位址識別該多個邏輯單元中之該至少兩者中之一者；且該控制電路發送該一個命令至該至少兩個邏輯單元。
  18. 如請求項14之裝置，其中該多個邏輯單元之一個別者包 括耦接至該一個或多個控制輸入之一個別者之所有記憶體單元。
  19. 如請求項14之裝置，其中每一邏輯單元皆包括一個或多個半導體晶粒，其中每一半導體晶粒皆包括一個或多個非揮發性記憶體胞陣列。
  20. 如請求項14之裝置，其中該一個或多個控制輸入包括位址鎖存賦能(ALE)、晶片賦能(CE)、讀取賦能(RE)、準備好/忙碌(R/B)、寫保護(WP)、及輸入/輸出(IO)連接。
  21. 一種用於運作一記憶體裝置之方法，其包含：接收一命令及對應於僅一個邏輯單元之一位址；及當將一運作參數設定為一特定值時，將該命令發出至該一個邏輯單元及至少一額外邏輯單元以根據該位址同時程式化該一個邏輯單元及該至少一額外邏輯單元。
  22. 如請求項21之方法，其包括在該記憶體裝置之初始化期間將該運作參數設定為該特定值。
  23. 如請求項21之方法，其中：接收該命令包括接收一程式化命令；且該方法包括僅一次跨越輸入/輸出電路傳送與該程式化命令相關聯之資料以便程式化至該一個邏輯單元及該至少一額外邏輯單元。
  24. 如請求項21之方法，其中接收該命令不包括接收一讀取命令。
  25. 如請求項21之方法，其中程式化該一個邏輯單元及該至少一額外邏輯單元包括程式化多於一個邏輯單元，每一 邏輯單元皆具有共享對應於該一個邏輯單元之該位址之一實質性部分之一位址。
  26. 如請求項21之方法，其中接收該命令及該位址包括藉由該記憶體裝置之控制電路自一主機接收該命令及該位址。
  27. 一種用於運作一記憶體裝置之方法，其包含：當將一運作參數設定為一特定值時，遮掩一位址之至少一部分，其中該位址係與一命令相關聯且對應於一個邏輯單元；及將該命令發出至兩個或更多個邏輯單元以同時程式化該兩個或更多個邏輯單元，其中該兩個或更多個邏輯單元對應於該被遮掩之位址。
  28. 如請求項27之方法，其中遮掩該位址之至少該部分包括對該位址執行一邏輯運算。
  29. 如請求項28之方法，其中執行該邏輯運算包括執行選自該邏輯運算群組中之至少一個邏輯運算，該邏輯運算群組包括：一逐位元AND運算；及一逐位元OR運算。
  30. 如請求項27之方法，其中遮掩該位址之至少該部分包括修改該位址之至少該部分，使得其對應於該兩個或更多個邏輯單元。
  31. 如請求項27之方法，其中同時將該命令發出至該兩個或更多個邏輯單元包括將該命令發出至該兩個或更多個邏 輯單元，該兩個或更多個邏輯單元具有一耦接至該兩個或更多個邏輯單元之每一個別者之個別控制輸入，且其中該兩個或更多個邏輯單元之每一個別者包括耦接至該個別控制輸入之所有記憶體單元。
  32. 一種用於運作一記憶體裝置之方法，其包含：將一運作參數設定為一第一值；接收一第一命令及對應於僅一第一邏輯單元之一第一位址；發送該第一命令至該第一邏輯單元及至少另一個邏輯單元以根據該第一位址同時程式化該第一邏輯單元及該至少另一個邏輯單元；在將該運作參數設定為該第一值後將該運作參數設定為一第二值；接收一第二命令及對應於該第一邏輯單元之該第一位址；及根據該第一位址僅發出該第二命令至該第一邏輯單元。
  33. 如請求項32之方法，其中設定該運作參數包括將資料程式化至該記憶體裝置之預留用於儲存一個或多個運作參數之一部分。
  34. 如請求項32之方法，其中設定該運作參數包括在該記憶體裝置之初始化期間跨越該記憶體裝置之輸入/輸出電路傳送一命令、一位址循環及多個資料循環。
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