CN107093453B - 非易失性存储器件的编程方法 - Google Patents

非易失性存储器件的编程方法 Download PDF

Info

Publication number
CN107093453B
CN107093453B CN201710058923.6A CN201710058923A CN107093453B CN 107093453 B CN107093453 B CN 107093453B CN 201710058923 A CN201710058923 A CN 201710058923A CN 107093453 B CN107093453 B CN 107093453B
Authority
CN
China
Prior art keywords
program
level
programming
msb
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710058923.6A
Other languages
English (en)
Other versions
CN107093453A (zh
Inventor
张俊锡
郭东勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107093453A publication Critical patent/CN107093453A/zh
Application granted granted Critical
Publication of CN107093453B publication Critical patent/CN107093453B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Abstract

公开了一种非易失性存储器件的编程方法，该非易失性存储器件包括耦合到字线的多个多电平单元，该方法包括：执行对所述多个多电平单元中的多比特数据的最低有效位LSB进行编程的LSB编程操作；以及执行对所述多个多电平单元中的多比特数据的最高有效位MSB进行编程的MSB编程操作，MSB编程操作包括MSB预编程操作和MSB主编程操作，MSB预编程操作对所述多个多电平单元当中的、待被编程到多个目标编程状态当中的最高目标编程状态的第一多电平单元进行MSB预编程，MSB主编程操作将所述多个多电平单元编程到与多比特数据相对应的所述多个目标编程状态。

Description

非易失性存储器件的编程方法
本申请是申请日为2011年12月30日、申请号为201110453269.1、发明名称为“非易失性存储器件的编程方法”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求于2010年12月30日向韩国知识产权局(KIPO)提交的韩国专利申请第2010-0138502号的优先权，其内容通过全文引用合并于此。
技术领域
示例实施例涉及非易失性存储器件。更具体地，示例实施例涉及对包括多电平单元的非易失性存储器件编程的方法。
背景技术
诸如快闪存储器器件的非易失性存储器件的存储单元可以分成每存储单元存储一比特数据的单电平单元(single level cell，SLC)和每存储单元存储多于一个比特数据的多电平单元(multi-level cell，MLC)。通过使用多个阈值电压分布来表示多比特数据的不同状态，MLC可以存储多个比特的数据。例如，两比特MLC可以使用四个阈值电压分布来表示相应的逻辑状态“11”、“10”、“01”和“00”。
为了确保正确存储多比特数据，MLC的阈值电压分布必须以足够的感测裕度分隔。然而，最近的快闪存储器器件的某些方面，如不断增加的集成密度，可能导致因相邻存储单元之间的电耦合或编程干扰所致的阈值电压分布变宽。
发明内容
一些示例实施例提供能够缩窄阈值电压分布的非易失性存储器件的编程方法。
根据示例实施例，在包括存储多比特数据的多电平单元的非易失性存储器件的编程方法中，执行最低有效位(least significant bit，LSB)编程操作，以便对多电平单元中的多比特数据的LSB进行编程，并且执行最高有效位(most significant bit，MSB)编程操作，以对多电平单元中的多比特数据的MSB进行编程。为了执行MSB编程操作，对待被编程到多个目标编程状态当中的最高目标编程状态的第一多电平单元执行MSB预编程操作，并且执行MSB主编程操作，以将多电平单元编程到与多比特数据相对应的多个目标编程状态。
在一些实施例中，为了执行MSB预编程操作操作，可以向第一多电平单元施加单脉冲(one-shot pulse)，从而将第一多电平单元编程到与最高目标编程状态相对应的中间编程状态。
在一些实施例中，为了执行MSB预编程操作，可以向第一多电平单元施加增量步进脉冲(incremental step pulse)，并且可以向第一多电平单元施加预编程验证电压，以验证第一多电平单元是否被编程到与最高目标编程状态相对应的中间编程状态。
在一些实施例中，为了执行MSB预编程操作，可以将第一多电平单元编程到与最高目标编程状态相对应的第一中间编程状态，可以将第一中间编程状态分成多个部分，并且可以对于第一多电平单元中的每一个，基于所述多个部分中该第一多电平单元所对应的部分来将该第一多电平单元的阈值电压增加多个不同电压电平之一，由此将该第一多电平单元编程到比第一中间编程状态窄的第二中间编程状态。
在一些实施例中，为了将第一多电平单元编程到第一中间编程状态，可以向第一多电平单元施加第一单脉冲。
在一些实施例中，为了将第一中间编程状态分成多个部分，可以向第一多电平单元施加至少一个分割电压，以确定每个第一多电平单元存在于所述多个部分中的哪一个中。
在一些实施例中，所述多个部分可以包括第一部分、第二部分和第三部分。为了将第一多电平单元编程到第二中间编程状态，可以向耦合到位于第一部分中的第一多电平单元的位线施加低电平的第一电压，可以向耦合到位于第二部分中的第一多电平单元的位线施加强制电压，可以向耦合到位于第三部分中的第一多电平单元的位线施加高电平的第二电压，并且可以向耦合到第一多电平单元的被选字线施加第二单脉冲。
在一些实施例中，第一电压可以是低电源电压，第二电压可以是高电源电压，并且强制电压可以具有高于第一电压且低于第二电压的电压电平。
在一些实施例中，可以向被选字线施加第二单脉冲，以使得位于第三部分中的第一多电平单元的阈值电压可以基本不增加，并且位于第二部分中的第一多电平单元的阈值电压的增量可以小于位于第一部分中的第一多电平单元的阈值电压的增量。
根据示例实施例，在包括存储多比特数据的多电平单元的非易失性存储器件的编程方法中，执行最低有效位(LSB)编程操作，以便对多电平单元中的多比特数据的LSB进行编程，并且执行最高有效位(MSB)编程操作，以对多电平单元中的多比特数据的MSB进行编程。为了执行MSB编程操作，对待被编程到多个目标编程状态当中的至少一个目标编程状态的第一多电平单元执行MSB预编程操作，并且执行MSB主编程操作，以将多电平单元编程到与多比特数据相对应的多个目标编程状态。
在一些实施例中，至少一个目标编程状态可以包括多个目标编程状态当中的最高目标编程状态。
在一些实施例中，至少一个目标编程状态可以包括所有多个目标编程状态。
在一些实施例中，为了执行MSB预编程操作，可以通过向多电平单元顺序地施加分别与多个中间编程状态相对应的多个单脉冲，将多电平单元编程到与多个目标编程状态相对应的多个中间编程状态，
在多个些实施例中，为了执行MSB预编程操作，可以向多电平单元施加增量步进脉冲，并且可以向多电平单元顺序地施加多个预编程验证电压，以验证多电平单元是否被编程到分别与多个目标编程状态相对应的多个中间编程状态。
在一些实施例中，为了执行MSB预编程操作，可以将多电平单元编程到分别与多个目标编程状态相对应的第一多个中间编程状态，可以将所述第一多个中间编程状态中的每一个分成多个部分，并且可以根据所述多个部分将多电平单元的阈值电压增加不同的电压电平，由此将多电平单元编程到分别比第一多个中间编程状态窄的第二多个中间编程状态。
根据至少一个示例实施例，一种对非易失性存储器件的多个多电平单元中的多比特数据进行编程的方法可以包括：对多电平单元中的多比特数据的最低有效位(LSB)进行编程；以及，对于多个多电平单元中的每一个，使用多个目标电压电平当中与该多电平单元相对应的目标电压电平的验证电压，验证该多电平单元的阈值电压，由此对多个多电平单元中的多比特数据的最高有效位(MSB)进行编程。编程MSB可以包括：对于多个多电平单元当中的第一多电平单元中的每一个，使用与该第一多电平单元相对应的中间电压电平的验证电压来验证该第一多电平单元的阈值电压，由此来执行MSB预编程操作，其中，该相对应的中间电压电平低于该相对应的目标电压电平。在执行MSB预编程操作之后，可以对于多个多电平单元中的每一个，使用与该多电平单元相对应的目标电压电平的验证电压来验证该多电平单元的阈值电压，由此来执行MSB主编程操作。
一种对非易失性存储器件的多个多电平单元中的多比特数据进行编程的方法可以包括：对多电平单元中的多比特数据的最低有效位(LSB)进行编程；以及，对于多个多电平单元当中的第一多电平单元中的每一个，向该第一多电平单元施加第一编程脉冲，确定多个阈值电压区域当中该第一多电平单元所属于的阈值电压区域，并向该第一多电平单元施加第二编程脉冲，由此来执行最高有效位(MSB)预编程操作，其中，该第二编程脉冲具有基于多个区域中该第一多电平单元所对应的区域、从多个不同的电压电平当中选择的电压电平。在执行MSB预编程操作之后，可以对多电平单元中的多比特数据的MSB进行编程。
如上所述，根据示例实施例对非易失性存储器件进行编程的方法可以减少每个阈值电压分布宽度的增加，并且可以使阈值电压分布变窄。
附图说明
通过参考附图详细描述示例实施例，示例实施例的上述及其他特征和优点将变得更加清楚。附图意图描绘示例实施例，不应被解释成限制权利要求的预定范围。除非有明确的相反说明，否则不应将附图看作是按比例绘制的。
图1是图示根据示例实施例的非易失性存储器件的编程方法的流程图。
图2是图示通过根据示例实施例的编程方法编程的多电平单元的阈值电压分布的例子的示图。
图3是图示通过根据示例实施例的编程方法编程的多电平单元的阈值电压分布的另一个例子的示图。
图4是图示通过根据示例实施例的编程方法编程的多电平单元的阈值电压分布的另一个例子的示图。
图5是图示通过根据示例实施例的编程方法编程的多电平单元的阈值电压分布的另一个例子的示图。
图6是图示通过根据示例实施例的编程方法编程的多电平单元的阈值电压分布的另一个例子的示图。
图7是图示根据示例实施例的非易失性存储器件的编程方法的流程图。
图8是图示通过图7的编程方法编程的多电平单元的阈值电压分布的例子的示图。
图9是图示根据示例实施例的非易失性存储器件的编程方法的流程图。
图10是图示通过图9的编程方法编程的多电平单元的阈值电压分布的例子的示图。
图11是图示根据示例实施例的非易失性存储器件的编程方法的流程图。
图12是图示通过图11的编程方法编程的多电平单元的阈值电压分布的例子的示图。
图13是图示根据示例实施例的非易失性存储器件的编程方法的流程图。
图14是图示通过图13的编程方法编程的多电平单元的阈值电压分布的例子的示图。
图15是图示根据示例实施例的非易失性存储器件的编程方法的流程图。
图16是图示通过图15的编程方法编程的多电平单元的阈值电压分布的例子的示图。
图17是图示根据示例实施例的非易失性存储器件的编程方法的流程图。
图18是图示通过图17的编程方法编程的多电平单元的阈值电压分布的例子的示图。
图19是用于描述根据示例实施例的对多电平单元的行的编程顺序的示图。
图20是图示根据示例实施例的非易失性存储器件的框图。
图21是图示根据示例实施例的存储系统的框图。
图22是图示根据示例实施例的包括存储系统的存储卡的示图。
图23是图示根据示例实施例的包括存储系统的固态驱动器的示图。
图24是图示根据示例实施例的计算系统的示图。
具体实施方式
这里将公开详细的示例实施例。然而，此处公开的特定结构细节和功能细节仅仅是代表性的，目的在于描述示例实施例。然而，示例实施例可以用很多替代形式来具体实现，不应被看作仅仅局限于此处描述的实施例。
因此，尽管示例实施例能够具有不同的修改和替换形式，但在附图中以举例的方式示出了示例实施例，并且将在此处详细描述该示例实施例。然而，应当理解，并非意图将示例实施例局限于公开的具体形式，而是相反地，示例实施例应覆盖落入示例实施例范围内的所有修改、等效物以及替换物。在对附图的描述中，相同的附图标记始终指代相同的元件。
将会理解，尽管此处可能使用词语第一、第二等等来描述不同的元件，但这些元件不应受到这些词语的限制。这些词语仅仅用于将一个元件与另一个元件区分开来。例如，第一元件可以被称为第二元件，类似地，第二元件也可以被称为第一元件，这样不会偏离示例实施例的范围。此处使用的术语“和/或”包括相关列出项目中的任意一个以及其中的一个或多个的所有组合。
将会理解，当一个元件被称为“连接”或“耦合”到另一元件时，它可以直接连接或耦合到所述另一元件，或者也可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦合”到另一元件时，不均在居间的元件。其他用于描述元件之间关系的词语应以类似方式解释(例如，“在...之间”与“直接在...之间”，“邻近”与“直接紧邻”等等)。
此处使用的术语仅仅是为了描述特定实施例，并非意图限制示例实施例。此处使用的单数形式“一”、“一个”意图也包括复数形式，除非上下文明确给出相反指示。还将理解，当此处使用词语“包括”和/或“包含”时，表明存在所描述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
还应注意到，在一些替换实现方式中，所提到的功能/动作可以不按附图中描述的顺序进行。例如，取决于所涉及的功能/动作，两个相继示出的图可能实际上是基本并发地执行的，或者有时可能以相反的次序执行。
除非另外定义，否则此处使用的所有术语(包括技术术语和科学术语)所具有的含义与示例实施例所属领域的普通技术人员通常理解的含义相同。还将理解，术语，如通常使用的词典中定义的那些术语，应该被解释为所具有的含义与它们在相关领域的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非此处明确地如此定义。
图1是图示根据示例实施例的非易失性存储器件的编程方法的流程图。
参照图1，在包括存储多比特数据的多电平单元的非易失性存储器件中，执行最低有效位(LSB)编程，以便对多电平单元中的多比特数据的LSB进行编程(S110)。这里，多比特数据是指每个具有多于一个比特的数据，并且多电平单元是指每个存储单元存储多于一个比特的非易失性存储单元。
例如，为了执行LSB编程，可以根据多比特数据的LSB，向耦合到多电平单元的相应位线选择性地施加低电平的第一电压(例如，低电源电压或地电压)或高电平的第二电压(例如，高电源电压)，并且可以向耦合到多电平单元的被选字线施加编程电压。
在一些实施例中，可以使用增量步进脉冲编程(incremental step pulseprogram，ISPP)方法来执行LSB编程。例如，为了执行LSB编程，可以向多电平单元施加增量步进脉冲，该增量步进脉冲在每个编程循环增加预定电压电平，并且，可以施加与多比特数据的LSB相对应的验证电压，以验证在多电平单元中多比特数据的LSB是否被正确地编程。在一些实施例中，还可以在ISPP操作之前执行预编程操作。可以将预编程操作称为LSB预编程，并且可以将ISPP操作称为LSB主编程。
在LSB编程之后，执行最高有效位(MSB)编程，以对多电平单元中多比特数据的MSB进行编程(S120)。MSB编程可以包括MSB预编程和MSB主编程。
可以执行MSB预编程，以使待被编程到至少一个目标编程状态的多电平单元可以被编程到至少一个中间编程状态，所述至少一个中间编程状态低于所述至少一个目标编程状态(S130)。在一些实施例中，可以对待被编程到与多比特数据相对应的多个目标编程状态当中的最高目标编程状态的多电平单元执行MSB预编程。在其他实施例中，可以对待被编程到多个目标编程状态的所有多电平单元执行MSB预编程。在另一些实施例中，可以对待被编程到与多比特数据的一个或多个值相对应的一个或多个目标编程状态的多电平单元执行MSB预编程。
可以执行MSB主编程，以使多电平单元被编程到与多比特数据相对应的目标编程状态(S150)。在一些实施例中，可以使用ISPP方法来执行MSB主编程。例如，为了执行MSB主编程，可以向多电平单元施加增量步进脉冲，该增量步进脉冲在每个编程循环增加预定电压电平，并且，可以施加与多比特数据相对应的验证电压，以验证多比特单元是否被正确地编程到与多比特数据相对应的目标编程状态。
如上所述，在根据一些示例实施例的非易失性存储器件的编程方法中，在将多电平单元编程到至少一个中间编程状态的MSB预编程之后执行MSB主编程，从而减少了因耦合或干扰所致的阈值电压分布宽度的增加。特别是，可以减少不期望的擦除状态的阈值电压分布的增加。因此，可以使多电平单元的阈值电压分布变窄。
图2是图示通过根据示例实施例的编程方法编程的多电平单元的阈值电压分布的例子的示图。
参照图1和图2，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB具有擦除状态E0或第一中间状态IP1(S110)。例如，如果待在多电平单元中编程的多比特数据而具有LSB“1”，则可以通过LSB编程将多电平单元编程到擦除状态E0。如果待在多电平单元中编程的多比特数据具有LSB“0”，则可以通过LSB编程将多电平单元编程到第一中间状态IP1。
可以执行MSB预编程，以使待被编程到最高目标编程状态P3的多电平单元可以被编程到与最高目标编程状态P3相对应的中间编程状态P3’(S130)。例如，在具有第一中间状态IP1的多电平单元当中，通过MSB预编程可以不增加待被编程到第二目标编程状态P2的多电平单元的阈值电压，并且通过MSB预编程可以增加待被编程到第三目标编程状态P3(即，最高目标编程状态)的多电平单元的阈值电压。
可以执行MSB主编程，从而根据相应的多比特数据，每个多电平单元可以具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2和目标第三编程状态P3之一(S150)。例如，通过MSB主编程，根据多比特数据，可以使用第一验证电压VVRF1将具有擦除状态E0的一部分多电平单元编程到第一目标编程状态P1，可以使用第二验证电压VVRF2将具有第一中间状态IP1的多电平单元编程到第二目标编程状态P2，并且可以使用第三验证电压VVRF3将具有与第三目标编程状态P3相对应的中间编程状态P3’的多电平单元编程到第三目标编程状态P3。
例如，擦除状态E0、第一目标编程状态P1、第二目标编程状态P2和第三目标编程状态P3可以分别对应于多比特数据的值“11”、“01”、“00”和“10”。根据示例实施例，可以将多比特数据的不同逻辑值分配给相应的目标状态E0、P1、P2和P3。
具有擦除状态E0的多电平单元的不期望的阈值电压移位主要由编程干扰和耦合所致。在耦合到相同字线的、作为具有擦除状态E0的多电平单元的多电平单元被编程到第一目标编程状态P1和第二目标编程状态P2时，可能发生编程干扰。在与具有擦除状态E0的多电平单元邻近的多电平单元被编程到最高目标编程状态P3的情况下，可能发生耦合。由编程干扰所导致的阈值电压移位的量可以取决于具有擦除状态E0的多电平单元的阈值电压电平而变化。例如，与具有相对较低阈值电压的多电平单元相比，在多电平单元的阈值电压相对较高的情况下多电平单元的阈值电压可以受到编程干扰的较少影响。然而，即使具有擦除状态E0的多电平单元的阈值电压电平改变，因耦合所致的阈值电压移位的量也可以变化较少或根本不变化。在根据示例实施例的编程方法中，对将待被编程到最高目标编程状态P3的多电平单元执行MSB预编程。因此，具有擦除状态E0的多电平单元可能首先受到耦合的影响，稍后再可能受到编程干扰的影响。因此，由于多电平单元在多电平单元的阈值电压因耦合而增加之后受到编程干扰的影响，所以可以减少多电平单元的总阈值电压移位。
此外，在根据示例实施例的编程方法中，由于通过MSB预编程，待被编程到最高目标编程状态P3的多电平单元所具有的阈值电压基本接近于与最高目标编程状态P3相对应的第三验证电压VVRF3，因此，在MSB主编程期间，可以用具有相对低的电压电平的初始编程脉冲将多电平单元编程到最高目标编程状态P3。因此，可以迅速地完成MSB主编程，并且可以减小每个目标状态E0、P1、P2和P3的宽度。
图3是图示通过根据示例实施例的编程方法编程的多电平单元的阈值电压分布的另一个例子的示图。
参照图1和图3，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB而具有擦除状态E0或第一中间状态IP1(S110)。
可以执行MSB预编程，以使待被编程到第一到第三目标编程状态P1、P2和P3的多电平单元可以被编程到分别与第一到第三目标编程状态P1、P2和P3相对应的中间编程状态P1’、P2’和P3’(S130)。例如，通过MSB预编程，待被编程到第一目标编程状态P1的多电平单元可以被编程到与第一目标编程状态P1相对应的中间编程状态P1’、待被编程到第二目标编程状态P2的多电平单元可以被编程到与第二目标编程状态P2相对应的中间编程状态P2’，并且待被编程到第三目标编程状态P3的多电平单元可以被编程到与第三目标编程状态P3相对应的中间编程状态P3’。
可以执行MSB主编程，从而使每个多电平单元可以根据多比特数据而具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2和第三目标编程状态P3之一(S150)。例如，通过MSB主编程，具有与第一目标编程状态P1相对应的中间编程状态P1’的多电平单元可以被编程到第一目标编程状态P1，具有与第二目标编程状态P2相对应的中间编程状态P2’的多电平单元可以被编程到第二目标编程状态P2，并且具有与第三目标编程状态P3相对应的中间编程状态P3’的多电平单元可以被编程到第三目标编程状态P3。
如果在对存储单元进行编程之后对邻近的存储单元进行编程，则存储单元的阈值电压可能由于与邻近存储单元的耦合而不期望地增加。在根据示例实施例的编程方法中，由于通过MSB预编程，待被编程到目标编程状态P1、P2和P3的多电平单元的阈值电压基本接近于分别与目标编程状态P1、P2和P3相对应的验证电压VVRF1、VVRF2和VVRF3，所以在MSB主编程期间多电平单元的阈值电压增量可以基本上很小。因此，可以减小因耦合所致的不期望的阈值电压移位，并且目标状态E0、P1、P2和P3可以具有较窄的宽度。
例如，在邻近第一存储单元(可以将其称为牺牲单元)的第二存储单元(可以将其称为侵略单元)待被编程到第三目标编程状态P3的情况下，通过MSB预编程，可以使第二存储单元具有接近于第三验证电压VVRF3的阈值电压，并且在MSB主编程期间第二存储单元的阈值电压增量可以基本上很小。因此，在MSB主编程期间，即使在对第二存储单元进行编程之前对第一存储单元进行编程，由于第二存储单元的阈值电压增量很小，因此也可以减小因与第二存储单元耦合所致的不期望的阈值电压移位。
图4是图示通过根据示例实施例的编程方法编程的多电平单元的阈值电压分布的另一个例子的示图。
参照图1和图4，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB而具有擦除状态E0或第一中间状态IP1(S110)。
可以执行中间有效比特(intermediate significant bit，ISB)编程(也可将其称为中心有效比特(center significant bit，CSB)编程)，从而可以根据相应多比特数据的ISB和LSB使每个多电平单元具有擦除状态E0、第二中间状态IP2、第三中间状态IP3和第四中间状态IP4之一。例如，擦除状态E0、第二中间状态IP2、第三中间状态IP3和第四中间状态IP4可以分别对应于ISB和LSB“11”、“01”、“00”和“10”，但不局限于此。根据示例实施例，可以将ISB和LSB的不同逻辑值分配给各个状态E0、IP2、IP3和IP4。
在一些实施例中，可以使用ISPP方法来执行ISB编程。例如，为了执行ISB编程，可以向多电平单元施加每编程循环增加预定电压电平的增量步进脉冲，并且可以施加验证电压以验证多电平单元是否被正确地编程到第二到第四中间状态IP2、IP3和IP4。
可以执行MSB预编程，以使待被编程到最高目标编程状态P7的多电平单元可以被编程到与最高目标编程状态P7对应的中间编程状态P7’(S130)。例如，在具有第四中间状态IP4的多电平单元当中，通过MSB预编程可以不增加待被编程到第六目标编程状态P6的多电平单元的阈值电压，并且通过MSB预编程可以增加待被编程到第七目标编程状态P7(即，最高目标编程状态)的多电平单元的阈值电压。
可以执行MSB主编程，从而使每个多电平单元可以根据相应的多比特数据而具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2、第三目标编程状态P3、第四目标编程状态P4、第五目标编程状态P5、第六目标编程状态P6和第七目标编程状态P7之一(S150)。例如，通过MSB主编程，可以根据多比特数据使用第一验证电压VVRF1将具有擦除状态E0的一部分多电平单元编程到第一目标编程状态P1，可以使用第二验证电压VVRF2将具有第二中间状态IP2的多电平单元编程到第二目标编程状态P2或使用第三验证电压VVRF3将具有第二中间状态IP2的多电平单元编程到第三目标编程状态P3，可以使用第四验证电压VVRF4将具有第三中间状态IP3的多电平单元编程到第二目标编程状态P4或使用第五验证电压VVRF5将具有第三中间状态IP3的多电平单元编程到第五目标编程状态P5，可以使用第六验证电压VVRF6将具有第四中间状态IP4的多电平单元编程到第六目标编程状态P6，并且可以使用第七验证电压VVRF7将具有与第七目标编程状态P7相对应的中间编程状态P7’的多电平单元编程到第七目标编程状态P7。
例如，擦除状态E0、第一目标编程状态P1、第二目标编程状态P2、第三目标编程状态P3、第四目标编程状态P4、第五目标编程状态P5、第六目标编程状态P6和第七目标编程状态P7可以分别对应于多比特数据“111”、“011”、“001”、“101”、“100”、“000”、“010”和“110”，但是不局限于此。根据示例实施例，可以将多比特数据的不同逻辑值分配给各个目标状态E0、P1、P2、P3、P4、P5、P6和P7。
根据示例实施例的编程方法中，由于对待被编程到最高目标编程状态P7的多电平单元执行MSB预编程，因此可以减小具有擦除状态E0的多电平单元的总阈值电压移位，并且可以减小每个目标状态E0、P1、P2、P3、P4、P5、P6和P7的宽度。
图5是图示通过根据示例实施例的编程方法编程的多电平单元的阈值电压分布的另一个例子的示图。
参照图1和图5，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB而具有擦除状态E0或第一中间状态IP1(S110)。
可以执行ISB编程，以使每个多电平单元可以根据相应多比特数据的ISB和LSB而具有擦除状态E0、第二中间状态IP2、第三中间状态IP3和第四中间状态IP4之一。
可以执行MSB预编程，以使待被编程到目标编程状态P1、P2、P3、P4、P5、P6和P7的多电平单元可以被编程到与目标编程状态P1、P2、P3、P4、P5、P6和P7相对应的中间编程状态P1’、P2’、P3’、P4’、P5’、P6’和P7’(S130)。例如，通过MSB预编程，待被编程到第一目标编程状态P1的多电平单元可以被编程到与第一目标编程状态P1相对应的中间编程状态P1’，待被编程到第二目标编程状态P2的多电平单元可以被编程到与第二目标编程状态P2相对应的中间编程状态P2’，待被编程到第三目标编程状态P3的多电平单元可以被编程到与第三目标编程状态P3相对应的中间编程状态P3’，待被编程到第四目标编程状态P4的多电平单元可以被编程到与第四目标编程状态P4相对应的中间编程状态P4’，待被编程到第五目标编程状态P5的多电平单元可以被编程到与第五目标编程状态P5相对应的中间编程状态P5’，待被编程到第六目标编程状态P6的多电平单元可以被编程到与第六目标编程状态P6相对应的中间编程状态P6’，并且待被编程到第七目标编程状态P7的多电平单元可以被编程到与第七目标编程状态P7相对应的中间编程状态P7’。
可以执行MSB主编程，从而使每个多电平单元可以根据相应的多比特数据而具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2、第三目标编程状态P3、第四目标编程状态P4、第五目标编程状态P5、第六目标编程状态P6和第七目标编程状态P7之一(S150)。
在根据示例实施例的编程方法中，由于对将待被编程到目标编程状态P1、P2、P3、P4、P5、P6和P7的多电平单元执行MSB预编程，因此可以减小因耦合所导致的不期望的阈值电压移位，并且可以使目标状态E0、P1、P2、P3、P4、P5、P6和P7具有较窄的宽度。
尽管在图4和图5中未示出，但在一些实施例中，ISB编程可以包括预编程和主编程。
图6是图示通过根据示例实施例的编程方法编程的多电平单元的阈值电压分布的另一个例子的示图。
参照图1和图6，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB而具有擦除状态E0或第一中间状态IP1(S110)。
可以执行ISB编程，以使每个多电平单元可以根据相应多比特数据的ISB和LSB而具有擦除状态E0、第二中间状态IP2、第三中间状态IP3和第四中间状态IP4之一。在一些实施例中，ISB编程可以包括ISB预编程和ISB主编程。通过ISB预编程，可以将多电平单元编程到分别与第二到第四中间状态IP2、IP3和IP4相对应的中间状态IP2’、IP3’和IP4’。通过ISB主编程，已被编程到中间状态IP2’、IP3’和IP4’的多电平单元可以进一步被分别编程到第二到第四中间状态IP2、IP3和IP4。
尽管图6图示了对待被编程到第二到第四中间状态IP2、IP3和IP4的多电平单元执行ISB预编程的例子，但也可以对待被编程到一个或多个中间状态IP2、IP3和IP4的多电平单元执行ISB预编程。
可以执行MSB预编程，以使待被编程到目标编程状态P1、P2、P3、P4、P5、P6和P7的多电平单元可以被编程到与目标编程状态P1、P2、P3、P4、P5、P6和P7相对应的中间编程状态P1’、P2’、P3’、P4’、P5’、P6’和P7’(S130)。
可以执行MSB主编程，从而使每个多电平单元可以根据相应的多比特数据而具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2、第三目标编程状态P3、第四目标编程状态P4、第五目标编程状态P5、第六目标编程状态P6和第七目标编程状态P7之一(S150)。
尽管图2和图3图示了多电平单元在每个存储单元中存储两比特数据的例子，图4到图6图示了多电平单元在每个存储单元存储三比特数据的例子，但根据示例实施例的编程方法也可以应用于存储四个或更多比特数据的多电平单元。
图7是图示根据示例实施例的非易失性存储器件的编程方法的流程图，图8是图示通过图7的编程方法编程的多电平单元的阈值电压分布的例子的示图。
参照图7和图8，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB而具有擦除状态E0或中间状态IP1(S210)。
在LSB编程之后，可以执行MSB编程，以对多电平单元中的多比特数据的MSB进行编程(S220)。MSB编程可以包括MSB预编程和MSB主编程。
可以通过向待被编程到最高目标编程状态P3的多电平单元施加单脉冲OSP来执行MSB预编程(S230)。这里，单脉冲OSP可以表示施加一次的脉冲。例如，为了执行MSB预编程，可以向耦合到待被编程到最高目标编程状态P3的多电平单元的位线施加低电平的第一电压(例如，低电源电压或地电压)，可以向耦合到其他多电平单元的位线施加高电平的第二电压(例如，高电源电压)，并且可以向耦合到多电平单元的被选字线施加单脉冲OSP。在MSB预编程之后，待被编程到最高目标编程状态P3的多电平单元可以具有与最高目标编程状态P3相对应的中间编程状态P3’。
可以执行MSB主编程，从而使每个多电平单元根据多比特数据而具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2和第三目标编程状态P3之一(S250)。
如上所述，在根据示例实施例的非易失性存储器件的编程方法中，由于对待被编程到最高目标编程状态P3的多电平单元执行MSB预编程，因此可以减小因耦合或干扰所致的、具有擦除状态E0的多电平单元的不期望的阈值电压移位，并且可以减小目标状态E0、P1、P2和P3的宽度。
图9是图示根据示例实施例的非易失性存储器件的编程方法的流程图，图10是图示通过图9的编程方法编程的多电平单元的阈值电压分布的例子的示图。
参照图9和图10，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB而具有擦除状态E0或中间状态IP1(S310)。
在LSB编程之后，可以执行MSB编程，以对多电平单元中的多比特数据的MSB进行编程(S320)。MSB编程可以包括MSB预编程和MSB主编程。
可以通过向待被编程到目标编程状态P1、P2和P3的多电平单元施加多个单脉冲OSP1、OSP2和OSP3来执行MSB预编程(S330)。例如，可以通过施加第一单脉冲OSP1使待被编程到第一目标编程状态P1的多电平单元被编程到与第一目标编程状态P1相对应的中间编程状态P1’，可以通过施加第二单脉冲OSP2使待被编程到第二目标编程状态P2的多电平单元被编程到与第二目标编程状态P2相对应的中间编程状态P2’，并且可以通过施加第三单脉冲OSP3使待被编程到第三目标编程状态P3的多电平单元可以被编程到与第三目标编程状态P3相对应的中间编程状态P3’。
在一些实施例中，可以顺序地施加第一到第三单脉冲OSP1、OSP2和OSP3。例如，为了对待被编程到第一目标编程状态P1的多电平单元进行预编程，可以向耦合到待被编程到第一目标编程状态P1的多电平单元的位线施加低电平的第一电压，可以向耦合到其他多电平单元的位线施加高电平的第二电压，并且可以向被选字线施加第一单脉冲OSP1。然后，为了对待被编程到第二目标编程状态P2的多电平单元进行预编程，可以向耦合到待被编程到第二目标编程状态P2的多电平单元的位线施加第一电压，可以向耦合到其他多电平单元的位线施加第二电压，并且可以向被选字线施加第二单脉冲OSP2。在那之后，为了对待被编程到第三目标编程状态P3的多电平单元进行预编程，可以向耦合到待被编程到第三目标编程状态P3的多电平单元的位线施加第一电压，可以向耦合到其他多电平单元的位线施加第二电压，并且可以向被选字线施加第三单脉冲OSP3。
可以执行MSB主编程，从而使每个多电平单元根据多比特数据而具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2和第三目标编程状态P3之一(S350)。
如上所述，在根据示例实施例的非易失性存储器件的编程方法中，由于对待被编程到目标编程状态P1、P2和P3的多电平单元执行MSB预编程，可以减小目标状态E0、P1、P2和P3的宽度
图11是图示根据示例实施例的非易失性存储器件的编程方法的流程图，图12是图示通过图11的编程方法编程的多电平单元的阈值电压分布的例子的示图。
参照图11和图12，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB而具有擦除状态E0或中间状态IP1(S410)。
在LSB编程之后，可以执行MSB编程，以对多电平单元中的多比特数据的MSB进行编程(S420)。MSB编程可以包括MSB预编程和MSB主编程。
可以使用ISPP方法对待被编程到最高目标编程状态P3的多电平单元执行MSB预编程(S430)。例如，为了将多电平单元预编程到与最高目标编程状态P3相对应的中间编程状态P3’，可以向耦合到待被编程到最高目标编程状态P3的多电平单元的位线施加低电平的第一电压，可以向耦合到其他多电平单元的位线施加高电平的第二电压，并且可以向被选字线施加增量步进脉冲。通过向被选字线施加预编程验证电压VPREVRF，可以验证多电平单元是否被正确地编程到与最高目标编程状态P3相对应的中间编程状态P3’。然后，可以再次向与具有低于预编程验证电压VPREVRF的阈值电压的多电平单元耦合的位线施加第一电压，可以再次向耦合到其他多电平单元的位线施加第二电压，并且可以再次向被选字线施加增加了步进电压的增量步进脉冲。可以再次向被选字线施加预编程验证电压VPREVRF。这样，可以重复施加增量步进脉冲和施加预编程验证电压VPREVRF，直到所有待被编程到最高目标编程状态P3的多电平单元的阈值电压都变得等于或高于预编程验证电压VPREVRF为止。通过ISPP方式的MSB预编程，待被编程到最高目标编程状态P3的多电平单元可以具有与最高目标编程状态P3相对应的中间编程状态P3’。
与中间编程状态P3’相对应的预编程验证电压VPREVRF可以低于与最高目标编程状态P3相对应的验证电压VVRF3。此外，在一些实施例中，MSB预编程的初始步进脉冲的电压电平可以低于MSB主编程的初始步进脉冲的电压电平。
可以执行MSB主编程，从而使每个多电平单元可以根据多比特数据而具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2和第三目标编程状态P3之一(S450)。
如上所述，在根据示例实施例的非易失性存储器件的编程方法中，由于对待被编程到最高目标编程状态P3的多电平单元执行MSB预编程，因此可以减小因耦合或干扰所致的、具有擦除状态E0的多电平单元的不期望的阈值电压移位，并且可以减小目标状态E0、P1、P2和P3的宽度。
图13是图示根据示例实施例的非易失性存储器件的编程方法的流程图，图14是图示通过图13的编程方法编程的多电平单元的阈值电压分布的例子的示图。
参照图13和图14，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB而具有擦除状态E0或中间状态IP1(S510)。
在LSB编程之后，可以执行MSB编程，以便对多电平单元中的多比特数据的MSB进行编程(S520)。MSB编程可以包括MSB预编程和MSB主编程。
可以使用ISPP方法对待被编程到目标编程状态P1、P2和P3的多电平单元执行MSB预编程(S530)。例如，通过ISPP方式的MSB预编程，待被编程到第一目标编程状态P1的多电平单元可以被编程到与第一目标编程状态P1相对应的中间编程状态P1’，待被编程到第二目标编程状态P2的多电平单元可以被编程到与第二目标编程状态P2相对应的中间编程状态P2’，并且待被编程到第三目标编程状态P3的多电平单元可以被编程到与第三目标编程状态P3相对应的中间编程状态P3’。
在一些实施例中，可以同时执行对待被编程到第一到第三目标编程状态P1、P2和P3的存储单元的预编程。例如，可以通过施加单个增量步进脉冲来执行对待被编程到第一到第三目标编程状态P1、P2和P3的存储单元的预编程。此外，ISPP方式的MSB预编程可以包括使用第一到第三预编程验证电压VPREVRF1、VPREVRF2和VPREVRF3的验证步骤。因此，通过MSB预编程，待被编程到第一目标编程状态P1的多电平单元的阈值电压可以变得等于或高于第一预编程验证电压VPREVRF1，待被编程到第二目标编程状态P2的多电平单元的阈值电压可以变得等于或高于第二预编程验证电压VPREVRF2，并且待被编程到第三目标编程状态P3的多电平单元的阈值电压可以变得等于或高于第三预编程验证电压VPREVRF3。
在一些实施例中，与中间编程状态P1’、P2’和P3’相对应的第一到第三预编程验证电压VPREVRF1、VPREVRF2和VPREVRF3可以分别低于与第一到第三目标编程状态P1、P2和P3相对应的第一到第三验证电压VVRF1、VVRF2和VVRF3。此外，在一些实施例中，MSB预编程的初始步进脉冲的电压电平可以低于MSB主编程的初始步进脉冲的电压电平。
可以执行MSB主编程，从而使每个多电平单元根据多比特数据而具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2和第三目标编程状态P3之一(S550)。
如上所述，在根据示例实施例的非易失性存储器件的编程方法中，由于对待被编程到目标编程状态P1、P2和P3的多电平单元执行MSB预编程，可以减小目标状态E0、P1、P2和P3的宽度
图15是图示根据示例实施例的非易失性存储器件的编程方法的流程图，图16是图示通过图15的编程方法编程的多电平单元的阈值电压分布的例子的示图。
参照图15和图16，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB而具有擦除状态E0或中间状态IP1(S610)。
在LSB编程之后，可以执行MSB编程，以便对多电平单元中的多比特数据的MSB进行编程(S620)。MSB编程可以包括MSB预编程和MSB主编程。
MSB预编程可以包括第一预编程步骤(S631)、分割步骤(S633)和第二预编程步骤(S635)。在第一预编程步骤期间，通过向待被编程到最高目标编程状态P3的多电平单元施加第一单脉冲OSP1，待被编程到最高目标编程状态P3的多电平单元可以被预编程到与最高目标编程状态P3相对应的第一中间编程状态P3”(S631)。例如，为了将多电平单元预编程到与最高目标编程状态P3相对应的第一中间编程状态P3”，可以向耦合到待被编程到最高目标编程状态P3的多电平单元的位线施加低电平的第一电压，可以向耦合到其他多电平单元的位线施加高电平的第二电压，并且可以向被选字线施加第一单脉冲OSP1。
在分割步骤期间，可以通过向已被编程到第一中间编程状态P3”的多电平单元661、662和663施加至少一个分割电压V1和V2，将第一中间编程状态P3”分成多个部分S1、S2和S3(S633)。例如，至少一个分割电压V1和V2可以包括第一分割电压V1和第二分割电压V2，并且第一中间编程状态P3”可以被分成第一部分S1、第二部分S2和第三部分S3，第一部分S1包括低于第一分割电压V1的阈值电压，第二部分S2包括第一分割电压V1与第二分割电压V2之间的阈值电压，第三部分S3包括高于第二分割电压V2的阈值电压。通过向被选字线顺序地施加第一分割电压V1和第二分割电压V2，可以确定已被预编程到第一中间编程状态P3”的每个多电平单元661、662和663存在于第一到第三部分S1、S2和S3中的哪一部分中。
在第二预编程步骤期间，通过根据多个部分S1、S2和S3将多电平单元的阈值电压增加不同的电压电平，可以将已被预编程到第一中间编程状态P3”的多电平单元进一步预编程到比第一中间编程状态P3”窄的第二中间编程状态P3’(S635)。例如，为了将多电平单元更进一步预编程到第二中间编程状态P3’，可以向耦合到第一部分S1中的多电平单元661的位线施加低电平的第一电压，可以向耦合到第二部分S2中的多电平单元662的位线施加强制电压，可以向耦合到第三部分S3中的多电平单元663和其他多电平单元的位线施加高电平的第二电压，并且可以向被选字线施加第二单脉冲OSP2。例如，低电平的第一电压可以是低电源电压或地电压，高电平的第二电压可以是高电源电压，并且强制电压可以高于第一电压并低于第二电压。在一些实施例中，强制电压可以具有与第一电压V1和第二电压V2之间的电压电平差相对应的电压电平，其中第一电压V1用于分隔第一部分S1和第二部分S2，并且第二电压V2用于分隔第二部分S2和第三部分S3。通过强制电压，可以增加第二部分S2中的多电平单元662的通道电压，因此可以降低用于第二部分S2中的多电平单元662的第二单脉冲OSP2的有效电压电平。因此，第二部分S2中的多电平单元662的阈值电压增量可以小于第一部分S1中的多电平单元661的阈值电压增量。此外，由于向耦合到第三部分S3中的多电平单元663的位线施加高电平的第二电压，因此可以不增加第三部分S3中的多电平单元663的阈值电压。
如上所述，可以通过施加第一单脉冲OSP1、通过分割成多个部分S1、S2和S3以及通过施加第二单脉冲OSP2，来对待被编程到最高目标编程状态P3的多电平单元661、662和663执行MSB预编程(S630)。由于根据多个部分S1、S2和S3将多电平单元661、662和663的阈值电压增加了不同的电压电平，因此可以将多电平单元661、662和663预编程到具有较窄宽度的第二中间编程状态P3’。
可以执行MSB主编程，从而使每个多电平单元可以根据多比特数据而具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2和第三目标编程状态P3之一(S650)。
如上所述，在根据示例实施例的非易失性存储器件的编程方法中，由于对待被编程到最高目标编程状态P3的多电平单元执行MSB预编程，可以减小因耦合或干扰所致的、具有擦除状态E0的多电平单元的不期望的阈值电压移位，并且可以减小目标状态E0、P1、P2和P3的宽度。
图17是图示根据示例实施例的非易失性存储器件的编程方法的流程图，图18是图示通过图17的编程方法编程的多电平单元的阈值电压分布的例子的示图。
参照图17和图18，可以执行LSB编程，以使每个多电平单元可以根据相应多比特数据的LSB而具有擦除状态E0或中间状态IP1(S710)。
在LSB编程之后，可以执行MSB编程，以便对多电平单元中的多比特数据的MSB进行编程(S720)。MSB编程可以包括MSB预编程和MSB主编程。
MSB预编程可以包括第一预编程步骤(S731)、分割步骤(S733)和第二预编程步骤(S735)。在第一预编程步骤期间，通过向多电平单元施加第一多个单脉冲OSP1_1、OSP1_2和OSP1_3，可以将多电平单元预编程到与目标编程状态P1，P2和P3相对应的第一中间编程状态P1”、P2”和P3”(S731)。第一单脉冲OSP1_1、OSP1_2和OSP1_3可以具有不同的电压电平，并且可以被顺序地施加到被选字线。
在分割步骤期间，可以将每个第一中间编程状态P1”、P2”和P3”分成多个部分(S733)。例如，可以使用第一分割电压V1_1和第二分割电压V2_1，将与第一目标编程状态P1相对应的一个第一中间编程状态P1”分成三个部分；可以使用第三分割电压V1_2和第四分割电压V2_2，将与第二目标编程状态P2相对应的另一个第一中间编程状态P2”分成三个部分；并且可以使用第五分割电压V1_3和第六分割电压V2_3将与第三目标编程状态P3相对应的又一个第一中间编程状态P3”分成三个部分。
在第二预编程步骤期间，通过根据多个部分将多电平单元的阈值电压增加不同的电压电平，可以进一步将已被预编程到第一中间编程状态P1”、P2”和P3”的多电平单元预编程到分别比第一中间编程状态P1”、P2”和P3”窄的第二中间编程状态P1’、P2’和P3’(S735)。例如，可以向与位于第一中间编程状态P1”、P2”和P3”当中的第一部分中的多电平单元耦合的位线施加低电平的第一电压，可以向与位于第一中间编程状态P1”、P2”和P3”当中的第二部分中的多电平单元耦合的位线施加强制电压，并且可以向与位于第一中间编程状态P1”、P2”和P3”当中的第三部分中的多电平单元耦合的位线施加高电平的第二电压。此外，可以向被选字线顺序地施加具有不同电压电平的第二多个单脉冲OSP2_1、OSP2_2和OSP2_3。位于第一中间编程状态P1”、P2”和P3”当中的第二部分中的多电平单元的阈值电压增量可以分别小于位于第一中间编程状态P1”、P2”和P3”当中的第一部分S1中的多电平单元的阈值电压增量。此外，位于第一中间编程状态P1”、P2”和P3”当中的第三部分S3中的多电平单元的阈值电压可以不增加。
如上所述，可以通过施加第一单脉冲OSP1_1、OSP1_2和OSP1_3、通过将每个第一中间编程状态P1”、P2”和P3”分成多个部分、并且通过施加第二单脉冲OSP2_1、OSP_2和OSP2_3，对多电平单元执行MSB预编程(S730)。对于每个第一中间编程状态P1”、P2”和P3”，多电平单元的阈值电压根据多个部分而增加不同的电压电平，因此可以将多电平单元预编程到具有较窄宽度的第二中间编程状态P1’、P2’和P3’。
可以执行MSB主编程，从而使每个多电平单元根据多比特数据而具有擦除状态E0、第一目标编程状态P1、第二目标编程状态P2和第三目标编程状态P3之一(S750)。
如上所述，在根据示例实施例的非易失性存储器件的编程方法中，由于对多电平单元执行MSB预编程，可以减小目标状态E0、P1、P2和P3的宽度。
尽管图7到图18图示了多电平单元存储两比特数据的例子，但根据示例实施例的编程方法也可以施加到存储三比特或更多比特数据的多电平单元。
图19是用于描述根据示例实施例的对多电平单元的行的编程顺序的示图。
参照图19，在对耦合到下一个字线(即，邻近当前字线的字线)的多电平单元执行LSB编程之后，可以对耦合到当前字线的多电平单元执行MSB编程。
例如，可以执行对于第一字线WL1的LSB编程，然后，可以执行对于第二字线WL2的LSB编程。在那之后，可以执行对于第一字线WL1的MSB编程。每个LSB编程和/或每个MSB编程可以包括预编程和主编程。在一些实施例中，预编程和主编程可以按照一个次序执行。类似地，在执行了对于第三字线WL3的LSB编程之后，可以执行对于第二字线WL2的MSB编程。
如上所述，由于可以在对于下一个字线的LSB编程之后执行对于当前字线的MSB编程，因此可以减小字线耦合。
图20是图示根据示例实施例的非易失性存储器件的框图。
参照图20，非易失性存储器件800包括存储单元阵列810、页缓存单元820、行译码器830、电压生成器840和控制电路850。
存储单元阵列810可以包括耦合到多条字线和多条位线的多电平单元。每个多电平单元可以存储具有至少两比特的多比特数据。非易失性存储器件800可以被配置成使用例如上面参照图1到图19讨论的编程方法中的任何一个来对在多电平单元中的多比特数据进行编程。
对于多电平单元的编程操作可以包括LSB编程和MSB编程。MSB编程可以包括预编程和主编程。可以对待被编程到至少一个编程状态的多电平单元执行预编程。例如，可以对待被编程到最高目标编程状态的多电平单元执行预编程，或者可以对将被编程到所有状态的多电平单元执行预编程。根据示例实施例，可以通过使用单脉冲、通过使用ISPP、或者通过根据多个部分增加阈值电压，来执行预编程。因此，在根据示例实施例的编程方法中，可以减小各个目标状态的宽度。
根据操作方式，页缓存单元820可以用作写入驱动器或读出放大器。例如，页缓存单元820可以在读取模式中用作读出放大器，并且可以在写入模式中用作写入驱动器。页缓存单元820可以包括耦合到位线并临时存储多比特数据的页缓存器。每个页缓存器可以耦合到相应的位线。页缓存器可以包括临时存储多比特数据的数据存储锁存器。
行译码器830可以响应于行地址来选择字线。行译码器830可以将来自电压生成器840的字线电压施加到被选字线和未选字线。在编程操作期间，行译码器830可以将编程电压施加到被选字线，并且可以将通过电压施加到未选字线。
电压生成器840可以受控制电路850的控制，生成字线电压，如编程电压、通过电压、预编程验证电压、验证电压、读取电压等等。
控制电路850可以控制页缓存单元820、行译码器830和电压生成器840，以对存储单元阵列810中的多比特数据进行编程。控制电路850可以控制页缓存单元820、行译码器830和电压生成器840，以执行LSB编程、MSB预编程和MSB主编程。例如，在编程操作期间，控制电路850可以控制行译码器830和电压生成器840，以向被选字线施加单脉冲、增量步进脉冲、预编程验证电压或验证电压。
根据示例实施例的非易失性存储器件800可以对至少一个编程状态的执行预编程。因此，根据示例实施例的非易失性存储器件800的多电平单元可以被编程到具有较窄宽度的目标编程状态。
图21是图示根据示例实施例的存储系统的框图。
参照图21，存储系统900包括存储控制器910和非易失性存储器件920。
非易失性存储器件920包括存储单元阵列921和页缓存单元922。页缓存单元922可以包括耦合到位线并临时存储多比特数据的页缓存器。存储单元阵列921可以包括耦合到字线和位线的多电平单元。存储控制器910和非易失性存储器件920可以被配置成根据例如以上参照图1至图19描述的过程中的任何一个，通过LSB编程、预编程和主编程将多电平单元编程为具有较窄的阈值电压分布。
图22是图示根据示例实施例的包括存储系统的存储卡的框图。
参照图22，存储卡1000可以包括存储控制器1020和非易失性存储器件1030。存储控制器1020可以是例如上面参照图20讨论的存储控制器910。非易失性存储器件1030可以是例如上面参照图20讨论的非易失性存储器件920。
在一些实施例中，存储系统1000可以被实现为存储卡，如多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、混合嵌入式多媒体卡(混合eMMC)、安全数字(SD)卡、微SD卡、记忆棒、ID卡、个人计算机存储卡国际联合会(personal computer memory card internationalassociation，PCMCIA)卡、芯片卡、USB卡、智能卡、紧凑型闪存(CF)卡等。
在一些实施例中，存储系统1000可以耦合到主机，如台式计算机、膝上型计算机、移动电话、智能电话、音乐播放器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字电视、数码相机、便携式游戏控制台等。
图23是图示根据示例实施例的包括存储系统的固态驱动器的示图。
参照图23，存储系统1100包括存储控制器1110和多个非易失性存储器件1120。在一些实施例中，存储系统1100可以是固态驱动器(SSD)。
存储控制器1110可以从主机(未示出)接收数据。存储控制器1110可以在多个非易失性存储器件1120中存储接收的数据。
多个非易失性存储器件1120可以包括多电平单元。可以通过LSB编程、预编程和主编程将多电平单元编程为具有较窄的阈值电压分布。
在一些实施例中，存储系统1100可以耦合到主机，如移动设备、移动电话、智能电话、PDA、PMP、数码相机、便携式游戏控制台，音乐播放器、台式计算机、笔记本计算机、扬声器、视频播放器、数字电视等。
存储控制器1110可以是例如上面参照图20讨论的存储控制器910。非易失性存储器件1120中的任何一个或全部可以是例如上面参照图20讨论的非易失性存储器件920。
图24是图示根据示例实施例的计算系统的示图。
参照图24，计算系统1200包括处理器1210、存储器1220、用户接口1230和上面参照图20讨论的存储系统900。在一些实施例中，计算系统1200还可以包括调制解调器1240，如基带芯片组。
处理器1210可以执行各种计算功能，如运行用于执行特定计算或任务的特定软件。例如，处理器1210可以是微处理器、中央处理单元CPU)、数字信号处理器等等。处理器1210可以经由总线1250，如地址总线、控制总线和/或数据总线，耦合到存储器1220。例如，存储器1220可以由DRAM、移动DRAM、SRAM、PRAM、FRAM、RRAM、MRAM和/或快闪存储器来实现。此外，处理器1210可以耦合到诸如外围组件互联(PCI)总线的扩展总线，并且可以控制包括至少一个输入设备和至少一个输出设备的用户接口1230，其中输入设备例如键盘、鼠标、触摸屏等等，输出设备例如打印机、显示设备等等。调制解调器1240可以执行与外部设备的有线或无线通信。非易失性存储器件920可以由存储控制器910控制，以存储经处理器1210处理的数据或经由调制解调器1240接收的数据。在一些实施例中，计算系统1200还可以包括电源、应用芯片组、照相机图像处理器(CIS)等等。
非易失性存储器件920可以包括多电平单元。可以通过LSB编程、预编程和主编程将多电平单元编程为具有较窄的阈值电压分布。
至少一些实施例可以应用到包括多电平单元的任何非易失性存储器件、以及包括非易失性存储器件的设备和系统。例如，至少一些示例实施例可以应用于各种电子设备，如存储卡、固态驱动器、台式计算机、膝上型计算机、移动电话、智能电话、音乐播放器、PDA、PMP、数字电视、数码相机、便携式游戏控制台等。
因此，已经对示例实施例进行了描述，很显然，可以以许多方式变更示例实施例。这样的变更不应被看作脱离示例实施例的本意精神和范围，并且所有这样的对本领域技术人员而言显而易见的修改都意图包括在权利要求的范围之内。

Claims (10)

1.一种非易失性存储器件的编程方法，该非易失性存储器件包括耦合到字线的多个多电平单元，该方法包括：
执行对所述多个多电平单元中的2比特数据的最低有效位LSB进行编程的LSB编程操作；以及
执行对所述多个多电平单元中的2比特数据的最高有效位MSB进行编程的MSB编程操作，MSB编程操作包括：
MSB预编程操作，对所述多个多电平单元当中的第一多电平单元预编程为中间编程状态，第一多电平单元是所述多个多电平单元当中的待被编程到多个目标编程状态当中的最高目标编程状态的多电平单元，和
与MSB预编程操作分开的MSB主编程操作，通过向所述多个多电平单元施加至少一个编程脉冲来将所述多个多电平单元编程到与2比特数据相对应的所述多个目标编程状态，所述MSB主编程操作包括验证操作，以验证所述多个多电平单元被编程为所述多个目标编程状态，而且
MSB预编程操作包括：
向耦合到第一多电平单元的第一位线施加编程电压；
向耦合到所述多个多电平单元当中的、不同于第一多电平单元的第二多电平单元的第二位线施加禁止电压，第二多电平单元包括所述多个多电平单元当中的、待被编程到所述多个目标编程状态中邻近最高目标编程状态的目标编程状态的多电平单元，而且禁止电压高于编程电压；以及
向字线施加单脉冲，以将第一多电平单元预编程到与最高目标编程状态相对应的中间编程状态，
其中，不执行中间编程状态的验证操作。
2.如权利要求1所述的方法，其中，
由MSB主编程操作将第一多电平单元从中间编程状态编程到最高目标编程状态，最高目标编程状态的宽度窄于中间编程状态的宽度。
3.如权利要求1所述的方法，其中，所述单脉冲的电压电平足以基本增加第一多电平单元中的至少一个的阈值电压。
4.如权利要求1所述的方法，其中，在MSB预编程操作期间施加到第一位线的编程电压是地电压。
5.如权利要求1所述的方法，其中，在MSB预编程操作期间施加到第一位线的编程电压是高于地电压的电压。
6.一种非易失性存储器件，包括：
存储单元阵列，包括耦合到字线的多个多电平单元；
电压生成器，被配置为生成第一增量步进脉冲、单脉冲和第二增量步进脉冲；以及
控制电路，被配置为：
通过使用第一增量步进脉冲执行对所述多个多电平单元中的2比特数据的最低有效位LSB进行编程的LSB编程操作；以及
执行对所述多个多电平单元中的2比特数据的最高有效位MSB进行编程的MSB编程操作，MSB编程操作包括：
MSB预编程操作，MSB预编程操作对所述多个多电平单元当中的第一多电平单元预编程为中间编程状态，第一多电平单元是所述多个多电平单元当中的待被编程到多个目标编程状态当中的最高目标编程状态的多电平单元，和
与MSB预编程操作分开的MSB主编程操作，通过使用第二增量步进脉冲将所述多个多电平单元编程到与2比特数据相对应的所述多个目标编程状态，所述MSB主编程操作包括验证操作，以验证所述多个多电平单元被编程为所述多个目标编程状态，而且
MSB预编程操作包括：
向耦合到第一多电平单元的第一位线施加编程电压；
向耦合到所述多个多电平单元当中的、不同于第一多电平单元的第二多电平单元的第二位线施加禁止电压，第二多电平单元包括所述多个多电平单元当中的、待被编程到所述多个目标编程状态中邻近最高目标编程状态的目标编程状态的多电平单元，而且禁止电压高于编程电压；以及
向字线施加单脉冲，以将第一多电平单元预编程到与最高目标编程状态相对应的中间编程状态，
其中，不执行中间编程状态的验证操作。
7.如权利要求6所述的非易失性存储器件，其中，
由MSB主编程操作将第一多电平单元从中间编程状态编程到最高目标编程状态，最高目标编程状态的宽度窄于中间编程状态的宽度。
8.如权利要求6所述的非易失性存储器件，其中，所述电压生成器生成的单脉冲的电压电平足以基本增加第一多电平单元中的至少一个的阈值电压。
9.如权利要求6所述的非易失性存储器件，其中，在MSB预编程操作期间施加到第一位线的编程电压是地电压。
10.如权利要求6所述的非易失性存储器件，其中，在MSB预编程操作期间施加到第一位线的编程电压是高于地电压的电压。
CN201710058923.6A 2010-12-30 2011-12-30 非易失性存储器件的编程方法 Active CN107093453B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020100138502A KR101798013B1 (ko) 2010-12-30 2010-12-30 비휘발성 메모리 장치의 프로그램 방법
KR10-2010-0138502 2010-12-30
CN201110453269.1A CN102543192B (zh) 2010-12-30 2011-12-30 非易失性存储器件的编程方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201110453269.1A Division CN102543192B (zh) 2010-12-30 2011-12-30 非易失性存储器件的编程方法

Publications (2)

Publication Number Publication Date
CN107093453A CN107093453A (zh) 2017-08-25
CN107093453B true CN107093453B (zh) 2020-08-18

Family

ID=46349883

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710058923.6A Active CN107093453B (zh) 2010-12-30 2011-12-30 非易失性存储器件的编程方法
CN201110453269.1A Active CN102543192B (zh) 2010-12-30 2011-12-30 非易失性存储器件的编程方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201110453269.1A Active CN102543192B (zh) 2010-12-30 2011-12-30 非易失性存储器件的编程方法

Country Status (5)

Country Link
US (3) US20120170364A1 (zh)
JP (1) JP5921870B2 (zh)
KR (1) KR101798013B1 (zh)
CN (2) CN107093453B (zh)
DE (1) DE102011055714B8 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7656709B2 (en) 2007-05-03 2010-02-02 Micron Technology, Inc. NAND step up voltage switching method
US8355280B2 (en) * 2010-03-09 2013-01-15 Samsung Electronics Co., Ltd. Data storage system having multi-bit memory device and operating method thereof
KR101798013B1 (ko) 2010-12-30 2017-11-16 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR101785007B1 (ko) 2011-06-14 2017-11-07 삼성전자주식회사 멀티-비트 메모리 장치를 포함한 데이터 저장 시스템 및 그것의 온-칩 버퍼 프로그램 방법
US20130219107A1 (en) * 2012-02-21 2013-08-22 Sandisk Technologies Inc. Write abort recovery through intermediate state shifting
KR101927212B1 (ko) * 2012-05-09 2019-03-07 삼성전자주식회사 비휘발성 메모리 장치의 프로그래밍 방법
DE102013108456B4 (de) * 2012-08-08 2024-03-07 Samsung Electronics Co., Ltd. Nichtflüchtige Speichervorrichtung und Programmierverfahren
JP2014059930A (ja) * 2012-09-18 2014-04-03 Toshiba Corp 不揮発性半導体記憶装置
KR102005709B1 (ko) * 2012-10-22 2019-08-01 삼성전자 주식회사 메모리 장치 구동 방법 및 메모리 시스템
KR102106866B1 (ko) * 2013-01-29 2020-05-06 삼성전자주식회사 멀티레벨 불휘발성 메모리 장치 및 프로그램 방법
KR102125376B1 (ko) * 2013-07-01 2020-06-23 삼성전자주식회사 저장 장치 및 그것의 쓰기 방법
US8995169B1 (en) * 2013-09-12 2015-03-31 Sandisk 3D Llc Method of operating FET low current 3D Re-RAM
KR20150061098A (ko) * 2013-11-25 2015-06-04 삼성전자주식회사 메모리 시스템 및 상기 메모리 시스템의 프로그래밍 방법
US9171628B2 (en) * 2014-03-13 2015-10-27 Macronix International Co., Ltd. Incremental step pulse programming (ISPP) scheme capable of determining a next starting pulse based on a current program-verify pulse for improving programming speed
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
US9633719B2 (en) 2015-05-29 2017-04-25 Micron Technology, Inc. Programming memory cells to be programmed to different levels to an intermediate level from a lowest level
KR102309841B1 (ko) * 2015-08-24 2021-10-12 삼성전자주식회사 표면 실장 기술의 적용에 따른 메모리 셀의 문턱 전압 산포 변화 복구 기능을 갖는 데이터 스토리지 및 그것의 동작 방법
US9633720B2 (en) * 2015-09-10 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor memory device
CN105719694B (zh) * 2016-01-22 2019-12-03 清华大学 Nand存储器的多比特编程方法及装置
KR20180028312A (ko) 2016-09-08 2018-03-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법
KR102649347B1 (ko) * 2016-10-11 2024-03-20 삼성전자주식회사 불휘발성 메모리 장치를 프로그램하는 방법과, 상기 메모리 장치를 포함하는 시스템의 작동 방법
US10217515B2 (en) 2017-04-01 2019-02-26 Intel Corporation Programming memory devices
US10614886B2 (en) * 2017-09-22 2020-04-07 Samsung Electronics Co., Ltd. Nonvolatile memory device and a method of programming the nonvolatile memory device
US10811109B2 (en) * 2018-12-27 2020-10-20 Sandisk Technologies Llc Multi-pass programming process for memory device which omits verify test in first program pass
KR20210054376A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20210116080A (ko) * 2020-03-17 2021-09-27 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154450A (zh) * 2006-09-29 2008-04-02 海力士半导体有限公司 对nand闪存器件进行编程的方法
CN101154455A (zh) * 2006-09-29 2008-04-02 三星电子株式会社 存储设备及其方法
CN101796591A (zh) * 2007-07-03 2010-08-04 桑迪士克公司 使用针对改进感测的不同参考电平的非易失性存储器中的粗略/精细编程验证

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11242891A (ja) 1997-12-26 1999-09-07 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
US7554842B2 (en) * 2001-09-17 2009-06-30 Sandisk Corporation Multi-purpose non-volatile memory card
JP4050555B2 (ja) * 2002-05-29 2008-02-20 株式会社東芝 不揮発性半導体記憶装置およびそのデータ書き込み方法
US6888758B1 (en) 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
TWI267864B (en) * 2004-05-06 2006-12-01 Samsung Electronics Co Ltd Method and device for programming control information
KR100632940B1 (ko) 2004-05-06 2006-10-12 삼성전자주식회사 프로그램 사이클 시간을 가변시킬 수 있는 불 휘발성반도체 메모리 장치
US7173859B2 (en) 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
JP4874566B2 (ja) 2005-04-11 2012-02-15 株式会社東芝 半導体記憶装置
US7184317B2 (en) * 2005-06-30 2007-02-27 Infineon Technologies Ag Method for programming multi-bit charge-trapping memory cell arrays
KR100669351B1 (ko) * 2005-07-29 2007-01-16 삼성전자주식회사 멀티 레벨 셀 플래시 메모리의 프로그램 방법 및 장치
JP4991131B2 (ja) 2005-08-12 2012-08-01 株式会社東芝 半導体記憶装置
JP2007102865A (ja) 2005-09-30 2007-04-19 Toshiba Corp 半導体集積回路装置
KR100763353B1 (ko) * 2006-04-26 2007-10-04 삼성전자주식회사 인접하는 메모리셀과의 커플링 노이즈를 저감시키는불휘발성 반도체 메모리 장치
KR100854970B1 (ko) 2007-01-08 2008-08-28 삼성전자주식회사 멀티 레벨 셀 플래시 메모리 장치 및 그것의 프로그램 방법
US7474560B2 (en) 2006-08-21 2009-01-06 Micron Technology, Inc. Non-volatile memory with both single and multiple level cells
TWI380311B (en) * 2006-12-29 2012-12-21 Sandisk Technologies Inc Systems and methods for margined neighbor reading for non-volatile memory read operations including coupling compensation
US7489547B2 (en) 2006-12-29 2009-02-10 Sandisk Corporation Method of NAND flash memory cell array with adaptive memory state partitioning
US7606070B2 (en) 2006-12-29 2009-10-20 Sandisk Corporation Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation
KR100816161B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
KR100823174B1 (ko) * 2007-02-27 2008-04-18 삼성전자주식회사 멀티-페이지 프로그램 스킴을 갖는 플래시 메모리 장치 및그것의 멀티-페이지 프로그램 방법
JP4435200B2 (ja) * 2007-04-03 2010-03-17 株式会社東芝 半導体記憶装置のデータ書き込み方法
KR100875979B1 (ko) * 2007-04-19 2008-12-24 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및그것의 엘에스비 읽기 방법
KR100877104B1 (ko) 2007-06-26 2009-01-07 주식회사 하이닉스반도체 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법
US8174905B2 (en) * 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
KR100861378B1 (ko) 2007-10-10 2008-10-01 주식회사 하이닉스반도체 플래시 메모리소자의 프로그램 방법
JP2009104729A (ja) 2007-10-24 2009-05-14 Toshiba Corp 不揮発性半導体記憶装置
KR100932368B1 (ko) * 2007-11-21 2009-12-16 주식회사 하이닉스반도체 플래시 메모리 소자의 동작 방법
US7688638B2 (en) * 2007-12-07 2010-03-30 Sandisk Corporation Faster programming of multi-level non-volatile storage through reduced verify operations
KR100960479B1 (ko) 2007-12-24 2010-06-01 주식회사 하이닉스반도체 플래시 메모리 장치 및 동작 방법
KR100965029B1 (ko) * 2008-05-13 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 프로그램 검증 방법
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
KR101468099B1 (ko) 2008-07-24 2014-12-03 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
US7839687B2 (en) * 2008-10-16 2010-11-23 Sandisk Corporation Multi-pass programming for memory using word line coupling
KR101024142B1 (ko) * 2009-02-02 2011-03-22 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
KR20100107294A (ko) * 2009-03-25 2010-10-05 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 불휘발성 메모리 장치의 프로그램 방법
KR101594030B1 (ko) * 2009-05-13 2016-02-29 삼성전자주식회사 플래시 메모리 장치의 프로그램 방법
KR101116643B1 (ko) 2009-06-25 2012-03-07 김경현 다기능 미닫이 창호
KR101798013B1 (ko) 2010-12-30 2017-11-16 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR101893562B1 (ko) * 2012-01-09 2018-10-04 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154450A (zh) * 2006-09-29 2008-04-02 海力士半导体有限公司 对nand闪存器件进行编程的方法
CN101154455A (zh) * 2006-09-29 2008-04-02 三星电子株式会社 存储设备及其方法
CN101796591A (zh) * 2007-07-03 2010-08-04 桑迪士克公司 使用针对改进感测的不同参考电平的非易失性存储器中的粗略/精细编程验证

Also Published As

Publication number Publication date
CN102543192A (zh) 2012-07-04
KR101798013B1 (ko) 2017-11-16
KR20120076787A (ko) 2012-07-10
JP5921870B2 (ja) 2016-05-24
DE102011055714A1 (de) 2012-07-05
DE102011055714B8 (de) 2018-11-22
JP2012142067A (ja) 2012-07-26
CN107093453A (zh) 2017-08-25
CN102543192B (zh) 2017-03-01
US9818475B2 (en) 2017-11-14
DE102011055714B4 (de) 2018-09-20
US20120170364A1 (en) 2012-07-05
US20160141025A1 (en) 2016-05-19
US20140247657A1 (en) 2014-09-04
US9281069B2 (en) 2016-03-08

Similar Documents

Publication Publication Date Title
CN107093453B (zh) 非易失性存储器件的编程方法
KR101821604B1 (ko) 비휘발성 메모리 장치의 프로그램 방법
US8391062B2 (en) Nonvolatile memory device and related method of programming
KR101787612B1 (ko) 비휘발성 메모리 장치의 데이터 저장 방법 및 구동 방법
KR101893143B1 (ko) 비휘발성 메모리 장치, 그것의 프로그램 방법 및 읽기 방법, 및 그것을 포함하는 메모리 시스템
US8854879B2 (en) Method of programming a nonvolatile memory device and nonvolatile memory device performing the method
KR101939235B1 (ko) 비휘발성 메모리 장치 및 그것의 프로그램 방법
CN107369470B (zh) 存储设备的编程方法和使用其的存储系统
US11210004B2 (en) Controller memory system to perform a single level cell (SLC), or multi level cell (MLC) or triple level cell (TLC) program operation on a memory block
KR20110131648A (ko) 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
US10902924B2 (en) Memory system varying pass voltage based on erase count of target memory block and operating method thereof
US11829645B2 (en) Memory system and method of operating the same
TW201320086A (zh) 自記憶體陣列判定及轉移資料
KR20130110290A (ko) 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법
KR20130055062A (ko) 비휘발성 메모리 장치의 데이터 독출 방법 및 구동 방법
KR102565913B1 (ko) 저장 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 이의 동작 방법
US11862258B2 (en) Memory device and operating method thereof
US11508439B2 (en) Memory device having a control logic to control program operations and method of operating the same
US20240078042A1 (en) Storage device determining a policy for fetching commands from a plurality of command queues, and method thereof
CN117809713A (zh) 提高3d nand系统中的编程操作速度的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant