KR20160017401A - 메모리 장치의 프로그램 방법 - Google Patents

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Abstract

메모리 장치의 프로그램 방법은 하나의 워드라인 및 하나의 비트라인에 속한 메모리 셀에 프로그램되는 상위 비트 및 하위 비트 중 하위 비트에 대한 프로그램에 적용되는 제1 검증 조건에 기초하여 하위 비트를 메모리 셀에 프로그램하는 단계 및 상위 비트에 대한 프로그램에 적용되는 제2 검증 조건에 기초하여 상위 비트를 메모리 셀에 프로그램하는 단계를 포함한다. 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법은 하위 비트에 대한 프로그램에서의 검증 조건과 상위 비트에 대한 프로그램에서의 검증 조건을 달리하여 프로그램을 진행함으로써 문턱 전압 산포를 최적화하여 성능을 향상시킬 수 있다.

Description

메모리 장치의 프로그램 방법 {METHOD OF PROGRAMMING MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로서, 보다 상세하게는 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 전원이 공급되지 않는 상태에서 데이터를 보존할 수 있는지에 따라 휘발성 메모리 장치와 비휘발성 메모리 장치로 분류될 수 있다.
최근에는, 전자 기기가 저전력화 및 소형화됨에 따라 비휘발성 메모리 장치 중에서 플래시 메모리 장치가 널리 사용되고 있고, 플래시 메모리 장치는 수 비트(bit)의 데이터를 저장할 수 있는 멀티 레벨 셀을 포함함으로써 높은 집적도로 제조되고 있다. 또한 멀티 레벨 셀의 프로그램에서 문턱 전압 산포를 최적화하기 위한 다양한 연구가 진행되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 하위 비트에 대한 프로그램에서의 검증 조건과 상위 비트에 대한 프로그램에서의 검증 조건을 달리하여 프로그램을 진행함으로써 문턱 전압 산포를 최적화할 수 있는 메모리 장치의 프로그램 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 장치의 프로그램 방법은 하나의 워드라인 및 하나의 비트라인에 속한 메모리 셀에 프로그램되는 상위 비트 및 하위 비트 중 상기 하위 비트에 대한 프로그램에 적용되는 제1 검증 조건에 기초하여 상기 하위 비트를 상기 메모리 셀에 프로그램하는 단계 및 상기 상위 비트에 대한 프로그램에 적용되는 제2 검증 조건에 기초하여 상기 상위 비트를 상기 메모리 셀에 프로그램하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 하위 비트를 상기 메모리 셀에 프로그램하는 단계는 상기 하위 비트에 대한 프로그램의 완성여부를 판단하는 단계, 상기 하위 비트에 대한 프로그램이 완성되지 않은 경우, 상기 제1 검증 조건에 기초하여 상기 메모리 셀에 프로그램된 상기 하위 비트를 검증하는 단계 및 상기 메모리 셀에 상기 하위 비트에 대한 프로그램을 수행하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 상위 비트를 상기 메모리 셀에 프로그램하는 단계는 상기 상위 비트에 대한 프로그램의 완성여부를 판단하는 단계, 상기 상위 비트에 대한 프로그램이 완성되지 않은 경우, 상기 제2 검증 조건에 기초하여 상기 메모리 셀에 프로그램된 상기 하위 비트를 검증하는 단계 및 상기 메모리 셀에 상기 상위 비트에 대한 프로그램을 수행하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 검증 조건은 상기 비트라인을 통해서 전달되는 제1 비트라인 전류에 기초하여 결정되고, 상기 제2 검증 조건은 상기 비트라인을 통해 전달되는 제2 비트라인 전류에 기초하여 결정될 수 있다.
예시적인 실시예에 있어서, 상기 제1 비트라인 전류의 크기와 상기 제2 비트라인 전류의 크기는 상이할 수 있다.
예시적인 실시예에 있어서, 상기 제1 비트라인 전류의 크기가 상기 제2 비트라인 전류의 크기보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 제1 비트라인 전류의 크기 및 상기 제2 비트라인 전류의 크기는 상기 비트라인과 연결되는 페이지 버퍼에 포함되는 제어 트랜지스터의 게이트 전압에 따라 결정될 수 있다.
예시적인 실시예에 있어서, 상기 제1 비트라인 전류를 제공하기 위한 상기 제어 트랜지스터의 상기 게이트 전압은 상기 제2 비트라인 전류를 제공하기 위한 상기 제어 트랜지스터의 상기 게이트 전압보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 제1 검증 조건은 상기 하위 비트에 대한 프로그램을 검증하기 위해 요구되는 제1 디벨로프 타임(develop time)에 기초하여 결정되고, 상기 제2 검증 조건은 상기 상위 비트에 대한 프로그램을 검증하기 위해 요구되는 제2 디벨로프 타임에 기초하여 결정될 수 있다.
예시적인 실시예에 있어서, 상기 제1 디벨로프 타임은 상기 제2 디벨로프 타임보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 제1 검증 조건은 상기 워드라인에 제공되는 제1 워드라인 전압에 기초하여 결정되고, 상기 제2 검증 조건은 상기 워드라인에 제공되는 제2 워드라인 전압에 기초하여 결정될 수 있다.
예시적인 실시예에 있어서, 상기 제1 워드라인 전압의 크기와 상기 제2 워드라인 전압의 크기는 상이할 수 있다.
예시적인 실시예에 있어서, 상기 제1 워드라인 전압의 크기는 상기 제2 워드라인 전압의 크기보다 작을 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 장치의 프로그램 방법은 하나의 워드라인 및 하나의 비트라인에 속한 메모리 셀에 프로그램되는 상위 비트, 중간 비트 및 하위 비트 중 상기 하위 비트에 대한 프로그램에 적용되는 제1 검증 조건에 기초하여 상기 하위 비트를 상기 메모리 셀에 프로그램하는 단계, 상기 중간 비트에 대한 프로그램에 적용되는 제2 검증 조건에 기초하여 상기 중간 비트를 상기 메모리 셀에 프로그램하는 단계 및 상기 상위 비트에 대한 프로그램에 적용되는 제3 검증 조건에 기초하여 상기 상위 비트를 상기 메모리 셀에 프로그램하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 하위 비트를 상기 메모리 셀에 프로그램하는 단계는 상기 하위 비트에 대한 프로그램의 완성여부를 판단하는 단계, 상기 하위 비트에 대한 프로그램이 완성되지 않은 경우, 상기 제1 검증 조건에 기초하여 상기 메모리 셀에 프로그램된 상기 하위 비트를 검증하는 단계 및 상기 메모리 셀에 하위 비트에 대한 프로그램을 하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 중간 비트를 상기 메모리 셀에 프로그램하는 단계는 상기 중간 비트에 대한 프로그램의 완성여부를 판단하는 단계, 상기 중간 비트에 대한 프로그램이 완성되지 않은 경우, 상기 제2 검증 조건에 기초하여 상기 메모리 셀에 프로그램된 상기 중간 비트를 검증하는 단계 및 상기 메모리 셀에 중간 비트에 대한 프로그램을 하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 상위 비트를 상기 메모리 셀에 프로그램하는 단계는 상기 상위 비트에 대한 프로그램의 완성여부를 판단하는 단계, 상기 상위 비트에 대한 프로그램이 완성되지 않은 경우, 상기 제3 검증 조건에 기초하여 상기 메모리 셀에 프로그램된 상기 상위 비트를 검증하는 단계 및 상기 메모리 셀에 상위 비트에 대한 프로그램을 하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 검증 조건은 상기 비트라인을 통해서 전달되는 제1 비트라인 전류에 기초하여 결정되고, 상기 제2 검증 조건은 상기 비트라인을 통해 전달되는 제2 비트라인 전류에 기초하여 결정되고, 상기 제3 검증 조건은 상기 비트라인을 통해 전달되는 제3 비트라인 전류에 기초하여 결정되고, 상기 제1 비트라인 전류의 크기가 상기 제2 비트라인 전류의 크기 및 상기 제3 비트라인 전류의 크기보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 제1 비트라인 전류의 크기 상기 제2 비트라인 전류의 크기 및 상기 제3 비트라인 전류의 크기는 상기 비트라인과 연결되는 페이지 버퍼에 포함되는 제어 트랜지스터의 게이트 전압에 따라 결정될 수 있다.
예시적인 실시예에 있어서, 상기 제1 비트라인 전류를 제공하기 위한 상기 제어 트랜지스터의 상기 게이트 전압은 상기 제2 비트라인 전류를 제공하기 위한 상기 제어 트랜지스터의 상기 게이트 전압 및 상기 제3 비트라인 전류를 제공하기 위한 상기 제어 트랜지스터의 상기 게이트 전압보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 제1 검증 조건은 상기 하위 비트에 대한 프로그램을 검증하기 위해 요구되는 제1 디벨로프 타임(develop time)에 기초하여 결정되고, 상기 제2 검증 조건은 상기 상위 비트에 대한 프로그램을 검증하기 위해 요구되는 제2 디벨로프 타임에 기초하여 결정되고, 상기 제2 검증 조건은 상기 상위 비트에 대한 프로그램을 검증하기 위해 요구되는 제2 디벨로프 타임에 기초하여 결정되고, 상기 제1 디벨로프 타임은 상기 제2 디벨로프 타임 및 상기 제3 디벨로프 타임보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 제1 검증 조건은 상기 워드라인에 제공되는 제1 워드라인 전압에 기초하여 결정되고, 상기 제2 검증 조건은 상기 워드라인에 제공되는 제2 워드라인 전압에 기초하여 결정되고, 상기 제3 검증 조건은 상기 워드라인에 제공되는 제3 워드라인 전압에 기초하여 결정되고, 상기 제1 워드라인 전압의 크기는 상기 제2 워드라인 전압의 크기 및 상기 제3 워드라인 전압의 크기보다 작을 수 있다.
본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법은 하위 비트에 대한 프로그램에서의 검증 조건과 상위 비트에 대한 프로그램에서의 검증 조건을 달리하여 프로그램을 진행함으로써 문턱 전압 산포를 최적화하여 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 2 내지 4는 도 1의 메모리 장치의 프로그램 방법에 포함되는 검증 조건을 설명하기 위한 도면이다.
도 5는 도 1의 메모리 장치의 프로그램 방법에 포함되는 하위 비트를 메모리 셀에 프로그램하는 단계의 일 예를 나타내는 순서도이다.
도 6은 도 1의 메모리 장치의 프로그램 방법에 포함되는 상위 비트를 메모리 셀에 프로그램하는 단계의 일 예를 나타내는 순서도이다.
도 7은 본 발명의 실시예들에 따른 프로그램 방법을 수행하는 메모리 장치를 나타내는 블록도이다.
도 8은 도 7의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 9는 도 7의 메모리 장치에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 도면이다.
도 10는 도 7의 메모리 장치에 포함되는 메모리 셀 어레이의 또 다른 예을 나타내는 도면이다.
도 11 및 도 12는 하위 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 비트라인 전류를 설명하기 위한 도면들이다.
도 13 및 도 14는 하위 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 게이트 전압 및 비트라인 전류를 나타내는 도면들이다.
도 15는 하위 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 디벨로프 타임을 설명하기 위한 도면이다.
도 16은 하위 비트에 대한 프로그램에 따른 디벨로프 타임의 일 예를 나타내는 도면이다.
도 17은 상위 비트에 대한 프로그램에 따른 디벨로프 타임의 일 예를 나타내는 도면이다.
도 18 및 도 19는 하위 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 워드라인 전압을 설명하기 위한 도면이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 22는 하위 비트에 대한 프로그램, 중간 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 비트라인 전류를 설명하기 위한 도면이다.
도 23은 하위 비트에 대한 프로그램, 중간 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 게이트 전압 및 비트라인 전류를 나타내는 도면이다.
도 24는 하위 비트에 대한 프로그램, 중간 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 디벨로프 타임을 설명하기 위한 도면이다.
도 25는 하위 비트에 대한 프로그램, 중간 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 워드라인 전압을 설명하기 위한 도면이다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 27은 본 발명의 실시에들에 따른 메모리 장치가 메모리 카드에 응용된 예를 나타내는 도면이다.
도 28은 본 발명의 실시에들에 따른 메모리 장치가 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 29는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 나타내는 순서도이고, 도 2 내지 4는 도 1의 메모리 장치의 프로그램 방법에 포함되는 검증 조건을 설명하기 위한 도면이다.
도 1 내지 도 4를 참조하면, 메모리 장치의 프로그램 방법에서는 하나의 워드라인(WL) 및 하나의 비트라인(BL)에 속한 메모리 셀(111)에 프로그램되는 상위 비트(HB) 및 하위 비트(LB) 중 하위 비트(LB)에 대한 프로그램에 적용되는 제1 검증 조건(FVC)에 기초하여 하위 비트(LB)를 메모리 셀(111)에 프로그램한다(S100). 상위 비트(HB)에 대한 프로그램에 적용되는 제2 검증 조건(SVC)에 기초하여 상위 비트(HB)를 메모리 셀(111)에 프로그램한다(S300).
메모리 셀(111)은 멀티 레벨 셀일 수 있다. 예를 들어, 메모리 셀(111)에 프로그램되는 데이터는 "00", "01", "10" 및 "11"일 수 있다. 예를 들어, 메모리 셀(111)에 프로그램되는 데이터가 "10"인 경우, 하위 비트(LB)는 "0"이고 상위 비트(HB)는 "1"일 수 있다.
메모리 셀(111)에 프로그램되는 데이터 "00"에 상응하는 상태는 제1 상태(P1)일 수 있다. 메모리 셀(111)에 프로그램되는 데이터 "01"에 상응하는 상태는 제2 상태(P2)일 수 있다. 메모리 셀(111)에 프로그램되는 데이터 "10"에 상응하는 상태는 제3 상태(P3)일 수 있다. 메모리 셀(111)에 프로그램되는 데이터 "11"에 상응하는 상태는 제4 상태(P4)일 수 있다. 예를 들어, 제2 상태(P2)에 상응하는 문턱 전압은 제1 상태(P1)에 상응하는 문턱 전압보다 클 수 있다. 제3 상태(P3)에 상응하는 문턱 전압은 제2 상태(P2)에 상응하는 문턱 전압보다 클 수 있다. 제4 상태(P4)에 상응하는 문턱 전압은 제3 상태(P3)에 상응하는 문턱 전압보다 클 수 있다.
제n번째 워드라인(WL)에 상응하는 메모리 셀(111)에 대한 등가 회로는 저항을 이용하여 나타낼 수 있다. 예를 들어 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)이 제1 상태(P1)로 프로그램되는 경우, 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항(R(N))은 R1일 수 있다. 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)이 제2 상태(P2)로 프로그램되는 경우, 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항(R(N))은 R2일 수 있다. 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)이 제3 상태(P3)로 프로그램되는 경우, 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항(R(N))은 R3일 수 있다. 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)이 제4 상태(P4)로 프로그램되는 경우, 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항(R(N))은 R4일 수 있다. 예를 들어 등가 저항 R2는 등가 저항 R1보다 클 수 있고, 등가 저항 R3는 등가 저항 R2보다 클 수 있고, 등가 저항 R4는 등가 저항 R3보다 클 수 있다.
따라서, 하위 비트(LB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항은 상위 비트(HB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작을 수 있다. 이 경우, 하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 검증 조건(VC)은 제1 검증 조건(FVC)일 수 있다. 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 검증 조건(VC)은 제2 검증 조건(SVC)일 수 있다. 예를 들어, 제1 검증 조건(FVC)은 제2 검증 조건(SVC)과 다를 수 있다. 또한 제1 검증 조건(FVC)은 제2 검증 조건(SVC)과 동일할 수 있다. 예를 들어 제2 검증 조건(SVC)에 기초하여 상위 비트(HB)를 메모리 셀(111)에 프로그램(S300)한 후 제3 검증 조건에 기초하여 하위 비트(LB)를 메모리 셀(111)에 다시 프로그램하고, 제4 검증 조건에 기초하여 상위 비트(HB)를 메모리 셀(111)에 다시 프로그램할 수 있다. 예를 들어, 제3 검증 조건은 제4 검증 조건과 다를 수 있다. 또한 제3 검증 조건은 제4 검증 조건과 동일할 수 있다.
검증 조건(VC)은 비트라인 프리차지 레벨(BL PRECHARGE LEVEL), 디벨로프 타임(DEVELOP TIME) 및 워드라인 전압(VWL)에 따라 변동될 수 있다. 비트라인 프리차지 레벨은 데이터에 대한 프로그램을 검증하기 위하여 비트라인(BL)에 제공되는 비트라인 전류(IBL) 또는 전압일 수 있다. 디벨로프 타임(DT)은 비트라인(BL)에 비트라인 전류(IBL) 또는 전압의 제공을 차단한 이후 비트라인 전류(IBL) 또는 전압의 트랜지션 시간일 수 있다. 워드라인 전압(VWL)은 제n 번째 워드라인(WL)에 인가되는 전압일 수 있다.
하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 제1 검증 조건(FVC)은 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 제2 검증 조건(SVC)과 상이할 수 있다. 본 발명에 따른 메모리 장치의 프로그램 방법을 사용하면, 하위 비트(LB)에 대한 프로그램에서의 검증 조건(VC)과 상위 비트(HB)에 대한 프로그램에서의 검증 조건(VC)을 달리하여 프로그램을 진행함으로써 문턱 전압 산포를 최적화할 수 있다.
도 5는 도 1의 메모리 장치의 프로그램 방법에 포함되는 하위 비트를 메모리 셀(111)에 프로그램하는 단계의 일 예를 나타내는 순서도이고, 도 6은 도 1의 메모리 장치의 프로그램 방법에 포함되는 상위 비트를 메모리 셀(111)에 프로그램하는 단계의 일 예를 나타내는 순서도이다.
도 5를 참조하면, 하위 비트(LB)를 메모리 셀(111)에 프로그램하는 단계(S100)에서는 하위 비트(LB)에 대한 프로그램의 완성여부를 판단할 수 있다(S110). 하위 비트(LB)에 대한 프로그램이 완성된 경우, 상위 비트(HB)에 대한 프로그램에 적용되는 제2 검증 조건(SVC)에 기초하여 상위 비트(HB)를 메모리 셀(111)에 프로그램할 수 있다(S300). 하위 비트(LB)에 대한 프로그램이 완성되지 않은 경우, 제1 검증 조건(FVC)에 기초하여 메모리 셀(111)에 프로그램된 하위 비트(LB)를 검증할 수 있다(S130). 메모리 셀(111)에 하위 비트(LB)에 대한 프로그램을 수행할 수 있다(S150).
도 6을 참조하면, 상위 비트(HB)를 메모리 셀(111)에 프로그램하는 단계(S300)에서는 상위 비트(HB)에 대한 프로그램의 완성여부를 판단할 수 있다(S310). 상위 비트(HB)에 대한 프로그램이 완성된 경우, 메모리 셀(111)에 대한 프로그램 동작은 종료될 수 있다. 상위 비트(HB)에 대한 프로그램이 완성되지 않은 경우, 제2 검증 조건(SVC)에 기초하여 메모리 셀(111)에 프로그램된 하위 비트(LB)를 검증할 수 있다(S330). 메모리 셀(111)에 상위 비트(HB)에 대한 프로그램을 수행할 수 있다(S350).
예를 들어, 하위 비트(LB)에 대한 프로그램은 메모리 셀(111)이 제1 상태(P1) 또는 제2 상태(P2)로 프로그램되는 경우일 수 있다. 상위 비트(HB)에 대한 프로그램은 메모리 셀(111)이 제3 상태(P3) 또는 제4 상태(P4)로 프로그램되는 경우일 수 있다. 하위 비트(LB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항은 상위 비트(HB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작을 수 있다.
하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 제1 검증 조건(FVC)은 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 제2 검증 조건(SVC)과 상이할 수 있다. 예를 들어, 제1 검증 조건(FVC)에서 하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 비트 라인 전류(IBL)의 크기는 제2 검증 조건(SVC)에서 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 비트 라인 전류(IBL)의 크기보다 작을 수 있다. 또한 제1 검증 조건(FVC)에서 하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 디벨로프 타임(DT)은 제2 검증 조건(SVC)에서 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 디벨로프 타임(DT)보다 작을 수 있다. 또한 제1 검증 조건(FVC)에서 하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 워드라인 전압(VWL)은 제2 검증 조건(SVC)에서 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 워드라인 전압(VWL)보다 작을 수 있다.
본 발명에 따른 메모리 장치의 프로그램 방법을 사용하면, 하위 비트(LB)에 대한 프로그램에서의 검증 조건(VC)과 상위 비트(HB)에 대한 프로그램에서의 검증 조건(VC)을 달리하여 프로그램을 진행함으로써 소모 전류를 줄일 수 있을 뿐만 아니라 문턱 전압 산포를 최적화할 수 있다.
도 7은 본 발명의 실시예들에 따른 프로그램 방법을 수행하는 메모리 장치를 나타내는 블록도이다.
도 7을 참조하면, 메모리 장치(100)는 플래시 메모리 장치일 수 있으며, 메모리 셀 어레이(110), 페이지 버퍼부(120), 로우 디코더(130), 전압 발생기(140) 및 제어 회로(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들은 각각 NAND 또는 NOR 플래시 메모리 셀들일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(Single Level memory Cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(Multi Level memory Cell; MLC)들일 수 있다. 멀티 레벨 메모리 셀의 경우에 기입 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.
페이지 버퍼부(120)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(110)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(110)로부터 감지된 독출 데이터를 저장한다. 즉, 페이지 버퍼부(120)는 플래시 메모리 장치(100)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼부(120)는 기입 모드에서 기입 드라이버로서 동작하고, 독출 모드에서 감지 증폭기로서 동작할 수 있다.
로우 디코더(130)는 상기 복수의 워드 라인들에 연결되고, 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다. 전압 발생기(140)는 제어 회로(150)의 제어에 따라 프로그램 전압, 패스 전압, 검증 전압, 소거 전압 및 독출 전압과 같은 워드 라인 전압들을 생성할 수 있다. 제어 회로(150)는 메모리 셀 어레이(110)에 대한 데이터 저장, 소거 및 독출 동작을 수행하도록 페이지 버퍼부(120), 로우 디코더(130) 및 전압 발생기(140)를 제어할 수 있다.
도 8은 도 7의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 8을 참조하면, 메모리 셀 어레이(110a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1 열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1 행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀 어레이(110a)를 포함하는 NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 112a) 단위로 소거 동작을 수행할 수 있다.
도 9는 도 7의 메모리 장치에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 도면이다.
도 9를 참조하면, 메모리 셀 어레이(110b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(110b)를 포함하는 NAND형 플래시 메모리 장치는 페이지(page, 111b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(112b) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.
도 10는 도 7의 메모리 장치에 포함되는 메모리 셀 어레이의 또 다른 예을 나타내는 도면이다.
도 10를 참조하면, 메모리 셀 어레이(110c)는 수직 구조를 가지는 복수의 스트링(113c)들을 포함할 수 있다. 스트링(113c)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(113c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(110c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(113c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 11 및 도 12는 하위 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 비트라인 전류를 설명하기 위한 도면들이다.
도 11 및 도 12를 참조하면, 상기 제1 검증 조건(FVC)은 비트라인(BL)을 통해서 전달되는 제1 비트라인 전류(IBL1)에 기초하여 결정되고, 제2 검증 조건(SVC)은 비트라인(BL)을 통해 전달되는 제2 비트라인 전류(IBL2)에 기초하여 결정될 수 있다. 하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 검증 조건(VC)은 제1 검증 조건(FVC)일 수 있다. 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 검증 조건(VC)은 제2 검증 조건(SVC)일 수 있다. 예를 들어 검증 조건(VC)은 비트라인 프리차지 레벨에 따라 변동될 수 있다. 비트라인 프리차지 레벨은 데이터에 대한 프로그램을 검증하기 위하여 비트라인(BL)에 제공되는 비트라인 전류(IBL) 또는 전압일 수 있다.
하위 비트(LB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항은 상위 비트(HB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작을 수 있다. 예를 들어 하위 비트(LB)에 대한 프로그램 과 상위 비트(HB)에 대한 프로그램에서 동일한 비트라인 프리차지 레벨을 갖는 비트라인 전류(IBL)를 비트라인(BL)을 통해서 전달하는 하는 경우, 하위 비트(LB)에 대한 프로그램에서 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항이 상위 비트(HB)에 대한 프로그램에서 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작기 때문에, 하위 비트(LB)에 대한 프로그램에서의 드레인 전압(VD)이 상위 비트(HB)에 대한 프로그램에서의 드레인 전압(VD)보다 높을 수 있다. 이 경우, 하위 비트(LB)에 대한 프로그램에서는 비트라인 프리차지 레벨을 낮출 수 있다. 하위 비트(LB)에 대한 프로그램에서는 비트라인 프리차지 레벨을 낮추면, 프로그램 과정에서 소모되는 전류를 감소시킬 수 있을 뿐만 아니라 문턱 전압 산포를 최적화할 수 있다.
예시적인 실시예에 있어서, 제1 비트라인 전류(IBL1)의 크기와 제2 비트라인 전류(IBL2)의 크기는 상이할 수 있다.
예시적인 실시예에 있어서, 제1 비트라인 전류(IBL1)의 크기가 제2 비트라인 전류(IBL2)의 크기보다 작을 수 있다.
도 13 및 도 14는 하위 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 게이트 전압 및 비트라인 전류를 나타내는 도면들이다.
도 13 및 도 14를 참조하면, 페이지 버퍼는 제1 트랜지스터(121), 제2 트랜지스터(125), 제어 트랜지스터(123) 및 커패시터(127)를 포함한다. 제1 비트라인 전류(IBL1)의 크기 및 제2 비트라인 전류(IBL2)의 크기는 제어 트랜지스터(123)의 게이트 전압(VG)에 기초하여 제어될 수 있다. 비트라인(BL)을 통해서 전류가 전달되기 위해서 제1 트랜지스터(121) 및 제2 트랜지스터(125)는 턴-온될 수 있다. 제어 트랜지스터(123)의 게이트에 인가되는 게이트 전압(VG)에 따라 비트라인 전류(IBL)가 결정될 수 있다.
예시적인 실시예에 있어서, 제1 비트라인 전류(IBL1)의 크기 및 제2 비트라인 전류(IBL2)의 크기는 비트라인(BL)과 연결되는 페이지 버퍼에 포함되는 제어 트랜지스터(123)의 게이트 전압(VG)에 따라 결정될 수 있다.
예시적인 실시예에 있어서, 제1 비트라인 전류(IBL1)를 제공하기 위한 제어 트랜지스터(123)의 게이트 전압(VG)은 제2 비트라인 전류(IBL2)를 제공하기 위한 제어 트랜지스터(123)의 게이트 전압(VG)보다 작을 수 있다. 예를 들어, 게이트 전압(VG)이 증가하면 비트라인 전류(IBL)는 증가할 수 있다. 제1 비트라인 전류(IBL1)는 제2 비트라인 전류(IBL2)보다 작을 수 있다. 이 경우, 제1 비트라인 전류(IBL1)를 제공하기 위한 게이트 전압(VG)은 제2 비트라인 전류(IBL2)를 제공하기 위한 게이트 전압(VG)보다 작을 수 있다. 따라서 제1 비트라인 전류(IBL1)에 기초하여 결정되는 제1 검증 조건(FVC)은 제2 비트라인 전류(IBL2)에 기초하여 결정되는 제2 검증 조건(SVC)과 상이할 수 있다. 본 발명에 따른 메모리 장치의 프로그램 방법은 하위 비트(LB)에 대한 프로그램에서의 비트라인 프리차지 레벨을 상위 비트(HB)에 대한 프로그램에서의 비트라인 프리차지 레벨보다 작게 유지함으로써 프로그램 과정에서 소모되는 전류를 감소시킬 수 있을 뿐만 아니라 문턱 전압 산포를 최적화할 수 있다.
도 15는 하위 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 디벨로프 타임을 설명하기 위한 도면이고, 도 16은 하위 비트에 대한 프로그램에 따른 디벨로프 타임의 일 예를 나타내는 도면이고, 도 17은 상위 비트에 대한 프로그램에 따른 디벨로프 타임의 일 예를 나타내는 도면이다.
도 13 및 도 15 내지 17을 참조하면, 비트라인 전류(IBL)가 비트라인(BL)을 통해서 전달되는 동안 커패시터 전압(VC)은 일정하게 유지될 수 있다. 그 후, 제1 트랜지스터(121)가 턴-오프되면, 비트라인 전류(IBL)는 더 이상 비트라인(BL)을 통해서 전달될 수 없다. 제1 트랜지스터(121)가 턴-오프되면, 커패시터 전압(VC)은 점차적으로 감소할 수 있다. 검증 조건(VC)은 디벨로프 타임(DT)에 따라 변동될 수 있다. 디벨로프 타임(DT)은 비트라인(BL)에 비트라인 전류(IBL) 또는 전압의 제공을 차단한 이후 비트라인 전류(IBL) 또는 전압의 트랜지션 시간일 수 있다. 디벨로프 타임(DT) 경과후 프로그램된 데이터가 검증될 수 있다.
하위 비트(LB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항은 상위 비트(HB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작을 수 있다. 예를 들어 하위 비트(LB)에 대한 프로그램 과 상위 비트(HB)에 대한 프로그램에서 동일한 비트라인 프리차지 레벨을 갖는 비트라인 전류(IBL)를 비트라인(BL)을 통해서 전달하는 하는 경우, 하위 비트(LB)에 대한 프로그램에서는 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항이 상위 비트(HB)에 대한 프로그램에서 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작기 때문에, 하위 비트(LB)에 대한 프로그램에서 디벨로프 타임(DT)은 상위 비트(HB)에 대한 프로그램에서의 디벨로프 타임(DT)보다 작을 수 있다. 이 경우, 하위 비트(LB)에 대한 프로그램에서의 디벨로프 타임(DT)을 줄일 수 있다. 하위 비트(LB)에 대한 프로그램에서의 디벨로프 타임(DT)을 줄이면, 프로그램 과정에서 소모되는 전류를 감소시킬 수 있을 뿐만 아니라 문턱 전압 산포를 최적화할 수 있다.
예시적인 실시예에 있어서, 제1 검증 조건(FVC)은 하위 비트(LB)에 대한 프로그램을 검증하기 위해 요구되는 제1 디벨로프 타임(DT1)에 기초하여 결정되고, 제2 검증 조건(SVC)은 상위 비트(HB)에 대한 프로그램을 검증하기 위해 요구되는 제2 디벨로프 타임(DT2)에 기초하여 결정될 수 있다.
예시적인 실시예에 있어서, 제1 디벨로프 타임(DT1)은 제2 디벨로프 타임(DT2)보다 작을 수 있다.
도 18 및 도 19는 하위 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 워드라인 전압을 설명하기 위한 도면이다.
도 18 및 도 19를 참조하면, 제1 검증 조건(FVC)은 워드라인(WL)에 제공되는 제1 워드라인 전압(VWL1)에 기초하여 결정되고, 제2 검증 조건(SVC)은 워드라인(WL)에 제공되는 제2 워드라인 전압(VWL2)에 기초하여 결정될 수 있다.
예를 들어 하위 비트(LB)에 대한 프로그램 과 상위 비트(HB)에 대한 프로그램에서 동일한 비트라인 프리차지 레벨을 갖는 비트라인 전류(IBL)를 비트라인(BL)을 통해서 전달하는 하는 경우, 하위 비트(LB)에 대한 프로그램에서는 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항이 상위 비트(HB)에 대한 프로그램에서 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작기 때문에, 하위 비트(LB)에 대한 프로그램에서 워드라인 전압(VWL)은 상위 비트(HB)에 대한 프로그램에서의 워드라인 전압(VWL)보다 작을 수 있다. 하위 비트(LB)에 대한 프로그램에서 워드라인 전압(VWL)을 줄이면 프로그램 과정에서 소모되는 전류를 감소시킬 수 있을 뿐만 아니라 문턱 전압 산포를 최적화할 수 있다.
예시적인 실시예에 있어서, 제1 워드라인 전압(VWL1)의 크기와 제2 워드라인 전압(VWL2)의 크기는 상이할 수 있다.
예시적인 실시예에 있어서, 제1 워드라인 전압(VWL1)의 크기는 제2 워드라인 전압(VWL2)의 크기보다 작을 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 2 내지 4 및 도 20을 참조하면, 메모리 장치의 프로그램 방법에서는 하나의 워드라인(WL) 및 하나의 비트라인(BL)에 속한 메모리 셀(111)에 프로그램되는 상위 비트(HB), 중간 비트(MB) 및 하위 비트(LB) 중 하위 비트(LB)에 대한 프로그램에 적용되는 제1 검증 조건(FVC)에 기초하여 하위 비트(LB)를 메모리 셀(111)에 프로그램한다(S200). 중간 비트(MB)에 대한 프로그램에 적용되는 제2 검증 조건(SVC)에 기초하여 중간 비트(MB)를 메모리 셀(111)에 프로그램한다(S400). 상위 비트(HB)에 대한 프로그램에 적용되는 제3 검증 조건(TVC)에 기초하여 상위 비트(HB)를 메모리 셀(111)에 프로그램한다(S600).
메모리 셀(111)은 멀티 레벨 셀일 수 있다. 예를 들어, 메모리 셀(111)에 프로그램되는 데이터는 "000", "001"… "111"일 수 있다. 예를 들어, 메모리 셀(111)에 프로그램되는 데이터가 "100"인 경우, 하위 비트(LB)는 "0"이고, 중간 비트(MB)는 "0"이고, 상위 비트(HB)는 "1"일 수 있다.
따라서, 하위 비트(LB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항은 중간 비트(MB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작을 수 있다. 중간 비트(MB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항은 상위 비트(HB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작을 수 있다. 이 경우, 하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 검증 조건(VC)은 제1 검증 조건(FVC)일 수 있다. 중간 비트(MB)에 대한 프로그램을 검증하기 위하여 사용되는 검증 조건(VC)은 제2 검증 조건(SVC)일 수 있다. 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 검증 조건(VC)은 제3 검증 조건(TVC)일 수 있다. 예를 들어, 제1 검증 조건(FVC)은 제2 검증 조건(SVC) 및 제3 검증 조건(TVC)과 다를 수 있다. 또한 제1 검증 조건(FVC)은 제2 검증 조건(SVC) 및 제3 검증 조건(TVC)과 동일할 수 있다. 예를 들어 제3 검증 조건(TVC)에 기초하여 상위 비트(HB)를 메모리 셀(111)에 프로그램(S600)한 후 제4 검증 조건에 기초하여 하위 비트(LB)를 메모리 셀(111)에 다시 프로그램하고, 제5 검증 조건에 기초하여 중간 비트(MB)를 메모리 셀(111)에 다시 프로그램하고, 제6 검증 조건에 기초하여 상위 비트(HB)를 메모리 셀(111)에 다시 프로그램 할 수 있다. 예를 들어, 제4 검증 조건은 제5 검증 조건 및 제 6 검증 조건과 다를 수 있다. 또한 제4 검증 조건은 제5 검증 조건 및 제6 검증 조건과 동일할 수 있다.
검증 조건(VC)은 비트라인 프리차지 레벨(BL PRECHARGE LEVEL), 디벨로프 타임(DEVELOP TIME) 및 워드라인 전압(VWL)에 따라 변동될 수 있다. 비트라인 프리차지 레벨은 데이터에 대한 프로그램을 검증하기 위하여 비트라인(BL)에 제공되는 비트라인 전류(IBL) 또는 전압일 수 있다. 디벨로프 타임(DT)은 비트라인(BL)에 비트라인 전류(IBL) 또는 전압의 제공을 차단한 이후 비트라인 전류(IBL) 또는 전압의 트랜지션 시간일 수 있다. 워드라인 전압(VWL)은 제n 번째 워드라인(WL)에 인가되는 전압일 수 있다.
하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 제1 검증 조건(FVC), 중간 비트(MB)에 대한 프로그램을 검증하기 위하여 사용되는 제2 검증 조건(SVC) 및 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 제3 검증 조건(TVC)은 각각 상이할 수 있다. 본 발명에 따른 메모리 장치의 프로그램 방법을 사용하면, 하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 제1 검증 조건(FVC), 중간 비트(MB)에 대한 프로그램을 검증하기 위하여 사용되는 제2 검증 조건(SVC) 및 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 제3 검증 조건(TVC)을 각각 달리하여 프로그램을 진행함으로써 문턱 전압 산포를 최적화할 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 21을 참조하면, 하위 비트(LB)를 메모리 셀(111)에 프로그램하는 단계(S200)에서는 하위 비트(LB)에 대한 프로그램의 완성여부를 판단한다(S210). 하위 비트(LB)에 대한 프로그램이 완성되지 않은 경우, 제1 검증 조건(FVC)에 기초하여 메모리 셀(111)에 프로그램된 하위 비트(LB)를 검증한다(S230). 메모리 셀(111)에 하위 비트(LB)에 대한 프로그램을 한다(S250).
중간 비트(MB)를 메모리 셀(111)에 프로그램하는 단계(S400)에서는 중간 비트(MB)에 대한 프로그램의 완성여부를 판단한다(S410). 중간 비트(MB)에 대한 프로그램이 완성되지 않은 경우, 제2 검증 조건(SVC)에 기초하여 메모리 셀(111)에 프로그램된 중간 비트(MB)를 검증한다(S430). 메모리 셀(111)에 중간 비트(MB)에 대한 프로그램을 한다(S450)
상위 비트(HB)를 메모리 셀(111)에 프로그램하는 단계(S600)에서는 상위 비트(HB)에 대한 프로그램의 완성여부를 판단한다(S610). 상위 비트(HB)에 대한 프로그램이 완성되지 않은 경우, 제3 검증 조건(TVC)에 기초하여 메모리 셀(111)에 프로그램된 상위 비트(HB)를 검증한다(S630). 메모리 셀(111)에 상위 비트(HB)에 대한 프로그램을 한다(S650)
도 20 및 21에서는 프로그램되는 데이터의 비트가 3개의 비트인 경우를 나타내고 있으나, 본 발명에 따른 메모리 장치의 프로그램 방법은 프로그램되는 데이터의 비트가 3 비트 이상인 복수의 비트의 경우에도 적용될 수 있다.
도 22는 하위 비트에 대한 프로그램, 중간 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 비트라인 전류를 설명하기 위한 도면이다.
도 11 및 도 22를 참조하면, 제1 검증 조건(FVC)은 비트라인(BL)을 통해서 전달되는 제1 비트라인 전류(IBL1)에 기초하여 결정되고, 제2 검증 조건(SVC)은 비트라인(BL)을 통해 전달되는 제2 비트라인 전류(IBL2)에 기초하여 결정되고, 제3 검증 조건(TVC)은 비트라인(BL)을 통해 전달되는 제3 비트라인 전류(IBL3)에 기초하여 결정될 수 있다. 하위 비트(LB)에 대한 프로그램을 검증하기 위하여 사용되는 검증 조건(VC)은 제1 검증 조건(FVC)일 수 있다. 중간 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 검증 조건(VC)은 제2 검증 조건(SVC)일 수 있다. 상위 비트(HB)에 대한 프로그램을 검증하기 위하여 사용되는 검증 조건(VC)은 제3 검증 조건(TVC)일 수 있다. 예를 들어 검증 조건(VC)은 비트라인 프리차지 레벨일 수 있다. 비트라인 프리차지 레벨은 데이터에 대한 프로그램을 검증하기 위하여 비트라인(BL)에 제공되는 비트라인 전류(IBL) 또는 전압일 수 있다.
하위 비트(LB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항은 중간 비트(MB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작을 수 있다. 중간 비트(MB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항은 상위 비트(HB)에 대한 프로그램을 수행하는 경우의 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작을 수 있다.
예를 들어 하위 비트(LB)에 대한 프로그램, 중간 비트(MB)에 대한 프로그램 및 상위 비트(HB)에 대한 프로그램에서 동일한 비트라인 프리차지 레벨을 갖는 비트라인 전류(IBL)를 비트라인(BL)을 통해서 전달하는 하는 경우, 하위 비트(LB)에 대한 프로그램에서 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항이 중간 비트(MB)에 대한 프로그램에서 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작기 때문에, 하위 비트(LB)에 대한 프로그램에서의 드레인 전압(VD)이 중간 비트(MB)에 대한 프로그램에서의 드레인 전압(VD)보다 높을 수 있다. 중간 비트(MB)에 대한 프로그램에서 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항이 상위 비트(HB)에 대한 프로그램에서 제n 번째 워드라인(WL)에 상응하는 메모리 셀(111)의 등가 저항보다 작기 때문에, 중간 비트(MB)에 대한 프로그램에서의 드레인 전압(VD)이 상위 비트(HB)에 대한 프로그램에서의 드레인 전압(VD)보다 높을 수 있다.
이 경우, 하위 비트(LB) 및 중간 비트(MB)에 대한 프로그램에서는 비트라인 프리차지 레벨을 낮출 수 있다. 하위 비트(LB) 및 중간 비트(MB)에 대한 프로그램에서 비트라인 프리차지 레벨을 낮추면, 프로그램 과정에서 소모되는 전류를 감소시킬 수 있을 뿐만 아니라 문턱 전압 산포를 최적화할 수 있다.
도 23은 하위 비트에 대한 프로그램, 중간 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 게이트 전압(VG) 및 비트라인 전류를 나타내는 도면이다.
도 13 및 도 23을 참조하면, 페이지 버퍼는 제1 트랜지스터(121), 제2 트랜지스터(125), 제어 트랜지스터(123) 및 커패시터(127)를 포함한다. 제1 비트라인 전류(IBL1)의 크기, 제2 비트라인 전류(IBL2)의 크기 및 제3 비트라인 전류(IBL3)의 크기는 제어 트랜지스터(123)의 게이트 전압(VG)에 기초하여 제어될 수 있다. 비트라인(BL)을 통해서 전류가 전달되기 위해서 제1 트랜지스터(121) 및 제2 트랜지스터(125)는 턴-온될 수 있다. 제어 트랜지스터(123)의 게이트에 인가되는 게이트 전압(VG)에 따라 비트라인 전류(IBL)가 결정될 수 있다.
예시적인 실시예에 있어서, 제1 검증 조건(FVC)은 비트라인(BL)을 통해서 전달되는 제1 비트라인 전류(IBL1)에 기초하여 결정되고, 제2 검증 조건(SVC)은 비트라인(BL)을 통해 전달되는 제2 비트라인 전류(IBL2)에 기초하여 결정되고, 제3 검증 조건(TVC)은 비트라인(BL)을 통해 전달되는 제3 비트라인 전류(IBL3)에 기초하여 결정되고, 제1 비트라인 전류(IBL1)의 크기가 제2 비트라인 전류(IBL2)의 크기 및 제3 비트라인 전류(IBL3)의 크기보다 작을 수 있다.
예시적인 실시예에 있어서, 제1 비트라인 전류(IBL1)의 크기 제2 비트라인 전류(IBL2)의 크기 및 제3 비트라인 전류(IBL3)의 크기는 비트라인(BL)과 연결되는 페이지 버퍼에 포함되는 제어 트랜지스터(123)의 게이트 전압(VG)에 따라 결정될 수 있다.
예시적인 실시예에 있어서, 제1 비트라인 전류(IBL1)를 제공하기 위한 제어 트랜지스터(123)의 게이트 전압(VG)은 제2 비트라인 전류(IBL2)를 제공하기 위한 제어 트랜지스터(123)의 게이트 전압(VG) 및 제3 비트라인 전류(IBL3)를 제공하기 위한 제어 트랜지스터(123)의 게이트 전압(VG)보다 작을 수 있다.
본 발명에 따른 메모리 장치의 프로그램 방법은 하위 비트(LB) 및 중간 비트(MB)에 대한 프로그램에서의 비트라인 프리차지 레벨을 상위 비트(HB)에 대한 프로그램에서의 비트라인 프리차지 레벨보다 작게 유지함으로써 프로그램 과정에서 소모되는 전류를 감소시킬 수 있을 뿐만 아니라 문턱 전압 산포를 최적화할 수 있다.
도 24는 하위 비트에 대한 프로그램, 중간 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 디벨로프 타임을 설명하기 위한 도면이다.
도 13 및 도 24를 참조하면, 비트라인 전류(IBL)가 비트라인(BL)을 통해서 전달되는 동안 커패시터 전압(VC)은 일정하게 유지될 수 있다. 그 후, 제1 트랜지스터(121)가 턴-오프되면, 비트라인 전류(IBL)는 더 이상 비트라인(BL)을 통해서 전달될 수 없다. 제1 트랜지스터(121)가 턴-오프되면, 커패시터 전압(VC)은 점차적으로 감소할 수 있다. 검증 조건(VC)은 디벨로프 타임(DT)에 따라 변동될 수 있다. 디벨로프 타임(DT)은 비트라인에 비트라인 전류(IBL) 또는 전압의 제공을 차단한 이후 비트라인 전류(IBL) 또는 전압의 트랜지션 시간일 수 있다. 디벨로프 타임(DT) 경과후 프로그램된 데이터가 검증될 수 있다.
예시적인 실시예에 있어서, 제1 검증 조건(FVC)은 하위 비트(LB)에 대한 프로그램을 검증하기 위해 요구되는 제1 디벨로프 타임(DT1)에 기초하여 결정되고, 제2 검증 조건(SVC)은 상위 비트(HB)에 대한 프로그램을 검증하기 위해 요구되는 제2 디벨로프 타임(DT2)에 기초하여 결정되고, 제2 검증 조건(SVC)은 상위 비트(HB)에 대한 프로그램을 검증하기 위해 요구되는 제2 디벨로프 타임(DT2)에 기초하여 결정되고, 제1 디벨로프 타임(DT1)은 제2 디벨로프 타임(DT2) 및 제3 디벨로프 타임(DT3)보다 작을 수 있다.
도 25는 하위 비트에 대한 프로그램, 중간 비트에 대한 프로그램 및 상위 비트에 대한 프로그램에 따른 워드라인 전압을 설명하기 위한 도면이다.
도 18 및 도 25를 참조하면, 제1 검증 조건(FVC)은 워드라인(WL)에 제공되는 제1 워드라인 전압(VWL1)에 기초하여 결정되고, 제2 검증 조건(SVC)은 워드라인(WL)에 제공되는 제2 워드라인 전압(VWL2)에 기초하여 결정되고, 제3 검증 조건(TVC)은 워드라인(WL)에 제공되는 제3 워드라인 전압(VWL3)에 기초하여 결정되고, 제1 워드라인 전압(VWL1)의 크기는 제2 워드라인 전압(VWL2)의 크기 및 제3 워드라인 전압(VWL3)의 크기보다 작을 수 있다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 26을 참조하면, 메모리 시스템(800)은 메모리 컨트롤러(810) 및 비휘발성 메모리 장치(820)를 포함한다.
비휘발성 메모리 장치(820)는 메모리 셀 어레이(821), 페이지 버퍼부(822), 로우 디코더(823) 및 제어 회로(824)를 포함한다. 메모리 셀 어레이(821)는 복수의 메모리 셀(MC1, MC2, MC3)들을 포함하고, 페이지 버퍼부(822)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작하며, 로우 디코더(823)는 로우 어드레스에 응답하여 워드 라인을 선택할 수 있다. 제어 회로(824)는 페이지 버퍼부(822) 및 로우 디코더(823)를 제어한다.
메모리 컨트롤러(810)는 비휘발성 메모리 장치(820)를 제어한다.
메모리 컨트롤러(810)는 외부의 호스트(미도시)와 비휘발성 메모리 장치(820) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(810)는 중앙 처리 장치(811), 버퍼 메모리(812), 호스트 인터페이스(813) 및 메모리 인터페이스(814)를 포함할 수 있다. 중앙 처리 장치(811)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(812)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM, FRAM, RRAM, 또는 MRAM으로 구현될 수 있다. 실시예에 따라서, 버퍼 메모리(812)는 메모리 컨트롤러(810)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(813)는 상기 호스트와 연결되고, 메모리 인터페이스(814)는 비휘발성 메모리 장치(820)와 연결된다. 중앙 처리 장치(811)는 호스트 인터페이스(813)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(813)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 또한, 중앙 처리 장치(811)는 메모리 인터페이스(814)를 통하여 비휘발성 메모리 장치(820)와 통신할 수 있다. 실시예에 따라서, 메모리 컨트롤러(810)는 에러 정정을 위한 에러 정정 블록(815)을 더 포함할 수 있다. 실시예에 따라서, 메모리 컨트롤러(810)가 비휘발성 메모리 장치(820)에 빌트-인(built-in)되어 구현되거나, 메모리 컨트롤러(810) 및 비휘발성 메모리 장치(820)가 각각 별도의 칩으로 구현될 수 있다.
메모리 시스템(800)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 비휘발성 메모리 장치(820), 메모리 컨트롤러(810), 및/또는 메모리 시스템(800)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
도 27은 본 발명의 실시에들에 따른 메모리 장치가 메모리 카드에 응용된 예를 나타내는 도면이다.
도 27을 참조하면, 메모리 카드(900)는 복수의 접속 핀들(910), 메모리 컨트롤러(920) 및 비휘발성 메모리 장치(930)를 포함한다.
호스트(미도시)와 메모리 카드(900) 사이의 신호들이 송수신되도록 복수의 접속 핀들(910)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(910)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
메모리 컨트롤러(920)는, 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(930)에 저장할 수 있다.
예를 들어, 메모리 카드(900)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
실시예에 따라서, 메모리 카드(900)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 28은 본 발명의 실시에들에 따른 메모리 장치가 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 28을 참조하면, 솔리드 스테이트 드라이브(Solid State Drive; SSD, 1000)는 메모리 컨트롤러(1010) 및 복수의 비휘발성 메모리 장치들(1020)을 포함한다.
메모리 컨트롤러(1010)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 비휘발성 메모리 장치들(1020)에 저장할 수 있다.
기존의 플래시 메모리의 프로그램 방법에서는 일정한 프로그램/소거 사이클(PEC)이 경과하면 에러 체크 결과(ECR)에 관계없이 프로그램 시간(PT)을 증가시켜 메모리 장치는 느린 프로그램 속도(SP)로 동작된다. 메모리 장치가 빠른 프로그램 속도(FP)로 동작할 수 있음에도 불구하고 에러 체크 결과(ECR)에 관계없이 느린 프로그램 속도(SP)로 동작함으로 인해서 메모리 장치를 효율적으로 사용하지 못할 수 있다. 본 발명의 실시예에 따른 메모리 장치의 프로그램 방법은 복수의 메모리 셀들로부터 독출되는 코드 워드(CW)에 기초하여 에러 체크 결과(ECR)를 제공하고, 에러 체크 결과(ECR)에 기초하여 상기 복수의 메모리 셀들을 프로그램하는 프로그램 시간(PT)을 조절할 수 있다. 따라서 메모리 장치를 효율적으로 사용할 수 있고, 메모리 장치의 프로그램 시간(PT)을 감소시킬 수 있다.
실시예에 따라서, 솔리드 스테이트 드라이브(1000)는 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, 피디에이, 피엠피, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 호스트에 장착될 수 있다.
도 29는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 29를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 메모리 장치(1120), 사용자 인터페이스(1130) 및 메모리 시스템(800)을 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(1140)을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(1110)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(1150)를 통하여 메모리 장치(1120)에 연결될 수 있다. 예를 들어, 메모리 장치(1120)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 또한, 프로세서(1110)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(1110)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1130)를 제어할 수 있다. 모뎀(1140)은 외부 장치와 무선으로 데이터를 송수신할 수 있다. 메모리 장치(820)에는 프로세서(1110)에 의해 처리된 데이터 또는 모뎀(1140)을 통하여 수신된 데이터 등이 메모리 컨트롤러(810)를 통해 저장될 수 있다. 컴퓨팅 시스템(1100)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은, 실시예에 따라서, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
기존의 프로그램 방법에서는 일정한 프로그램/소거 사이클(PEC)이 경과하면 에러 체크 결과(ECR)에 관계없이 프로그램 시간(PT)을 증가시켜 메모리 장치(100)는 느린 프로그램 속도(slow program, SP)로 동작될 수 있다. 예를 들어 메모리 장치(100)에 프로그램된 데이터(PD) 중 에러 데이터의 비율을 나타내는 비트 에러 율(BER)이 상한 비트 에러 율(BER_UL)보다 낮아서 메모리 장치(100)가 빠른 프로그램 속도(fast program, FP)로도 정상 동작할 수 있음에도 불구하고 일정한 프로그램/소거 사이클(PEC)을 초과한다는 이유만으로 메모리 장치(100)를 느린 프로그램 속도(SP)로 동작시킨다. 따라서 메모리 장치(100)가 빠른 프로그램 속도(FP)로 동작할 수 있음에도 불구하고 느린 프로그램 속도(SP)로 동작함으로 인해서 메모리 장치(100)를 효율적으로 사용하지 못할 수 있다.
본 발명에 따른 메모리 장치의 프로그램 방법을 사용하면, 하위 비트(LB)에 대한 프로그램에서의 검증 조건(VC)과 상위 비트(HB)에 대한 프로그램에서의 검증 조건(VC)을 달리하여 프로그램을 진행함으로써 소모 전류를 줄일 수 있을 뿐만 아니라 문턱 전압 산포를 최적화할 수 있다.
본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법은 하위 비트에 대한 프로그램에서의 검증 조건과 상위 비트에 대한 프로그램에서의 검증 조건을 달리하여 프로그램을 진행함으로써 문턱 전압 산포를 최적화할 수 있어 다양한 반도체 장치에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 하나의 워드라인 및 하나의 비트라인에 속한 메모리 셀에 프로그램되는 상위 비트 및 하위 비트 중 상기 하위 비트에 대한 프로그램에 적용되는 제1 검증 조건에 기초하여 상기 하위 비트를 상기 메모리 셀에 프로그램하는 단계; 및
    상기 상위 비트에 대한 프로그램에 적용되는 제2 검증 조건에 기초하여 상기 상위 비트를 상기 메모리 셀에 프로그램하는 단계를 포함하는 메모리 장치의 프로그램 방법.
  2. 제1 항에 있어서,
    상기 하위 비트를 상기 메모리 셀에 프로그램하는 단계는,
    상기 하위 비트에 대한 프로그램의 완성여부를 판단하는 단계;
    상기 하위 비트에 대한 프로그램이 완성되지 않은 경우, 상기 제1 검증 조건에 기초하여 상기 메모리 셀에 프로그램된 상기 하위 비트를 검증하는 단계; 및
    상기 메모리 셀에 상기 하위 비트에 대한 프로그램을 수행하는 단계를 포함하고,
    상기 상위 비트를 상기 메모리 셀에 프로그램하는 단계는,
    상기 상위 비트에 대한 프로그램의 완성여부를 판단하는 단계;
    상기 상위 비트에 대한 프로그램이 완성되지 않은 경우, 상기 제2 검증 조건에 기초하여 상기 메모리 셀에 프로그램된 상기 하위 비트를 검증하는 단계; 및
    상기 메모리 셀에 상기 상위 비트에 대한 프로그램을 수행하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 프로그램 방법.
  3. 제1 항에 있어서,
    상기 제1 검증 조건은 상기 비트라인을 통해서 전달되는 제1 비트라인 전류에 기초하여 결정되고,
    상기 제2 검증 조건은 상기 비트라인을 통해 전달되는 제2 비트라인 전류에 기초하여 결정되고,
    상기 제1 비트라인 전류의 크기가 상기 제2 비트라인 전류의 크기보다 작은 것을 특징으로 하는 메모리 장치의 프로그램 방법.
  4. 제3 항에 있어서,
    상기 제1 비트라인 전류의 크기 및 상기 제2 비트라인 전류의 크기는 상기 비트라인과 연결되는 페이지 버퍼에 포함되는 제어 트랜지스터의 게이트 전압에 따라 결정되고,
    상기 제1 비트라인 전류를 제공하기 위한 상기 제어 트랜지스터의 상기 게이트 전압은 상기 제2 비트라인 전류를 제공하기 위한 상기 제어 트랜지스터의 상기 게이트 전압보다 작은 것을 특징으로 하는 메모리 장치의 프로그램 방법.
  5. 제1 항에 있어서,
    상기 제1 검증 조건은 상기 하위 비트에 대한 프로그램을 검증하기 위해 요구되는 제1 디벨로프 타임(develop time)에 기초하여 결정되고,
    상기 제2 검증 조건은 상기 상위 비트에 대한 프로그램을 검증하기 위해 요구되는 제2 디벨로프 타임에 기초하여 결정되고,
    상기 제1 디벨로프 타임은 상기 제2 디벨로프 타임보다 작은 것을 특징으로 하는 메모리 장치의 프로그램 방법.
  6. 제1 항에 있어서,
    상기 제1 검증 조건은 상기 워드라인에 제공되는 제1 워드라인 전압에 기초하여 결정되고,
    상기 제2 검증 조건은 상기 워드라인에 제공되는 제2 워드라인 전압에 기초하여 결정되고,
    상기 제1 워드라인 전압의 크기는 상기 제2 워드라인 전압의 크기보다 작은 것을 특징으로 하는 메모리 장치의 프로그램 방법.
  7. 하나의 워드라인 및 하나의 비트라인에 속한 메모리 셀에 프로그램되는 상위 비트, 중간 비트 및 하위 비트 중 상기 하위 비트에 대한 프로그램에 적용되는 제1 검증 조건에 기초하여 상기 하위 비트를 상기 메모리 셀에 프로그램하는 단계;
    상기 중간 비트에 대한 프로그램에 적용되는 제2 검증 조건에 기초하여 상기 중간 비트를 상기 메모리 셀에 프로그램하는 단계; 및
    상기 상위 비트에 대한 프로그램에 적용되는 제3 검증 조건에 기초하여 상기 상위 비트를 상기 메모리 셀에 프로그램하는 단계를 포함하는 메모리 장치의 프로그램 방법.
  8. 제7 항에 있어서,
    상기 제1 검증 조건은 상기 비트라인을 통해서 전달되는 제1 비트라인 전류에 기초하여 결정되고,
    상기 제2 검증 조건은 상기 비트라인을 통해 전달되는 제2 비트라인 전류에 기초하여 결정되고,
    상기 제3 검증 조건은 상기 비트라인을 통해 전달되는 제3 비트라인 전류에 기초하여 결정되고,
    상기 제1 비트라인 전류의 크기가 상기 제2 비트라인 전류의 크기 및 상기 제3 비트라인 전류의 크기보다 작고,
    상기 제1 비트라인 전류의 크기 상기 제2 비트라인 전류의 크기 및 상기 제3 비트라인 전류의 크기는 상기 비트라인과 연결되는 페이지 버퍼에 포함되는 제어 트랜지스터의 게이트 전압에 따라 결정되고,
    상기 제1 비트라인 전류를 제공하기 위한 상기 제어 트랜지스터의 상기 게이트 전압은 상기 제2 비트라인 전류를 제공하기 위한 상기 제어 트랜지스터의 상기 게이트 전압 및 상기 제3 비트라인 전류를 제공하기 위한 상기 제어 트랜지스터의 상기 게이트 전압보다 작은 것을 특징으로 하는 메모리 장치의 프로그램 방법.
  9. 제7 항에 있어서,
    상기 제1 검증 조건은 상기 하위 비트에 대한 프로그램을 검증하기 위해 요구되는 제1 디벨로프 타임(develop time)에 기초하여 결정되고,
    상기 제2 검증 조건은 상기 상위 비트에 대한 프로그램을 검증하기 위해 요구되는 제2 디벨로프 타임에 기초하여 결정되고,
    상기 제2 검증 조건은 상기 상위 비트에 대한 프로그램을 검증하기 위해 요구되는 제2 디벨로프 타임에 기초하여 결정되고,
    상기 제1 디벨로프 타임은 상기 제2 디벨로프 타임 및 상기 제3 디벨로프 타임보다 작은 것을 특징으로 하는 메모리 장치의 프로그램 방법.
  10. 제7 항에 있어서,
    상기 제1 검증 조건은 상기 워드라인에 제공되는 제1 워드라인 전압에 기초하여 결정되고,
    상기 제2 검증 조건은 상기 워드라인에 제공되는 제2 워드라인 전압에 기초하여 결정되고,
    상기 제3 검증 조건은 상기 워드라인에 제공되는 제3 워드라인 전압에 기초하여 결정되고,
    상기 제1 워드라인 전압의 크기는 상기 제2 워드라인 전압의 크기 및 상기 제3 워드라인 전압의 크기보다 작은 것을 특징으로 하는 메모리 장치의 프로그램 방법.
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