KR20110001074A - 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 메모리 셀과 플래그 셀이 연결된 워드 라인에 제1 리드 전압을 인가하여 제1 리드 동작을 실시하는 단계; 플래그 셀이 제1 상태인 경우, 제1 리드 동작에 의해 메모리셀로부터 독출된 데이터를 출력하는 단계; 플래그 셀이 제2 상태인 경우, 제1 리드 전압보다 높은 제2 및 제3 리드 전압을 이용한 제2 및 제3 리드 동작을 실시하는 단계; 및 제1 내지 제3 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 출력하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
리드 동작, 플래그 셀, 1비트 데이터, 2비트 데이터.

Description

불휘발성 메모리 장치의 동작 방법{Operating Method of Nonvolatile Memory Device}
본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것으로, 특히 리드 동작 속도를 향상시키기 위한 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
도 1은 일반적인 불휘발성 메모리 장치에서 2비트 데이터의 프로그램 동작을 설명하는 도면이다.
도 1의 (a)는 하위 비트(least significant bit: LSB) 프로그램 동작을 설명하고, 도 1의 (c)는 상위 비트(most significant bit: MSB)를 프로그램하는 동작을 설명하며, 도 1의 (b)는 하위비트를 프로그램한 후 문턱 전압 분포의 변화를 설명한다.
이하에서는 ISPP(incremental step pulse programming) 방식으로 프로그램 동작이 수행되는 것으로 가정하여 설명한다. ISPP 방식에서는, 프로그램 전압이 점진적으로 높아지면서 메모리 셀에 대한 프로그램 동작이 반복적으로 실시되므로, 메모리 셀의 문턱 전압 분포를 정확하게 제어할 수 있다.
도 1에 도시된 프로그램 동작은 하위 비트를 프로그램하는 제1 프로세스와 상위 비트를 프로그램하는 제2 프로세스로 구성된다. 제1 프로세스(도 1의 (a) 참조)에서는, 프로그램 동작 속도를 빠르게 하기 위해서 큰 증가 폭을 갖는 프로그램 전압을 사용한다. 이에 따라 메모리 셀의 상태는 소거 상태('1')에서 프로그램 상태('0')로 바뀐다(P1). 도 1의 (a)에 도시된 바와 같이, 큰 증가 폭을 갖는 프로그램 전압을 사용하므로 프로그램된 셀은 넓은 문턱 전압 분포를 갖는다.
선택된 셀이 프로그램된 후에는 프로그램된 셀 주위의 셀들이 프로그램된다. 이 과정에서 프로그램된 셀은 간섭현상(disturbance)을 받게 되며, 이에 따라 도 1의 (b)에 도시된 바와 같이, 프로그램된 셀들 중 일부 메모리 셀들의 문턱 전압이 소정의 폭(D) 만큼 더 넓어지게 된다. 그러나 간섭현상에 의해 문턱 전압 분포가 넓어지는 현상은 후술되는 제2 프로세스(즉 상위 비트를 프로그램하는 프로세스)에 의해 상쇄된다.
상위 비트를 프로그램하는 제 2 프로세스는 하위 비트의 상태와 상위 비트로 저장되는 비트에 따라 달라진다(도 1의 (c) 참조). 먼저, 하위 비트가 '1'(즉 소거상태)인 셀들 중 상위 비트로 '1'이 저장되는 셀에 대해서는 프로그램 동작이 수행되지 않는다. 반면, 하위 비트가 '1'(즉 소거상태)인 셀들 중 상위 비트로 '0'이 저장되는 셀은 '01' 상태로 프로그램 된다(P2).
또한 하위 비트가 '0'(즉 프로그램된 상태)인 셀들 중 상위 비트로 '1'이 저장되는 셀은 '10'으로 프로그램 되고(P3), 하위 비트가 '0'(즉 프로그램된 상태)인 셀들 중 상위 비트로 '0'이 저장되는 셀은 '00'으로 프로그램된다(P4).
한편 도 1의 (c)에 도시된 바와 같이, 하위 비트가 프로그램된 셀에 대한 상 위 비트 프로그램 동작에 의해 문턱 전압 분포가 좁아지게 되므로, 하위 비트 프로그램 후 주위 셀들의 프로그램 과정에서 간섭현상에 의해 문턱 전압 분포가 넓어지는 현상은 상쇄되며, 또한 문턱 전압 분포를 더욱 정밀하게 제어할 수 있다.
불휘발성 메모리 장치(특히, 플래시 메모리 장치)의 경우, 사용자의 요구에 따라 하나의 메모리 셀에 1비트 또는 2비트의 데이터가 저장될 수 있다.
1비트의 데이터가 저장되는 경우, 메모리 셀들은 저장되는 데이터에 따라 문턱 전압이 0V보다 낮은 메모리 셀과 0V 보다 높은 메모리 셀로 구분할 수 있다.
2비트의 데이터가 저장되는 경우, 저장되는 데이터에 따라 0V보다 낮은 제1 메모리 셀과 0V보다 높으면서 서로 다른 문턱 전압을 갖는 제2 내지 제4 메모리 셀로 구분할 수 있다.
도 2a 및 도2b는 일반적인 불휘발성 메모리 장치에서의 1비트 및 2비트 데이터의 리드 동작을 설명하는 도면이다.
도 2a는 1비트의 데이터가 저장된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이고, 도 2b는 2비트의 데이터가 저장된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 2a 및 도2b에는 메모리 셀의 문턱 전압 분포와 각각의 문턱 전압에 따라 하위 비트와 상위 비트를 독출할 때 출력되는 데이터, 그리고 독출 동작 시에 워드 라인에 인가되는 전압이 도시되어 있다. 도2b를 참조하면, 불휘발성 메모리 장치의 리드 동작에서 2비트의 데이터가 저장되는 경우 서로 다른 레벨을 갖는 제1 내지 제3 리드 전압이 사용된다.
한편, 도 2a를 참조하면, 메모리 셀에 1비트의 데이터가 저장되더라도 하나의 메모리 셀에 몇 비트의 데이터가 저장되어 있는지를 구분할 수 없다. 따라서, 메모리 셀에 2비트의 데이터가 저장된 경우로 가정하여, 2비트 데이터의 독출 동작시 사용되는 제2 리드 전압(VR2)으로 리드 동작을 먼저 실시한다.
그러나, 제2 리드 전압을 이용하여 리드 동작을 실시하면, 프로그램 상태('0' 데이터가 저장된 상태)의 메모리 셀들 중 제2 리드 전압보다 문턱 전압이 낮은 메모리 셀은 소거 상태('1' 데이터가 저장된 상태)의 메모리 셀로 구분되는 오류가 발생될 수 있다.
이러한 오류가 발생되는 것을 방지하기 위하여 플래그 셀의 프로그램 상태를 검출하고 검출 결과에 따라 메모리 셀에 저장된 데이터의 비트수를 판단한다. 그리고, 판단 결과에 따라 리드 전압을 변경하여 인가한다. 구체적으로 설명하면 다음과 같다.
불휘발성 메모리 장치에서는 메모리 셀에 1비트의 데이터가 저장된 경우에는 플래그 셀을 소거 상태('1')로 유지하고, 메모리 셀에 2비트의 데이터가 저장된 경우에는 플래그 셀을 프로그램 상태('0')로 만든다.
그리고, 제2 리드 전압으로 리드 동작을 실시하여 플래그 셀의 상태를 검출한다(①).
플래그 셀의 문턱 전압이 제2 리드 전압보다 낮으면 메모리 셀에 1비트의 데이터가 저장된 것으로 판단하고, 제1 리드 전압(VR1)을 다시 인가(②)하여 메모리 셀에 저장된 데이터를 독출한다.
도 2b를 참조하면, 플래그 셀의 문턱 전압이 제2 리드 전압보다 높으면 메모리 셀에 2비트의 데이터가 저장된 것으로 판단하고, 제1 내지 제3 리드 전압(VR1~VR3)을 순차적으로 인가(②,③,④)하여 메모리 셀에 저장된 2비트의 데이터를 독출한다.
상기와 같이, 종래 방법은 제2 리드 전압으로 플래그 셀의 문턱 전압 레벨을 검출하여 메모리 셀들에 저장된 데이터의 비트수를 판단한 후, 다시 메모리 셀들에 저장된 데이터를 검출하기 위하여 제1 리드 전압을 인가하거나, 제1 내지 제3 리드 전압을 순차적으로 인가하기 때문에 불휘발성 메모리 장치의 동작 속도가 저하되는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 메모리 셀에 저장된 데이터의 비트수에 상관없이 불휘발성 메모리 장치의 동작 속도를 향상시키는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법은
메모리 셀과 플래그 셀이 연결된 워드 라인에 제1 리드 전압을 인가하여 제1 리드 동작을 실시하는 단계;
상기 플래그 셀이 제1 상태인 경우, 상기 제1 리드 동작에 의해 상기 메모리셀로부터 독출된 데이터를 출력하는 단계;
상기 플래그 셀이 제2 상태인 경우, 상기 제1 리드 전압보다 높은 제2 및 제3 리드 전압을 이용한 제2 및 제3 리드 동작을 실시하는 단계; 및
상기 제1 내지 제3 리드 동작에 의해 상기 메모리 셀로부터 독출된 데이터를 출력하는 단계를 포함한다.
이 실시예에 있어서, 상기 제1 리드 전압은 0V 이다.
이 실시예에 있어서, 상기 플래그 셀이 제1 상태인 경우, 상기 메모리 셀로부터 1비트의 데이터가 출력된다.
이 실시예에 있어서, 상기 제1 상태는 소거 상태이다.
이 실시예에 있어서, 상기 플래그 셀이 제2 상태인 경우, 상기 메모리 셀로 부터 2비트의 데이터가 출력된다.
이 실시예에 있어서, 상기 제2 상태는 프로그램 상태이다.
이 실시예에 있어서, 상기 제2 및 제3 리드 동작을 실시하는 단계는,
상기 제2 리드 동작을 실시하는 단계;
상기 제2 리드 동작에 의해 독출된 상기 데이터의 하위 비트를 출력하는 단계;
상기 제3 리드 동작을 실시하는 단계를 포함한다.
이 실시예에 있어서, 상기 제3 리드 동작이 실시되는 동안 상기 제2 리드 동작에 의해 독출된 상기 데이터의 하위비트가 출력된다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법에 의하면 메모리 셀에 저장된 데이터의 비트수에 관계없이 리드 시간을 줄이면서 고성능의 리드 동작이 가능하게 된다.
또한, 리드 횟수가 줄어들어 리드 디스터번스(Read Disturbance) 현상이 감소하는 효과가 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 더욱 분명해질 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(300)는 데이터가 저장되는 메인 셀 어레이(301)와 메인 셀들의 상태 정보를 저장하기 위한 플래그 셀 어레이(302)를 포함한다.
플래그 셀 어레이(302)는 메인 셀 어레이(301)와 동일한 구조로 이루어지므로 메인 셀 어레이(301)에 대해서만 설명하기로 한다.
메인 셀 어레이(301)는 비트 라인(BL)들에 각각 연결되는 스트링을 포함한다. 스트링은 비트 라인(BL)에 연결되는 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결되는 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결된 다수의 메모리 셀들을 포함한다. 각각의 비트 라인(BL)들은 페이지 버퍼(303)와 연결된다. 서로 다른 스트링에 포함된 메모리 셀들의 컨트롤 게이트가 서로 연결되어 워드 라인(WL)이 되며, 워드 라인(WL)은 플래그 셀의 컨트롤 게이트와도 연결된다.
플래그 셀에는 메모리 셀의 상태 정보가 저장되며, 메모리 셀의 프로그램 동작시 메모리 셀에 1비트의 데이터가 저장되는 경우 '1'(소거 상태)이 저장되고, 2비트의 데이터가 저장되는 경우 '0'(프로그램 상태)이 저장된다.
따라서, 플래그 셀에 저장된 데이터(또는 프로그램 상태)에 따라 메모리 셀에 저장된 데이터의 비트수를 판단하고 리드 동작을 제어하여 동작 속도를 향상시 킬 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 1비트 및 2비트 데이터의 리드 동작을 설명하는 도면이다.
도 5는 도 4a 및 도 4b의 동작 방법을 좀 더 자세히 설명하기 위한 흐름도이다.
도 4a, 도 4b 및 도 5를 참조하면, 2비트의 데이터를 검출하기 위해 사용되는 제1 내지 제3 리드 전압들 중 가장 낮은 제1 리드 전압(예를 들어, 0V)을 선택된 워드 라인에 인가하여 제1 리드 동작을 실시한다(S501). 이것은 플래그 셀에 저장된 데이터를 이용하여 메모리 셀에 저장된 데이터의 비트수를 판단하기 위한 것이다.
제1 리드 동작에 따라, 메모리 셀의 문턱 전압과 제1 리드 전압(VR1)을 비교한 결과값(데이터), 및 플래그 셀의 문턱 전압과 제1 리드 전압을 비교한 결과값(데이터)이 페이지 버퍼들에 각각 저장된다.
플래그 셀에 저장된 데이터를 확인하여(S502) 그 데이터가 '1'인 경우 즉, 플래그 셀이 소거 상태로 판단되면 메모리 셀에 1비트의 데이터가 저장된 상태이므로 도 4a에 도시된 바와 같이 제1 리드 전압을 이용한 제1 리드 동작을 실시하는 것만으로 메모리 셀에 저장된 1비트의 데이터를 독출할 수 있다.
따라서 제1 리드 전압을 이용한 제1 리드 동작 후 페이지 버퍼에 저장된 메모리 셀의 데이터를 출력하여(S503) 선택된 워드 라인의 리드 동작을 종료한다. 이때, 도 4a에 도시된 바와 같이 메모리 셀의 문턱 전압이 제1 리드 전압보다 낮으면 '1'을 출력하고, 그렇지 않으면 '0'을 출력한다.
플래그 셀에 저장된 데이터가 '0'인 경우 즉, 플래그 셀이 프로그램된 상태로 판단되는 경우는 메모리 셀에 2비트의 데이터가 저장된 것을 의미한다. 이 경우 제1 리드 전압(VR1)보다 높은 제2 리드 전압(VR2)을 이용한 제2 리드 동작을 실시한다(S504).
이 제2 리드 동작에 의해 2비트의 데이터 중 하위 비트(LSB) 데이터가 결정된다. 이때, 메모리 셀의 문턱 전압이 제2 리드 전압보다 낮으면 하위 비트 데이터로 '1'이, 메모리 셀의 문턱 전압이 제2 리드 전압보다 높으면 하위 비트 데이터로 '0'이 페이지 버퍼에 저장된다. 또한, 앞에서 설명한 바와 같이, 페이지 버퍼에는 제1 리드 동작의 결과값도 저장되어 있다.
그 후 제2 리드 전압(VR2)보다 높은 제3 리드 전압(VR3)을 이용한 제3 리드 동작을 실시(S505)한다. 메모리 셀의 문턱 전압이 제3 리드 전압보다 낮으면 상위 비트 데이터로 '1'이, 메모리 셀의 문턱 전압이 제3 리드 전압보다 높으면 상위 비트 데이터로 '0'이 페이지 버퍼에 저장된다. 이 제3 리드 동작을 실시하는 동안에 제2 리드 동작에 의해 결정된 하위 비트 데이터를 출력할 수 있다(S506).
본 발명에 따른 불휘발성 메모리 장치의 페이지 버퍼에는 데이터를 임시로 저장할 수 있는 래치가 여러 개 존재하기 때문에 제3 리드 동작을 실시하여 래치에 결과값을 저장하는 동안 페이지 버퍼의 다른 래치에 저장된 하위 비트 데이터를 출력할 수 있다.
선택된 워드 라인의 모든 메모리 셀들에 대한 하위 비트 데이터의 출력이 끝 났는지 확인하고(S507), 하위 비트 데이터의 출력이 끝났으면 상위 비트(MSB) 데이터를 출력한다(S508). 하위 비트 데이터의 출력이 끝나지 않았을 경우에는 계속해서 하위 비트 데이터를 출력한다.
하위 비트 데이터의 출력이 끝나는 시점에서 하위 비트 데이터의 출력이 끝났음을 나타내는 하위 비트 데이터 종료 신호(LSB Data End Signal)가 세트(set)된다. 이를 통해 하위 비트 데이터의 출력이 끝났음을 판단한다.
상위 비트 데이터의 출력이 끝나면 선택된 워드 라인의 리드 동작을 종료한다.
결국, 위에서 설명한 동작 방법에 의하면, 제1, 제2, 제3 리드 전압을 이용한 제1, 제2, 제3 리드 동작을 실시함으로써 2비트 데이터 '11', '01', '10', '00'을 구분하여 출력할 수 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법에 의해 리드 시간을 줄이면서 고성능의 리드 동작을 실시할 수 있다. 또한, 리드 횟수가 줄어들어 리드 디스터 번스(Read Disturbance) 현상이 감소하는 효과가 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이 다.
도 1은 일반적인 불휘발성 메모리 장치에서 2비트 데이터의 프로그램 동작을 설명하는 도면이다.
도 2a는 일반적인 불휘발성 메모리 장치에서의 1비트 데이터의 리드 동작을 설명하는 도면이다.
도 2b는 일반적인 불휘발성 메모리 장치에서의 2비트 데이터의 리드 동작을 설명하는 도면이다.
도 3은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 설명하기 위한 회로도이다.
도 4a는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 1비트 데이터의 리드 동작을 설명하는 도면이다.
도 4b는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 2비트 데이터의 리드 동작을 설명하는 도면이다.
도 5는 도 4a 및 도 4b의 동작 방법을 좀 더 자세히 설명하기 위한 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
300...메모리 셀 어레이(Memory Cell Array)
301...메인 셀 어레이(Main Cell Array)
302...플래그 셀 어레이(Flag Cell Array)
303...페이지 버퍼(Page Buffer)

Claims (8)

  1. 메모리 셀과 플래그 셀이 연결된 워드 라인에 제1 리드 전압을 인가하여 제1 리드 동작을 실시하는 단계;
    상기 플래그 셀이 제1 상태인 경우, 상기 제1 리드 동작에 의해 상기 메모리셀로부터 독출된 데이터를 출력하는 단계;
    상기 플래그 셀이 제2 상태인 경우, 상기 제1 리드 전압보다 높은 제2 및 제3 리드 전압을 이용한 제2 및 제3 리드 동작을 실시하는 단계; 및
    상기 제1 내지 제3 리드 동작에 의해 상기 메모리 셀로부터 독출된 데이터를 출력하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 리드 전압은 0V 인 불휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 플래그 셀이 제1 상태인 경우, 상기 메모리 셀로부터 1비트의 데이터가 출력되는 불휘발성 메모리 장치의 동작 방법.
  4. 제1항 또는 제3항에 있어서,
    상기 제1 상태는 소거 상태인 불휘발성 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 플래그 셀이 제2 상태인 경우, 상기 메모리 셀로부터 2비트의 데이터가 출력되는 불휘발성 메모리 장치의 동작 방법.
  6. 제1항 또는 제5항에 있어서,
    상기 제2 상태는 프로그램 상태인 불휘발성 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 제2 및 제3 리드 동작을 실시하는 단계는,
    상기 제2 리드 동작을 실시하는 단계;
    상기 제2 리드 동작에 의해 독출된 상기 데이터의 하위 비트를 출력하는 단계;
    상기 제3 리드 동작을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  8. 제1항 또는 제7항에 있어서,
    상기 제3 리드 동작이 실시되는 동안 상기 제2 리드 동작에 의해 독출된 상기 데이터의 하위비트가 출력되는 불휘발성 메모리 장치의 동작 방법.
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