KR20120005834A - 반도체 메모리 장치 및 그 프로그램 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 방법은,
반도체 메모리 장치의 선택된 워드라인에 제 1 프로그램 전압을 설정된 시간 동안 인가하여 프로그램을 실시하는 제 1 프로그램 단계; 및 상기 선택된 워드라인에 시작 전압이 상기 제 1 프로그램 전압보다 낮으며 점진적 증가하되, 증가하는 스텝 전압의 크기도 점진적으로 증가하는 스텝 전압 펄스를 인가하여 프로그램을 실시하는 제 2 프로그램 단계를 포함한다.

Description

반도체 메모리 장치 및 그 프로그램 방법{Semiconductor memory device and the method of operating the same}
본 발명은 반도체 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory: RAM)과 롬(Read Only Memory: ROM)으로 나누어진다. 램에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 이러한 타입의 메모리를 휘발성(volatile) 메모리라고 한다. 반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 저장된 데이터가 소멸되지 않는다. 이러한 타입의 메모리를 비휘발성(nonvolatile) 메모리라고 한다.
최근에는 반도체 메모리 장치의 집적도를 더욱 향상시키기 위해 복수개의 문턱전압 레벨로 프로그램 가능한 멀티 레벨 셀(Multi Level Cell)이 개발되었다. 이와 비교하여 단일 문턱전압 레벨로 프로그램 가능한 메모리 셀을 싱글 레벨 셀(Single Level Cell)이라 한다.
상기한 멀티 레벨 셀이 가질 수 있는 문턱전압 레벨이 많아질수록 메모리 셀의 데이터 저장용량은 커진다. 복수개의 메모리 셀들을 특정의 문턱전압 레벨로 프로그램한 경우, 이 메모리 셀들의 문턱전압은 동일하지 않고 다양한 레벨로 분포된다.
또한 서로 이웃하는 문턱전압 분포들 간의 간격이 점점 좁아지고 있다.
따라서 반도체 메모리 장치에서 메모리 셀들의 문턱전압 분포의 폭을 좁게 만들어 데이터의 신뢰성을 높이고자 한다.
이를 위한 대표적인 방법으로는 ISPP(Increment Step Pulse Program) 방식이 있다.
ISPP 방식은, 프로그램 전압을 시작 전압(Vstart)으로부터 스텝 전압(Vstep)단위로 상승시키면서 인가하는 프로그램 방식이다. 그리고 각각의 프로그램 실시 이후에는 프로그램 검증을 실시하여, 프로그램이 패스된 메모리 셀들을 이후의 프로그램 동작에서 제외시킨다.
도 1a 및 도 1b는 일반적인 ISPP방식의 프로그램을 설명하기 위한 도면이다.
도 1a는 프로그램을 위해서 선택된 워드라인에 인가되는 전압을 나타내고, 도 1b는 프로그램 실시 결과에 따라 형성되는 메모리 셀들의 문턱전압 분포를 나타낸다.
도 1a 및 도 1b를 참조하면, 프로그램을 위해서 선택된 워드라인에 처음에는 프로그램 시작 전압(Vstart)이 인가된다.
프로그램 시작 전압은 시간(t1)동안 인가되고, 이후에 프로그램 검증 전압(Vverify)이 인가된다.
프로그램 검증이 완료된 후, 처음의 프로그램 시작전압(Vstart)에서 스텝 전압(Vstep)만큼 상승된 전압을 인가하여 프로그램을 실시하고, 다시 프로그램 검증이 실시하는 과정이 반복된다.
이에 따라 도 1b에 나타난 바와 같이, 소서 상태의 메모리 셀들의 문턱전압이 높아져서 검증전압(Vverify) 이상의 문턱전압 분포가 생긴다.
상기와 같이 ISPP방식으로 프로그램을 실시하면, 메모리 셀들의 문턱전압 분포의 폭을 좁힐 수 있다. 그러나 메모리 셀들은 각각의 특성에 따라서 빠르게 프로그램이 되는 패스트 셀(fast cell)과, 느리게 프로그램이 되는 슬로우 셀(slow cell) 들이 있기 때문에 문턱전압 분포의 폭을 좁히는 데는 한계가 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀들의 문턱전압 분포를 넓게 만드는 첫 번째 프로그램 동작과, 문턱전압 분포가 넓게 분포된 메모리 셀들을 다시 프로그램하는 두 번째 프로그램 동작을 실시하여 메모리 셀의 문턱전압 분포를 보다 좁게 만드는 반도체 메모리 장치의 프로그램 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 방법은,
반도체 메모리 장치의 선택된 워드라인에 제 1 프로그램 전압을 설정된 시간 동안 인가하여 프로그램을 실시하는 제 1 프로그램 단계; 및 상기 선택된 워드라인에 시작 전압이 상기 제 1 프로그램 전압보다 낮으며 점진적 증가하되, 증가하는 스텝 전압의 크기도 점진적으로 증가하는 스텝 전압 펄스를 인가하여 프로그램을 실시하는 제 2 프로그램 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는,
복수개의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 메모리 셀에 데이터를 프로그램하거나, 상기 메모리 셀에 저장된 데이터를 독출하기 위한 주변 회로; 및 상기 메모리 셀에 데이터를 프로그램할 때, 선택된 워드라인에 제 1 프로그램 전압을 설정된 시간 동안 인가한 후, 시작 전압이 상기 제 1 프로그램 전압보다 낮으며 점진적으로 증가하는 스텝 전압 펄스를 상기 선택된 워드라인에 인가하여 프로그램과 검증 전압을 이용한 프로그램 검증이 실시되게 상기 주변 회로를 제어하는 제어로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 방법은 프로그램을 위해 선택된 메모리 셀의 문턱전압 분포를 넓게 만들어 슬로우 셀들과 패스트 셀들을 구분하고, 넓은 문턱전압 분포를 갖는 메모리 셀들을 다시 프로그램하여 문턱전압 분포의 폭을 좁혀 메모리 셀의 데이터 신뢰성을 높일 수 있다.
도 1a 및 도 1b는 일반적인 ISPP방식의 프로그램을 설명하기 위한 도면이다.
도 2는 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 3은 본 발명의 실시 예에 따른 프로그램 방법을 설명하기 위한 동작 순서도이다.
도 4는 도 3의 프로그램 방법에서 선택된 워드라인에 인가되는 전압을 나타낸다.
도 5a 및 도 5b는 도 4의 프로그램 방법에 의한 문턱전압 분포의 이동을 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼그룹(120), X 디코더(130), Y 디코더(140), 입출력 로직(150), 전압 공급회로(160), 및 제어로직(170)을 포함한다.
메모리 셀 어레이(100)는 복수개의 메모리 블록(BK)을 포함한다. 각각의 메모리 블록(BK)은 복수개의 셀 스트링(Cell String; CS)을 포함한다.
각각의 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 직렬로 연결되는 제 0 내지 제 31 메모리 셀(C0 내지 C31)을 포함한다.
드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(Drain Select Line; DSL)에 연결되고, 소오스 선택 트랜지스터(SST)의 게이트는 소오스 선택 라인(Source Select Line; SSL)에 연결된다.
제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트는 각각 제 0 내지 제 31 워드라인(Word Line; WL0 내지 WL31)이 연결된다.
드레인 선택 트랜지스터(DST)의 드레인은 각각 비트라인(Bit Line)에 연결된다. 비트라인은 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)으로 구분된다.
소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Source Line; SL)에 공통으로 연결된다.
페이지 버퍼 그룹(120)은 프로그램 또는 독출 동작 등을 위해 동작하는 복수개의 페이지 버퍼(PB)를 포함한다.
각각의 페이지 버퍼(PB)는 하나의 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍에 연결된다.
입출력 로직(150)은 페이지 버퍼 그룹(120)과 외부와의 데이터 입출력을 수행한다.
X 디코더(130)는 복수개의 블록 선택 회로(131)를 포함한다. 각각의 블록 선택 회로(131)는 각각의 메모리 블록(BK)에 연결된다.
블록 선태 회로(131)는 제어로직(160)으로부터의 제어신호에 응답하여, 연결되어 있는 메모리 블록(BK)의 드레인 선택 라인(DSL)과 소오스 선택 라인(SSL) 및 제 0 내지 제 31 워드라인(WL0 내지 WL31)을 전압 공급 회로(160)의 글로벌 소오스 선택 라인(Global Source Select Line; GSSL), 글로벌 드레인 선택 라인(Global Drain Select Line; GDSL), 제 0 내지 제 31 글로벌 워드라인(Global Word Line; GWL0 내지 GWL31)에 각각 연결한다.
전압 공급 회로(140)는 제어로직(160)으로부터의 제어신호에 응답하여, 동작 전압을 생성하고 상기의 글로벌 라인들(GSSL, GDSL, GWL0 내지 GWL31)에 생성한 동작 전압을 제공한다.
제어로직(160)은 반도체 메모리 장치(100)의 페이지 버퍼 그룹(120), X 디코더(130), 입출력 로직(150), 및 전압 공급 회로(140)의 동작 제어를 위한 제어신호를 출력한다.
도 3은 본 발명의 실시 예에 따른 프로그램 방법을 설명하기 위한 동작 순서도이다.
도 4는 도 3의 프로그램 방법에서 선택된 워드라인에 인가되는 전압을 나타내고, 도 5a 및 도 5b는 도 4의 프로그램 방법에 의한 문턱전압 분포의 이동을 나타낸다.
도 3을 참조하면, 프로그램 명령이 입력되면(S301), 제어로직(170)은 선택된 워드라인(SEL WL)에 제 1 프로그램 전압(Vpgm1)을 제 1 시간(T1)동안 인가하는 제 1 프로그램을 수행한다(S301).
도 4를 참조하면, 제 1 프로그램 전압(Vpgm1)은 제 1 시간(T1) 동안 인가될 때, 메모리 셀들 중 가장 빠르게 프로그램되는 메모리 셀의 문턱전압이 검증전압(Vverify)보다 높게 프로그램 될 수 있게 결정된다. 이때 가장 빠르게 프로그램되는 메모리 셀의 문턱전압은 검증전압(Vverify)에 근접해야 하고, 너무 높게 프로그램되지 않는 전압으로 제 1 프로그램 전압(Vpgm1)과 제 1 시간(T1)을 결정한다.
제 1 프로그램 전압(Vpgm1) 및 제 1 시간(T1)은 반도체 메모리 장치(100)의 제조 공정에 따라 미리 결정될 수 있다.
예를 들어, 제조 공정의 마지막 단계인 테스트 단계에서, 기준 메모리 블록을 선택하고, 해당 메모리 블록의 메모리 셀들의 문턱전압이 0V에서 검증전압(Vverify)의 사이로 이동시킬 수 있는 프로그램 전압을 결정한다.
그리고 결정된 프로그램 전압을 이후에 제 1 프로그램 전압(Vpgm1)으로 사용할 수 있게 알고리즘을 통해서 지정한다. 이때 제 1 프로그램 전압(Vpgm1)이 인가되는 제 1 시간(T1)은 제1 프로그램 전압(Vpgm1)의 전압 크기에 반비례하게 설정될 수 있다.
한편 제 1 프로그램을 실시하면, 도 5a에 나타난 바와 같이 프로그램 문턱전압 분포(A)가 넓은 폭으로 나타난다. 빠르게 프로그램이 되는 패스트(fast) 셀들은 검증전압(Vverify)에 인접하는 문턱전압을 갖게 되고, 느리게 프로그램되는 슬로우(slow) 셀들은 0V 에 인접한 문턱전압을 갖는다.
제 1 프로그램 실시 후에, 프로그램 검증은 선택적으로 할 수 있다. 본 발명의 실시 예에서는 프로그램 검증을 생략했다. 그러나 검증전압(Vverify)을 이용한 프로그램 검증을 수행할 수도 있다.
제 1 프로그램 실시 후에 프로그램 검증을 하지 않는다면, 전체 프로그램 시간을 단축시킬 수 있다. 만약 제 1 프로그램 실시 후에 프로그램 검증을 수행하면, 프로그램 시간은 늘어나지면 메모리 셀의 문턱전압을 제어하는 효과는 더 높아진다.
그리고 제 2 프로그램을 한다.
제 2 프로그램은 프로그램 시작 전압(Vstart)을 초기 프로그램 전압으로 인가하고 프로그램을 실시한다(S305). 프로그램 전압을 인가하는 시간은 일반적인 프로그램 동작에서 인가하는 시간과 동일하게 설정한다.
프로그램 시작 전압(Vstart)은 제 1 프로그램 전압(Vpgm)보다 낮은 전압이고, 제 2 프로그램 동작에서의 프로그램 전압 인가시간은 제 1 시간(T1)보다 짧은 시간이다.
그리고 제 2 프로그램 동작에서는 각각의 프로그램 전압을 인가한 이후에, 프로그램 검증을 실시한다(S307).
프로그램 검증 결과, 모든 메모리 셀의 프로그램이 패스되었다면 프로그램 동작은 종료된다.
그러나 모든 메모리 셀의 프로그램이 패스되지 않았다면, 스텝 전압을 설정한 후(S311), 설정된 스텝 전압만큼 프로그램 전압을 상승시킨 후(S313), 다시 프로그램 전압을 인가한다(S315).
상기 스텝 전압은 프로그램 펄스가 인가됨에 따라 점차 크게 설정된다. 즉, 도 4에 나타난 바와 같이, 스텝 전압이 Vstep(0)에서 Vstep(n)으로 점점 상승된다.
그리고 프로그램 후에는 프로그램 검증을 한다(S307).
도 4의 제 2 프로그램 동작에서 프로그램 전압의 스텝 펄스가 점차 상승되고프로그램 검증전압(Vverify)을 이용한 검증을 수행하기 위한 검증전압(Vverify)이 인가되는 것이 나타나 있다.
그리고 제 2 프로그램 과정이 진행되는 동안 도 5a의 넓게 분포되었던 문턱전압 분포(A)의 폭이 좁아져서 문턱전압 분포의 폭이 좁아진다(B).
이상의 프로그램 방법에 의해서 슬로우 셀과 패스트 셀의 프로그램 속도를 조절하는 효과가 있기 때문에 문턱전압 분포의 폭이 더욱 좁아질 수 있다. 또한, 본 발명의 실시 예에서는 프로그램 방법에 대해서 설명하고 있으나, 소거 동작 후에 실시되는 소프트 프로그램을 실시할 때도 본 발명의 프로그램 방법을 적용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 페이지 버퍼 그룹 130 : X 디코더
140 : Y 디코더 150 : 입출력 로직
160 : 전압 공급 회로 170 : 제어로직

Claims (8)

  1. 반도체 메모리 장치의 선택된 워드라인에 제 1 프로그램 전압을 설정된 시간 동안 인가하여 프로그램을 실시하는 제 1 프로그램 단계; 및
    상기 선택된 워드라인에 시작 전압이 상기 제 1 프로그램 전압보다 낮으며 점진적 증가하되, 증가하는 스텝 전압의 크기도 점진적으로 증가하는 스텝 전압 펄스를 인가하여 프로그램을 실시하는 제 2 프로그램 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  2. 제 1항에 있어서,
    상기 제 2 프로그램 단계에서,
    각각의 스템 펄스 인가 후에 프로그램 검증 전압을 이용한 프로그램 검증을 실시하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
  3. 제 2항에 있어서,
    상기 제 1 프로그램 전압은, 상기 선택된 워드라인에 연결된 메모리 셀들 중, 동일한 프로그램 전압에 대해 문턱전압이 가장 많이 상승되는 메모리 셀의 문턱전압을 상기 프로그램 검증 전압에 인접하게 이동시키는 전압으로 설정되는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
  4. 제 3항에 있어서,
    상기 제 1 프로그램 전압을 설정하기 위하여,
    상기 반도체 메모리 장치에 프로그램 전압을 인가하여 메모리 셀들의 문턱전압이 이동되는 정도를 테스트 하는 단계; 및
    상기 동일한 프로그램 전압에 대해 문턱전압이 가장 많이 상승되는 메모리 셀의 문턱전압이 상기 검증 전압이 되는 때의 프로그램 전압을 상기 제 1 프로그램 전압으로 설정하는 단계를 더 포함하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 제 2 프로그램 단계에 있어서,
    상기 프로그램 전압이 상기 제 1 시간보다 짧은 제 2 시간동안 인가되는 것을 특징으로 하는 반도체 메모리 장치의 프로그램 방법.
  6. 제 1항에 있어서,
    상기 제 2 프로그램 단계를 실시하기 전에,
    상기 제 1 프로그램에 대한 프로그램 검증을 실시하는 단계를 더 포함하는 반도체 메모리 장치의 프로그램 방법.
  7. 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀에 데이터를 프로그램하거나, 상기 메모리 셀에 저장된 데이터를 독출하기 위한 주변 회로; 및
    상기 메모리 셀에 데이터를 프로그램할 때, 선택된 워드라인에 제 1 프로그램 전압을 설정된 시간 동안 인가한 후, 시작 전압이 상기 제 1 프로그램 전압보다 낮으며 점진적으로 증가하는 스텝 전압 펄스를 상기 선택된 워드라인에 인가하여 프로그램과 검증 전압을 이용한 프로그램 검증이 실시되게 상기 주변 회로를 제어하는 제어로직을 포함하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 제어로직은,
    동일한 프로그램 전압에 대해서 문턱전압이 가장 많이 상승하는 메모리 셀을 구분하기 위한 테스트를 수행하고, 상기 테스트 결과에 따라 구분된 메모리 셀의 문턱전압이 검증전압으로 상승되게 하는 상기 제 1 프로그램 전압을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
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