JP2016506590A

JP2016506590A - データストレージシステムのための対数尤度比及び一括対数尤度比生成

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Publication number: JP2016506590A
Application number: JP2015549370A
Authority: JP
Inventors: ヨンケスン; デンタオチャオ; ジュイ−ヤオヤン
Original assignee: ウェスタンデジタルテクノロジーズインコーポレーテッド
Priority date: 2012-12-19
Filing date: 2013-09-24
Publication date: 2016-03-03
Also published as: KR20150099795A; EP2936495A4; US20140169102A1; CN104937667A; WO2014099065A1; EP2936495A1; HK1215491A1

Abstract

データストレージデバイスのための誤り管理システムは、ＭＬＣソリッドステートメディアにおけるメモリセルの上位及び下位ページのための軟判定対数尤度比（ＬＬＲ）を生成しうる。上位ページのための一括ＬＬＲを生成するシステム及び方法が開示され、少なくとも一部の電圧閾値読み出しは、読み出しの回数を低減するために、互いにリンクされる。それにより、効率及び信頼性が向上する。【選択図】図１

Description

本開示は、データストレージシステムに関する。より具体的には、本開示は、データストレージシステムのための対数尤度比を生成するシステム及び方法に関する。

軟判定低密度パリティ検査符号（Ｓｏｆｔ−ｄｅｃｉｓｉｏｎｌｏｗ−ｄｅｎｓｉｔｙｐａｒｉｔｙ−ｃｈｅｃｋｃｏｄｅ（ＬＤＰＣ））誤り符号訂正（ｅｒｒｏｒｃｏｄｅｃｏｒｒｅｃｔｉｏｎ（ＥＣＣ））は、データストレージシステムの信頼性を向上し、データ誤りの回数を低減することができる。対数尤度比（Ｌｏｇ−ｌｉｋｅｌｉｈｏｏｄｒａｔｉｏｓ（ＬＬＲｓ））は、軟判定ＬＤＰＣエンジンのための入力として一般に使用される。データストレージメディアとしてマルチ−レベル−パー−セル（ｍｕｌｔｉ−ｌｅｖｅｌ−ｐｅｒ−ｃｅｌｌ（ＭＬＣ））フラッシュメモリを使用するデータストレージシステムは、硬判定ＬＤＰＣが、元々記憶されたデータを復号するために不十分なとき、メモリセルを読み出すためにＬＬＲ演算を使用しうる。

対数尤度比（ｌｏｇ−ｌｉｋｅｌｉｈｏｏｄｒａｔｉｏｓ（ＬＬＲｓ））のような軟判定入力は、特定状況での復号の成功確率を向上させうる。しかし、ＭＬＣセルについてのＬＬＲｓの算出は、特定の方法が実装されるとき、不揮発性メモリアレイの下位及び上位ページを読み出す必要性により計算上コストが高くなりうる。本明細書に開示される実施形態は、データストレージメディアとしてＭＬＣ不揮発性メモリアレイを用いるデータストレージシステムにおける一括ＬＬＲ生成のためのシステム及び方法を提供し、他の技術と比べて、要求される読み出しの回数を低減することができる。これは、効率及び信頼性を向上させることができる。

様々な実施形態は、図示の目的のための添付の図面に示されており、本発明の範囲を限定するものとして解釈されるべきではない。また、異なる開示された実施形態の様々な特徴は、本開示の一部である別の実施形態を形成するように組み合わせられうる。図面を通して、参照番号は、参照要素間の対応を示すために再利用されてもよい。

図１は、ホストシステムと、誤り管理モジュールを含むストレージサブシステムとの組み合わせを示すブロック図である。図２は、一実施形態に係る不揮発性メモリアレイにおけるセルの確率分布を示すグラフである。図３は、別の実施形態に係る不揮発性メモリアレイにおけるセルの確率分布を示すグラフである。図４は、一実施形態に係る下位ページリードバックを用いる上位ページＬＬＲ生成処理を示すフローチャートである。図５Ａは、一実施形態に係る、一括りにされうる上位ページ値を有するセルの確率分布を示すグラフである。図５Ｂは、一実施形態に係る、一括上位ページを有するセルの確率分布を示すグラフである。図６は、上位ページ一括ＬＬＲ生成（ｕｐｐｅｒｐａｇｅｌｕｍｐｅｄ−ＬＬＲｇｅｎｅｒａｔｉｏｎ）のための処理の実施形態を示すフローチャートである。図７Ａは、一実施形態に係るスリービット（ｔｈｒｅｅ−ｂｉｔ（ＴＬＣ））符号化に基づくプログラムされたセルの確率分布を示すグラフである。図７Ｂは、一実施形態に係るスリービット（ｔｈｒｅｅ−ｂｉｔ（ＴＬＣ））符号化に基づくプログラムされたセルの確率分布を示すグラフである。図７Ｃは、一実施形態に係るスリービット（ｔｈｒｅｅ−ｂｉｔ（ＴＬＣ））符号化に基づくプログラムされたセルの確率分布を示すグラフである。図７Ｄは、一実施形態に係るスリービット符号化スキームにおける上位ページ一括ＬＬＲ生成のための処理の実施形態を示すフローチャートである。

特定の実施形態が記載されるが、これらの実施形態はほんの一例として示され、保護の範囲を制限することを意図していない。実際、本書において記載されている新規な方法およびシステムは、様々な他の形で例示され得る。さらにまた、本書において記載されている方法およびシステムの形のさまざまな省略、置き換えおよび変更は、保護の要旨を逸脱しない範囲で行われ得る。

概要
ＭＬＣフラッシュメモリにおけるデータストレージセルは、異なるメモリ状態に対応する、異なる閾値電圧分布（Ｖ_ｔ）レベルを有しうる。電圧読み出しレベルは、メモリ状態間のマージンでの値へ有利に設定されうる。これらのチャージレベルによれば、メモリセルは、ユーザデータを示す異なるバイナリデータを格納する。例えば、各セルは、通常、関連するデータビットにより表される、メモリ状態の１つに分かれる。各種読み出しレベルでセル読み出しを行うことは、異なる状態についての分布が狭く、かつそれらの間に重複がないときに、特定セルが接続されるメモリ状態を特定するための硬判定入力データを提供しうる。

時間経過、及び各種物理条件及び繰り返しプログラム／消去（ｐｒｏｇｒａｍ／ｅｒａｓｅ（Ｐ／Ｅ））サイクルでの消耗の結果、各種分布レベル間のマージンが減少し、電圧分布は、ある程度重複する。読み出しマージンにおけるこのような減少は、例えば、フラッシュセルの酸化劣化による電荷の損失、異常なプログラムステップにより生じるオーバープログラミング、重い読み出し又はセルの局所参照性における書き込み（又は書き込みディスターブ）による隣接消去されたセルのプログラミング、及び／又は他の要因のような複数の要因によるものである。電圧分布が重複したとき、硬判定入力は、元のデータを復号化するために十分な情報を提供しない。

本願において使用されるように、「不揮発性メモリ」は、ＮＡＮＤフラッシュのようなソリッドステートメモリをいう。しかし、本開示のシステム及び方法は、従来のハードドライブ、並びにソリッドステート及びハードドライブコンポーネントを含むハイブリッドドライブでも有益である。ソリッドステートメモリは、フラッシュ集積回路、相変化メモリ（ＰＣ−ＲＡＭ又はＰＲＡＭ）、プログラマブルメタライゼーションセルＲＡＭ（ＰＭＣ−ＲＡＭ又はＰＭＣｍ）、ＯｖｏｎｉｃＵｎｉｆｉｅｄＭｅｍｏｒｙ（ＯＵＭ）、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））、ＮＡＮＤメモリ、ＮＯＲメモリ、ＥＥＰＲＯＭ、強誘電体メモリ（ＦｅＲＡＭ）、ＭＲＡＭ、その他のディスクリートＮＶＭ（不揮発性メモリ）チップのような広範囲な種類の技術を含んでもよい。不揮発性メモリアレイ又はソリッドステートストレージデバイスは、従来から知られているように、プレーン、ブロック、ページ及びセクタに物理的に分割されてもよい。他の形態のストレージ（例えば、バッテリバックアップ揮発性ＤＲＡＭ又はＳＲＡＭデバイス、磁気ディスクドライブ等）は、追加で又は代替で使用されてもよい。

システム概要
図１は、ホストシステムと、誤り管理モジュール１４０を含むストレージサブシステムとの組み合わせ１００を示すブロック図である。図示されるように、ストレージサブシステム１２０は、誤り管理モジュール１４０を有するコントローラ１３０を含む。特定の実施形態では、誤り管理モジュール１４０は、１以上の不揮発性ソリッドステートメモリアレイ１５０の特定種類のインターナルデータ破損を検出及び訂正するように構成される。一実施形態では、誤り管理モジュールは、軟判定誤り訂正のためのメモリアレイ１５０のＭＬＣのためのＬＬＲを生成するように構成される。特定の実施形態では、コントローラ１３０は、ホストシステム１１０にあるストレージインターフェース（例えば、ドライバ）１１２からメモリアクセスコマンドを受信し、不揮発性ソリッドステートメモリアレイ１５０におけるこのようなホストから発せられたメモリコマンドに応じて、コマンドを実行するように構成される。データは、これらのコマンドに基づいてアクセス／転送されてもよい。

図２は、一実施形態に係る不揮発性メモリアレイにおけるセルの確率分布を示すグラフである。マルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌｃｅｌｌ（ＭＬＣ））ＮＡＮＤフラッシュメモリのようなフラッシュメモリは、セル当たり２以上のビットの情報を格納してもよい。本明細書に開示される特定の実施形態は、ＭＬＣのコンテキストで説明されるが、本明細書に開示される概念は、シングルレベルセル（ｓｉｎｇｌｅｌｅｖｅｌｃｅｌｌ（ＳＬＣ））、スリーレベルセル（ｔｈｒｅｅ−ｌｅｖｅｌｃｅｌｌ（ＴＬＣ））技術（ＭＬＣＮＡＮＤの一種）、及び／又は他の種類の技術と互換性があってもよいことが理解されるべきである。データは、一般的に、バイナリフォーマットでＭＬＣＮＡＮＤフラッシュメモリに格納される。例えば、２ビットパーセルメモリセルは、４つの別々な閾値電圧（Ｖ_ｔ）レベルを有することができ、３ビットパーセルメモリセルは、８つの別々なＶ_ｔレベルを有することができる。それらのＶ_ｔ及びそれらのＶ_ｔに関連付けられた符号化によれば、メモリセルは、異なるバイナリビットを格納する。

図２に示される横軸は、セル電圧レベルを表す。縦軸は、対応する電圧値を有するセルの数を表す。よって、４つの分布曲線は、４つの分布により分けられた、対応する電圧値を有する、セルの数を表す。図示されるように、メモリセルの電圧分布は、複数の別々なレベル又は状態（例えば、図示されるような、２ビットパーセルのＭＬＣ構成の例における状態０−３）を含んでもよい。読み出し基準値（つまり、電圧閾値レベルＲ１−Ｒ３）は、これらのレベル間に配置されてもよい。読み出し基準値が特定の実施形態に有利に位置付けられるレベル間のギャップ（つまり、プログラムされた状態間のマージン）は、「読み出しマージン（ｒｅａｄｍａｒｇｉｎ）」と呼ばれる。時間経過、及び各種の物理状態及び例えば、繰り返しＰ／Ｅサイクルからもたらされる消耗の結果、各種分布レベル間の読み出しマージンは、減少し、データ保持の問題及びある限界を超える高い読み出しエラーをもたらす。読み出しマージンにおけるこのような減少は、例えば、フラッシュセルの酸化劣化による電荷の損失、異常なプログラムステップにより生じるオーバープログラミング、重い読み出し又はセルの局所参照性における書き込み（又は書き込みディスターブ）による隣接消去されたセルのプログラミング、及び／又は他の要因のような複数の要因によるものである。

図２のグラフは、２ビットパーセルフラッシュメモリについてのＶ_ｔ分布を示しているが、本明細書に開示される実施形態及び特徴は、他の種類の符号化スキームにも適用可能である。図２の実施形態について、状態０−３の符号化は、例えば、“１１”、“０１”、“００”及び”１０”又は他の符号化でありうる。各セルは、一般的に、図示された状態の１つに分類し、それに対応する２つのビットを表す。ＮＡＮＤアレイにおける何万ものセルに接続されうる１つのワード線（ｗｏｒｄｌｉｎｅ（ＷＬ））について、セルの下位の数字は、“下位ページ（ｌｏｗｅｒｐａｇｅ）”と呼ばれ、上位の数字は、“上位ページ（ｕｐｐｅｒｐａｇｅ）”と呼ばれる。３ビットパーセルのフラッシュメモリについては、中間数も存在し、これは、“中位ページ（ｍｉｄｄｌｅｐａｇｅｓ）”と呼ばれる。電圧レベル読み出し及びオペレーションは、これらの状態の符号化に依存する。例えば、２ビットパーセルフラッシュメモリについて図２に示されるような符号化に対して、Ｒ２での１つの読み出しは、下位ページを読み出すように要求され、Ｒ１及びＲ３両方の２つの読み出しは、上位ページを読み出すように要求される。図２の分布に示されるように、これらの読み出し電圧は、異なる状態の分布が、重複がないほど狭い場合に、状態分布間で選択されてもよい。

図３は、別の実施形態に係る不揮発性メモリアレイにおけるセルの確率分布を示すグラフである。上述したように、メモリの消耗、データ保持の損失等により、電圧分布の状態は、広がり、かつ重複しうる。予め設定された読み出し電圧での読み出しは、硬判定ＬＤＰＣのような適切なＥＣＣスキームを用いたとしても、元データを復号化するのに十分ではない。このような状況では、軟判定ＬＤＰＣが、硬判定ＬＤＰＣを単に用いたものよりもＬＤＰＣエンジンへの別の入力を提供しうるため、軟判定入力は、ＬＤＰＣエンジンにとって望ましい。

一実施形態では、ＮＡＮＤフラッシュメモリについて、軟判定入力は、ＬＬＲでありうる。ＬＬＲ生成アルゴリズムは、図３に示されるように、異なる読み出し電圧を伴う複数の読み出しを含んでもよく、ここで、３つの読み出しは、Ｒ、Ｒ−及びＲ＋での読み出し電圧と関連している。これら３つの読み出し電圧は、図３に示される分布を４つの領域（例えば、左から右への領域１−４）に分割する。３つの読み出し電圧は、図３に示されるが、特定の実施形態は、３以上の読み出し電圧を含んでもよく、ここで、分布は、４以上の領域に分割されてもよい。例えば、４、５、６又はそれ以上の読み出しは、電圧状態間の接合と関連付けられて取られてもよい。異なる領域において電荷レベルを有するフラッシュセルは、各領域に対応する異なる値を戻す。例えば、特定の実施形態では、領域１内に設定されるＶ_ｔによるフラッシュセル読み出しは、３つの読み出し（“１１１”）のそれぞれに対して“１”を戻す；領域２内に設定されるＶ_ｔによるセル読み出しは、“０１１”を戻す；領域３内に設定されるＶ_ｔによるセル読み出しは、“００１”を戻す；領域４内に設定されるＶ_ｔによるセル読み出しは、“０００”を戻す。データが既知の場合、数の組み合わせの４つのグループが得られる。例えば、領域１に総数Ｎ個のセルがあり、そのうちｍ個のセルの実数の値が０である場合、ＬＬＲは、ＬＬＲ（１１１）＝ｌｏｇ（ｍ／Ｎ−ｍ）を用いて求められうる。図３は、３つの読み出し及び４つの領域を示しているが、他の実施形態ではより多くの読み出し及び領域が可能であり、ＬＬＲは、上記で説明されたものと同様に生成されてもよい。

特定の実施形態では、ＬＬＲは、（例えば、所定のメモリページに記憶される）既知のデータに基づいて生成される。別の実施形態では、ＬＬＲは、硬判定ＥＣＣスキームを用いて復号化されうるデータに基づいて生成される。一部の実施形態では、既知のデータ及び／又はハード‐デコーダブル（ｈａｒｄ−ｄｅｃｏｄａｂｌｅ）データを用いることができる。硬判定ＬＤＰＣが失敗したとき、ＬＬＲは、事前及び／又は他の基準データから生成され、かつ、データの復号化の成功率を向上させるために、軟判定入力として現在読み出されるデータに適用されてもよい。例えば、メモリのページを読み出す際に、読み出しエラーに遭遇し、軟判定データは、ページに記憶されるデータを復号化するために使用されてもよい。

下位ページＬＬＲ生成
以下に説明される例示的な実装は、２ビット‐パー‐セルフラッシュメモリに基づく。しかし、説明される特徴及び実施形態は、２ビット‐パー‐セルフラッシュメモリに限定されないことが理解されるべきである。一実施形態では、２ビット‐パー‐セルフラッシュメモリは、ＷＬ当たり２ページを有してもよい。読み出しアルゴリズムが下位ページと上位ページとで異なるため、２つのケースが別々に取り扱われうる。

図２に示される符号化による２ビット‐パー‐セルフラッシュメモリについて、状態０と状態１、又は状態２と状態３との間の分布の重複は、通常、下位ページに対して誤りを生じない。よって、状態０及び１は、「１」の対の下位ページを有するデータのプールからなる単一の状態として取り扱われ、状態２及び３は、「０」の対の下位ページを有するデータのプールからなる単一の状態として取り扱われる。よって、２ビット‐パー‐セルフラッシュメモリの下位ページについて、図３に示される分布が使用されうる。下位ページについてのＬＬＲは、図３の上記説明に従って生成されうる。

特定の実施形態では、図３に示されるように、Ｖｔ分布の２つのセクションの交点又はその近傍にある位置で電圧閾値Ｒを選択することが望ましい。更に、重複領域をカバーするＲから一定の距離に位置付けられるＲ−及びＲ＋が望ましい。しかし、読み出し値の任意の適切な選択を用いてもよい。

上位ページ一括ＬＬＲ生成
図２に示される符号化による２ビット‐パー‐セル上位ページについて、下位ページについての上記で説明されたＬＬＲ生成方法は、効果的ではない。例えば、下位ページ読み出しについて、０のものと１のものとは、それらのＶｔに応じて自然に２つのプールに分割されるため、複数の読み出しを使用し、ＬＬＲを得ることは相対的に直接的である。しかし、上位ページについて、Ｒ１読み出し又はＲ３読み出しが、読み出し電圧の少なくとも一方側で０ものと１のものとの重複を有するため、Ｒ１読み出し又はＲ３読み出しに困難が生じる。したがって、誤り管理モジュール１４０は、０のもの又は１のものが、Ｒ１又はＲ３読み出しのいずれかにより生成されるかを判定することができない。戻された値は、単に、ＮＡＮＤフラッシュメモリの内部の有限状態機械（ｆｉｎｉｔｅｓｔａｔｅｍａｃｈｉｎｅ）の制御に基づいて、２つの読み出しの組み合わせから得られた最終値である。

実施形態に係るＲ１とＲ３とを区別するための１つの方法は、上位ページについてのＬＬＲを生成するとき、状態間を区別するために、対応する下位ページをリードバックすることである。図４は、一実施形態に係る下位ページリードバックを用いる上位ページＬＬＲ生成処理４００を示すフローチャートである。処理４００は、コントローラ１３０及び／又は誤り管理モジュール１４０により実行されうる。（ブロック４０４において）各Ｒ１及びＲ３について、下位ページがリードバックされると、処理４００は、Ｒ１及びＲ３の両方のそれぞれに対してＬＬＲを生成するブロック４０６及び４０８へ移る。例えば、Ｒ１のためのＬＬＲ生成について、Ｒ１での３つのシフト電圧読み出し、下位ページをリードバックする３つの読み出し、及びＲ３での３つの読み出しを含む９つの読み出しが要求される。同様に、９つの読み出しは、Ｒ３と同様にＬＬＲを生成するように要求されてもよい。したがって、上位ページのためのＬＬＲを生成するために、総計で１８の読み出しが要求され、これは、システム上の大きな負荷を示す。

本明細書に開示される特定の実施形態は、Ｒ１及びＲ３の両方のための上位ページＬＬＲ生成に要求される読み出しの数を低減する方法を提供する。図５Ａは、一実施形態に係る、一括り（ｌｕｍｐｅｄ）にされうる上位ページ値を有するセルの確率分布を示すグラフである。図５Ａに示されるように、上位ページについて、破線のボックスにより強調されるように、状態１及び状態２は、「０」の値を有する全てのセルを含む１つのプールとしてみなされることができ、一括ＬＬＲ（ｌｕｍｐｅｄ−ＬＬＲ）は、同時に、Ｒ１及びＲ３両方に対して生成されうる。何らかが存在する場合、状態１と状態２との間の重複は、それらが「０」として符号化されるため、上位ページ読み出しに影響しない。したがって、単純化のために、状態１及び２は、「０」のプールからなる単一の状態としてみなされることができる。この単純化により、ＬＬＲ生成を実現するために要求される読み出し操作の数は、低減されうる。

「１」がリードバックされるとき、システムが状態を区別しないため、状態０及び３は、１の全てを含む単一の状態としてみなされてもよい。分布は、状態０及び３が重複するように、「ロールオーバー（ｒｏｌｌ−ｏｖｅｒ）」するとみなされる。したがって、下位ページ読み出しと同様に、Ｒ１及びＲ３読み出しは、単一のインターロックされた読み出しとしてみなされ、（以下に説明される）電圧結合技術は、複数の読み出しを取得するために使用される。図５Ｂは、一実施形態に係る、一括上位ページを有するセルの確率分布を示すグラフである。一例として、以下の読み出しレベルは、共に一括りにされてもよい：Ｒ１とＲ３、Ｒ１＋とＲ３−、及びＲ１−とＲ３＋。特定の実施形態では、各ペアの２つの読み出しレベルは、同一の相対電圧シフトを有する。特定の実施形態では、結合電圧ペアの電圧シフトは、同一ではない。ＬＬＲを生成するための複数の読み出し処理では、Ｒ１及びＲ３結合ペアは、上位ページを読み出すために使用されてもよい。上述したように、３つの読み出しは、３つのペアの読み出し電圧を取る。図５Ｂに示されるように、読み出し電圧結合は、分布を（１、２、３、４にラベル付けされた）４つの領域に分割する。よって、上位ページＬＬＲ生成は、下位ページＬＬＲ生成と同様であってもよいが、ここで生成されるＬＬＲは、単一読み出し電圧に対するものではなく、Ｒ１及びＲ３の両方のための一括ＬＬＲである。したがって、特定の実施形態では、下位ページＬＬＲは、上記の図４で説明される方法で要求される１８の読み出しとは対照的に、総計６つの読み出しを用いて生成されてもよい。

図６は、上位ページ一括ＬＬＲ生成のための処理６００の実施形態を示すフローチャートである。処理６００は、コントローラ１３０及び／又は誤り管理モジュール１４０により実行されうる。処理６００は、異なる上位ページ値を有する状態間の電圧読み出しレベルを選択することを含む。例えば、図５Ｂに示されるスキームについて、シフトされた読み出しレベルを含む、電圧読み出しレベルは、ブロック６０２及び６０４において、それぞれ、Ｒ１及びＲ３について求められる。処理６００は、上述したように、電圧読み出しレベルのペアをリンクすることを更に含む。ブロック６０６、６０８及び６１０は、分布における望ましい領域をもたらす例示的なペアを提供する。リンクされたペアの読み出しは、ＭＬＣメディアにおけるセルの上位ページのために軟判定ＬＬＲを生成するために使用される。

図７Ａ−７Ｃは、一実施形態に係るスリービット（ｔｈｒｅｅ−ｂｉｔ（ＴＬＣ））符号化に基づくプログラムされたセルの確率分布を示すグラフである。示されるように、特定の実施形態では、下位ページＬＬＲ生成は、上述したＭＬＣ実施形態と同様に、Ｒ４での読み出しを含む。中位ページＬＬＲ生成は、上述したＭＬＣ上位ページＬＬＲ生成と同様に、Ｒ２及びＲ６での読み出しを含む。図７Ｄは、一実施形態に係るＴＬＣ符号化スキームにおける上位ページ一括ＬＬＲスキームのための処理の実施形態を示すフローチャートである。ＴＬＣの上位ページＬＬＲ生成は、以下のグループに応じた読み出しを含む：Ｒ１、Ｒ３、Ｒ５及びＲ７；Ｒ１−、Ｒ３＋、Ｒ５−及びＲ７＋；Ｒ１、Ｒ３、Ｒ５及びＲ７；並びにＲ１＋、Ｒ３−、Ｒ５＋及びＲ７−。上述したものと同様の方法で、ＬＬＲを生成するために要求される読み出し操作の数が低減されうる。

他の変形例
本明細書で説明される電圧レベル分布と関連付けられた読み出しレベル、状態及び符号化スキームは、同じものを表すために使用される変数及び記号と同様に、利便性のみのために使用される。本願で使用されるように、「不揮発性メモリ」は、典型的には、ＮＡＮＤフラッシュのようなソリッドステートメモリをいうが、これに限定されない。しかし、本開示のシステム及び方法は、従来のハードドライブ並びにソリッドステート及びハードドライブコンポーネントの両方を含むハイブリッドハードドライブでも有益である。ソリッドステートストレージデバイス（例えば、ダイ）は、従来から知られているように、プレーン、ブロック、ページ及びセクターに物理的に分割されてもよい。他の形態のストレージ（例えば、バッテリバックアップ揮発性ＤＲＡＭ又はＳＲＡＭデバイス、磁気ディスクドライブ等）は、追加又は別途用いられてもよい。

当業者は、一部の実施形態では、他の種類のデータストレージシステム及び／又はデータ保持モニタリングが実装されうることを理解するであろう。また、図４及び６に示される処理において取られる実際のステップは、図面に示されたものとは異なってもよい。実施形態に応じて、上述された特定のステップが除去され、他のステップが追加されてもよい。したがって、本開示の範囲は、添付の特許請求の範囲を参照することによってのみ定義されることが意図される。

本開示の特定の実施形態が説明されてきたが、これらの実施形態は例示のためにのみ提供されたものであり、本開示の範囲を限定する目的ではない。実際には、本稿に記載の新規の方法、装置、及びシステムは、その他様々な形態で具体化され得る。更に、本稿に記載の方法及びシステムの形態の種々の省略、置換、及び変更は、本開示の精神から逸脱することなく行われ得る。添付の請求の範囲及びその等価物は、このような形態又は変形をも、本開示の精神及び範囲に含まれるものとして包含するよう意図されている。例えば、図面に示された様々な構成要素は、ソフトウェア及び／又はプロセッサ上のファームウェア、ＡＳＩＣ／ＦＰＧＡ又は専用ハードウェアとして実装されてもよい。更に、上述した特定の実施形態の機能及び属性は、異なる方法で組み合わせられて追加の実施形態を成立し得て、その全てが、本開示の範囲に包含される。本開示は特定の好適な実施形態及び応用を提供しているが、本稿に記載の全ての機能及び利点を提供しない実施形態を含む、当業者にとって明白なその他の実施形態も、本開示の範囲に包含される。したがって、本開示の範囲は、添付の請求の範囲を参照することによってのみ定義されるよう意図される。

Claims

ソリッドステートストレージデバイスであって、
ユーザデータを格納するように構成される複数の不揮発性メモリセルを含む不揮発性ソリッドステートメモリアレイであって、前記複数の不揮発性メモリセルは、第１のページ及び第２のページを含む、不揮発性ソリッドステートメモリアレイと、
少なくとも、
複数の閾値電圧で第１の複数の読み出しを行い、前記複数の閾値電圧は、セルに関連付けられる電荷分布スペクトラムを複数の領域に分割し、
既知のデータ値及び前記第１の複数の読み出しに少なくとも部分的に基づいて、前記複数の領域に関連付けられる第１のページの対数尤度比（ＬＬＲ）を求めることにより、
前記複数の不揮発性メモリセルのうち１つのメモリセルの前記第１のページに対応するＬＬＲを求めるように構成されるコントローラと、を備え、
前記コントローラは、少なくとも、
第１の閾値電圧に関連付けられる第１の閾値電圧レベルＲ１−、第２の閾値電圧レベルＲ１及び第３の閾値電圧レベルＲ１＋を少なくとも求め、
第２の閾値電圧に関連付けられる第１の閾値電圧レベルＲ３−、第２の閾値電圧レベルＲ３及び第３の閾値電圧レベルＲ３＋を少なくとも求め、
閾値電圧レベルＲ１−、Ｒ１、Ｒ１＋、Ｒ３−、Ｒ３及びＲ３＋で第２の複数の読み出しを行い、
前記第２の複数の読み出し及び既知のデータ値に少なくとも部分的に基づいて第２のページのＬＬＲを求めることにより、
前記メモリセルの前記第２のページに対応するＬＬＲを求めるように更に構成される、
ソリッドステートストレージデバイス。
前記第２のページのＬＬＲは、Ｒ１−よりも低く、かつＲ３＋よりも高い電圧レベルを含む第１の一括領域と、Ｒ１−とＲ１との間であり、かつＲ３とＲ３＋との間である電圧レベルを含む第２の一括領域と、Ｒ１とのＲ１＋との間であり、かつＲ３−とＲ３との間である電圧レベルを含む第３の一括領域と、Ｒ１＋とＲ３−との間の電圧レベルを含む第４の一括領域と関連付けられる、請求項１に記載のソリッドステートストレージデバイス。
前記コントローラは、前記第１の複数の読み出しの１以上をリードバックせずに、前記第２のページのＬＬＲを求めるように構成される請求項１に記載のソリッドステートストレージデバイス。
前記第１のページのＬＬＲ又は前記第２のページのＬＬＲの１以上は、軟判定低密度パリティ検査（ｓｏｆｔ−ｄｅｃｉｓｉｏｎｌｏｗ−ｄｅｎｓｉｔｙｐａｒｉｔｙｃｈｅｃｋ）（ＬＤＰＣ）エンジンへの入力として前記コントローラにより用いられる請求項１に記載のソリッドステートストレージデバイス。
前記メモリセルは、２ビットのデータを格納するように構成される請求項１に記載のソリッドステートストレージデバイス。
前記不揮発性ソリッドステートメモリアレイは、ＮＡＮＤフラッシュメモリアレイである請求項１に記載のソリッドステートストレージデバイス。
前記複数の領域は、４つの領域を含む請求項１に記載のソリッドステートストレージデバイス。
前記第１のページは、下位ページであり、前記第２のページは、上位ページである請求項１に記載のソリッドステートストレージデバイス。
ユーザデータを格納するように構成される複数の不揮発性メモリセルを含む不揮発性ソリッドステートストレージデバイスにおいて対数尤度比（ｌｏｇｌｉｋｅｌｉｈｏｏｄｒａｔｉｏｓ）（ＬＬＲ）を求める方法であって、前記複数の不揮発性メモリセルは、第１のページ及び第２のページを含み、前記方法は、
少なくとも、
複数の閾値電圧で第１の複数の読み出しを行い、前記複数の閾値電圧は、セルに関連付けられる電荷分布スペクトラムを複数の領域に分割し、
既知のデータ値及び前記第１の複数の読み出しに少なくとも部分的に基づいて、前記複数の領域に関連付けられる第１のページのＬＬＲを求めることにより、
前記複数の不揮発性メモリセルのうち１つのメモリセルの前記第１のページに対応するＬＬＲを求めるステップと、
少なくとも、
第１の閾値電圧に関連付けられる第１の閾値電圧レベルＲ１−、第２の閾値電圧レベルＲ１及び第３の閾値電圧レベルＲ１＋を求め、
第２の閾値電圧に関連付けられる第１の閾値電圧レベルＲ３−、第２の閾値電圧レベルＲ３及び第３の閾値電圧レベルＲ３＋を求め、
閾値電圧レベルＲ１−、Ｒ１、Ｒ１＋、Ｒ３−、Ｒ３及びＲ３＋で第２の複数の読み出しを行い、
前記第２の複数の読み出しに少なくとも部分的に基づいて第２のページのＬＬＲを求めることにより、
前記メモリセルの前記第２のページに対応するＬＬＲを求めるステップと、
を含む方法。
前記第２のページのＬＬＲは、Ｒ１−よりも低く、かつＲ３＋よりも高い電圧レベルを含む第１の一括領域と、Ｒ１−とＲ１との間であり、かつＲ３とＲ３＋との間である電圧レベルを含む第２の一括領域と、Ｒ１とのＲ１＋との間であり、かつＲ３−とＲ３との間である電圧レベルを含む第３の一括領域と、Ｒ１＋とＲ３−との間の電圧レベルを含む第４の一括領域と関連付けられる、請求項９に記載の方法。
前記第２のページのＬＬＲを求めるステップは、前記第１の複数の読み出しの１以上をリードバックせずに行われる請求項９に記載の方法。
前記第１のページのＬＬＲ又は前記第２のページのＬＬＲの１以上を、軟判定低密度パリティ検査（ｓｏｆｔ−ｄｅｃｉｓｉｏｎｌｏｗ−ｄｅｎｓｉｔｙｐａｒｉｔｙｃｈｅｃｋ）（ＬＤＰＣ）エンジンへの入力として提供するステップを更に含む請求項９に記載の方法。
前記メモリセルは、２ビットのデータを格納するように構成される請求項９に記載の方法。
前記複数の領域は、４つの領域を含む請求項９に記載の方法。
前記第１のページは、下位ページであり、前記第２のページは、上位ページである請求項９に記載の方法。
ソリッドステートストレージデバイスであって、
ユーザデータを格納するように構成される複数の不揮発性メモリセルを含む不揮発性ソリッドステートメモリアレイであって、前記複数の不揮発性メモリセルは、第１のページ及び第２のページを含む、不揮発性ソリッドステートメモリアレイと、
少なくとも、
複数の閾値電圧で第１の複数の読み出しを行い、前記複数の閾値電圧は、セルに関連付けられる電荷分布スペクトラムを複数の領域に分割し、
既知のデータ値及び前記第１の複数の読み出しに少なくとも部分的に基づいて、前記複数の領域に関連付けられる第１のページの対数尤度比（ＬＬＲ）を求めることにより、
前記複数の不揮発性メモリセルのうち１つのメモリセルの前記第１のページに対応するＬＬＲを求めるように構成されるコントローラと、を備え、
前記コントローラは、少なくとも、
第１の閾値電圧に関連付けられる第１の電圧読み出しレベル、第２の電圧読み出しレベル及び第３の電圧読み出しレベルを少なくとも求め、
第２の閾値電圧に関連付けられる第４の電圧読み出しレベル、第５の電圧読み出しレベル及び第６の電圧読み出しレベルを少なくとも求め、
第１、第２、第３、第４、第５及び第６の電圧読み出しレベルで第２の複数の読み出しを行い、
前記第２の複数の読み出し及び既知のデータ値に少なくとも部分的に基づいて第２のページのＬＬＲを求めることにより、
前記メモリセルの前記第２のページに対応するＬＬＲを求めるように更に構成される、
ソリッドステートストレージデバイス。