CN100495572C - 具有改进程序运作性能的闪存装置的页缓冲器及控制方法 - Google Patents

Abstract

本发明提供一种闪存装置的页缓冲器，其具有一改进程序运作性能的页缓冲器及其程序运作控制方法。该页缓冲器具有一具有一多级单元(MLC)的闪存装置。该页缓冲器将输入数据储存于一高位寄存器中，具有与所述输入数据的值相同的值的初始数据储存于一低位寄存器中。

Description

具有改进程序运作性能的闪存装置的页缓冲器及控制方法

技术领域

本发明涉及闪存装置，特别是涉及一种具有改进的程序运作性能的闪存装置的页缓冲器及程序运作控制方法。

背景技术

存在对于无需在一预定周期重写数据的刷新功能而电可编程及电可擦除的半导体存储器装置的不断增加的需求。此外，已发展了用于具有大储存容量的存储器装置的较高整合的技术。

一般将闪存分类成一NAND闪存及一NOR闪存。NOR闪存具有存储器单元独立连接至位线及字线的结构，且具有良好的随机存取时间特征。NAND闪存具有许多存储器单元串联连接的构造。此类型的存储器单元在整合水平方面具有良好的特征，因为每一单元串仅需要一接点。因此，NAND结构一般用于高度整合的闪存中。

近来，为进一步改进闪存的整合水平，已对多位单元进行研究，在该多位单元中数据可储存于一存储器单元中。此方法的存储器单元一般称作为多级单元(在下文中，称作＂MLC＂)。对应于MLC的单比特的存储器单元一般称作为单级单元(在下文中，称作＂SLC＂)。

一般而言，可以一范围的电压值分配MLC的阈值电压(Vt)。举例而言，由于2位数据可被编程至MCL中，因此一MLC可储存四数据(即[11]、[10]、[01]及[00])中的任何一个。此外，MLC的阈值电压(Vt)可依据所储存的数据而变化。存储器单元的阈值电压分别存在于-2.7V或更少、0.3V至0.7V、1.3V至1.7V及2.3V至2.7V的范围内。将数据[11]储存于其中的MLC的阈值电压对应于-2.7V或更少的电压，且将数据[10]储存于其中的MLC的阈值电压对应于0.3V至0.7V。将数据[01]储存于其中的MLC的阈值电压对应于1.3V至1.7V，且将数据[00]储存于其中的MLC的阈值电压对应于2.3V至2.7V。

MLC为了快速程序运作及读取运作的目的而采用页缓冲器。

图1为在相关技术中的具有一MLC的闪存装置的页缓冲器的方块图。图1仅示意性展示与程序运作相关的方块。

参照图1，页缓冲器10包括一位线选择单元11、一预充电单元12、一高位寄存器13、一低位寄存器14、一数据比较单元15、一数据传输电路16及一数据通路电路17。

首先将在下文中简要描述页缓冲器10中执行的一程序运作过程。高位寄存器13及低位寄存器14被初始化为其初始设定值。输入的数据D1储存于高位寄存器13中。如由虚线＂D＂所指示，数据传输电路16将自高位寄存器13接收的输入数据D1传输至低位寄存器14。因此，低位寄存器14将数据D1储存于其中。

数据通路电路17将自低位寄存器14接收的数据D1输出至一感测节点(sense node)S0。位线BLe与BLo的一个借助于位线选择单元11连接至感测节点S0。因此，输入的数据D1经由连接至感测节点S0的位线BLe或BLo被编程至一连接至位线BLe或BLo的MLC中。藉由上述过程，完成了低位数据至MLC中的程序运作。另外，将高位数据编程至MLC中的过程需要以下过程：如由虚线＂D＂所指示，在输入数据D2被编程至高位寄存器13中之后，经由数据传输电路16将输入数据D2转移至低位寄存器14。

如上所述，为将低位数据及高位数据分别编程至MLC内，页缓冲器10需要在输入数据储存于高位寄存器13中之后将所储存的数据转移至低位寄存器14的过程。由于此原因，当由页缓冲器10执行MLC的程序运作时，由于程序运作期间的程序时间及功率消耗增加而出现一问题。另外，页缓冲器10需要用于将储存于高位寄存器13中的数据转移至低位寄存器14的数据传输电路16。由于尺寸及制造成本增加，因此亦出现一问题。

发明内容

本发明的实施例提供一种MLC闪存装置的页缓冲器，其中输入数据储存于一高位寄存器中及具有与所述输入数据的值相同的值的初始数据储存于一低位寄存器中。

本发明的一实施例提供一种程序运作控制方法，其中可以一方式缩短一MLC闪存装置的一程序时间，该方式为：输入数据储存于一高位寄存器中且具有与所述输入数据的值相同的值的初始数据储存于一低位寄存器中。

一种根据本发明的包括连接至至少一对位线的多个MLC的闪存装置的页缓冲器，其包括：一位线选择单元，其被构成为选择该第一位线与该第二位线中的一个，和响应于位线选择信号及放电信号将该所选择的位线连接至一感测节点；一高位寄存器，其被构成为储存高位感测数据及，并且响应于一高位读取信号和该感测节点的电压电平而输出第一高位输出数据该感测节点的一电压电平，且响应于一高位读取信号输出第一高位输出数据，或储存经由一数据I/O端子接收的第一或第二输入数据，或响应数据输入信号输出第二高位输出数据；和一数据输入电路，其被构成为响应于数据输入信号向该高位寄存器传输第一或第二输入数据；和一低位寄存器，其被构成为储存低位感测数据，且响应于一低位读取信号及该感测节点的该电压电平输出第一低位输出数据，或储存经由一锁存初始化电路接收的第一或第二初始数据，该锁存初始化电路被构成响应于数据输入信号而生成第一或第二初始数据，或响应于所述数据输入信号输出第二低位输出数据，其中，当第一或第二输入数据被储存在高位寄存器中时，响应于数据输入信号，几乎同时将具有与第一或第二输入数据的值相同的值的第一或第二初始数据储存在低位寄存器中。

一种根据本发明的包括连接至至少一对位线的多个MLC的闪存装置的页缓冲器的程序运作控制方法，其包括以下步骤：选择该第一位线与该第二位线中的一个；响应于一位线选择信号及一放电信号将该所选择的位线耦接至一感测节点；响应于数据输入信号，将第一或第二输入数据储存在高位寄存器中，并且响应于所述数据输入信号，几乎同时将具有与第一或第二输入数据的值相同的值的第一或第二初始数据储存在低位寄存器中；响应于一作为低位数据的数据输入信号，将储存于一低位寄存器中的第一或第二初始数据编程至一耦接至该所选择的位线的多级单元中；和响应于第三或第四初始数据、所述低位数据及所述数据输入信号，基于输入至该高位寄存器的第一或第二输入数据，将通过输入至该高位寄存器的第一或第二输入数据所产生的高位数据编程至该多级单元中，其中响应于数据输入信号，通过数据输入电路将所述第一或第二输入数据传输到高位寄存器。

附图说明

图1为在相关技术中的具有一MLC的闪存装置的页缓冲器的方块图；

图2为根据本发明一实施例的具有一MLC的闪存装置的页缓冲器的电路图；

图3为一说明与图2中展示的页缓冲器所执行的MLC的低位数据程序运作相关的信号的时序图；及

图4及图5为说明与图2中展示的页缓冲器所执行的MLC的高位数据程序运作相关的信号的时序图。

附图符号说明

10 页缓冲器

11 位线选择单元

12 预充电单元

13  高位寄存器

14  低位寄存器

15  数据比较单元

16  数据传输电路

17  数据通路电路

50  MLC阵列

100 页缓冲器

110 位线选择单元

120 高位寄存器

121 高位锁存电路

122 第一感测电路

123 锁存重设电路

124 高位锁存器

130 低位寄存器

131 低位锁存电路

132 锁存初始化电路

133 第二感测电路

134 低位锁存器

140 数据比较单元

141 第一比较单元

142 第二比较单元

150 数据输入电路

160 数据输出电路

N101-N121 晶体管

P101 充电单元

I101-I106 反相器

YA I/O端子

具体实施方式

现在将结合附图描述本发明的实施例。

图2为根据本发明的一实施例的具有一MLC阵列50的闪存装置的页缓冲器的电路图。页缓冲器经由至少两个位线，例如，一奇位线(odd bit line)BLo及一偶位线(even bit line)BLe，耦接至存储器单元阵列50。

页缓冲器100包括一位线选择单元110、一预充电单元P101、一高位寄存器120、一低位寄存器130、一数据比较单元140、一数据输入电路150、一数据输出电路160及一数据通路电路N116。

位线选择单元110包括一组N通道金属氧化物半导体(NMOS)晶体管N101至N104。NMOS晶体管N101耦接于偶位线BLe与一偏压(VIRPWR)之间，且响应于一偶放电(even discharge)信号(DISCHe)而导通或截止。当NMOS晶体管N101导通时，偏压(VIRPWR)施加至偶位线BLe。NMOS晶体管N102耦接于奇位线BLo与偏压(VIRPWR)之间，且响应于一奇放电(odd discharge)信号(DISCHo)而导通或截止。当NMOS晶体管N102导通时，偏压(VIRPWR)施加至奇位线BLo。NMOS晶体管N103耦接于偶位线BLe与一感测节点S0之间，且响应于一偶位线选择信号(SELBLe)而导通或截止。当NMOS晶体管N103导通时，偶位线BLe与感测节点S0彼此耦接。NMOS晶体管N104耦接于奇位线BLo与感测节点S0之间，且响应于一奇位线选择信号(SELBLo)而导通或截止。当NMOS晶体管N104导通时，奇位线BLo与感测节点S0彼此耦接。

预充电单元P101耦接于一电源电压(V_DD)与感测节点S0之间，且响应于一预充电信号(PRECHb)而导通或截止。当预充电单元P101导通时，电源电压(V_DD)施加至感测节点S0，使得以电源电压(V_DD)电平将感测节点S0预充电。

高位寄存器120包括一高位锁存电路121、一第一感测电路122及一锁存重设电路123。

高位锁存电路121包括一高位锁存器124及一反相器I101。高位锁存器124具有反相器I102、I103。反相器I102、I103在相反方向上平行连接于一节点QAb与一节点QA之间，且锁存输入至节点QAb或节点QA的数据。反相器I101连接于一节点0与节点QAb之间，且其将自高位锁存器124接收的数据(SAb、PA1b或PA2b))反相，且将经反相的数据转移至节点0。

第一感测电路122包括NMOS晶体管N105、N106。NMOS晶体管N105、N106串联连接于节点QAb与一接地电压(Vss)之间。NMOS晶体管N105响应于一高位读取信号(MSBREAD)而导通或截止。NMOS晶体管N106响应于感测节点S0的一电压电平而导通或截止。因此，当NMOS晶体管N105、N106导通时，节点QAb与接地电压(Vss)相互连接，使得接地电压(Vss)施加至节点QAb。节点QAb的电压电平相应地设定成一逻辑低电平(例如0)。

锁存重设电路123耦接于节点QA与接地电压(Vss)之间，且响应于高位重设信号(MSBPASS)而导通或截止。当锁存重设电路123导通时，接地电压(Vss)与节点QA相互连接，且接地电压(Vss)施加至节点QA，使得节点QA被设定成一逻辑低电平(例如0)电压电平。

低位寄存器130包括一低位锁存电路131、一锁存初始化电路132及一第二感测电路133。

低位锁存电路131包括一低位锁存器134及一反相器I104。低位锁存器134包括反相器I105、I106。反相器I105、I106在相反方向上平行连接于一节点QBb与一节点QB之间，且锁存自节点QBb或节点QB接收的数据。反相器I104耦接于一节点P与节点QBb之间，且其将自低位锁存器134接收的数据(IB1b、IB2b或SBb)反相，且将经反相的数据转移至节点P。

锁存初始化电路132包括NMOS晶体管N117、N121。NMOS晶体管N117耦接于节点QB与接地电压(Vss)之间，且响应于一反相数据输入信号(nDI)而导通或截止。因此，当NMOS晶体管N117导通时，节点QB与接地电压(Vss)彼此耦接。因此，由于接地电压(Vss)施加至节点QB，因此节点QB的电压电平被设定成一逻辑低电平。NMOS晶体管N121耦接于节点QBb与接地电压(Vss)之间，且响应于一数据输入信号(DI)而导通或截止。当NMOS晶体管N121导通时，节点QBb与接地电压(Vss)彼此耦接。因此，接地电压(Vss)施加至节点QBb，且节点QB的电压电平被设定成一逻辑低电平。

第二感测电路133包括NMOS晶体管N118至N120。NMOS晶体管N118的漏极耦接至节点QB，且NMOS晶体管N118的源极耦接至NMOS晶体管N119的漏极。此外，NMOS晶体管N119的源极耦接至接地电压(Vss)。NMOS晶体管N120的漏极耦接至节点QBb，且NMOS晶体管N120的源极耦接至NMOS晶体管N119的漏极。NMOS晶体管N118响应于一第一低位读取信号(LSBREAD1)而导通或截止。NMOS晶体管N119响应于感测节点S0的电压电平而导通或截止。NMOS晶体管N120响应于一第二低位读取信号(LSBREAD2)而导通或截止。因此，当NMOS晶体管N118及NMOS晶体管N119导通时，节点QB与接地电压(Vss)彼此耦接。节点QB的电压电平相应地设定成逻辑低电平。另外，当NMOS晶体管N118及NMOS晶体管N120导通时，节点QBb与接地电压(Vss)彼此耦接。节点QBb的电压电平被设定成逻辑低电平。

数据比较单元140包括一第一比较单元141及一第二比较单元142。第一比较单元141包括NMOS晶体管N110、N111。NMOS晶体管N110、N111串联连接于感测节点S0与节点0之间。NMOS晶体管N110响应于一MLC程序信号(MLCPROG)而导通或截止。NMOS晶体管N111响应于节点P的一电压电平而导通或截止，且连接感测节点S0与节点0或将其彼此分离。第二比较单元142包括NMOS晶体管N112、N113。NMOS晶体管N112、N113串联连接于感测节点S0与节点P之间。NMOS晶体管N112响应于一MLC程序信号(MLCPROG)而导通或截止。NMOS晶体管N113响应于节点0的一电压电平而导通或截止，且因此连接感测节点S0与节点P于一起或将其彼此分离。

数据输入电路150包括NMOS晶体管N107、N108。NMOS晶体管N107耦接于节点QAb与一I/O端子YA之间，且响应于数据输入信号(DI)而导通或截止。当NMOS晶体管N107导通时，NMOS晶体管N107将I/O端子YA的数据(PA1b)转移至节点QAb。NMOS晶体管N108耦接于节点QA与I/O端子YA之间，且响应于反相数据输入信号(nDI)而导通或截止。当NMOS晶体管N108导通时，NMOS晶体管N108将I/O端子YA的数据(PA2)转移至节点QA。

数据读取电路160包括NMOS晶体管N114、N115。NMOS晶体管N114耦接于节点0与I/O端子YA之间，且响应于一高位通路信号(MSBPASS)而导通或截止。当NMOS晶体管N114导通时，NMOS晶体管N114将节点0的数据转移至I/O端子YA。NMOS晶体管N115耦接于节点P与I/O端子YA之间，且响应于一低位通路信号(LSBPASS)而导通或截止。当NMOS晶体管N115导通时，NMOS晶体管N115将节点0的数据转移至I/O端子YA。

数据通路电路N116耦接于感测节点S0与节点P之间，且响应于一SLC程序信号(SLCPROG)而导通或截止。当数据通路电路N116导通时，数据通路电路N116将节点P的数据(IB1、IB2或SB)转移至感测节点S0。

图3为一说明与图2中展示的页缓冲器所执行的MLC的低位数据程序运作相关的信号的时序图。将参照图3详细描述藉由页缓冲器100的低位程序运作。

将描述一将低位数据编程至一连接至偶位线BLe的MLC中的过程以作为一实例。

1-1)图3的周期T1：高位锁存及低位锁存初始化周期

若在一预定时间期间将预充电信号(PRECHb)作为一逻辑低电平(例如0)施加至预充电单元P101，则预充电单元P101导通以将电源电压(V_DD)施加至感测节点S0。因此，以电源电压(V_DD)电平将感测节点S0预充电，且将感测节点S0的电压电平设定成一逻辑高电平(例如1)。第一感测电路122的NMOS晶体管N106响应于感测节点S0的电压电平而导通。将逻辑高电平的高位读取信号(MSBREAD)施加至第一感测电路122，使得NMOS晶体管N105导通。由于此原因，接地电压(Vss)与节点QAb彼此耦接，且接地电压(Vss)相应地施加至节点QAb。因此，节点QAb的电压电平被初始化为一逻辑低电平，且节点QA的电压电平被初始化为一逻辑高电平。第二感测电路133的NMOS晶体管N119亦响应于感测节点S0的电压电平而导通。将逻辑高电平的第二低位读取信号(LSBREAD2)施加至第二感测电路133，使得NMOS晶体管N118导通。因此，接地电压(Vss)施加至节点QB，使得节点QB的电压电平被初始化为一逻辑低电平，且节点QBb的电压电平被初始化为一逻辑高电平。

1-2)图3的周期T2：数据输入周期

在待编程至MLC中的低位数据(DI1)的值为＂1＂的状况下，将数据输入信号(DI)施加至数据输入电路150及锁存初始化电路132。因此，数据输入电路150的NMOS晶体管N107导通，且节点QAb与I/O端子YA相应地彼此耦接。当输入数据时，I/O端子YA处于接地状态中(例如逻辑低)。第一输入数据(PA1b)输入至节点QAb，且高位锁存器124锁存第一输入数据(PA1b)。因此，节点QAb的电压电平保持在逻辑低电平，且节点QA的电压电平保持在逻辑高电平。同时，锁存初始化电路132的NMOS晶体管N121导通，且接地电压(Vss)与节点QBb相应地彼此耦接。因此，逻辑低电平的第一初始化数据(IB1b)产生于节点QBb中，且低位锁存器134锁存第一初始化数据(IB1b)。因此，节点QBb的电压电平保持在逻辑低电平，且节点QB的电压电平保持在逻辑高电平。

另一方面，在待编程至MLC中的低位数据(DI2)的值为＂0＂的状况下，将反相数据输入信号(nDI)同时施加至数据输入电路150及锁存初始化电路132。因此，数据输入电路150的NMOS晶体管N108导通，且节点QA与I/O端子YA相应地彼此耦接。因为I/O端子YA处于接地状态，所以逻辑低电平的第二输入数据(PA2)转移至节点QA，且低位锁存器134锁存第二输入数据(PA2)。因此，节点QA的电压电平保持在逻辑低电平，且节点QAb的电压电平保持在逻辑高电平。此外，锁存初始化电路132的NMOS晶体管N117导通，且接地电压(Vss)与节点QB彼此耦接。因此，第二初始数据(IB2)转移至节点QB，且低位锁存器134锁存第二初始数据(IB2)。因此，节点QB的电压电平被设定成逻辑低电平，且节点QBb的电压电平被设定成逻辑高电平。

如上所述，根据本实施例，当输入数据(PA1b或PA2)输入至高位寄存器120时，具有与输入数据(PA1b)或PA2)的值相同的值的初始数据(IB1b)或IB2)可储存于高位寄存器130中。因此，可省略将数据输入至高位寄存器及将数据传输至高位寄存器的传统过程。

1-3)图3的周期T3：位线配置周期

在周期T3期间，致能(enabled)偶放电信号(DISCHe)使得NMOS晶体管N101导通。将偏压(VIRPWR)施加至偶位线BLe，且以逻辑高电平将偶位线BLe预充电。此外，致能奇放电信号(DISCHo)使得NMOS晶体管N102导通。因此，将偏压(VIRPWR)施加至奇位线BLo，且以逻辑高电平将奇位线BLo预充电。

1-4)图3的周期T4：低位程序周期

在周期T4期间，去能(disabled)偶放电信号(DISCHe)使得NMOS晶体管N101截止。相应地停止将偏压(VIRPWR)施加至偶位线BLe。同时，由于奇放电信号(DISCHo)在周期T4期间保持在一致能状态，因此奇位线BLo保持在逻辑高电平。当SLC程序信号(SLCPROG)施加至数据通路电路N116时，感测节点S0与节点P彼此耦接。

在待编程至MLC中的低位数据(DI1)的值为＂1＂的状况下，由反相器I104将储存于低位锁存器134中的第一初始数据(IB1b)反相，且经反相的第一初始数据(IB1)被转移至节点P。因此，由于节点P的电压电平处于逻辑高电平，因此感测节点S0的电压电平保持在逻辑高电平。其后，将偶位线选择信号(SELBLe)施加至位线选择单元110使得NMOS晶体管N103导通。由于此原因，偶位线BLe与感测节点S0彼此耦接。由于以逻辑高电平将感测节点S0预充电，因此偶位线BLe的电压电平保持在逻辑高电平。接着将一字线程序信号施加至MLC，且将＂1＂的低位数据编程至MLC中。因此，MLC具有与一擦除单元的状态相同的状态。

在待编程至MLC中的低位数据(DI2)的值为＂0＂的状况下，由反相器I105及反相器I104将储存于低位锁存器134中的第二初始数据(IB2)两次反相，且第二初始数据(IB2)被转移至节点P。由于节点P的电压电平处于逻辑低电平，因此感测节点S0的电压电平被放电为逻辑低电平。其后，将偶位线选择信号(SELBLe)施加至位线选择单元110，且NMOS晶体管N103相应地导通。因此，偶位线BLe与感测节点S0彼此耦接。由于感测节点S0的电压电平处于逻辑低电平，因此偶位线BLe的电压电平被放电为逻辑低电平。当一字线程序信号施加至MLC时，将＂0＂的低位数据编程至MLC中，且MLC具有与一程序单元的状态相同的状态。

如上所述，当使用根据本发明的页缓冲器控制闪存装置的低位程序运作时，可将个别节点的个别数据值表达于下表中。

[表1]

图4为一说明与在具有数据值＂1＂的高位数据程序运作期间图2中展示的页缓冲器的运作控制相关的信号的时序图。

藉由将一高位数据值为＂1＂时的程序过程作为一实例，将参照图4描述一连接至偶位线BLe的MLC的高位程序过程。

2-1)图4的周期P1：高位锁存及低位锁存初始化周期

在周期P1处的页缓冲器100的运作与已参照图3描述的高位锁存及低位锁存初始化周期T1的页缓冲器100的运作大体上相同。将省略其描述。

2-2)图4的周期P2：数据输入周期

数据输入信号(DI)施加至数据输入电路150及锁存初始化电路132。因此，数据输入电路150的NMOS晶体管N107导通，且节点QAb与I/O端子YA彼此耦接。当输入数据时，I/O端子YA处于接地状态(例如逻辑低)中。由于此原因，第一输入数据(PA1b)被转移至节点QAb。因此，高位锁存器124锁存第一输入数据(PA1b)。节点QAb的电压电平保持在逻辑低电平，且节点QA的电压电平保持在逻辑高电平。此外，锁存初始化电路132的NMOS晶体管N121导通，且接地电压(Vss)与节点QBb彼此耦接。由于第一初始数据(IB1b)被转移至节点QBb，因此低位锁存器134锁存第一初始数据(IB1b)。节点QBb的电压电平保持在逻辑低电平，且节点QB的电压电平保持在逻辑高电平。因此，具有与第一输入数据(PA1b)的值相同的值的第一初始数据(IB1b)储存于低位锁存器134中。

如上所述，根据本发明，当第一输入数据(PA1b)输入至高位寄存器120时，具有与第一输入数据(PA1b)的值相同的值的第一初始数据(IB1b)可输入至低位寄存器130中。因此，可省略将数据输入至高位寄存器及将数据传输至高位寄存器的传统过程。

2-3)图4的周期P3：位线配置周期

在周期P3处的页缓冲器100的运作与已参照图3描述的位线配置周期T3的页缓冲器100的运作大体上相同。将省略其描述。

2-4)图4的周期P4：单元数据读取周期

在周期P4期间，去能偶放电信号(DISCHe)，且位线选择单元110的NMOS晶体管N101截止。因此，停止将偏压(VIRPWR)施加至偶位线BLe。奇放电信号(DISCHo)在周期P4期间保持一致能状态，使得偏压(VIRPWR)继续施加至奇位线BLo。奇位线BLo的电压电平保持在逻辑高电平。在一预定时间期间将预充电信号(PRECHb)作为一逻辑低电平施加至预充电单元P101，且相应地将电源电压(V_DD)施加至感测节点S0。由于以电源电压(V_DD)电平将感测节点S0预充电，因此感测节点S0的电压电平被设定成一逻辑高电平。将偶位线选择信号(SELBLe)施加至位线选择单元110，且NMOS晶体管N103相应地导通。因此，偶位线BLe与感测节点S0彼此耦接。感测节点S0的电压取决于预先编程至MLC中的低位数据的值而保持在逻辑高电平或成为逻辑低电平。第二感测电路133的NMOS晶体管N119导通或截止。其后，将第一低位读取信号(LSBREAD1)施加至第二感测电路133，且NMOS晶体管N120导通。

在自一MLC读取的低位数据(D01)为＂1＂的状况下，意即，当MLC为擦除单元时，以逻辑低电平将感测节点S0放电。因此，第二感测电路133的NMOS晶体管N119响应于感测节点S0的电压电平保持＂截止＂。由于此原因，虽然将第一读取信号(LSBREAD1)施加至第二感测电路133，但储存于低位锁存器134中的第一初始数据(IB1b)保持原样。节点QBb的电压电平保持在逻辑低电平，且节点QB的电压电平保持在逻辑高电平。

在MLC的低位数据(D02)为＂0＂的状况下，意即，当MLC为程序单元时，感测节点S0的电压电平保持在逻辑高电平。因此，第二感测电路133的NMOS晶体管N119响应于感测节点S0的电压电平而导通。由于第一读取信号(LSBREAD1)施加至第二感测电路133，因此NMOS晶体管N120导通。因此，由于接地电压(Vss)与节点QBb彼此连接，因此自节点QBb转移逻辑低电平的第一感测数据(SBb)。因此，低位锁存器134锁存逻辑低电平的第一感测数据(SBb)。

2-5)图4的周期P5：数据传输周期

当在一预定时间期间将预充电信号(PRECHb)作为一逻辑低电平施加至预充电单元P101时，将电源电压(V_DD)施加至感测节点S0。因此，以逻辑高电平将感测节点S0预充电。当MLC程序信号(MLCPROG)施加至第二比较单元142时，NMOS晶体管N112导通，且NMOS晶体管N113响应于节点0的电压电平而导通或截止。感测节点S0与节点P相应地彼此连接或彼此分离。当MLC程序信号(MLCPROG)施加至第一比较单元141时，NMOS晶体管N110导通。NMOS晶体管N111响应于节点P的电压电平而导通或截止。因此，感测节点S0与节点0相应地彼此耦接或彼此分离。高位锁存电路121将高位输出数据(第一输入数据)(PA1)输出至节点0。因此，节点0的电压电平成为逻辑高电平，且第二比较单元142的NMOS晶体管N113导通。因此，感测节点S0与节点P相应地彼此耦接。

在锁存于低位锁存器134中的数据为第一初始数据(IB1b)的状况下，低位锁存电路134将低位输出数据(第一初始数据)(IB1)输出至节点P。因此，节点P的电压电平成为逻辑高电平，且第一比较单元141的NMOS晶体管N111导通。感测节点S0与节点0相应地彼此耦接。由于节点0与节点P的电压电平处于逻辑高电平，因此感测节点S0的电压电平保持在逻辑高电平。

在锁存于低位锁存器134中的数据为第一感测数据(SBb)的状况下，低位锁存电路134将低位输出数据(第一感测数据)(SB)输出至节点P。因此，当节点P的电压电平设定成逻辑高电平时，第一比较单元141的NMOS晶体管N111导通。感测节点S0与节点0相应地彼此耦接。由于节点0与节点P的电压电平处于逻辑高电平，因此感测节点S0的电压电平保持在逻辑高电平。因此，第一感测电路122的NMOS晶体管N106响应于感测节点S0的电压电平而导通。其后，当高位读取信号(MSBREAD)施加至第一感测电路122时，NMOS晶体管N105导通。因此，由于接地电压(Vss)与节点QAb相应地彼此耦接，因此逻辑低电平的第二感测数据(SAb)经输出至节点QAb。因此，高位锁存器124输出第二感测数据(SAb)。

2-6)图4的周期P6：高位程序周期

在周期P6期间，去能偶放电信号(DISCHe)，且NMOS晶体管N101截止。因此，停止将偏压(VIRPWR)施加至偶位线BLe。在周期P6期间，奇放电信号(DISCHo)保持致能状态，且偏压(VIRPWR)继续施加至奇位线BLo。因此，奇位线BLo的电压电平保持在逻辑高电平。当在一预定时间期间以逻辑低电平将预充电信号(PRECHb)施加至预充电单元P101时，预充电单元P101导通。当电源电压(V_DD)施加至感测节点S0时，将感测节点S0预充电成电源电压(V_DD)电平。因此，感测节点S0的电压电平被设定成一逻辑高电平。其后，当MLC程序信号(MLCPROG)施加至第二比较单元142时，NMOS晶体管N112导通。当NMOS晶体管N113响应于节点0的电压电平而导通或截止时，感测节点S0与节点P相应地彼此耦接或彼此分离。由于高位锁存电路124将逻辑高电平的高位输出数据(第二感测数据)(SA)输出至节点0，因此节点0的电压电平被设定成逻辑高电平，且第二比较单元142的NMOS晶体管N113导通。因此，感测节点S0与节点P相应地彼此耦接。此外，当MLC程序信号(MLCPROG)施加至第一比较单元141时，NMOS晶体管N110导通。当NMOS晶体管N111响应于节点P的电压电平而导通或截止时，感测节点S0与节点0相应地彼此耦接或彼此分离。

在于单元数据读取周期(P4)中锁存第一感测数据(SBb)的状况下，由于低位锁存电路134将逻辑高电平的低位输出数据(第一感测数据)(SB)输出至节点P，因此节点P的电压电平被设定成逻辑高电平，且第一比较单元141的NMOS晶体管N111导通。感测节点S0与节点0相应地彼此耦接。由于节点0及节点P处于逻辑高电平，因此感测节点S0的电压电平保持在逻辑高电平。

同时，在于单元数据读取周期(P4)中锁存第一初始数据(IB1b)的状况下，由于低位锁存电路134将逻辑高电平的低位输出数据(第一初始数据)(IB1)输出至节点P，因此节点P的电压电平被设定成逻辑高电平，且第一比较单元141的NMOS晶体管N111导通。因此，感测节点S0与节点0相应地彼此耦接。由于节点0及节点P处于逻辑高电平，因此感测节点S0的电压电平保持在逻辑高电平。其后，当偶位线选择信号(SELBLe)施加至位线选择单元110时，NMOS晶体管N103导通。感测节点S0与偶位线BLe相应地彼此耦接。因此，感测节点S0的高电平电压被转移至偶位线BLe，且偶位线BLe的电压电平保持在逻辑高电平。由于一字线程序信号施加至MLC，出而MLC被编程。因此，当低位数据值为＂1＂时，被编程至MLC中的数据成为[11]，且当低位数据值为＂0＂时，被编程至MLC中的数据成为[10]。

如上所述，当使用根据本发明的一实施例的页缓冲器控制闪存装置的高位程序运作时，可将当高位数据值为＂1＂时个别节点的个别数据值表达于下表中。

[表2]

图4为一说明与在具有数据值＂0＂的低位数据的程序运作期间图2中展示的页缓冲器的运作控制相关的信号的时序图。

下文中将参照图5描述一连接至偶位线BLe的MLC的高位程序过程。

3-1)图5的周期Y1：高位锁存及低位锁存初始化周期

在周期Y1处的页缓冲器100的运作与已参照图3描述的高位锁存及低位锁存初始化周期(T1)的页缓冲器100的运作大体上相同。将省略其描述。

3-2)图5的周期Y2：数据输入周期

反相数据输入信号(nDI)施加至数据输入电路150及锁存初始化电路132。因此，数据输入电路150的NMOS晶体管N108导通，且节点QA与I/O端子YA相应地彼此耦接。I/O端子YA处于接地状态中。由于此原因，第二输入数据(PA2)被转移至节点QA。因此，高位锁存器124锁存第二输入数据(PA2)。节点QA的电压电平保持在逻辑低电平，且节点QAb的电压电平保持在逻辑高电平。

此外，当锁存初始化电路132的NMOS晶体管N117导通时，接地电压(Vss)与节点QB相应地彼此耦接。当第二初始数据(IB2)转移至节点QB时，低位锁存器134锁存第二初始数据(IB2)。因此，节点QB的电压电平被设定成逻辑低电平，且节点QBb的电压电平被设定成逻辑高电平。因此，具有与第二输入数据(PA2)的值相同的值的第二初始数据(IB2)储存于低位锁存器134中。

如上所述，根据本发明的一实施例，当第二输入数据(PA2)输入至高位寄存器120的同时，具有与第二输入数据(PA2)的值相同的值的第二初始数据(IB2)可输入至低位寄存器130中。因此，可省略将数据输入至高位寄存器且将数据传输至高位寄存器的传统过程。

3-3)图5的周期Y3：位线配置周期

在周期Y3处的页缓冲器100的运作与已参照图3描述的位线配置周期(T3)的页缓冲器100的运作大体上相同。将省略其描述。

3-4)图5的周期Y4：单元数据读取周期

除了一点不同之外，在周期Y4处的页缓冲器100的运作与已参照图4描述的单元数据读取周期(P4)的页缓冲器100的运作大体上相同。将省略其描述。该不同之处在于：当自MLC读取的低位数据D03为＂1＂时，低位寄存器130维持第二初始数据(IB2)，且当低位数据D04为＂0＂时，低位寄存器130将逻辑低电平的第一感测数据(SBb)储存于其中。

3-5)图5的周期Y5：数据传输周期

除了一点不同之外，在周期Y5处的页缓冲器100的运作与已参照图4描述的数据传输周期(P5)的页缓冲器100的运作大体上相同。将省略其描述。该不同之处在于：数据比较单元140响应于高位输出数据(第二输入数据)(PA2)、低位输出数据(第二初始数据)(IB2)或低位输出数据(第一感测数据)(SBb)将所述节点0、P之一或全部连接至感测节点S0，或使其与感测节点S0分离。将更加详细地描述此内容。当高位锁存电路124将高位输出数据(第二输入数据)(PA2)输出至节点0时，节点0的电压电平成为逻辑低电平。当第二比较单元142的NMOS晶体管N113截止时，感测节点S0与节点P彼此分离。

在低位锁存电路134将低位输出数据(第二初始数据)(IB2)输出至节点P的状况下，节点P被设定成逻辑低电平，且第一比较单元141的NMOS晶体管N11截止。因此，感测节点S0与节点0彼此分离。因此，感测节点S0的电压电平保持在逻辑高电平，且第一感测电路的NMOS晶体管N106导通。高位锁存器124锁存第二感测数据(SAb)。

在低位锁存电路134将低位输出数据(第一感测数据)(SB)输出至节点P的状况下，节点P的电压电平成为逻辑高电平，且第一比较单元141的NMOS晶体管N11导通。感测节点S0与节点0相应地彼此耦接。由于节点P的电压电平为逻辑低电平，因此将感测节点S0的电压电平放电成逻辑低电平。因此，第二输入数据(PA2)维持于高位锁存器124中。

3-6)图5的周期Y6：高位程序周期

在周期Y6期间，当去能偶放电信号(DISCHe)时，NMOS晶体管N101截止。因此，停止将偏压(VIRPWR)施加至偶位线BLe。在周期Y6期间，奇放电信号(DISCHo)保持致能状态，且偏压(VIRPWR)继续供应至奇位线BLo。因此，奇位线BLo的电压电平保持在逻辑高电平。当在一预定时间期间以逻辑低电平将预充电信号(PRECHb)施加至预充电单元P101时，预充电单元P101导通。由于电源电压(V_DD)施加至感测节点S0，因此将感测节点S0预充电成电源电压(V_DD)电平。感测节点S0的电压电平相应地设定成一逻辑高电平。

其后，由于MLC程序信号(MLCPROG)施加至数据比较单元140，因此第一比较单元141的NMOS晶体管N110及第二比较单元142的NMOS晶体管N112导通。第二比较单元142的NMOS晶体管N113响应于节点0的电压电平而导通或截止，以使感测节点S0与节点P彼此连接或彼此分离。此外，第一比较电路141的NMOS晶体管N111响应于节点P的电压电平而导通或截止，以使感测节点S0与节点0彼此连接或彼此分离。

在高位锁存电路124将逻辑高电平的高位输出数据(第二感测数据)(SA)输出至节点0且低位锁存电路134将逻辑低电平的低位输出数据(第二初始数据)(IB2)输出至节点P的状况下，节点0的电压电平成为逻辑高电平，使得第二比较单元142的NMOS晶体管N113导通。另外，节点P的电压电平被设定成逻辑低电平。因此，第一比较单元141的NMOS晶体管N111截止。感测节点S0与节点P彼此耦接，且感测节点S0与节点0彼此分离。由于节点P的电压电平设定成逻辑低电平，因此将感测节点S0放电成逻辑低电平。

在高位锁存电路124将逻辑低电平的高位输出数据(第二输入数据)(PA2)输出至节点0且低位锁存电路134将逻辑高电平的低位输出数据(第一感测数据)(SA)输出至节点P的状况下，节点P的电压电平被设定成逻辑高电平，使得第一比较单元141的NMOS晶体管N111导通。另外，由于由第二输入数据(PA2)将节点0的电压电平设定成逻辑低电平，因此第二比较单元142的NMOS晶体管N113截止。因此，感测节点S0与节点0彼此耦接，且感测节点S0与节点P彼此分离。由于节点0的电压电平设定成逻辑低电平，因此将感测节点S0放电成低电平。其后，将偶位线选择信号(SELBLe)施加至位线选择单元110，且NMOS晶体管N103导通。因此，感测节点S0与偶位线BLe彼此耦接。由于感测节点S0的低电平电压转移至偶位线BLe，因此偶位线BLe的电压电平成为逻辑低电平。当将一字线程序信号施加至MLC时，该单元被编程。因此，当低位数据值为＂1＂时，被编程至MLC中的数据成为[01]，且当低位数据值为＂0＂时，被编程至MLC中的数据成为[00]。

如上所述，当使用根据本发明的一实施例的页缓冲器控制闪存装置的高位程序运作时，可将当高位数据值为＂0＂时个别节点的个别数据值表达于下表中。

[表3]

如上所述，根据本发明，在高位程序运作及低位程序运作时，虽然将数据输入至高位寄存器，但使用与输入数据的初始数据值相同的初始数据值将低位寄存器初始化。因此，由于可缩短取决于数据传输过程的感测节点的预充电时间，因此可减少程序时间。

此外，可省略数据传输过程所必需的数据传输电路。因此，可减少装置的面积，且可节省功率消耗。

虽然已参考实施例进行前文的描述，但应理解，本领域的技术人员可在不偏离本发明及所附权利要求的精神及范畴的情况下对本发明进行改变及修改。

Claims (10)

1.一种非易失性存储器装置，其包含：

一存储器单元阵列，其具有多个多级单元，每一多级单元被构成为储存数据的至少第一及第二位；

一页缓冲器，其经由至少第一及第二位线耦接至该存储器单元阵列，该页缓冲器包括：

一位线选择单元，其被构成为

选择该第一位线与该第二位线中的一个，和

响应于位线选择信号及放电信号将该所选择的位线连接至一感测节点；

一高位寄存器，其被构成为

储存高位感测数据，并且响应于一高位读取信号和该感测节点的电压电平而输出第一高位输出数据，或

储存经由一数据I/O端子接收的第一或第二输入数据，或

响应数据输入信号输出第二高位输出数据；和

一数据输入电路，其被构成为响应于数据输入信号向该高位寄存器传输第一或第二输入数据；和

一低位寄存器，其被构成为

储存低位感测数据，且响应于一低位读取信号及该感测节点的该电压电平输出第一低位输出数据，或

储存经由一锁存初始化电路接收的第一或第二初始数据，该锁存初始化电路被构成响应于数据输入信号而生成第一或第二初始数据，或

响应于所述数据输入信号输出第二低位输出数据，

其中，当第一或第二输入数据被储存在高位寄存器中时，响应于数据输入信号，几乎同时将具有与第一或第二输入数据的值相同的值的第一或第二初始数据储存在低位寄存器中。

2.如权利要求1的装置，其中所述第二低位输出数据的值与所述第二高位输出数据的值相同。

3.如权利要求1的装置，其中该页缓冲器进一步包含：

一预充电单元，其被构成为响应于一预充电信号以一设定电压电平将该感测节点预充电；和

一数据比较单元，其被构成为响应于一多级单元程序信号比较所述第一及第二高位输出数据中的一个与所述第一及第二低位输出数据中的一个，且根据该比较结果改变或维持该感测节点的该电压电平。

4.如权利要求3的装置，其中该高位寄存器包括：

一高位锁存电路，其被构成为储存所述第一输入数据、所述第二输入数据或所述高位感测数据，且将所述第一或第二高位输出数据输出至该数据比较单元；

一感测电路，其被构成为响应于该高位读取信号及该感测节点的该电压电平产生所述高位感测数据；和

一锁存重设电路，其被构成为响应于一重设信号而初始化该高位锁存电路。

5.如权利要求3的装置，其中该低位寄存器包括：

一低位锁存电路，其被构成为储存所述第一初始数据、所述第二初始数据或所述低位感测数据，且将所述第一或第二低位输出数据输出至该数据比较单元；和

一感测电路，其被构成为响应于该第一低位读取信号及该感测节点的该电压电平产生所述低位感测数据。

6.一种非易失性存储器装置的程序运作控制方法，该非易失性存储器装置包括多个多级单元，每一多级单元被构成为储存数据的至少两个位，所述多级单元耦接至至少第一及第二位线，该方法包含：

选择该第一位线与该第二位线中的一个；

响应于一位线选择信号及一放电信号将该所选择的位线耦接至一感测节点；

响应于数据输入信号，将第一或第二输入数据储存在高位寄存器中，并且响应于所述数据输入信号，几乎同时将具有与第一或第二输入数据的值相同的值的第一或第二初始数据储存在低位寄存器中；

响应于作为低位数据的数据输入信号，将第一或第二初始数据编程至一耦接至该所选择的位线的多级单元中；和

响应于第三或第四初始数据、所述低位数据及所述数据输入信号，将通过输入至该高位寄存器的第一或第二输入数据所产生的高位数据编程至该多级单元中，其中响应于数据输入信号，通过数据输入电路将所述第一或第二输入数据传输到高位寄存器。

7.如权利要求6的程序运作控制方法，其中所述第一输入数据的值与所述第三初始数据的值相同，且所述第二输入数据的值与所述第四初始数据的值相同。

8.如权利要求6的程序运作控制方法，其中在编程所述低位数据的该步骤中，当所述第一或第二初始数据储存于该低位寄存器中时，第三或第四输入数据响应于该数据输入信号而储存于一高位寄存器中，和

所述第一初始数据的值与所述第三输入数据的值相同，且所述第二初始数据的值与所述第四输入数据的值相同。

9.如权利要求6的程序运作控制方法，其中编程所述低位数据的该步骤包括：

初始化该高位寄存器及该低位寄存器；

响应于该数据输入信号，将所述第一或第二初始数据储存于该低位寄存器中；

耦接该所选择的位线与该感测节点；和

使用一数据通路电路将所述第一或第二初始数据传输至该所选择的位线。

10.如权利要求6的程序运作控制方法，其中编程所述高位数据的该步骤包括：

初始化该高位寄存器及该低位寄存器；

响应于所述数据输入信号，将所述第一或第二输入数据输入至该高位寄存器；

响应于所述数据输入信号，将所述第三或第四初始数据输入至该低位寄存器；

读取所述低位数据同时维持储存于该低位寄存器中的所述第三或第四初始数据，而无需改变或储存对应于该低位寄存器中的所述低位数据的低位感测数据；

允许一数据比较单元将所述第一或第二输入数据与所述第三初始数据、所述第四初始数据及所述低位感测数据中的一个相比较，且根据该比较结果，维持储存于该高位寄存器中的所述第一或第二输出数据，或储存对应于该比较结果的高位感测数据；

连接该所选择的位线与该感测节点；和

允许该数据比较单元将所述第一输入数据、所述第二输入数据及所述高位感测数据中的一个与所述第三初始数据、所述第四初始化数据及所述低位感测数据中的一个相比较，且将根据该比较结果产生的高位数据传输至该所选择的位线。

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