CN100479062C - 页缓冲器电路、快闪存储器器件及其编程操作方法 - Google Patents

Abstract

本发明涉及一种尺寸缩小的页缓冲器电路、一种具有页缓冲器电路的快闪存储器器件及其编程操作方法。根据本发明，即使在没有数据比较电路的情况下，页缓冲器电路也能够使用数据检验电路来执行多级元件(MLC)的编程操作。因此，能够减少占用面积，并且也能够缩小快闪存储器器件的尺寸。

Description

页缓冲器电路、快闪存储器器件及其编程操作方法

技术领域

本发明涉及半导体存储器，更具体地说，涉及快闪存储器器件。

背景技术

通常，快闪存储器器件包括页缓冲器，用于在短时期内编程和读取大量数据。为此，页缓冲器以页为基础来执行快闪存储器器件的编程操作或读取操作。近来，为了进一步改进快闪存储器器件的集成度，研发了具有能够存储多个数据位的多级元件(MLC)的快闪存储器器件。通常，能将两位的数据编程到MLC中。这样，一个MLC能够存储[11]、[10]、[00]和[01]四个数据中的任何一个。此外，MLC有与存储的数据([11]、[10]、[00]和[01]中的一个)相对应的阈值电压(Vt1到Vt4中的一个)。相反，能够存储单个位的数据的存储元件通常被称为单级元件(SLC)。

图1是常规的快闪存储器器件的页缓冲器电路的示意性的方框图。在图1中示出了用于MLC的编程操作和读取操作的页缓冲器电路。参照图1，页缓冲器电路10包括位线选择电路11、预充电电路12、高位寄存器电路13、低位寄存器电路14、数据比较电路15、高位数据传输电路16和低位数据传输电路17。下面将要简要地说明页缓冲器电路10将低位数据编程到MLC(未示出)中的过程。

首先，初始化高位寄存器13和低位寄存器14。将要被编程的数据存储在高位寄存器13中。然后，将存储在高位寄存器13中的数据发送到低位寄存器14并存储在低位寄存器14中。低位数据传输电路17将存储在低位寄存器14中的数据输出到感测节点(SN)中。结果，存储在低位寄存器14中的数据被传递到通过位线选择电路11与感测节点SN相连的位线Ble或Blo中，然后，被编程进与位线Ble或Blo相连的MLC中。由此，通过上述的过程来完成将低位数据编程到MLC中的编程操作。进而，将高位数据编程到MLC中的过程描述于下。

首先，初始化高位寄存器13和低位寄存器14。将要被编程的数据存储在高位寄存器13中。在低位寄存器14中存储从MLC中读取的低位数据。此后，将存储在高位寄存器13中的数据发送到低位寄存器14并存储在低位寄存器14中。数据比较电路15比较存储在高位寄存器13中的数据和存储在低位寄存器14中的数据，然后，根据比较结果将存储在高位寄存器13或低位寄存器14中的数据输出到感测节点(SN)中。结果，将从数据比较电路15中输出的数据传递到通过位线选择电路11与感测节点SN相连的位线Ble或Blo上，然后，被编程进与位线Ble或Blo相连的MLC中。通过上述的过程完成了将高位数据编程到MLC中的编程操作。

如上所述，页缓冲器电路10必须有一个数据比较电路15，以便在将低位数据编程到MLC中之后对高位数据进行编程。这样，就会有一些问题，这就是缩小了占用面积，并增加了半导体存储器件的尺寸。

发明内容

本发明的优点是页缓冲器电路，即使在没有数据比较电路的情况下，所述页缓冲器电路也能够用数据检验电路并通过执行MLC的编程操作来减少占用面积。

本发明的另一个优点是具有页缓冲器电路的快闪存储器器件，该页缓冲器电路即使在没有数据比较电路的情况下，也能够用数据检验电路并通过执行MLC的编程操作来减少占用面积

本发明的另一个优点是快闪存储器器件的编程操作方法，其中，即使在没有数据比较电路的情况下，也能够使用数据检验电路并通过执行MLC的编程操作来减少快闪存储器器件的尺寸。

根据本发明的一个方面，提供了一种快闪存储器器件的页缓冲器电路，所述快闪存储器器件具有多个至少与一对位线相连的MLC，并包括高位寄存器、低位寄存器、高位检验电路和低位检验电路。高位寄存器响应于第一读取控制信号而感测感测节点的电压，存储高位感测数据并输出反相的高位感测数据，或者存储输入数据并输出反相的输入数据。低位寄存器响应于第二读取控制信号而感测感测节点的电压，存储第一低位感测数据并输出反相的第一低位感测数据；或者响应于第三读取控制信号而感测感测节点的电压，存储第二低位感测数据并输出反相的第二低位感测数据。高位检验电路接收反相的高位感测数据和反相了的输入数据之一，并响应于接收到的数据输出高位检验数据。低位检验电路接收第一低位感测数据或反相了的第二低位感测数据，并响应于接收到的数据输出低位检验数据。

根据本发明的另一个方面，提供了一种快闪存储器器件，所述快闪存储器器件具有存储单元阵列、多个页缓冲器电路、多个Y-门电路、以及检验数据决定单元。该存储单元阵列包括分别与多对位线和多个字线相连的多个MLC。分别与多对位线对应而配置了页缓冲器电路。多个页缓冲器电路的每个都向与相应的一对位线相连的一个MLC输出要被编程的数据，并在编程操作的时候产生高位检验数据和低位检验数据。此外，在读取操作的时候，多个页缓冲器电路中的每一个都存储从与一对位线相连的一个MLC中读出的数据。将多个Y-门电路分别与多个页缓冲器电路和数据I/O线相连。多个Y-门电路的每个都在编程操作时响应于一个I/O控制信号而向相应的页缓冲器电路输出通过数据I/O线接收到的要被编程的数据。此外，在读取操作时，多个Y-门电路的每个都向数据I/O线输出从相应的页缓冲器电路接收到的数据。检验数据决定单元确定高位检验数据的逻辑值，并根据确定结果输出第一检验信号，其中，所述高位检验数据是通过第一数据检验线分别从多个页缓冲器电路接收到的。此外，检验数据决定单元确定低位检验数据的逻辑值，并根据确定结果输出第二检验信号，其中，所述低位检验数据是通过第二数据检验线分别从多个页缓冲器电路接收到的。

根据本发明的另一个方面，提供了一种快闪存储器器件的编程操作方法，所述快闪存储器器件具有分别与多对位线和多个字线相连的多个MLC，所述方法包括如下步骤：允许X-译码器根据编程命令译码行地址信号，并根据译码结果激活多个字线中的一个；允许Y-译码器根据编程命令译码列地址信号，并根据译码结果产生页缓冲器控制信号；允许分别与多对位线和感测节点相连的多个页缓冲器根据页缓冲器控制信号而分别选择一对相应的位线；根据每个页缓冲器控制信号在多个页缓冲器的每一个中存储低位编程数据；允许多个页缓冲器的每个检验从与所选择的位线和被激活的字线相连的要被编程的MLC中所读取的低位数据；根据检验结果将低位编程数据编程到或不编程到要被编程的MLC中；响应于每个页缓冲器控制信号，在多个页缓冲器的每一个中存储高位编程数据；以及允许多个页缓冲器的每一个检验高位编程数据，并根据检验结果将高位编程数据编程到或不编程到要被编程的MLC中。

附图说明

图1是常规的快闪存储器器件的页缓冲器电路的示意性方框图；

图2是根据本发明的实施例的具有页缓冲器电路的快闪存储器器件的示意性方框图；

图3示出了图2所示的页缓冲器电路的详细电路图；

图4是解释用图3所示的页缓冲器电路进行MLC编程处理的流程图；

图5是图4所示的处理过程(S340)的详细流程图；

图6是图4所示的处理过程(S350)的详细流程图；

图7是涉及图5和图6所示的处理过程(S340、S350)的信号的时序图；

图8是视图，示出了与使用根据本发明的快闪存储器器件的页缓冲器电路编程的数据对应的MLC的阈值电压分布；

图9示出了图4所示的处理过程(S360)的详细流程图；

图10示出了图4所示的处理过程(S370)的详细流程图；以及

图11是涉及图9和图10所示的处理过程(S360、S370)的信号的时序图。

具体实施方式

以下，将参照附图来详细说明本发明的优选实施例。由于提出优选实施例的目的在于让本领域的普通技术人员能够了解本发明，因此他们能够以各种方式对这些实施例进行修改，并且本发明的范围不限于下述的优选实施例。

图2是根据本发明实施例的具有页缓冲器电路的快闪存储器器件的示意性方框图。

参照图2，快闪存储器器件100包括存储单元阵列110、多个页缓冲器电路PB1到PBK(K是整数)、多个Y-门电路YG1到YGK、X-译码器120、Y-译码器130和检验数据决定单元140。存储单元阵列110包括多个MLC(未示出)，它们共用位线BLe1到BleK、BLo1到BLoK(K是整数)和字线WL1到WLJ(J是整数)。一对位线被连接到多个页缓冲器电路PB1到PBK中的每一个。例如，页缓冲器电路PB1与位线BLe1、BLo1相连。在快闪存储器器件100的编程操作中，与一对位线连接的多个页缓冲器电路PB1到PBK中的每一个都向一个MLC输出要被编程的数据(未示出)。进而，在快闪存储器器件100的读取操作中，与一对位线连接的多个页缓冲器电路PB1到PBK中的每一个都存储从一个MLC中读出的数据(未示出)。Y-门电路YG1到YGK分别与多个页缓冲器电路PB1到PBK相连，并且也与数据I/O线DIO相连。在快闪存储器器件100的编程操作中，Y-门电路YG1到YGK响应于I/O控制信号YS1到YSK向页缓冲器电路PB1到PBK输出通过数据I/O线DIO接收到的要被编程的数据。此外，在快闪存储器器件100的读取操作中，Y-门电路YG1到YGK向数据I/O线DIO输出从相应的页缓冲器电路接收到的读取数据。

X-译码器120响应于编程命令(PGM)或读取命令(READ)译码行地址信号(RADD)，并根据译码结果激活字线WL1到WLJ中的一个。此外，X-译码器120接收检验信号(FMVR、SMVR和LVR)中的一个，并响应于接收到的检验信号(FMVR、SMVR和LVR中的一个)在被激活的字线上施加或不施加编程电压。更具体地说，当所接收到的检验信号(FMVR、SMVR和LVR中的一个)被使能时，X-译码器120将此编程电压施加到被激活的字线上。

Y-译码器130响应于编程命令(PGM)或读取命令(READ)译码列地址信号(CADD)，并根据译码结果输出页缓冲器控制信号(PBCTL)。页缓冲器控制信号(PBCTL)输出放电信号(DISCHe、DISCHo)、位线选择信号(BSLe、BSLo)、预充电控制信号(PRCH)、编程控制信号(MPGM、SPGM)、读取控制信号(MREAD、LREAD1、LREAD2)、数据输入信号(DI1到DIK，nDI1到nDIK)(K是正整数)和数据输出信号(MBDO、SBDO)。此外，Y-译码器130根据译码结果输出I/O控制信号(YS1到YSK)。

检验数据决定单元140确定第一或第二高位检验数据(FMVD1到FMVDK或SMVD1到SMVDK)(K是整数)的逻辑值并根据确定结果输出检验信号(FMVR或SMVR)，所述检验数据是通过第一数据检验线MVL1到MVLK(K是整数)从多个页缓冲器电路PB1到PBK那里接收到的。更具体地说，当部分或全部的第一和第二高位检验数据(FMVD1到FMVDK或SMVD1到SMVDK)(K是整数)的逻辑值为“1”时，检验数据决定单元140使能检验信号(FMVR或SMVR)。此外，检验数据决定单元140确定低位检验数据(LVD1到LVDK)(K是整数)的逻辑值，所述检验数据是通过第二数据检验线LVL1到LVLK(K是整数)从多个页缓冲器电路PB1到PBK接收的，然后，根据确定结果输出检验信号(LVR)。更具体地说，当部分或全部的低位检验数据(LVD1到LVDK)为逻辑“1”时，检验数据决定单元140使能检验信号(LVR)。

下面将参照图3来详细说明页缓冲器电路PB1到PBK的构造和操作。页缓冲器电路PB1到PBK具有相同的结构和操作。因此将只描述页缓冲器电路PB1。与此同时，图3示出了通过位线BLe1、BLo1与页缓冲器电路PB1相连接的存储单元阵列110的一部分。存储单元阵列110包括多个MLC、漏极选择晶体管DST和源极选择晶体管SST。MLC的栅极分别与字线WL1到WLJ相连。此外，在每个漏极选择晶体管DST和每个源极选择晶体管SST之间将预定数量的MLC串连起来。进而，将漏极选择晶体管DST分别与位线BLe1、BLo1相连。

页缓冲器电路PB1包括位线选择电路210、高位寄存器220、低位寄存器230、数据输入电路240、高位检验电路250、低位检验电路260、数据传输电路270、数据输出电路280和预充电电路290。位线选择电路210根据位线选择信号(BSLe、BSLo)和放电信号(DISCHe、DISCHo)来选择位线BLe1、BLo1中的一个，并将所选择的位线BLe1或BLo1连接到感测节点SO上。位线选择电路210包括NMOS晶体管211到214。本领域技术人员都知道该位线选择电路210的详细操作。因此其说明将被省略。

高位寄存器220包括感测电路221、锁存电路222和锁存复位电路223。感测电路221具有NMOS晶体管224、225。它响应于读取控制信号(MREAD)而感测感测节点SO的电压，并将高位感测数据(SMB)输出到节点Q1中。锁存电路222包括锁存器226和反相器227。该锁存器226锁存节点Q1的高位感测数据(SMB)，并将反相的高位感测数据(SM)输出到节点Q2中。进而，锁存器226锁存输入数据(D1B或D2)，并向节点Q2或Q1输出反相的输入数据(D1或D2B)。反相器227通过节点Q1从锁存器226接收高位感测数据(SMB)或输入数据(D1B或D2B)，将接收到的数据(SMB、D1B和D2B之一)反相，并输出反相后的数据。锁存复位电路223响应于复位控制信号(MRST)初始化锁存电路222。

低位寄存器230包括感测电路231和锁存电路232。感测电路231具有NMOS晶体管233到235，它响应于读取控制信号(LREAD1和LREAD2)而感测感测节点SO的电压，并将低位感测数据(SL1或SL2B)输出到节点Q4或Q3中。锁存电路232有锁存器236和反相器237。锁存器236锁存低位感测数据(SL1或SL2B)，并将反相的低位感测数据(SL1B或SL2)输出到节点Q3或Q4中。反相器237通过节点Q3从锁存器226接收反相低位感测数据(SL1B)或低位感测数据(SL2B)，将接收到的数据(SL1B或SL2B)反相并输出反相后的数据。

数据输入电路240具有NMOS晶体管241和242，并根据数据输入信号(DI1，nDI1)通过节点Q1或Q2向高位寄存器220的锁存器226输出输入数据(D1B或D2)，所述输入数据是通过数据I/O节点ION而从Y-门电路YG1接收到的。

高位检验电路250与节点Q2相连，并从锁存器226接收反相的高位感测数据(SM)、反相的输入数据(D1)和输入数据(D2)中的一个。高位检验电路250根据接收到的数据(SM、D1和D2中的一个)将第二或第一高位检验数据(SMVD1或FMVD1)输出到第一数据检验线MVL1上。优选的，高位检验电路250能像PMOS晶体管那样工作。在此情况下，当接收到的数据(SM、D1和D2中的一个)是逻辑低(即“0”)时，PMOS晶体管250把内部电压(VCC)施加到第一数据检验线MVL1上，以使得第二或第一高位检验数据(SMVD1或FMVD1)被作为逻辑“1”输出。相反的是，当接收到的数据(SM、D1和D2中的一个)是逻辑高(即“1”)时，PMOS晶体管250就不把内部电压(VCC)施加到第一数据检验线MVL1上。因此，第二或第一高位检验数据(SMVD1或FMVD1)就变为逻辑“0”。第一数据检验线MVL1最初被设置为地(ground)电压电平。

低位检验电路260与节点Q4相连，并从锁存器236接收反相的低位感测数据(SL2)或低位感测数据(SL1)。低位检验电路260响应于反相的低位感测数据(SL2)或低位感测数据(SL1)而向第二数据检验线LVL1输出低位检验数据(LVD1)。优选的，低位检验电路260能像PMOS晶体管那样工作。在此情况下，当接收到逻辑低(即“0”)的低位感测数据(SL1)时，PMOS晶体管260把内部电压(VCC)施加到第二数据检验线LVL1上，以便将低位检验数据(FLVD1或SLVD1)作为逻辑“1”输出。与此相反，当接收到逻辑高(即“1”)的低位感测数据(SL2)时，PMOS晶体管260不把内部电压(VCC)施加到第二数据检验线LVL1上。因此，低位检验数据(LVD1)就变为逻辑“0”。第二数据检验线LVL1最初被设置为地电压电平。

数据传输电路270包括第一传输电路271和第二传输电路272。能够用NMOS晶体管来实现第一和第二传输电路271和272。第一传输电路271响应于编程控制信号(MPGM)而向感测节点SO输出从高位寄存器220的反相器227接收到的反相的输入数据(D1)或输入数据(D2)。第二传输电路272响应于编程控制信号(SPGM)而向感测节点SO输出从低位寄存器230的反相器237接收到的反相的低位感测数据(SL2)。

数据输出电路280包括第一输出电路281和第二输出电路282。能够用NMOS晶体管来实现第一和第二输出电路281和282。第一输出电路281响应于数据输出信号(MBDO)而通过数据I/O节点ION向Y-门电路YG1输出反相的高位感测数据(SM)。第二输出电路282响应于数据输出信号(SBDO)而通过数据I/O节点ION向Y-门电路YG1输出反相的低位感测数据(SL2)。预充电电路290根据预充电控制信号(PRCH)而用内部电压(VCC)对感测节点SO预充电。

下面，将详细描述快闪存储器100的编程操作。图4是流程图，解释了利用图3中所示的页缓冲器电路的存储器元件的低位数据的编程过程。

参照图4，X-译码器120响应于编程命令(PGM)而译码行地址信号(RADD)，并根据译码结果激活字线WL1到WLJ中的一个(S310)。进而，Y-译码器130响应于编程命令(PGM)而译码列地址信号(CADD)，并根据译码结果产生页缓冲器控制信号(PBCTL)(S320)。在此情况下，页缓冲器控制信号(PBCTL)包括放电信号(DISCHe、DISCHo)、位线选择信号(BSLe、BSLo)、预充电控制信号(PRCH)、编程控制信号(MPGM、SPGM)、读取控制信号(MREAD、LREAD1、LREAD2)、数据输入信号(DI1到DIK，nDI1到nDIK)和数据输出信号(MBDO、SBDO)。此外，Y-译码器130根据译码结果输出I/O控制信号(YS1到YSK)。多个页缓冲器电路PB1到PBK中的每一个都响应于放电信号(DISCHe、DISCHo)和位线选择信号(BSLe、BSLo)而选择与其相连的多对位线中的一个(S330)。也就是说，多个页缓冲器电路PB1到PBK中的每一个的位线选择电路210都将多对位线之一连接到感测节点SO上。

此后，多个页缓冲器电路PB1到PBK中的每一个都根据预充电控制信号(PRCH)、编程控制信号(MPGM、SPGM)和读取控制信号(MREAD、LREAD1、LREAD2)来存储低位编程数据(S340)。下面将参照图5和图7更详细地说明步骤S340。根据预充电控制信号(PRCH)和读取控制信号(MREAD)来初始化多个页缓冲器电路PB1到PBK中的每一个的高位寄存器220(S341)。对此将做更详细的说明。参照图7的高位寄存器的初始化周期(P1)，禁止(disable)预充电控制信号(PRCH)并使能读取控制信号(MREAD)。多个页缓冲器电路PB1到PBK中的每一个的预充电电路290都根据预充电控制信号(PRCH)而用内部电压(VCC)对感测节点SO进行预充电。多个页缓冲器电路PB1到PBK中的每一个的高位寄存器220的感测电路221都响应于读取控制信号(MREAD)而感测感测节点SO的电压，并将高位感测数据(SMB)输出到节点Q1中。此时，由于感测节点SO是在内部电压(VCC)电平上，因此，感测电路221的两个NMOS晶体管224和225都被导通，以便将地电压(VSS)电平的高位感测数据(SMB)输出到节点Q1中。结果，高位寄存器220的锁存电路222锁存逻辑低的高位感测数据(SMB)并因此而被初始化。

参照图7中的下一个数据输入周期(P2)，响应于数据输入信号(DI1到DIK，nDI1到nDIK)而将输入数据(D1B或D2)存储在多个页缓冲器电路PB1到PBK中的每一个的高位寄存器220中(S342)。更具体地说，当I/O控制信号(YS1到YSK)被使能时，Y-门电路YG1到YGK将页缓冲器电路PB1到PBK的每一个的数据I/O节点ION连接到数据I/O线DIO上。此时，将数据I/O线DIO被设置为地电压(VSS)电平。进而，多个页缓冲器电路PB1到PBK的每一个的数据输入电路240响应于数据输入信号(DI1到DIK，nDI1到nDIK)而将节点Q1和Q2之一连接到数据I/O节点ION上。结果，节点Q1和Q2之一变为地电压(VSS)电平。因此，将逻辑“0”的输入数据(D1B)或逻辑“0”的输入数据(D2)被存储在页缓冲器电路PB1到PBK的每一个的高位寄存器220中。

例如，如果数据输入信号(DI1、nD12)被使能并且数据输入信号(nDI1、DI2)被禁止，则输入数据(D1B)被存储在页缓冲器电路PB1的高位寄存器220中，并且输入数据(D2)被存储在页缓冲器电路PB2的高位寄存器230中。换句话说，页缓冲器电路PB1的高位寄存器220的锁存电路222锁存输入数据(D1B)，页缓冲器电路PB2的高位寄存器230的锁存电路222锁存输入数据(D2)。结果，页缓冲器电路PB1的锁存电路222向节点Q2输出逻辑“1”的反相的输入数据(D1)，页缓冲器电路PB2的锁存电路222向节点Q2输出逻辑“0”的输入数据(D2)。因此，如图7所示，由于有选择地使能数据输入信号(DI1到DIK)的一部分以及数据输入信号(nDI1到nDIK)的一部分，因而，能将反相的输入数据(D1)或输入数据(D2)输出到页缓冲器电路PB1到PBK的每一个的节点Q2上。

参照图7的低位寄存器的初始化周期(P3)，根据预充电控制信号(PRCH)和读取控制信号(LREAD1)来初始化多个页缓冲器电路PB1到PBK中的每一个的低位寄存器230，并将逻辑“0”的低位感测数据(SL1)输出到节点Q4中(S343)。低位寄存器230的初始化过程与高位寄存器220的相似。因而其具体描述将被省略。

参照图7的数据传递周期(P4)，根据预充电控制信号(PRCH)、编程控制信号(MPGM)和读取控制信号(LREAD2)将存储在多个页缓冲器电路PB1到PBK的每一个的高位寄存器220中的数据传递到低位寄存器230中(S344)。下面将更详细地说明这一点。如图7所示，在预充电控制信号(PRCH)被禁止之后，同时使能编程控制信号(MPGM)和读取控制信号(LREAD2)。多个页缓冲器电路PB1到PBK的每一个的预充电电路290根据预充电控制信号(PRCH)而用内部电压(VCC)对感测节点SO进行充电。此外，多个页缓冲器电路PB1到PBK的每一个的数据传输电路270响应于编程控制信号(MPGM)而通过感测节点SO向低位寄存器230输出从节点Q2接收到的反相的输入数据(D1)或输入数据(D2)。多个页缓冲器电路PB1到PBK的每一个的低位寄存器230响应于读取控制信号(LREAD2)而感测感测节点SO的反相的输入数据(D1)或输入数据(D2)，并将感测到的数据作为低位编程数据存储起来(S345)。下面将对此作更详细的说明。

多个页缓冲器电路PB1到PBK中的每一个的低位寄存器230的感测电路231响应于读取控制信号(LREAD2)而感测反相的输入数据(D1)或输入数据(D2)，并向节点Q3输出低位感测数据(SL2B)。多个页缓冲器电路PB1到PBK中的每一个的低位寄存器230的锁存电路232锁存低位感测数据(SL2B)，并向节点Q4输出反相的低位感测数据(SL2)。例如，如果数据传输电路270向感测节点SO输出逻辑“1”的反相的输入数据(D1)，则感测电路231的NMOS晶体管235被导通，以产生输出到节点Q3上的逻辑“0”的低位感测数据(SL2B)。结果，锁存电路232将逻辑“1”的反相的低位感测数据(SL2)输出到节点Q4上。进而，如果数据传输电路270将逻辑“0”的输入数据(D2)输出到感测节点SO上，则由于NMOS晶体管235被截止而使锁存电路232保持初始化。因此，逻辑“0”的低位感测数据(SL1)被连续地输出到节点Q4上。所以，低位感测数据(SL1)或反相的低位感测数据(SL2)被作为低位编程数据而存储在页缓冲器电路PB1到PBK的每一个的低位寄存器230中。

再次参照图4，页缓冲器电路PB1到PBK的每一个都检验从要被编程的MLC中读取的低位数据(LRD)，并根据检验结果将低位编程数据编程到或不编程到该要被编程的MLC中，所述MLC与所选择的位线之一(BLe1到BleK之一或BLo1到BLoK之一)相连(S350)。在此情况下，下面将参照图6到图8更详细地描述步骤S350。参照图7的低位数据读取周期(P5)，页缓冲器电路PB1到PBK的每一个的预充电电路290用内部电压(VCC)对感测节点SO进行预充电，与上述说明类似。此外，将检验电压(PVV1)施加到被激活的(即所选择的)字线(即WL1)上，并将读取电压(VREAD)施加到未被选择的字线(即WL2到WLJ)、漏极选择线DSL和源极选择线SSL上。参照图8，读取电压(VREAD)高于检验电压(PVV1)，检验电压(PVV1)高于不编程的MLC(即其中存储数据“11”的MLC)的阈值电压。结果，将从要被编程的MLC中读取的低位数据(LRD)输出到页缓冲器电路PB1到PBK的每一个的感测节点SO上，所述MLC与所选择的字线WL1和所选择的位线(即，BLe1到BLeK之一)相连。此时，如果数据“11”被存储在要被编程的MLC中，则打开要被编程的MLC，以将逻辑“0”的低位数据(LRD)输出到感测节点SO中。进而，如果除了数据“11”以外的数据(“10”或“00”或“01”)被存储在要被编程的MLC中，则打开要被编程的MLC，以将逻辑“1”的低位数据(LRD)输出到感测节点SO上。

此后，如果读取控制信号(LREAD2)被使能，则页缓冲器电路PB1到PBK的每一个的感测电路231感测感测节点SO的低位数据(LRD)，并将低位感测数据(SL2B)输出到节点Q3。此时，如果低位数据(LRD)是逻辑“1”，则感测电路231就将逻辑“0”的低位感测数据(SL2B)输出到节点Q3。例如，在步骤S345，如果将低位感测数据(SL1)作为低位编程数据存储在低位寄存器230中，则用低位感测数据(SL2B)来更新低位寄存器230。进而，在步骤345，如果将反相的低位感测数据(SL2)作为低位编程数据存储在低位寄存器230中，则低位寄存器230保留此反相的低位感测数据(SL2)。与此相反，当低位数据是逻辑“0”时，感测电路231的NMOS晶体管234保持截止，并且低位寄存器230保持在步骤345存储的低位编程数据(SL1或SL2)。因此，根据低位数据(LRD)的逻辑电平而将由感测电路231感测的低位感测数据(SL2B)或低位感测数据(SL1)存储在页缓冲器电路PB1到PBK的每一个的锁存电路232中(S351)。

参照图7的低位数据检验时周期(P6)，预充电控制信号(PRCH)被禁止并且放电信号(DISCHe、DISCHo)被使能。结果，页缓冲器电路PB1到PBK的每一个都用内部电压(VCC)来预充电感测节点SO，并用电压(VIRPWR)预充电位线BLe1到BleK、BLo1到BloK。此外，在周期(P6)期间，页缓冲器电路PB1到PBK的每一个的低位检验电路260响应于通过节点Q4接收到的低位感测数据(SL1或SL2)而向第二数据检验线(LVL1到LVLK之一)输出低位检验数据(LVD1到LVDK之一)(S352)。例如，如果低位检验电路260接收到低位感测数据(SL1)，则页缓冲器电路PB1向第二数据检验线LVL1输出逻辑“1”的低位检验数据(LVD1)。进而，在低位检验电路260接收到低位感测数据(SL2)的情况下，页缓冲器电路PB1向第二数据检验线LVL1输出逻辑“0”的低位检验数据(LVD1)。

与此同时，在周期(P6)期间中，检验数据决定单元140确定通过第二数据检验线LVL1到LVLK接收到的低位检验数据(LVD1到LVDK)是否全都为逻辑“0”(S353)。当低位检验数据(LVD1到LVDK)的一部分或全部为逻辑“1”时，检验数据决定单元140使能检验信号(LVR)。结果，如在图7中的低位编程周期(P7)中所示，X-译码器120响应于检验信号(LVR)而将编程电压(VPGM)施加到所选择的字线WL上，并将通过电压(VPASS)施加到未被选择的字线WL2到WLJ上。此时，如果编程控制信号(SPGM)被使能，则页缓冲器电路PB1到PBK的每一个的数据传输电路270就将存储在低位寄存器230中的低位编程数据(SL1或SL2)输出到感测节点SO上。由此，低位编程数据(SL1或SL2)被编程进要被编程的MLC中，所述MLC与字线WL1和所选择的位线(BLe1到BleK之一)相连(S354)。此后，如在图7的周期(P5’、P6’、P7)中所示，重复执行步骤351到354，直到低位检验数据(LVD1到LVDK)全部变为逻辑“0”为止。进而，在低位检验数据(LVD1到LVDK)全部为逻辑“0”时，检验数据决定单元140禁止检验信号(LVR)。结果，由于X-译码器120并未响应于检验信号(LVR)而将编程电压(VPGM)施加到所选择的字线WL上，因而停止要被编程的MLC的低位编程操作(S355)(见图7的周期(P8))。结果，如图8所示，要被编程的MLC的阈值电压变为与数据“10”对应的电压电平。

再次参照图4，多个页缓冲器电路PB1到PBK的每一个都根据预充电控制信号(PRCH)、编程控制信号(MPGM、SPGM)和读取控制信号(MREAD、LREAD1、LREAD2)来存储高位编程数据(即输入数据(D1或D2))(S360)。下面将参照图8、9和11来详细说明步骤360。如在图11的周期(T1到T3、T5)中所示，除了步骤364以外，页缓冲器电路PB1到PBK的操作在步骤361到363、365和366与页缓冲器电路PB1到PBK在步骤341到345的一样，这已经参照图5说明过了。因此其详细说明将被省略。

参照图11的周期T4，在步骤364，将读取电压(RDV1)施加到所选择的字线WL1上，并将读取电压(VREAD)施加到未被选择的字线WL2到WLJ、漏极选择线DSL和源极选择线SSL上。如图8所示，读取电压(RDV1)低于检验电压(PVV1)，但是高于不编程的MLC(即其中存储数据“11”的MLC)的阈值电压。除了施加到字线WL1上的读取电压(RDV1)以外，页缓冲器电路PB1到PBK在步骤364的操作与页缓冲器电路PB1到PBK在步骤351的操作相同，已参照图6对此作了说明。因而其详细说明将被省略。

再返回参照图4，页缓冲器电路PB1到PBK的每一个都检验高位编程数据，并根据检验结果将高位编程数据编程或不编程进要被编程的MLC中(S370)。将参照图8和11来更详细地说明步骤370。在图11的周期T6中，与步骤352类似，页缓冲器电路PB1到PBK的每一个的高位检验电路250响应于通过节点Q2接收到的高位编程数据(D1或D2)(S371)而向第一数据检验线(MVL1到MVLK之一)输出第一高位检验数据(FMVD1到FMVDK之一)。进而，在周期(T6)中，检验数据决定单元140确定通过第一数据检验线MVL1到MVLK接收到的第一高位检验数据(FMVD1到FMVDK)是否全都是逻辑“0”(S372)。当第一高位检验数据(FMVD1到FMVDK中的部分或全部)为逻辑“1”时，检验数据决定单元140使能检验信号(FMVR)。结果，如在图11的高位编程周期T7中所示，X-译码器120响应于检验信号(FMVR)而将编程电压(VPGM)施加到所选择的字线WL上，并将通过电压(VPASS)施加到未被选择的字线WL2到WLJ上。此时，如果编程控制信号(MPGM)被使能，则页缓冲器电路PB1到PBK的每一个的数据传输电路270就向感测节点SO输出存储在高位寄存器220中的高位编程数据(D1或D2)。由此，高位编程数据(D1或D2)被编程进要被编程的MLC中，所述MLC与字线(WL1和所选择的位线BLe1到BleK之一)相连(S373)。

此后，在图11的高位数据读取周期(T8)中，页缓冲器电路PB1到PBK的操作与在低位数据读取周期(P5)中的操作一样。更具体地说，将检验电压(PVVM)施加到所选择的字线WL1上，并将读取电压(VREAD)施加到未被选择的字线WL2到WLJ、漏极选择线DSL和源极选择线SSL上。参照图8，检验电压(PVVM)低于读取电压(VREAD)，但是高于低位数据被编程进其中的MLC(即其中存储数据“10”的MLC)的阈值电压。结果，将从要被编程的MLC中读取的高位数据(MRD)输出到页缓冲器电路PB1到PBK的每一个的感测节点SO上，所述MLC与所选择的字线WL1和所选择的位线(BLe1到BleK之一)相连。此时，在要被编程的MLC中存储数据”10”的情况下，打开此要被编程的MLC，以将逻辑“0”的高位数据(MRD)输出到感测节点SO中。此外，在要被编程的MLC中存储有除了数据“11”和“10”以外的其它数据(“00”或“01”)的情况下，关闭此要被编程的MLC，以向感测节点SO输出逻辑“1”的高位数据(MRD)。

此后，当读取控制信号(MREAD)被使能时，页缓冲器电路PB1到PBK的每一个的感测电路221感测感测节点SO的高位数据(MRD)，并产生要输出到节点Q1上的高位感测数据(SMB)。此时，当高位数据(MRD)是逻辑“1”时，感测电路221向节点Q1输出逻辑“0”的高位感测数据(SMB)。锁存电路222锁存高位感测数据(SMB)，并向节点Q2输出逻辑“1”的反相的高位感测数据(SM)。进而，当高位数据(MRD)是逻辑“0”时，感测电路221的NMOS晶体管225保持截止。结果，锁存电路222保持先前(即在步骤362)锁存的数据(即高位编程数据(D1或D2))。

此后，在图11的周期(T6’)中，页缓冲器电路PB1到PBK的每一个的高位检验电路250响应于通过节点Q2接收到的高位数据(MRD)或高位编程数据(D1或D2)而向第一数据检验线(MVL1到MVLK之一)输出第二高位检验数据(SMVD1到SMVDK之一)(S374)。此外，在周期(T6’)中，检验数据决定单元140确定通过第一数据检验线MVL1到MVLK接收到的第二高位检验数据(SMVD1到SMVDK)是否全都是逻辑“0”(S375)。当第二高位检验数据(SMVD1到SMVDK)的部分或全部都是逻辑“1”时，检验数据决定单元140使能检验信号(SMVR)。

此后，如在图11的周期(T6’、T7、T8)中所示，重复执行步骤373到375，直到全部的第二高位检验数据(SMVD1到SMVDK)都变为逻辑“0”为止。进而，当在步骤372所有的第一高位检验数据(FMVD1到FMVDK)都是逻辑“0”，或者在步骤375所有的第二高位检验数据(SMVD1到SMVDK)都是逻辑“0”时，检验数据决定单元140禁止检验信号(FMVR或SMVR)。结果，X-译码器120根据检验信号(FMVR或SMVR)就不把编程电压(VPGM)加到所选择的字线WL上，从而停止要被编程的MLC的高位编程操作(S376)。结果，如图8所示，要被编程的MLC的阈值电压变为与数据“00”对应的电压电平。

或者是，在必须将数据“0”编程进要被编程的MLC中的情况下，在步骤376之后，能够进一步进行步骤377。然而，在必须将数据“00”编程进要被编程的MLC中的情况下，不执行步骤377。除了在图11的周期(T9、T10、T9’、T10”)中所示的一件事以外，页缓冲器电路PB1到PBK在步骤377的操作与页缓冲器电路PB1到PBK在步骤350的操作相同，已参照图6对此作了说明。因而步骤377上的详细描述将被省略。步骤350和377之间的差别在于，在高位数据的读取周期(T9、T9’)中将检验电压(PVV2)施加到所选择的字线WL1上。如图8所示，检验电压(PVV2)低于读取电压(VREAD)，但是高于被编程的MLC(即其中存储数据“00”的MLC)的阈值电压。如上所述，包括页缓冲器电路PB1到PBK的半导体存储器器件100即使在没有数据比较电路的情况下，也能够用数据检验电路250和260来执行MLC的编程操作。

尽管已参照优选实施例作了上述的说明，但是，应当了解的是，在不背离本发明和所附权利要求的精神和范围的情况下，本领域的普通技术人员可以对本发明进行变化和修改。

如上所述，根据本发明，即使在没有数据比较电路的情况下，页缓冲器电路也能够用数据检验电路来进行MLC的编程操作。因此，本发明的优点在于，能够减少占用面积并缩小快闪存储器器件的尺寸。

Claims (27)

1.一种快闪存储器器件的页缓冲器电路，所述快闪存储器器件具有与至少一对位线相连的多级元件，所述页缓冲器电路包括：

高位寄存器，被配置为至少进行下列操作之一：响应于第一读取控制信号，感测感测节点的电压、存储高位感测数据和输出反相的高位感测数据、存储输入数据和输出反相的输入数据；

低位寄存器，被配置为至少执行下列操作之一：响应于第二读取控制信号，感测感测节点的电压、存储第一低位感测数据和输出反相的第一低位感测数据，并响应于第三读取控制信号，感测感测节点的电压、存储第二低位感测数据和输出反相的第二低位感测数据；

高位检验电路，被配置为接收反相的高位感测数据和反相的输入数据之一，并根据接收到的数据输出高位检验数据；以及

低位检验电路，被配置为接收第一低位感测数据或反相的第二低位感测数据，并根据接收到的数据输出低位检验数据。

2.根据权利要求1的页缓冲器电路，还包括：

位线选择电路，被配置为根据位线选择信号和放电信号选择一对位线，并将所选择的一对位线连接到感测节点上；

预充电电路，被配置为根据预充电控制信号利用内部电压对感测节点进行预充电；

数据输入电路，被配置为根据数据输入信号向高位寄存器输出通过数据I/O节点从Y-门电路接收到的输入数据；

数据传输电路，被配置为根据第一编程控制信号和第二编程控制信号，进行向感测节点输出反相的输入数据和向感测节点输出反相的第二低位感测数据至少之一；以及

数据输出电路，被配置为分别响应于第一数据输出信号和第二数据输出信号，进行下列操作至少之一：通过数据I/O节点向Y-门电路输出反相的高位感测数据和通过数据I/O节点向Y-门电路输出反相的第二低位感测数据。

3.根据权利要求1的页缓冲器电路，其中，当接收到的数据为逻辑低时，高位检验电路通过将内部电压施加到第一数据检验线而输出作为逻辑“1”的高位检验数据；当接收到的数据为逻辑高时，通过停止向第一数据检验线提供内部电压而输出作为逻辑“0”的高位检验数据；以及

当接收到的数据为逻辑低时，低位检验电路通过将内部电压施加到第二数据检验线而输出作为逻辑“1”的第一低位感测数据或低位检验数据；当接收到的数据为逻辑高时，通过停止向第二数据检验线提供内部电压而输出作为逻辑“0”的低位检验数据。

4.根据权利要求2的页缓冲器电路，其中，所述高位寄存器包括：

感测电路，被配置为响应于第一读取控制信号，感测感测节点的电压并产生高位感测数据；

锁存电路，被配置为锁存高位感测数据并输出反相的高位感测数据，或者锁存输入数据并输出反相的输入数据；以及

锁存复位电路，被配置为响应于复位控制信号而初始化锁存电路。

5.根据权利要求4的页缓冲器电路，其中，当致能第一读取控制信号时，感测电路感测感测节点的电压，并输出高位感测数据，所述电压是根据从与所选择的位线相连的多个多级元件之一中读取的高位数据而确定的。

6.根据权利要求2的页缓冲器电路，其中，低位寄存器包括：

感测电路，被配置为响应于第二读取控制信号或第三读取控制信号中的一个而感测感测节点的电压，并分别产生第一或第二低位感测数据；以及

锁存电路，被配置为进行锁存第一低位感测数据并输出反相的第一低位感测数据，以及锁存第二低位感测数据并输出反相的第二低位感测数据至少之一。

7.根据权利要求6的页缓冲器电路，其中，当致能第三读取控制信号时，感测电路至少执行下列操作之一：感测感测节点的电压并输出第二低位感测数据，所述电压是根据从与所选择的位线相连的多个多级元件之一中读取的低位数据而确定的；感测根据反相的输入数据而确定的感测节点的电压，并输出第二低位感测数据。

8.根据权利要求2的页缓冲器电路，其中，数据传输电路包括第一传输电路，被配置为根据第一编程控制信号向感测节点输出反相的输入数据，还包括第二传输电路，被配置为响应于第二编程控制信号向感测节点输出反相的第二低位感测数据；并且

所述数据输出电路包括：第一输出电路，被配置为响应于第一数据输出信号，通过数据I/O节点向Y-门电路输出反相的高位感测数据；以及第二输出电路，被配置为响应于第二数据输出信号，通过数据I/O节点向Y-门电路输出反相的第二低位感测数据。

9.一种快闪存储器器件，包括：

存储单元阵列，具有多个多级元件，其中每个多级元件与多对位线和多个字线相连；

多个页缓冲器电路，分别与所述多对位线对应而配置，其中，在编程操作时，多个页缓冲器电路的每一个都向与相应的一对位线相连的多级元件之一输出要被编程的数据，并产生高位检验数据和低位检验数据，并在读取操作时，存储从与该对位线相连的多级元件之一中读取的数据；

多个Y-门电路和数据I/O线，所述Y-门电路分别与多个页缓冲器电路相连，其中，在编程操作时，多个Y-门电路的每一个响应于I/O控制信号，向相应的页缓冲器电路输出通过数据I/O线接收到的要被编程的数据，并在读取操作时向数据I/O线输出从相应的页缓冲器电路接收到的数据；以及

检验数据决定单元，被配置为确定通过第一数据检验线分别从多个页缓冲器电路接收到的高位检验数据的逻辑值，并根据确定结果输出第一检验信号；确定通过第二数据检验线分别从多个页缓冲器电路接收到的低位检验数据的逻辑值，并根据确定结果输出第二检验信号。

10.根据权利要求9的快闪存储器器件，还包括：

X-译码器，被配置为响应于编程命令和读取命令至少之一，译码行地址信号，并根据译码结果激活多个字线之一，并因此响应于第一和第二检验信号至少之一，将编程电压施加或不施加到被激活的字线上；

Y-译码器，被配置为响应于编程命令和读取命令至少之一，译码列地址信号，并根据译码结果输出页缓冲控制信号和I/O控制信号。

11.根据权利要求10的快闪存储器器件，其中，页缓冲控制信号包括第一到第三读取控制信号、位线选择信号、放电信号、预充电控制信号、数据输入信号、第一编程控制信号、第二编程控制信号、第一数据输出信号和第二数据输出信号，并且

多个页缓冲器电路的每一个包括：

高位寄存器，被配置为至少执行下列操作之一：响应于第一读取控制信号，感测一个感测节点的电压、存储高位感测数据、输出反相的高位感测数据、存储输入数据并输出反相的输入数据；

低位寄存器，被配置为至少进行下列操作之一：响应于第二读取控制信号感测感测节点的电压、存储第一低位感测数据并输出反相的第一低位感测数据，响应于第三读取控制信号感测感测节点的电压、存储第二低位感测数据并输出反相的第二低位感测数据；

高位检验电路，被配置为接收反相的高位感测数据和反相的输入数据之一，并根据接收到的数据来输出高位检验数据；

低位检验电路，被配置为接收至少第一低位感测数据和反相的第二低位感测数据之一，并根据接收到的数据来输出低位检验数据。

12.根据权利要求11的快闪存储器器件，其中，多个页缓冲器电路的每一个还包括：

位线选择电路，被配置为根据位线选择信号和放电信号选择一对相应的位线，并将所选择的位线连接到感测节点上；

预充电电路，被配置为根据预充电控制信号利用内部电压对感测节点进行预充电；

数据输入电路，被配置为根据数据输入信号向高位寄存器输出通过数据I/O节点从Y-门电路接收到的输入数据；

数据传输电路，被配置为根据第一编程控制信号和第二编程控制信号至少进行下列操作之一：向感测节点输出反相的输入数据和向感测节点输出反相的第二低位感测数据；

数据输出电路，被配置为响应于第一数据输出信号和第二数据输出信号，至少进行下列操作之一：通过数据I/O节点向Y-门电路输出反相的高位感测数据，和通过数据I/O节点向Y-门电路输出反相的第二低位感测数据；

其中，在与该对位线相连的多级元件之一的低位数据的编程操作时，要被编程的数据是反相的第二低位感测数据，并且在与该对位线相连的多级元件之一的高位数据的编程操作时，要被编程的数据是反相的输入数据，并且

在与该对位线相连的多级元件之一的低位数据的读取操作时，读取数据是反相的第二低位感测数据，并且在与该对位线相连的多级元件之一的高位数据的读取操作时，读取数据是反相的高位感测数据。

13.根据权利要求11的快闪存储器器件，其中，当所接收的数据是逻辑低时，高位检验电路通过将内部电压施加到第一数据检验线上而输出作为逻辑“1”的高位检验数据；并且当所接收到的数据是逻辑高时，通过停止将内部电压施加到第一数据检验线上而输出作为逻辑“0”的高位检验数据；并且

当所接收的数据是逻辑低时，低位检验电路通过将内部电压施加到第二数据检验线上而输出作为逻辑“1”的低位检验数据；当所接收的数据是逻辑高时，通过停止将内部电压施加到第二数据检验线上而输出作为逻辑“0”的低位检验数据。

14.根据权利要求12的快闪存储器器件，其中，所述高位寄存器包括：

感测电路，被配置为响应于第一读取控制信号，感测感测节点的电压并产生上感测数据；

锁存电路，被配置为至少进行下列操作之一：锁存高位感测数据，并输出反相的高位感测数据，锁存输入数据并输出反相的输入数据；

锁存复位电路，被配置为响应于复位控制信号而初始化锁存电路。

15.根据权利要求14的快闪存储器器件，其中，当致能第一读取控制信号时，感测电路感测感测节点的电压，并输出高位感测数据，所述电压是根据从与所选择的位线相连的多个多级元件之一中读取的高位数据来决定的。

16.根据权利要求12的快闪存储器器件，其中，所述低位寄存器包括：

感测电路，被配置为响应于第二读取控制信号和第三读取控制信号中至少之一而感测感测节点的电压，并产生第一和第二低位感测数据中至少之一；以及

锁存电路，被配置为至少进行下列操作之一：锁存第一低位感测数据并输出反相的第一低位感测数据，锁存第二低位感测数据并输出反相的第二低位感测数据。

17.根据权利要求16的快闪存储器器件，其中，当致能第三读取控制信号时，感测电路至少执行下列操作之一：感测感测节点的电压，并输出第二低位感测数据，所述电压是根据从与所选择的位线相连的多个多级元件之一中读取的低位数据来决定的；感测根据反相的输入数据决定的感测节点的电压，并输出第二低位感测数据。

18.根据权利要求12的快闪存储器器件，其中，数据传输电路包括第一传输电路，被配置为根据第一编程控制信号向感测节点输出反相的输入信号，还包括第二传输电路，被配置为响应于第二编程控制信号，向感测节点输出反相的第二低位感测数据，并且

所述数据输出电路包括：第一输出电路，被配置为响应于第一数据输出信号，通过数据I/O节点向Y-门电路输出反相的高位感测数据；第二输出电路，被配置为响应于第二数据输出信号，通过数据I/O节点向Y-门电路输出反相的第二低位感测数据。

19.一种快闪存储器器件的编程操作方法，所述快闪存储器器件具有分别与多对位线和多个字线相连的多个多级元件，该编程操作方法包括如下步骤：

允许X-译码器根据编程命令译码行地址信号，并根据译码结果激活多个字线之一；

允许Y-译码器根据编程命令译码列地址信号，并根据译码结果产生页缓冲器控制信号；

允许分别与多对位线和感测节点相连的多个页缓冲器根据页缓冲器控制信号分别选择对应的一对位线；

在多个页缓冲器的每一个中，根据每个页缓冲器控制信号而存储低位编程数据；

允许多个页缓冲器的每个检验从要被编程的多级元件中读出的低位数据，并根据检验结果将低位编程数据编程或不编程进要被编程的多级元件中，所述多级元件与所选择的位线和被激活的字线相连；

响应于每个页缓冲器控制信号，在多个页缓冲器的每一个中存储高位编程数据；以及

允许多个页缓冲器的每一个检验高位编程数据，并根据检验结果将高位编程数据编程或不编程进要被编程的多级元件中。

20.根据权利要求19的编程操作方法，其中，页缓冲器控制信号包括：第一到第三读取控制信号、位线选择信号、放电信号、预充电控制信号、数据输入信号、第一编程控制信号、第二编程控制信号、第一数据输出信号和第二数据输出信号，并且

存储低位编程数据的步骤包括：

响应于第一读取控制信号而初始化多个页缓冲器的每一个的高位寄存器；

响应于数据输入信号，在多个页缓冲器的每一个的高位寄存器中存储从每个Y-门电路中接收到的输入数据；

响应于第二读取控制信号而初始化多个页缓冲器的每一个的低位寄存器；

响应于第一编程控制信号，将存储在多个页缓冲器的每一个的高位寄存器中的输入数据传递到多个页缓冲器的每一个的低位寄存器中；以及

响应于第三读取控制信号，感测输入数据，并将感测到的数据作为低位编程数据存储在多个页缓冲器的每一个的低位寄存器中。

21.根据权利要求20的编程操作方法，其中，将低位编程数据编程或不编程的步骤包括：

响应于从要被编程的多级元件中读出的低位数据，允许多个页缓冲器的每一个输出低位检验数据；

允许检验数据决定单元确定多个页缓冲器的每一个的低位检验数据的逻辑值；

当多个页缓冲器中的至少一个中的一些的低位检验数据的逻辑值为“1”时，将低位编程数据编程进要被编程的多级元件中；

重复执行输出低位检验数据、确定低位检验数据的逻辑值和对低位编程数据进行编程的步骤，直到多个页缓冲器的低位检验数据全部变为逻辑“0”为止；以及

当低位检验数据的逻辑值为“0”时，停止将低位编程数据编程进要被编程的多级元件中的编程操作。

22.根据权利要求21的编程操作方法，其中，输出低位检验数据的步骤包括：

响应于第三读取控制信号，允许多个页缓冲器的每一个的低位寄存器感测从要被编程的多级元件中读取的低位数据，并存储所感测到的数据；以及

响应于存储在低位寄存器中的数据，允许多个页缓冲器的每一个的低位检验电路输出低位检验数据。

23.根据权利要求20的编程操作方法，其中，存储高位编程数据的步骤包括：

响应于第一读取控制信号而初始化多个页缓冲器的每一个的高位寄存器；

响应于数据输入信号，在多个页缓冲器的每一个的高位寄存器中存储从每个Y-门电路接收到的、作为高位编程数据的附加输入数据；

响应于第二读取控制信号而初始化多个页缓冲器的每一个的低位寄存器；

响应于第三读取控制信号，允许多个页缓冲器的每一个的低位寄存器感测从要被编程的多级元件中读取的低位数据，并存储所感测到的数据；

响应于第一编程控制信号，将存储在多个页缓冲器的每一个的高位寄存器中的附加输入数据传递到多个页缓冲器的每一个的低位寄存器中；以及

响应于第三读取控制信号，感测附加的输入数据，并将感测到的数据作为附加的低位编程数据存储在多个页缓冲器的每一个的低位寄存器中。

24.根据权利要求23的编程操作方法，其中，对高位编程数据编程或不编程的步骤包括：

响应于高位编程数据而输出第一高位检验数据；

允许检验数据决定单元确定多个页缓冲器的每一个的第一高位检验数据的逻辑值；

当多个页缓冲器的至少一个的第一高位检验数据的逻辑值是“1”时，将高位编程数据编程进要被编程的多级元件中；

响应于从要被编程的多级元件中读取的高位数据，允许多个页缓冲器的每一个输出第二高位检验数据；

允许检验数据决定单元确定多个页缓冲器的每一个的第二高位检验数据的逻辑值；

当多个页缓冲器中的至少一个的第二高位检验数据的逻辑值是“1”时，将高位编程数据编程进要被编程的多级元件中；

重复执行对高位编程数据进行编程、输出第二高位检验数据和确定第二高位检验数据的逻辑值的步骤，直到多个页缓冲器的第二高位检验数据全部变为逻辑“0”为止；以及

当第一高位检验数据的逻辑值为“0”时，停止将高位编程数据编程进要被编程的多级元件中的编程操作。

25.根据权利要求24的编程操作方法，其中，对高位编程数据进行编程或不编程的步骤还包括：允许多个页缓冲器的每一个和检验数据决定单元一起来确定从要被编程的多级元件中读取的低位数据，并根据检验结果将附加的低位编程数据编程或不编程进要被编程的多级元件中。

26.权利要求25的编程操作方法，其中，对附加的低位编程数据编程或不编程的步骤包括：

响应于从要被编程的多级元件中读取的低位数据，允许多个页缓冲器的每一个输出低位检验数据；

允许检验数据决定单元确定多个页缓冲器的每一个的低位检验数据的逻辑值；

当多个页缓冲器的至少一个的低位检验数据的逻辑值为“1”时，将附加的低位编程数据编程进要被编程的多级元件中；

重复执行输出低位检验数据、确定低位检验数据的逻辑值和对附加的低位编程数据进行编程的步骤，直到多个页缓冲器的低位检验数据全部变为逻辑“0”为止；以及

当低位检验数据的逻辑值为“0”时，停止将附加的低位编程数据编程进要被编程的多级元件中的编程操作。

27.根据权利要求24的编程操作方法，其中，在输出第一高位检验数据的步骤中，多个页缓冲器的每一个的高位检验电路响应于高位编程数据而输出第一高位检验数据，并且

输出第二高位检验数据的步骤包括：

响应第一读取控制信号，允许多个页缓冲器的每一个的高位寄存器感测从要被编程的多级元件中读取的高位数据，并存储所感测到的数据；并且

响应于存储在高位寄存器中的数据，允许多个页缓冲器的每一个的高位检验电路输出高位检验数据。

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