CN100547684C - 非挥发性存储器及其相关临限电压验证方法与半导体装置 - Google Patents

Abstract

一种非挥发性存储器，其包含多个存储单元、一位元线控制电路以及一验证电路。其中，位元线控制电路包含一驱动电路与一非驱动电路，而验证电路于驱动电路驱动存储单元时验证存储单元的一第一临限电压，并且尚可于驱动电路不驱动存储单元时验证一第二临限电压。

Description

非挥发性存储器及其相关临限电压验证方法与半导体装置

技术领域

本发明是有关于一种非挥发性存储器及具有一非挥发性存储器的电子装置，且特别是有关于一种运用两段式存储单元验证程序的电性可移除及可程式化只读存储器。

背景技术

对于电源突然中断或者当装置在一段未定时间未被使用的状况而言，能够持续保存资讯的存储器装置通常是人们所追求的，因此具有上述特性的非挥发性存储器已被发展出来，其中一类较广被应用的即为电性可移除及可程式化只读存储器(EEPROM)，而资讯可被电性化储存与移除自此种存储器的存储单元中。为了确保存储单元的电压状态在资讯写入与移除后仍维持在一预定范围内，对于非挥发性存储器的相关验证便成为不可或缺的操作，尤其对于一个存储单元可储存两种以上状态的多阶非挥发性存储器而言，最重要的就是要能精确地控制存储单元在资讯写入与移除后的电压，使其顺利执行其预定功能。

在一般作法上，存储单元在不同的时间点进行程式化与验证，而且验证时机是当字元线与位元组线二者皆处于低电压时。当存储单元的临限电压未达到一预定值时，字元线与位元线会切换至高电压以程式化/驱动存储单元一段时间，而且每个驱动脉冲具有固定的持续期间与字元线电压。在第一次脉冲驱动之后，字元线与位元线二者皆回到低电压，而存储单元被验证。若存储单元于验证阶段无法完成验证，则第二驱动脉冲将对其再次驱动，而字元线电压在每次验证后固定或逐步增加。存储单元持续被验证与驱动直到其临限电压达到前述的预定值，而字元线与位元线电压在此验证与驱动过程中也不断地在高低电压间来回切换，使得整个验证过程相当耗费时间而缺乏效率。有关于验证机制传统作法的更多内容，可参考电气和电子工程师协会电子装置会刊2001年9月第48卷第9期的名为「多阶可程式化CHE快闪存储器的基本可行性限制」此一文献的第2032至2042页。

一种可避免字元线与位元线电压频繁切换的方法于存储单元被驱动时验证其临限电压。当存储单元被驱动一小段时间后，其临限电压开始被验证，此时存储单元正因字元线与位元线皆处于高电压而被驱动。存储单元临限电压将持续于驱动过程中被验证，直到达到前述预定值。

在读取时，储存于存储单元的内容在位元线设为低电压时被读出。然而，在另一种有别于传统验证程序的作法中，临限电压被读取与验证当字元线与位元线电压皆处于高电压，而非皆处于低电压，因此读取精确度相对降低。对于高字元线与位元线电压而言，存储单元电流较大，并且寄生电阻明显影响临限电压的读取精确度，连带地也负面影响了临限电压分布。

如图1A所示，其是一种包含多条字元线WL_{1，...，i，i+1，..，m}、位元线BL_{1，...，j，j+1，...，n}以及存储单元M(WLx，BLy)的非挥发性存储器。每个存储单元具有一个源极、漏极、控制闸与浮点闸，其中漏极连接至一条位元线，而控制闸连接至一条字元线。此处以一或非型快闪存储器为例，每16个为一组的N+型掺杂自我对准源极的存储单元连接至一条共用的存储单元源极讯号信号线。图1B显示两条共用存储单元源极讯号信号线之间的16个邻接存储单元的源极区域的寄生电阻。当电流通过时，这些源极区域产生一电压降。举例来说，如果字元线与位元线电压在驱动时分别设定为7与4伏特，根据存储单元特性，存储单元电流为0.15至0.2毫安培，并且有效闸源极电压将因为源极寄生电阻而降低。因此，位于两条共用实际存储单元源极讯号信号线中央的存储单元的实际存储单元临限电压约下降0.23至0.3伏特。另一方面，位元线在读取时是处于低电压，其存储单元电流约为5至20微安培，中央存储单元的电压降约为7至10毫伏特，其远小于驱动时的电压降范围0.23至0.3伏特，所以驱动时产生的大的电压降使得同时所执行的验证程序变得不精确。

图2显示一个四阶存储单元的一多阶晶体管的临限电压分布。目标临限电压分别为3、4、5与6伏特，传统作法的验证机制的临限电压分布约为0.5伏特，并且相邻阶层之间具有0.5伏特的区隔。其中，第一阶临限电压分布于2.75至3.25伏特，峰值为3伏特；第二阶临限电压分布于3.75至4.25伏特，峰值为4伏特；第三阶临限电压分布于4.75至5.25伏特，峰值为5伏特；以及第四阶临限电压分布于5.75至6.25伏特，峰值为6伏特。只有当一存储单元的临限电压落于适当的分布时，存储器才会认定此存储单元的状态已正确储存与可于稍后被读出。然而，在另一种有别于传统作法的方式下，如果目标临限电压是3伏特，中央存储单元的临限电压会因为源极寄生电阻所产生的电压降而在2.7至2.77伏特就通过验证。此种不精确会对存储单元的临限电压分布产生负面影响，尤其是对于多阶存储单元。

发明内容

一种非挥发性存储器，其包含多个存储单元、一位元线控制电路以及一验证电路。其中，位元线控制电路包含一驱动电路与一非驱动电路，而验证电路于驱动电路驱动存储单元时验证存储单元的一第一临限电压，并且尚可于驱动电路不驱动存储单元时验证一第二临限电压。

附图说明

图1A是习知一非挥发性存储器存储单元结构的示意图。

图1B是习知两条共用存储单元源极信号线间的存储单元源极区域寄生电阻的示意图。

图2是习知显示一四阶存储单元临限电压分布的示意图。

图3是本发明的非挥发性存储器一较佳实施例的方块图。

图4是本发明的两段式验证方法一较佳实施例的流程图。

图5是本发明的非挥发性存储器电路一较佳实施例的示意图。

图6是本发明的驱动延迟电路一较佳实施例的示意图。

图7是本发明的切换信号产生电路一较佳实施例的示意图。

图8是本发明的用以决定一存储单元是否通过两段式验证的确认电路一较佳实施例的示意图。

图9是本发明的非挥发性存储器一较佳实施例所产生的不同信号关系的时序图。

WL_i、WL_i+1：字元线            BL_j、BL_j+1、BL_j+16：位元线

310：存储单元                 320：位元线控制电路

330：驱动电路                 340：非驱动电路

350：验证电路

510：电性可移除及可程式化只读存储器存储单元

520：电阻器                   525：第一切换器

530：位元线驱动电压端         535：第二切换器

540：第一N型晶体管            545：第一反相器

550：P型晶体管                555：电源供应端

560：感测放大器               565：第三切换器

570：第一参考电压             575：第二参考电压

580：第二反相器               585：第四切换器

590：第二N型晶体管            595：输出端

610：驱动信号                 620：第一延迟电路

630：第三反相器               640：第一与非门

PGMDS：驱动延迟信号           650：第四反相器

PGMD：输出延迟信号            710：验证信号SVi

720：第五切换器               730：第二延迟电路

735：延迟验证信号             740：第三N型晶体管

750：第二与非门          760：第五反相器

810：切换信号Swi         820：第三延迟电路

830：延迟切换信号        840：第一与门

ENDi：存储单元验证完成信号

具体实施方式

更窄的临限电压分布能够增进在误读取的效能与增加非挥发性存储器的特性表现，特别是对于多阶存储单元而言。为了能够更精确地控制存储单元的临限电压(Vth)，临限电压将被验证至少两次：一次是在驱动电路驱动存储单元时，另一次是在驱动电路不驱动存储单元时。在驱动电路驱动存储单元时验证临限电压能够减少字元线电压在高低准位间切换的次数，而在驱动电路不驱动存储单元时验证临限电压能够增加量测精确度而无视于寄生电阻所造成的电压降。所述两段式存储单元验证程序可被用于驱动与过度移除校正。

一种以两段式验证以缩小非挥发性存储器临限电压分布的方法描述如下。一非挥发性存储器包含多字元线、位元线以及多个存储单元。图1A及图1B例示一种非挥发性存储器，此种非挥发性存储器可以是一种非或型或者是非及型的存储器，并且存储单元可以是P通道型或者N通道型。在图3中，一存储单元310连接至一个包含一驱动电路330与一非驱动电路340的位元线控制电路320，此外，存储单元310亦连接至一验证电路350。当存储单元310不被驱动时，非驱动电路340提供一低电压给存储单元310，而验证电路350在用以在存储单元310被驱动以及不被驱动时验证存储单元310的临限电压。

在一实施例中，验证电路350于驱动电路330驱动存储单元310时读取并验证存储单元310的第一临限电压，然后验证电路350于驱动电路330不驱动存储单元310时读取并验证存储单元310的第二临限电压。因为是在存储单元310被驱动与不被驱动时分别读取，所以同一存储单元310的第一与第二临限电压具有不同的值。当存储单元被驱动时，位元线具有由驱动电路330所提供的高电压；当存储单元不被驱动时，位元线具有由非驱动电路340所提供的低电压。在另一实施例中，两个验证程序的执行次序可以有所变化，并且在特定环境下，存储器可以具有三个或更多的验证程序。举例来说，临限电压可以依据存储单元310不驱动时、存储单元310被驱动时，以及存储单元310不驱动时的顺序来验证。

图4是根据本发明一较佳实施例的验证程序流程图。步骤410显示一存储单元的初始临限电压被读取并于存储单元310不被驱动时与一初始参考电压进行比较，此时字元线与位元线皆处于低电压。如果初始临限电压等于或大于初始参考电压，则结束验证程序。在步骤420中，如果初始临限电压小于初始参考电压，存储单元310被驱动一第一段时间以增加其临限电压，此时字元线与位元线皆处于高电压。举例来说，字元线与位元线在驱动程序时分别约为9与4.5伏特，并且在过度移除校正程序时分别约为0与4.5伏特。第一段时间应该长于读取临限电压所需时间，例如读取所需时间为100奈秒，则第一段时间可以约为200到500奈秒。在步骤430中，存储单元的第一临限电压开始被读出，并且当存储单元310被驱动时，验证电路350比较第一临限电压与第一参考电压。如果第一临限电压小于第一参考电压，则存储单元310继续被驱动，而第一临限电压继续被读出并再次与第一参考电压相比较。换言之，存储单元310持续被驱动，其临限电压的持续验证是在第一临限电压等于或大于第一参考电压才结束。

在步骤440中，一旦第一临限电压等于第一参考电压，位元线将切换到由非驱动电路340所提供的低电压(例如约1伏特)，此时存储单元310不被驱动。一第二临限电压被读取后，验证电路350比较此第二临限电压与一第二参考电压，如果第二临限电压小于第二参考电压，就重复步骤420至440。换言之，位元线回到高电压，而存储单元310再次被驱动第一段时间以增加其临限电压，然后验证电路350于步骤430验证第一临限电压，并且于步骤440验证第二临限电压。如果第二临限电压等于或大于第二参考电压，存储单元310的验证程序就完成，而整个验证程序就持续沿用至下一存储单元。

图5是为实现图3的两段式验证一实施例的电路示意图。存储单元310以一电性可移除及可程式化只读存储器存储单元510实现，其包含一个源极、漏极、控制闸与浮点闸。控制闸连接至一字元线，源极连接至一地电压，漏极连接至图3所示的驱动电路330、非驱动电路340以及验证电路350。图5的驱动电路包含一电阻器520、由一切换信号SWi所控制的一第一切换器525与一位元线驱动电压端VBLp 530。电阻器520一端连接至存储单元510的漏极，另一端连接至第一切换器525。当切换信号SWi在低位准时，第一切换器525连接位元线驱动电压端VBLp 530以驱动存储单元510；当切换信号SWi在高位准时，第一切换器525不连接位元线驱动电压端VBLp530。

图5的非驱动电路包含由一切换信号SWi所控制的一第二切换器535、一第一N型晶体管540、一第一反相器545、一P型晶体管550以及一电源供应端555。当切换信号SWi在低位准时，非驱动电路不连接存储单元；当切换信号SWi在高位准时，非驱动电路连接存储单元。存储单元510的漏极连接到第一N型晶体管540的源极与第一反相器545的输入端，第一N型晶体管540的栅极连接到第一反相器545的输出端，漏极则连接到P型晶体管550的漏极。P型晶体管550的栅极连接到地电压，源极则连接电源供应端555。在一实施例中，电源供应端555提供大约3伏特电压，当切换信号SWi在高位准时，非驱动电路提供大约1伏特电压到存储单元510的漏极。

图5的验证电路包含一感测放大器560、由一切换信号SWi所控制的一第三切换器565、一第一参考电压570、一第二参考电压575、一第二反相器580、由一驱动延迟信号PGMDS所控制的一第四切换器585、一第二N型晶体管590以及一输出端595。感测放大器560的负输入端连接至存储单元510的漏极，而正输入端则藉由第三切换器565根据切换信号SWi切换后连接至第一参考电压或第二参考电压。当切换信号SWi在低位准时，感测放大器560的正输入端连接至第一参考电压570，并且驱动电路驱动存储单元510，使得第一临限电压自存储单元510被读出，而感测放大器560比较第一临限电压与第一参考电压570；当切换信号SWi在高位准时，感测放大器560的正输入端连接至第二参考电压575，并且非驱动电路340提供低电压至存储单元510，使得第二临限电压自存储单元510被读出，而感测放大器560比较第二临限电压与第二参考电压575。

感测放大器560输出端连接至第二反相器580一输入端，第二反相器580的输出端连接至由一驱动延迟信号PGMDS所控制的一第四切换器585。当驱动延迟信号PGMDS在低位准时，第四切换器585形成开路，输出端595输出一低电压以作为验证信号SVi；当驱动延迟信号PGMDS在高位准时，则第二反相器580的输出端藉由第四切换器585切换后连接至第二N型晶体管590的漏极或输出端595。第二N型晶体管590的栅极连接到输出延迟信号PGMD，源极则连接到地电压，而输出端595输出验证信号SVi。

图3所示的非挥发性存储器一较佳实施例尚可包含一验证控制电路(未示于图中)，此验证控制电路可包含一驱动延迟电路、一切换信号产生电路以及一确认电路而用以接收驱动信号与验证信号SVi，并且可用以输出切换信号SWi、驱动延迟信号PGMDS以及输出延迟信号PGMD。

图6是本发明产生驱动延迟信号PGMDS的驱动延迟电路一较佳实施例示意图。驱动信号610连接至一第一与非门640一输入端，并且由一第一延迟电路620延迟第一段时间。在一实施例中，第一段时间约为200至500奈秒。第一延迟电路620一输出端连接至一第三反相器630的输入端，第三反相器630的输出端连接至第一与非门640其他的输入端。第一与非门640一输出为驱动延迟信号PGMDS，其是用以控制验证电路的第四切换器585，而且第一与非门640的输出端连接至第四反相器650一输入端。第四反相器650一输出为输出延迟信号PGMD，其是用以控制验证电路的第二N型晶体管590。当驱动信号610变为高位准之后，驱动延迟信号PGMDS变为低位准并持续第一段时间后再转为高位准。因此，存储单元510在验证电路开始验证第一临限电压之前将被驱动持续第一段时间。

图7是切换信号产生电路的示意图。驱动信号610连接至一第二与非门750的一输入端，一验证信号SVi 710连接到由驱动延迟信号PGMDS所控制的第五切换器720，并且第五切换器720连接到一第二延迟电路730。当驱动延迟信号PGMDS在高位准时，验证信号SVi 710被延迟第一段时间，以产生一延迟验证信号735。在一实施例中，第一段时间约为200至500奈秒。延迟验证信号735连接至第二与非门750其他的输入端与一第三N型晶体管740的漏极。第三N型晶体管740的栅极连接到输出延迟信号PGMD，而且源极连接到地电压。第二与非门的输出连接到第五反相器760一输入端，而第五反相器760输出切换信号SWi，使得切换信号在验证信号为高位准后持续一第一段时间后变为高位准。同样地，切换信号在验证信号为低位准后持续一第一段时间后变为低位准。如果存储单元510第二临限电压的验证失败，验证信号将由高转低位准，经过第一段时间延迟后，切换信号也随之由高转低位准以重新启动对于存储单元510的驱动。由于存储单元510已于先前通过第一临限电压的验证，因此将再次通过相同的验证，所以当切换信号SWi转为低位准后，验证信号SVi也会很快由低转高位准，而切换信号SWi在再次变为高位准之前，将会维持在低位准持续第一段时间，以驱动存储单元510。

图8是用以决定一存储单元是否通过两段式验证的确认电路的示意图。驱动信号610连接至一第一与门840的第一输入端，验证信号SVi 710连接至第一与门840的第二输入端，切换信号SWi 810连接至一第三延迟电路820。切换信号SWi 810由第三延迟电路820延迟第一段时间以产生一延迟切换信号830。在一实施例中，第一段时间约为200至500奈秒。延迟切换信号830连接至第一与门840的第三输入端，第一与门840输出一存储单元验证完成信号ENDi。感测放大器560需要时间回应新输入与获得切换信号SWi由低至高位准的稳定输出值，因此会造成存储单元510从驱动状态被切换至非驱动状态，所以当切换信号SWi由低至高位准之后，并且验证信号710维持在高准位达到第一段时间时，第二临限电压必须被验证是否达到第二参考电压。当存储单元510通过两段式验证，步骤410至450持续用以验证下一存储单元，直到所有存储单元都完成验证。

图9是用以说明两阶段验证程序的操作。首先，驱动信号拉至高位准以于存储单元在步骤410初始验证失败后进行初始驱动。驱动信号拉至高位准之后，驱动延迟信号PGMDS转为低电压，并且低电压停留第一段时间，使得存储单元510在验证电路350输出精确的验证信号SVi之前被驱动第一段时间，其中验证信号SVi是得自读取第一临限电压后，再与第一参考电压比较的结果。驱动信号变为高位准之后，驱动延迟信号PGMDS变为高位准第一段时间，并且保持在高电位的时间与驱动信号保持在高电位的时间长短相同。

在第一段时间中，因为驱动延迟信号PGMDS为低电压，而输出延迟信号PGMDS为高电压，所以验证电路350输出一个低位准的验证信号SVi，之后的验证信号SVi的值将视第一临限电压是否达到第一参考电压而定。在A点处，当第一临限电压等于或大于第一参考电压时，验证信号SVi由低变为高位准；在B点处，当验证信号SVi至高位准之后达第一段时间后，切换信号SWi由低至高位准。当切换信号SWi变为高位准时，存储单元510切换至非驱动状态。然后，第二临限电压被读取，并且与第二参考电压比较。如果第二临限电压小于第二参考电压，验证信号会在C点由高变至低位准。在D点处，切换信号SWi会在验证信号SVi变为低位准之后达第一段时间后，由高至低位准。当切换信号SWi再变为低位准时，存储单元再次被驱动，而第一临限电压已经大于第一参考电压。在E点处，验证信号SVi由低转为高位准。在F点处，当验证信号SVi再次由低转为高位准之后，切换信号Swi在第一段时间后也由低转为高位准，然后存储单元由D至F点再次被驱动至少第一段时间。当切换信号SWi变为高位准之后，存储单元不被驱动，感测放大器560的正输入端变为第二参考电压575，并且负输入端变为第二临限电压。因为感测放大器花费一些时间以达到新的稳定状态，因此第二临限电压在切换信号切换至高位准之后被验证第一段时间。如果第二临限电压之后通过验证，存储单元510的两阶段验证结束，使得存储单元验证完成信号ENDi由低至高位准，驱动信号则由高至低位准，而下一个存储单元将依据相同步骤接着被验证，直到所有存储单元皆完成验证才停止，然后存储单元验证完成信号ENDi由由低变为高位准。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (29)

1、一种非挥发性存储器，其特征在于其包含：

复数个存储单元；

一位元线控制电路，其包含一驱动电路与一非驱动电路；以及

一验证电路，其中该验证电路于该驱动电路驱动该复数个存储单元时验证该复数个存储单元的一第一临限电压，并且于该驱动电路不驱动该复数个存储单元时验证一第二临限电压。

2、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的验证电路于该驱动电路驱动该复数个存储单元时验证该复数个存储单元的第一临限电压，然后该验证电路于该驱动电路不驱动该复数个存储单元时验证该第二临限电压。

3、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的验证电路于该驱动电路不驱动该复数个存储单元时验证该复数个存储单元的一初始临限电压，然后该验证电路于该驱动电路不驱动该复数个存储单元时验证该第二临限电压。

4、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的验证电路首先于该驱动电路不驱动该复数个存储单元时验证该复数个存储单元的该第二临限电压，接着于该驱动电路驱动该复数个存储单元时验证该复数个存储单元的该第一临限电压，然后于该驱动电路不驱动该复数个存储单元时验证该复数个存储单元的该第二临限电压。

5、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的验证电路验证该复数个存储单元的第一临限电压是在该驱动电路驱动该复数个存储单元时比较该第一临限电压与一第一参考电压，并且该验证电路验证该复数个存储单元的第二临限电压是在该驱动电路不驱动该复数个存储单元时比较该第二临限电压与一第二参考电压。

6、根据权利要求5所述的非挥发性存储器，其特征在于其中所述的第一参考电压高于该第二参考电压。

7、根据权利要求5所述的非挥发性存储器，其特征在于其中所述的驱动电路于该复数个存储单元的第一临限电压不小于该第一参考电压时停止驱动该复数个存储单元。

8、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的该复数个存储单元可储存多阶资料。

9、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的驱动电路藉由在驱动程序或一过度移除校正程序时使用一隧道电流注入电荷，以增加该复数个存储单元的该第一临限电压和该第二临限电压。

10、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的驱动电路藉由在驱动程序或一过度移除校正程序时使用一热载子注入电荷，以增加该复数个存储单元的该第一临限电压和该第二临限电压。

11、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的驱动电路包含一电阻器、由一切换信号所控制的一第一切换器以及一位元线驱动电压端，其中所述电阻器的第一端连接至该复数个存储单元的漏极，所述电阻器的第二端连接至所述第一切换器，其中当所述切换信号在低位准时，所述第一切换器连接所述位元线驱动电压端以驱动该复数个存储单元，当所述切换信号在高位准时，所述第一切换器不连接所述位元线驱动电压端。

12、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的非驱动电路包含由一切换信号所控制的一第二切换器、一第一N型晶体管、一第一反相器、一P型晶体管以及一电源供应端，其中当所述切换信号在低位准时，所述非驱动电路不连接该复数个存储单元，当所述切换信号在高位准时，所述非驱动电路连接该复数个存储单元，其中该复数个存储单元的漏极连接到所述第一N型晶体管的源极与所述第一反相器的输入端，所述第一N型晶体管的栅极连接到所述第一反相器的输出端，所述第一N型晶体管的漏极则连接到所述P型晶体管的漏极，所述P型晶体管的栅极连接到接地电压，所述P型晶体管的源极连接到所述电源供应端。

13、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的验证电路包含一感测放大器、由一切换信号所控制的一第三切换器、一第一参考电压、一第二参考电压、一第二反相器、由一驱动延迟信号所控制的一第四切换器、一第二N型晶体管以及一输出端，其中所述感测放大器的负输入端连接至该复数个存储单元，而所述感测放大器的正输入端则藉由所述第三切换器根据所述切换信号切换后连接至所述第一参考电压或所述第二参考电压，其中当所述切换信号在低位准时，所述感测放大器的正输入端连接至所述第一参考电压，当所述切换信号在高位准时，所述感测放大器的正输入端连接至所述第二参考电压，其中所述感测放大器的输出端连接至所述第二反相器的输入端，所述第二反相器的输出端连接至所述第四切换器，其中当所述驱动延迟信号在低位准时，所述第四切换器形成开路，所述输出端输出第一电压以作为验证信号，当所述驱动延迟信号在高位准时，则所述第二反相器的输出端藉由所述第四切换器切换后连接至所述第二N型晶体管的漏极以及所述输出端，其中所述第二N型晶体管的栅极连接到输出延迟信号，所述第二N型晶体管的源极则连接到接地电压，而所述输出端输出第二电压以作为验证信号。

14、根据权利要求1所述的非挥发性存储器，其特征在于其更包含一验证控制电路，用以接收一驱动信号与一验证信号，并输出一切换信号、一驱动延迟信号、一输出延迟信号以及一验证完成信号。

15、根据权利要求14所述的非挥发性存储器，其特征在于其中所述的验证控制电路更包含一驱动延迟电路、一切换信号产生电路以及一确认电路，其中所述驱动延迟电路用以接收所述驱动信号并输出所述驱动延迟信号以及所述输出延迟信号，其中所述切换信号产生电路用以接收所述驱动信号、所述验证信号、所述驱动延迟信号以及所述输出延迟信号并输出所述切换信号，其中所述确认电路用以接收所述驱动信号、所述验证信号以及所述切换信号并输出所述验证完成信号。

16、根据权利要求15所述的非挥发性存储器，其特征在于其中所述的驱动延迟电路包含所述驱动信号、一第一延迟电路、一第三反相器、一第一与非门以及一第四反相器，其中所述驱动信号连接至所述第一与非门的第一输入端以及所述第一延迟电路的输入端，所述第一延迟电路的输出端连接至所述第三反相器的输入端，所述第三反相器的输出端连接至所述第一与非门的第二输入端输入端，其中所述第一与非门的输出端输出所述驱动延迟信号，以及所述第一与非门的输出端连接至所述第四反相器的输入端，所述第四反相器的输出端输出所述输出延迟信号。

17、根据权利要求15所述的非挥发性存储器，其特征在于其中所述的切换信号产生器包含所述驱动信号、第二与非门、所述验证信号、由所述驱动延迟信号所控制的一第五切换器、一第二延迟电路、一第三N型晶体管以及一第五反相器，其中所述驱动信号连接至所述第二与非门的第一输入端，所述验证信号连接到所述第五切换器的第一端，并且所述第五切换器的第二端连接到所述第二延迟电路的第一端，以及所述第二延迟电路的第二端连接到所述第二与非门的第二输入端和所述第三N型晶体管的漏极，所述第三N型晶体管的栅极连接到所述输出延迟信号，而且所述第三N型晶体管的源极连接到接地电压，所述第二与非门的输出连接到所述第五反相器的输入端，而所述第五反相器的输出端输出所述切换信号。

18、根据权利要求15所述的非挥发性存储器，其特征在于其中所述的确认电路包含所述驱动信号、一第一与门、所述验证信号、所述切换信号以及一第三延迟电路，其中所述驱动信号连接至所述第一与门的第一输入端，所述验证信号连接至所述第一与门的第二输入端，所述切换信号连接至所述第三延迟电路的第一端，所述第三延迟电路的第二端连接到所述第一与门的第三输入端，所述第一与门的输出端输出所述验证完成信号。

19、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的验证电路于该驱动电路驱动该复数个存储单元一第一段时间后开始验证该复数个存储单元的第一临限电压。

20、根据权利要求19所述的非挥发性存储器，其特征在于其中所述的第一段时间自200至500奈秒。

21、根据权利要求19所述的非挥发性存储器，其特征在于其中所述的复数个存储单元是一P通道型存储单元或一N通道型存储单元。

22、根据权利要求1所述的非挥发性存储器，其特征在于其中所述的非挥发性存储器是一或非型存储器或一与非型存储器。

23、一种半导体装置包含如权利要求1所述的非挥发性存储器。

24、一种验证一非挥发性存储器的一存储单元的一临限电压的方法，其特征在于其包含：

当该存储单元被驱动时，比较该存储单元的一第一临限电压与一第一参考电压；以及

当该存储单元不被驱动时，比较该存储单元的一第二临限电压与一第二参考电压。

25、根据权利要求24所述的方法，其特征在于其中当该存储单元被驱动时，一位元线连接至一驱动电压端。

26、根据权利要求24所述的方法，其特征在于其中所述的第一参考电压大于该第二参考电压。

27、根据权利要求24所述的方法，其特征在于其中更包含：

于比较该存储单元的第一临限电压与该第一参考电压之前，驱动该存储单元一第一段时间；以及

于该存储单元的第一临限电压不小于该第一参考电压时，停止驱动该存储单元。

28、根据权利要求27所述的方法，其特征在于其中所述的第一段时间自200至500奈秒。

29、一种验证一非挥发性存储器的一存储单元的一临限电压的方法，其特征在于其包含：

(a)比较该存储单元的一初始临限电压与一初始参考电压；

(b)若该初始电压小于一第二参考电压时，驱动该存储单元一第一段时间；

(c)当该存储单元被驱动时，比较该存储单元的一第一临限电压与一第一参考电压；

(d)于该第一临限电压小于该第一参考电压时，持续驱动该存储单元；

(e)当该存储单元不被驱动时，比较该存储单元的一第二临限电压与一第二参考电压；以及

(f)若该存储单元的第二临限电压小于该第二参考电压时，重复步骤(b)至(e)。

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