JP5000329B2 - 不揮発性半導体記憶装置及びその制御方法 - Google Patents
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Description
のである。
ス線ドライバ等の他のドライバ用素子を介さずに直接接続することによりドライバ用素子での電圧降下もない。したがって、前記並列ベリファイ回路を設けるとともに、ブロック外ソース線に必要な大電流を通電することによって、ベリファイに要する時間を短縮化でき、書き込みスループットが大幅に向上する。
SG:セレクトゲート
SBL:サブビット線
WL:ワード線
SL:ソース線
WEL:ウェル(メモリセルのウェルおよびセレクトゲートのウェル)
〈プログラム動作〉
この不揮発性半導体記憶装置では、BBHE注入による書き込み時に、ソース電圧をセルウェル電圧(4.0V)よりも低い(Vcc=1.8V)にしてドレイン電圧GNDに近づけ、ドレイン−ソース間の電位差を小さくしたことにより、且つ、セルウェルに適切なバックゲート電圧を印加したことによるバックゲート効果によって、等価的にしきい値電圧Vth(絶対値)を高くしたことにより、ソース−ドレイン間がパンチスルーしにくくしている。これにより、ゲート長を0.1μm以下、たとえば60nm程度まで短くしたセル構造を実現している。
プログラムベリファイは、プログラム対象セルのしきい値が所定電位になっているかを確認することによって行う。そのため、プログラムと交互に繰り返し実行される動作である。
11,12−メモリセルアレイ
21,22−ブロックソース線
31,32−ソース線ドライバ
41,42−カラムラッチ
51−ビット線
61−メモリセル
Trm−不揮発性トランジスタ(メモリセル)
71−ブロック外ソース線
SS−電源
BLK−ブロック
BSSG−ブロックソースセレクトゲート(ブロックソース線選択素子)
MSL−ブロック外ソース線
BSL−ブロックソース線(ブロック内ソース線)
MBL−主ビット線
CSL−カラムソース線(ブロック内ソース線)
Claims (1)
- 半導体基板上に、複数の不揮発性のMOSトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する一括消去単位の複数のブロックに区分するとともに各ブロックをそれぞれ異なるウェルに形成するとともにビット線方向に配置し、各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置し、
前記ブロック毎に前記ワード線と並行する複数の配線(SLSEL)と、
ソース及びドレインが前記ブロック内ソース線と前記ブロック外ソース線とにそれぞれ接続され,前記複数の配線のいずれかにゲートが接続された複数のブロックソース線選択素子と、
ソース線ドライバを前記ブロック毎に設けて、該ソース線ドライバおよび前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する第1の経路と、
前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する第2の経路と、
をそれぞれ構成し、
前記メモリセルのベリファイ時には、前記複数の配線(SLSEL)のうち選択されたブロックに対応するひとつを第1の電位にして選択されたブロックに対応する前記ブロックソース線選択素子を導通させて前記第1の経路及び前記第2の経路によって前記メモリセルのソースに与えられる電圧を印加し、
前記メモリセルの消去時には、前記一括消去の対象となっているブロックのウェルに消去電圧を印加し、前記複数の配線(SLSEL)のうち前記一括消去の対象となっているブロックに対応するひとつを第3の電位にして前記一括消去の対象となっているブロックに対応する前記ブロックソース線選択素子を非導通にして前記第2の経路を遮断し、前記複数の配線(SLSEL)のうち前記一括消去の対象となっているブロックに対応しないものを第4の電位にして前記一括消去の対象となっているブロックに対応しない前記ブロックソース線選択素子を非導通にして前記第2の経路を遮断し、前記メモリセルのソースに与えられる電位は前記ソース線ドライバにより前記ブロック内ソース線を介した前記第1の経路によって印加されるものであることを特徴とする不揮発性半導体記憶装置。
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