CN103227174A - 一种半导体存储装置及其版图 - Google Patents
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Abstract
本发明公开了一种半导体存储装置，包括：由多个存储单元构成的存储阵列，每个存储单元由一个浮栅结构的金属氧化物半导体MOS晶体管构成，每个浮栅结构的MOS晶体管包括栅极、源极和漏极，其中，位于同一行的每个浮栅结构的MOS晶体管的栅极共同连接至同一字线WL；位于同一列的相邻两个浮栅结构的MOS晶体管的源极相互连接或者漏极相互连接；位于同一列的每个浮栅结构的MOS晶体管的漏极连接至同一位线BL；位于同一行的每个浮栅结构的MOS晶体管的源极连接至同一源线SL；多个存储单元通过源线SL进一步连接到公共源线BSL。本发明所述的半导体存储装置与传统的半导体存储装置相比，减小了存储阵列面积，提高了系统集成度。
Description
技术领域
本发明涉及半导体存储领域，尤其涉及一种半导体存储装置及其版图。
背景技术
近几年来，基于浮栅的非易失性半导体存储器一直保持着很高的增长速率，而存储技术的种类也日益多样化，从可擦可写只读存储器EPROM，到电可擦出可编程只读存储器EEPROM，到现在的闪存Flash存储器。由于Flash存储器具有尺寸小、成本低、高速以及可靠性较高等特点，使得Flash存储器已经成为主流之一，在电子产品尤其是消费类移动和手持电子产品中的应用也越来越广泛。但从目前的市场来看，对Flash存储器大容量、低成本、低功耗、高可靠性的要求也日益迫切，Flash存储器技术仍然存在着较大的提升空间。
Flash存储器装置一般包括一个二维存储阵列，一些外围读取电路、编程和擦除电路，外界数据地址与存储阵列交互的行列译码器电路以及一些控制器电路。在整个Flash存储器装置的电路中，存储器阵列装置占用了80％左右的面积，所以要提高Flash存储器的容量，减小存储器的面积，就必须减少二维存储器阵列装置的面积。影响面积的因素有：工艺的特征尺寸和集成度。所以要降低二维存储器阵列装置的面积，既要降低工艺的特征尺寸，同时又要提高集成度。但随着工艺特征尺寸的进一步降低，单纯通过缩小单元面积来提高集成度变得越来越困难。
在传统结构中，Flash存储器的存储阵列的排布电路结构示意图如图1所示，版图结构示意图如图2所示，其中每个存储单元都在位线(BL，Bit Line)和源线(SL，Source Line)之间并行连接。每两个位于同一列的存储单元共用一个接触孔(contact)连接至位线，每行存储单元共用一根字线(WL，WordLine)，每行若干个存储单元共用一根源线，并通过接触孔引出至存储阵列的源线，共用同一源线的存储单元的数量是受限的。
从图2所示的版图架构可以看出，在这种结构中，由于源线的接触孔的存在，大大浪费了版图面积，降低了存储单元的有效面积率，且随着工艺特征尺寸的进一步降低，尤其是特征尺寸降低到65nm以下时，这种情况会越来越严重。
发明内容
有鉴于此，本发明提出一种半导体存储装置，其与现有逻辑工艺尤其是深亚微米逻辑工艺完全兼容，在不影响半导体存储装置的读取、编程、检验和擦除等操作精确度的情况下，大大减小了半导体存储装置的面积，提高了系统集成度。
根据本发明的一方面，提供了一种半导体存储装置，包括：
由多个存储单元构成的存储阵列，每个存储单元由一个金属氧化物半导体MOS晶体管构成，每个MOS晶体管包括栅极、源极和漏极，其中，
位于同一行的每个MOS晶体管的栅极共同连接至同一字线WL；
位于同一列的相邻两个MOS晶体管的源极相互连接或者漏极相互连接；
位于同一列的每个MOS晶体管的漏极连接至同一位线BL；
位于同一行的每个MOS晶体管的源极连接至同一源线SL；
多个存储单元通过源线SL进一步连接到公共源线BSL；其中，
公共源线BSL由多个预定阈值MOS晶体管构成，每个预定阈值MOS晶体管包括栅极、源极和漏极。
根据本发明的另一个特征，
金属氧化物半导体MOS晶体管为浮栅结构的金属氧化物半导体MOS晶体管。
根据本发明的另一个特征，
公共源线BSL的相邻两个预定阈值MOS晶体管的源极相互连接或者漏极相互连接。
根据本发明的另一个特征，
预定阈值MOS晶体管的栅极与位于同一行的MOS晶体管的栅极共同连接至字线WL。
根据本发明的另一个特征，
预定阈值MOS晶体管的源极与位于同一行的MOS晶体管的源极共同连接至源线SL。
根据本发明的另一个特征，
半导体存储装置在读取、编程、和检验操作中，预定阈值MOS晶体管保持导通状态。
根据本发明的另一个特征，
半导体存储装置在擦除操作中，预定阈值MOS晶体管处于可恢复的穿通状态。
根据本发明的另一个特征，
预定阈值MOS晶体管为零阈值MOS晶体管和耗尽型MOS晶体管，其中，在90nm和65nm工艺下，零阈值MOS晶体管的阈值范围在-0.2V到0.2V之间，耗尽型MOS晶体管的阈值范围在-2V到-1V之间。
根据本发明的另一个特征，
连接至同一公共源线BSL连接的存储单元的数量为预定值M，其中，
M＝2nx2m，m、n分别为大于或等于2的整数。
根据本发明的另一个特征，
半导体存储装置为Flash存储器。
根据本发明的另一个特征，
Flash存储器包括：NOR Flash存储器和NAND Flash存储器。
根据本发明的另一方面，提供了一种根据所述半导体存储装置的版图，其中，
公共源线BSL的接触孔的尺寸与存储单元的接触孔的尺寸相同。
根据本发明的一个特征，
公共源线BSL的宽度与存储单元的宽度相同。
本发明所述的半导体存储装置，与现有逻辑工艺尤其是深亚微米逻辑工艺完全兼容，采用以多个预定阈值MOS晶体管构成的公共源线BSL的方案，而没有采用传统源线SL的方案，从而在不影响半导体存储装置的读取、编程、检验和擦除等操作精确度的情况下，大大减小了半导体存储装置的面积，提高了系统集成度。
附图说明
图1为现有技术中Flash存储器的存储阵列的排布电路结构示意图；
图2为现有技术中Flash存储器的存储阵列的版图结构示意图；
图3为本发明实施例中Flash存储器存储阵列的排布电路结构示意图；
图4为本发明实施例中Flash存储器的存储阵列的版图结构示意图；
图5为现有技术中Flash存储器的存储阵列与本发明实施例中Flash存储器的存储阵列的版图结构的比较示意图。
具体实施方式
图3为本发明实施例中Flash存储器存储阵列的排布电路结构示意图，在图3中，Flash存储器存储阵列包括多个存储单元，每个存储单元由一个浮栅结构的金属氧化物半导体(MOS，Metal-Oxide Semiconductor)晶体管构成，每个浮栅结构的MOS晶体管包括栅极、源极和漏极，其中，
位于同一行的每个浮栅结构的MOS晶体管的栅极共同连接至字线WL；具体地，在图3中，位于第0行的每个浮栅结构的MOS晶体管的栅极共同连接至字线WL0，位于第1行的每个浮栅结构的MOS晶体管的栅极共同连接至字线WL1，位于第2行的每个浮栅结构的MOS晶体管的栅极共同连接至字线WL2，位于第3行的每个浮栅结构的MOS晶体管的栅极共同连接至字线WL3。
位于同一列的相邻两个浮栅结构的MOS晶体管的源极相互连接或者漏极相互连接；具体地，在图3中，第0行的每个浮栅结构的MOS晶体管与位于同一列的第1行的每个浮栅结构的MOS晶体管的源极相互连接，第1行的每个浮栅结构的MOS晶体管与位于同一列的第2行的每个浮栅结构的MOS晶体管的漏极相互连接，第2行的每个浮栅结构的MOS晶体管与位于同一列的第3行的每个浮栅结构的MOS晶体管的源极相互连接。
位于同一列的每个浮栅结构的MOS晶体管的漏极连接至同一位线BL；具体地，在图3中，位于第0列的每个浮栅结构的MOS晶体管的漏极连接至同一位线BL0，位于第1列的每个浮栅结构的MOS晶体管的漏极连接至同一位线BL1，位于第2列的每个浮栅结构的MOS晶体管的漏极连接至同一位线BL2，位于第3列的每个浮栅结构的MOS晶体管的漏极连接至同一位线BL3。
位于同一行的每个浮栅结构的MOS晶体管的源极连接至同一源线SL，并通过源线SL进一步连接到公共源线BSL，从而使多个存储单元通过源线SL进一步连接到公共源线BSL。该公共源线BSL由多个预定阈值MOS晶体管构成，其中，公共源线BSL的相邻两个预定阈值MOS晶体管的源极相互连接或者漏极相互连接，每个预定阈值MOS晶体管包括栅极、源极和漏极，预定阈值MOS晶体管的栅极与位于同一行的浮栅结构的MOS晶体管的栅极共同连接至字线WL，预定阈值MOS晶体管的源极与位于同一行的浮栅结构的MOS晶体管的源极共同连接至源线SL。
预定阈值MOS晶体管包括零阈值MOS晶体管和耗尽型MOS晶体管，其中，在90nm和65nm工艺下，零阈值MOS晶体管的阈值范围在-0.2V到0.2V之间，耗尽型MOS晶体管的阈值范围在-2V到-1V之间。当然，在其他工艺下，可以根据需要改变零阈值MOS晶体管和耗尽型MOS晶体管的阈值范围。
在本发明实施例中Flash存储器存储阵列中，由于源线SL内部的方块电阻的存在，源线SL不能过长，如果源线SL过长，将造成源线SL上的电阻过大，并导致源线SL上的零电压过大，从而影响到Flash存储器的编程、读取以及比较等操作的精确度，因此，Flash存储器存储阵列中连接至同一公共源线BSL连接的存储单元的数量为预定值M。在本实施例中，以预定值M等于16为例，即16个存储单元通过源线SL连接至同一公共源线BSL。当然，该预定值M也可以是2nx2m，其中，m、n分别为大于或等于2的整数，如M＝64，256，1024，...等。
本发明实施例中Flash存储器包括Nor Flash存储器和NOR Flash存储器和NAND Flash存储器。在读取、编程和检验的操作中，由于字线WL上所施加的电压为正高压，因此，预定阈值MOS晶体管的源极和漏极之间保持导通状态；而在擦除操作中，由于字线WL上所施加的电压是负高压，而在源线SL和衬底上所施加的电压为正高压，因此，预定阈值MOS晶体管的源极和漏极之间保持可恢复为常态的穿通状态，也就是说，预定阈值MOS晶体管的存在并不影响本发明实施例中Flash存储器的读取、编程、检验和擦除操作的精确度。
图4为本发明实施例中Flash存储器的存储阵列的版图结构示意图，在图4中，源线SL通过预定阈值MOS晶体管引出，而不是通过接触孔引出，如果在两根非常靠近的字线WL之间插入接触孔，将产生如图2所示的现有技术中Flash存储器的存储阵列的版图，在图2中，为了能够满足接触孔的尺寸要求，又同时满足接触孔对字线WL设计规则(design rule)所需要的最小间距，不得不将与接触孔对应的两根字线WL弯曲，从而大大增加了Flash存储器的存储阵列的面积。
然而，在本发明实施例中，如图4所示，由于采用多个预定阈值MOS晶体管构成的公共源线BSL，该公共源线BSL的接触孔的尺寸与存储单元的接触孔的尺寸完全相同，没有额外增加面积，也没有造成字线WL的弯曲，公共源线BSL的宽度与由每个浮栅结构的MOS晶体管构成的存储单元的宽度相同，从而大大减少了整个Flash存储器的面积，提高了系统集成度。
图5为现有技术中Flash存储器的存储阵列与本发明实施例中Flash存储器的存储阵列的版图结构的比较示意图，根据图5可知，在本发明实施例中Flash存储器的存储阵列的版图结构中，采用本发明中的以多个预定阈值MOS晶体管构成的公共源线BSL的方案，而没有采用传统源线SL的方案，由于以多个预定阈值MOS晶体管构成的公共源线BSL的接触孔方案的面积只有利用传统SL接触孔方案的面积的1/2甚至更少，因此，本发明实施例中Flash存储器的存储阵列的版图面积比现有技术中Flash存储器的存储阵列的版图面积要小很多，如果以通过源线SL连接至同一公共源线BSL的存储单元的数量的预定值等于16为例，图5中的本发明实施例中Flash存储器的存储阵列的版图面积比有技术中Flash存储器的存储阵列的版图面积减少了1/16，从而大大提高了系统集成度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，对本发明实施例所作的任何修改、变更、组合、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种半导体存储装置，其特征在于，包括：
由多个存储单元构成的存储阵列，每个存储单元由一个金属氧化物半导体MOS晶体管构成，每个MOS晶体管包括栅极、源极和漏极，其中，
位于同一行的每个MOS晶体管的栅极共同连接至同一字线WL；
位于同一列的相邻两个MOS晶体管的源极相互连接或者漏极相互连接；
位于同一列的每个MOS晶体管的漏极连接至同一位线BL；
位于同一行的每个MOS晶体管的源极连接至同一源线SL；
多个存储单元通过源线SL进一步连接到公共源线BSL；其中，
公共源线BSL由多个预定阈值MOS晶体管构成，每个预定阈值MOS晶体管包括栅极、源极和漏极。
2.根据权利要求1所述的半导体存储装置，其特征在于，
金属氧化物半导体MOS晶体管为浮栅结构的金属氧化物半导体MOS晶体管。
3.根据权利要求1所述的半导体存储装置，其特征在于，
公共源线BSL的相邻两个预定阈值MOS晶体管的源极相互连接或者漏极相互连接。
4.根据权利要求1所述的半导体存储装置，其特征在于，
预定阈值MOS晶体管的栅极与位于同一行的MOS晶体管的栅极共同连接至字线WL。
5.根据权利要求4所述的半导体存储装置，其特征在于，
预定阈值MOS晶体管的源极与位于同一行的MOS晶体管的源极共同连接至源线SL。
6.根据权利要求1所述的半导体存储装置，其特征在于，
半导体存储装置在读取、编程、和检验操作中，预定阈值MOS晶体管保持导通状态。
7.根据权利要求1所述的半导体存储装置，其特征在于，
半导体存储装置在擦除操作中，预定阈值MOS晶体管处于可恢复的穿通状态。
8.根据权利要求1-7所述的半导体存储装置，其特征在于，
预定阈值MOS晶体管为零阈值MOS晶体管和耗尽型MOS晶体管，其中，在90nm和65nm工艺下，零阈值MOS晶体管的阈值范围在-0.2V到0.2V之间，耗尽型MOS晶体管的阈值范围在-2V到-1V之间。
9.根据权利要求1所述的半导体存储装置，其特征在于，
连接至同一公共源线BSL连接的存储单元的数量为预定值M，其中，
M＝2nx2m，其中，m、n分别为大于或等于2的整数。
10.根据权利要求1所述的半导体存储装置，其特征在于，
半导体存储装置为闪存Flash存储器。
11.根据权利要求10所述的半导体存储装置，其特征在于，
闪存Flash存储器包括：NOR Flash存储器、NAND Flash存储器。
12.一种根据权利要求1所述的半导体存储装置的版图，其特征在于，
公共源线BSL的接触孔的尺寸与存储单元的接触孔的尺寸相同。
13.根据权利要求12所述的版图，其特征在于，
公共源线BSL的宽度与存储单元的宽度相同。
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