CN1685442A - 无接触均匀隧道分离p－阱(cusp)非易失性存储器结构,制造和操作 - Google Patents

无接触均匀隧道分离p－阱(cusp)非易失性存储器结构,制造和操作 Download PDF

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CN1685442A CN03823524.2A CN03823524A CN1685442A CN 1685442 A CN1685442 A CN 1685442A CN 03823524 A CN03823524 A CN 03823524A CN 1685442 A CN1685442 A CN 1685442A
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Abstract

在非易失性存储器阵列和器件的制造中形成在隔离阱中的浮栅场效应晶体管或存储器元件很有用。这样的浮栅存储器元件列和包含列中的每个存储器元件的源/漏区的阱相关。这些阱和阵列的其他列的源/漏区隔离。Fowler－Nordheim隧道可以用于在个别元件的基础上或在元件体或元件模块的基础上编程和擦除这样的浮栅存储器元件。

Description

无接触均匀隧道分离P-阱(CUSP)非易失性存储器结构，制造和操作
发明的技术领域
本发明一般涉及非易失性存储器元件，更具体地涉及闪存存储器元件。
发明背景
存储器器件具有各种类型和尺寸。一些存储器器件在性质上是易失性的，没有工作电源就不能保存数据。典型的易失性存储器是DRAM，该存储器包括作为电容器形成的存储器元件。电容器上的电荷或失去电荷表示存储在存储器元件中的数据的两种状态。动态存储器器件需要比非易失性存储器更多的作用才能保持数据，但通常读写速度更快。
非易失性存储器也有不同的构造。例如，浮栅存储器器件是利用浮栅晶体管存储数据的非易失性存储器。数据通过改变晶体管的阈值电压写入存储器元件并当电源消失时保持数据。晶体管可被擦除以恢复晶体管的阈值电压。存储器可被设置在擦除模块中，擦除模块中的所有存储器在一个时刻被擦除。这样的非易失性存储器器件通常称为闪存存储器。
作为浮栅存储器元件制造的非易失性存储器包括一个源区和一个漏区，漏区和源区横向隔开，中间形成沟道区。源漏极区形成在硅衬底共同的水平平面上。通常用掺杂多晶硅制作的浮栅设置在沟道区之上，通过电介质和元件中其他的单元电隔离。例如，栅氧化可形成在浮栅和沟道区之间。控制栅位于浮栅之上，也可用掺杂多晶硅制作。控制栅由另一个电介质层和浮栅电隔离。这样，浮栅“浮”在电介质中，使其与沟道和控制栅绝缘。
在半导体器件的尺寸变得更小时，设计者将面对和生产这样的存储器元件相关的问题，这些存储器元件耗用足够小数量的表面面积以符合尽管只有这样更小的尺寸但仍要保持充分性能的设计标准。
由于上述原因以及下文将叙述的其他原因，通过阅读和理解本说明书这些原因对于本领域的普通技术人员显而易见，在技术上就存在对于替代的存储器器件结构的需要。
概述
本发明将处理非易失性存储器元件的上述问题和其他问题，这些问题通过阅读和学习下面的说明书将得到理解。
各个实施例都涉及非易失性半导体存储器元件，阵列及其制造和结构。这样的存储器元件在编程和擦除操作中能利用Fowler-Nordheim(FN)隧道，通过保持随机存取的能力。由于FN隧道的性质，该存储器元件能在相对低的功耗下工作。另外，由于FN隧道和热电子过程相比更低的功耗，例如几千个的许多元件可以并联编程或擦除。虽然并联编程和擦除操作适合于大存储器模块，但很多元件还是可能要个别编程和擦除，同时还要便利比通常的电可擦除可编程只读存储器(EEPROM)尺寸更小的存储器元件。
对于一个实施例，本发明提供了一种浮栅场效应晶体管的阵列。该阵列包括两个或更多列的浮栅场效应晶体管，一列中的每个场效应晶体管和该列中的其他场效应晶体管共用一个第一源/漏区和一个第二源/漏区。一个列的第一和第二源/漏区包含在具有第一导电类型的第一阱中。每个列的第一阱和其他列的第一阱隔离。
对于另一个实施例，本发明提供了一种擦除存储器元件阵列中的存储器元件的方法。该方法包括向和该存储器元件相连的字线施加第一电势，向存储器元件的第一源/漏区和第二源/漏区施加第二电势，和向包含第一和第二源/漏区的第一阱施加第二电势。该方法进一步包括向第二阱施加第三电势。第二阱在第一阱下面并通过PN结连接到第一阱。
对于还有一个实施例，本发明提供了一种编程存储器元件阵列中的存储器元件的方法。该方法包括向和该存储器元件相连的字线施加第一电势，向存储器元件的第一源/漏区和第二源/漏区施加第二电势，向包含第一和第二源/漏区的第一阱施加第三电势。该方法进一步包括向第一阱下面的第二阱施加第三电势。第二阱通过PN结连接到第一阱，第三电势具有第二极性。
对于此外一个实施例，本发明提供了一种非易失性存储器器件。该存储器器件包括排成行列的非易失性浮栅存储器元件阵列和用于控制向该存储器元件阵列存取的控制电路。每列存储器元件共用源漏极，该列存储器元件的源漏极包含在和该列存储器元件相关的第一阱中。和每列存储器元件相关的第一阱和其他列的存储器元件的其他第一阱隔离。每个第一阱以多对一的关系位于第二阱的上面，每个第一阱具有第一导电类型。第二阱具有和第一阱不同的导电类型。
本发明的其他实施例包括各种范围的方法和设备。
附图简述
图1A是根据本发明的一个实施例形成的存储器元件阵列的示意图。
图1B是根据本发明的非易失性存储器器件的框图。
图2A是根据本发明的一个实施例的场效应晶体管(FET)阵列的平面图。
图2B是部分图2A的FET阵列的截面图。
图3A-3F是在根据本发明的一个实施例的各个制造阶段期间部分存储器阵列的截面图。
详细描述
在下文的本发明的详尽叙述中将参考形成该叙述的一部分的附图，附图中以说明的方式显示了实施本发明的各个具体实施例。附图中，同一个数字在全部图中表示基本相似的元件。这些实施例充分详尽地进行叙述，使本领域的普通技术人员能够实施本发明。也可以利用和构造其他的实施例，电气上可进行各种变化，并不背离本发明的范围。
为了有助于对详尽叙述的权利要求的解释，术语“半导体衬底”被定义为包括半导体材料的任何结构，该半导体材料包括但不限于诸如半导体晶片(单独的或包括在其上的其他材料的组合件)的体半导体材料以及半导体材料层(单独的或包括在其上的其他材料的组合件)。术语“衬底”指任何支撑结构，包括但不限于上述半导体衬底。术语衬底也用于指工艺出力期间的半导体结构，可以包括已经在其上制作的其他层次。晶片和衬底都包括掺杂的或不掺杂的半导体，由基底半导体或绝缘体支撑的外延半导体层，以及本领域的普通技术人员众所周知的其他半导体结构。
另外，因为本文叙述了由根据本发明的各个实施例形成的结构，将利用诸如n-型，p-型，n+，p+等共同的半导体专门名词以叙述用于被叙述的各种结构的区域的导电掺杂的类型。掺杂的具体水平不认为和本发明的实施例密切相关；因此，可以理解，虽然可以不涉及具体的掺杂元素和浓度，但为其目的必须应用适当的掺杂元素和浓度。
术语导体被理解为也包括半导体，术语绝缘体被定义为包括比称为导体的材料导电性更差的任何材料。因此，下文的详尽叙述没有限制的意义，本发明的范围仅由附后的权利要求以及这样的权利要求的等效物的全部范围限定。
最后，可以理解，附图中描绘的结构的数量，相对尺寸和间隔仅是示例性的，其选择仅为了解释和理解的方便。因此这样的描述并不是指出根据本发明的操作性实施例的实际数量，相对尺寸和间隔。
图1A是根据本发明的实施例的存储器元件101的阵列100的示意图。存储器元件101由衬底102支撑。图1A中每个存储器元件101都是包括控制栅的FET，控制栅由字线102，浮栅116，第一源/漏区108和第二源/漏区110提供。一个源漏极区用作FET的源，而另一个源/漏区用作FET的漏。
存储器元件101的列被定义为共用同一个源/漏区108和110的存储器元件101，例如，存储器元件10111和10112在同一个列。存储器元件101的行被定义为共用同一个字线120的存储器元件101，例如，存储器元件10111和10121在同一个行。虽然图1中仅描绘两个列和两个行，但典型的阵列可包含几百甚至几千个行和列。
在存储器元件101的列中的每个存储器元件体101连接到第一节点106，阵列100中第一列存储器元件101的第一节点106和其他存储器元件101列的其他第一节点106部分地由和第一节点106具有不同导电类型的第二节点112隔离。每个第一节点106都通过PN结连接到第二节点112。
表1显示了用于本发明的一个实施例的存储器阵列100的操作。虽然表1中列出了具体的电势，本领域的普通技术人员应该理解，可以规定其他电势以在读操作中产生超过目标存储器元件的阈值电压的必要的电压差，或提供必要的电压差，便于FN隧道向目标存储器元件的浮栅116添加电荷或从浮栅去除电荷。这样，各个实施例就不限于表1列出的具体电势。
                       表1
                阵列工作期间的偏置条件
          (假设存储器元件10111为目标存储器元件)
Figure A0382352400141
对于V1适当的电势在约5V到15V的范围，对于V2约在-5V到-15V的范围。
对于表1，节点1202表示用于不包含目标存储器元件10111的行的所有字线120，节点1082表示用于不包含目标存储器元件10111的列的所有第一源/漏区108，节点1102表示用于不包含目标存储器元件10111的列的所有第二源/漏区110，节点1062表示用于不包含目标存储器元件10111的列的所有第一节点106。
如表1所示，对于一个实施例，读阵列100的目标存储器元件10111可通过向目标存储器元件的字线1201施加例如4.5V的读电压Vwr，向目标存储器元件的第一源/漏区1081施加例如1V的偏置Vdr，并探测第一源/漏区1081的电流，或探测第二源/漏区1101的电流或电势而进行。读电压是不会引起读扰乱，即不会引起该单元数据值变化的超过导电单元的阈值电压的某个电压。在读操作中，使目标存储器元件的每个第一节点1061和第二节点112成为地电势。其余的字线1202，第一源/漏区1082，第二源/漏区1102，第一节点1062和衬底102也都使其成为地电势。
擦除通常是指使存储器元件组成为均匀的状态，即第一逻辑状态，通常处于后继的编程操作的准备状态。如表1所示，对于一个实施例，擦除阵列100的目标存储器元件10111可通过向目标存储器元件的字线1201施加具有第一极性(V1)的例如8V的第一编程电压，和向目标存储器元件的第一源/漏区1081，第二源/漏区1101和第一节点1061施加具有第二极性(V1)的例如-8V的第二编程电压而进行。使其余的节点，即第二节点112，字线1202，第一源/漏区1082，第二源/漏区1102，第一节点1062和衬底102成为地电势。为了擦除阵列100的所有存储器元件，使字线1202成为取代地电势的第一编程电压，使第一源/漏区1082，第二源/漏区1102和第一节点1062成为取代地电势的第二编程电压。
编程通常指使存储器元件或存储器元件组处于物理状态即第二逻辑状态的处理中的最后步骤，该状态表示将存储在阵列中的数据型式。这样，一种数据型式可通过先将所有存储器元件置于第一逻辑状态，然后将一个或多个存储器元件置于第二逻辑状态而存储在阵列100中。如表1所示，对于一个实施例，编程阵列100的目标存储器元件10111可以通过向目标存储器元件的字线1201施加具有第二极性(V2)的例如-8V的第二编程电压，和向目标存储器元件的第一源/漏区1081，第二源/漏区1101和第一节点1061以及第二节点112施加具有第一极性(V1)的例如8V的第一编程电压而进行。使其余的节点，即字线1202，第一源/漏区1082，第二源/漏区1102，第一节点1062和衬底102成为地电势。为了编程阵列100的所有存储器元件，使字线1202成为取代地电势的第二编程电压，使第一源/漏区1082，第二源/漏区1102和第一节点1062成为取代地电势的第一编程电压。
表2显示了本发明的另一个实施例的存储器阵列100的操作，该阵列中用单极性的电压。虽然表2(译注：原文为“表1”)中列出了具体的电势，本领域的普通技术人员应该理解，可以规定其他电势以在读操作中产生超过目标存储器元件的阈值电压的必要的电压差，或提供必要的电压差，便于FN隧道向目标存储器元件的浮栅116添加电荷或从浮栅去除电荷。这样，各个实施例就不限于表2列出的具体电势。
                      表2
              阵列工作期间的偏置条件
       (假设存储器元件10111为目标存储器元件)
Figure A0382352400161
对于Vlo适当的电势在约0V到1V的范围，对于Vmed约在6V到12V的范围，对于Vhi约在12V到30V的范围。
对于表2，节点1202表示用于不包含目标存储器元件10111的行的所有字线120，节点1082表示用于不包含目标存储器元件10111的列的所有第一源/漏区108，节点1102表示用于不包含目标存储器元件10111的列的所有第二源/漏区110，节点1062表示用于不包含目标存储器元件10111的列的所有第一节点106。
如表2所示，对于一个实施例，读阵列100的目标存储器元件10111可通过向目标存储器元件的字线1201施加例如4.5V的读电压Vwr，向目标存储器元件的第一源/漏区1081施加例如1V的偏置Vdr，并探测第一源/漏区1081的电流，或探测第二源/漏区1101的电流或电势而进行。读电压是不会引起读扰乱，即不会引起该单元数据值变化的超过导电单元的阈值电压的某个电压。在读操作中，使目标存储器元件的每个第一节点1061和第二节点112成为地电势。其余的字线1202，第一源/漏区1082，第二源/漏区1102，第一节点1062和衬底102也都使其成为地电势。
如表2所示，对于一个实施例，擦除阵列100的目标存储器元件10111可通过向目标存储器元件的字线1201施加例如16V的第一编程电压(Vhi)，和向目标存储器元件的第一源/漏区1081，第二源/漏区1101和第一节点1061施加例如0V的第二编程电压(Vlo)而进行。使第二节点112，第一源/漏区1082，第二源/漏区1102和第一节点1062成为第一和第二编程电压之间的例如8V的第三编程电压(Vmed)。为了擦除阵列100的所有存储器元件，使字线1202成为取代第二或第三编程电压的第一编程电压，使第一源/漏区1082，第二源/漏区1102，第一节点1062和第二节点112成为取代第三编程电压的的第二编程电压。
如表2所示，对于一个实施例，编程阵列100的目标存储器元件10111可以通过向目标存储器元件的字线1201施加第二编程电压(Vlo)，和向目标存储器元件的第一源/漏区1081，第二源/漏区1101和第一节点1061以及第二节点112施加第一编程电压(Vhi)。使其余字线1202成为第三编程电压(Vmed)，使第一源/漏区1082，第二源/漏区1102和第一节点1062成为第二编程电压(Vlo)或第三编程电压(Vmed)，使衬底102成为地电势。为了编程阵列100的所有存储器元件，使字线1202成为取代第三编程电压的第二编程电压，使第一源/漏区1082，第二源/漏区1102和第一节点1062成为取代第二或第三编程电压的的第一编程电压。
虽然在上文的叙述中编程和擦除操作分别参考了从浮栅向沟道注入电子的操作和从沟道向浮栅注入电子的操作，这些操作也可以交换。因此，带有高Vt或非导电状态的存储器元件可以描述编程状态中或擦除状态中的元件。
图1B是根据本发明的一个实施例的非易失性或闪存存储器器件160的框图。存储器器件160连接到处理器161以形成部分电子系统。存储器器件160已经被简化以集中在有助于理解本发明的存储器器件的特征上。存储器器件160包括非易失性存储器元件阵列100。存储器元件(图1B中未显示)是根据本发明的实施例的浮栅存储器元件。该阵列被设置成行和列。行可设置在模块中，擦除操作可在全模块中以和常规的闪存相似的方式进行。但是，本文叙述的存储器元件结构和阵列组织便于独立于任何模块结构的经选择的存储器元件的个别的擦除。
所设置的行解码器168和列解码器170用于解码地址线A0-Ax172上提供的地址信号。所设置的地址缓冲闩电路166用于闩锁地址信号。所接收和解码的地址信号用于存取存储器阵列100。所设置的选择电路176用于选择由列解码器170识别的阵列的列。传感放大器和比较电路178用于探测存储在存储器元件中的数据并检验所存储数据的精确度。所包括的数据输入180和输出182缓冲电路用于在多个数据线(DQ)181上和处理器161进行双向数据交流。数据闩183通常设置在输入缓冲180和存储器阵列100之间，用于储存从DQ线181接收的数据值(将写入到存储器元件中)。
指令控制电路174解码控制线173上从处理器161提供的信号。这些信号用于控制存储器阵列100上的操作，包括数据度，数据写和擦除操作。输入/输出控制电路184用于响应某些控制信号控制输入缓冲器180和输出缓冲器182。如上所述，存储器器件160已经被简化以便于对该存储器特征的基本理解。本领域的普通技术人员都了解典型的闪存存储器的更详尽的原理。
非易失性存储器元件阵列经常设置成分别连接到字线和比特线的存储器元件的行和列。字线连接到浮栅存储器元件的控制栅。比特线连接到浮栅存储器元件的漏。
图2A-2B分别是根据本发明的实施例的场效应晶体管(FET)阵列的平面图和截面图。图2B的截面图取自图2A的线A-A‘。
存储器元件201的阵列200形成在衬底202上。对于一个实施例，衬底202是诸如单晶硅的单晶材料。对于另一个实施例，衬底202可以经掺杂以具有例如p-型或n-型的导电性。
每个存储器元件201包括一个FET，FET具有在衬底202上面的栅，衬底202中的两个源/漏区208和210，和由两个源/漏区208和210之间的区域限定的沟道区。存储器元件201的栅包括由导电材料220提供的控制栅，夹层电介质218，浮栅216和隧道电介质214。
存储器元件的列为具有其各自的连接到一起的第一源/漏区208和第二源/漏区210的存储器元件201组。存储器元件列的存储器元件201也共用一个第一或浅阱206。第一阱206具有第一导电类型。对于一个实施例，第一导电类型是p-型导电。存储器元件的第一列的第一阱206通过隔离沟204和其他第一阱206分离。每个第一阱206包含存储器元件列的的第一源/漏区208和第二源/漏区210。每个源/漏区208和210有和第一导电类型相反的第二导电类型。例如，对于具有p-型导电类型作为第一导电类型的实施例，第二导电类型就是n-型导电类型。因为存储器元件列共用第一和第二源/漏区208和210，不需要个别的源/漏区的局部接触。
存储器元件201的阵列200共用在第一阱下面的第二或深阱212。第二阱212具有第二导电类型。第二阱212具有在隔离沟204的基底上面延伸的顶表面和在隔离沟204下面延伸的底表面。
图3A-3F是在根据本发明的一个实施例的各个制造阶段期间部分存储器阵列的截面图。
在图3A中，已经在衬底202中形成了隔离沟204。隔离沟204通常是用各种浅沟隔离(STI)技术中的任何一种技术制作的填充电介质的沟道。这些隔离沟204被用作衬底202的相邻部分之间的绝缘屏障。
第一阱形成在隔离沟204之间。第一阱应具有小于隔离沟204的深度，因此每个第一阱206由于隔离沟204的介入和相邻的第一阱206分离。但是，如本文下述，在形成第二阱212期间，第一阱206的任何过分的深度都可被克服。
如图3A所示，第一阱206通过用适当导电类型的第一掺杂元素230掺杂衬底202在隔离沟204之间的暴露部分形成。例如，当第一导电类型为p-型时，第一掺杂元素230可以是硼(B)或其他p-型杂质。或者，当第一导电类型为n-型时，第一掺杂元素230可以是锑(Sb)，砷(As)，磷(P)或其他n-型杂质。
作为形成隔离沟204后掺杂第一阱206的替代，这样的掺杂可以发生在形成隔离沟204之前。掺杂通常通过离子注入技术进行。用于离子注入技术的掺杂源通常是氟基气体。例如，在硼离子的离子注入中，源气体可以是氟化硼(BF3)。为了扩散离子和修复由离子轰击引起的表面损伤，在注入之后可进行热处理。
除了离子注入技术外，已知诸如用气体，液体或固体掺杂源的的扩散技术的其他掺杂方法。例如，用于硼扩散的掺杂源包括气体乙硼烷(B2H6)，液体三溴化硼(BBr3)和固体氮化硼(BN)。其他的掺杂源和具体技术为半导体制造本领域的普通技术人员众所周知。
图3B中，形成第一源/漏区208和第二源/漏区210。虽然显示第一和第二源/漏区208和210与隔离沟204接触，但也可以不接触。
第一和第二源/漏区208和210具有不同于第一导电类型的第二导电类型。例如，在第一导电类型为p-型导电时，第二导电类型为n-型导电。衬底202在隔离沟204之间的部分表面在将衬底202的表面暴露到适当导电类型的第二掺杂元素240之前先加以覆盖。例如，第二导电类型为n-型时，第二掺杂元素240用n-型杂质。或者，第二导电类型为p-型时，第二掺杂元素240用p-型杂质。而且，第一和第二源/漏区208和210大体有比第一阱206更高的掺杂水平。例如，第一阱206具有p-型导电时，第一和第二源/漏区具有n+的掺杂水平。
图3B中衬底202的部分表面由通常是光刻胶材料的掩模图形232覆盖。该掩模图形232保护了衬底202的表面因此而保护了部分第一阱206免于暴露到第二掺杂元素240。这样，掩模图形232将第一和第二源/漏区208和210横向分离而限定将来的存储器元件的沟道区。可以在衬底202表面和掩模图形之间形成防蚀氧化层234或其他保护层。
图3C中第二或深阱212形成在下部并接触隔离沟204。对于一个实施例，第二阱212用第三掺杂元素的深注入形成。第三掺杂元素250有第二导电类型。甚至在第一阱206的掺杂导致隔离沟204下的电连接之处，如果掺杂水平足以形成和隔离沟204接触的具有第二导电类型的层次，第二阱212的形成也将使相邻的第一阱206电隔离。
第三掺杂元素250可以有和第二掺杂元素相同的或不同的杂质。例如，第一和第二源/漏区208和210可以用砷基杂质形成，而第二阱212用磷基杂质形成。同样，第二掺杂元素240和第三掺杂元素250可以有相同的杂质但不同的形式。例如，第二掺杂元素240可以用五氟化磷(PF5)掺杂源，而第三掺杂元素250用三氟化磷(PF3)掺杂源。对于另一个实施例，掺杂技术可以在形成第一和第二源/漏区208和210与形成第二阱212之间变化。例如，第一和第二源/漏区208和210可以用扩散技术形成，而第二阱212可以用离子注入形成。和隔离沟204结合的第二阱212进一步互相隔离了第一阱206。
对于一个实施例，第二阱212在去除掩模图形232和任何防蚀层234后形成。对于另一个实施例，第二阱212在形成第一和第二源/漏区208和210之前形成。
形成第二阱212和去除掩模图形232和任何防蚀层234后，至少在第一和第二源/漏区208和210以及两者之间限定的沟道区上面形成隧道电介质214，如图3D所示。隧道电介质214是诸如二氧化硅，氮化硅或氧化氮化硅的电介质材料。对于一个实施例，隧道电介质214诸如通过暴露的硅区域的热氧化生长在衬底202的表面。对于另一个实施例，隧道电介质214淀积在衬底202表面。除了覆盖第一和第二源/漏区208和210以及插入其间的沟道区外，隧道电介质214还可以进一步在隔离沟204上延伸。
在图3E中形成浮栅216。浮栅216通常是能储存电荷的某种导电材料。导电性掺杂的多晶硅材料通常被用于这样的浮栅。例如，浮栅216可以包含n-型多晶硅。对于一个实施例，浮栅216通过多晶硅材料的覆盖淀积形成，淀积期间或淀积之后进行导电性掺杂并形成淀积的多晶硅材料的图形。浮栅216应至少在第一和第二源/漏区208和210之间限定的沟道区上面延伸。对于另一个实施例，浮栅216进一步在第一和第二源/漏区208和210上面延伸。对于还有一个实施例，如图3E所示，浮栅216进一步在部分隔离沟204上面延伸。
在图3F中，浮栅216上面形成夹层电介质218，夹层电介质218上面形成导电材料220。夹层电介质218是诸如二氧化硅，氮化硅或氧化氮化硅的电介质材料。对于一个实施例，夹层电介质218淀积在浮栅216上面。虽然夹层电介质218仅需要覆盖浮栅216，但也可进一步覆盖在隔离沟204上延伸。对于另一个实施例，夹层电介质218诸如通过暴露多晶硅的热氧化生长在浮栅216的表面。导电材料可以包含单导电材料或导电复合物。对于一个实例，可以用经导电性掺杂的多晶硅材料。但是，更普通的是用两层或多层导电材料，至少一层中含有金属。对于一个实例，导电材料220可以包含导电性掺杂的多晶硅层上面的诸如硅化钨(Wsi2)的金属硅化物层。覆盖层通常是形成在字线堆的导电层上面的电介质材料，用作绝缘体和掩蔽层。形成导电材料220之后，诸如通过刻蚀在通常垂直于第一阱206的方向上形成导电材料220，夹层218和浮栅216的图形，以限定存储器阵列200的字线。
                       结论
本文叙述了浮栅场效应晶体管或存储器元件及其制造方法。用于这样的浮栅存储器元件的一个实例是非易失性存储器阵列和器件。这样的浮栅存储器元件的列和阱相关，该阱包含该列中每个存储器元件的源/漏区。这些阱和阵列中的其他列的源/漏区隔离。FN隧道可以用于在个别元件的基础上或在元件体或元件模块的基础上编程和擦除这样的浮栅存储器元件。
虽然本文显示和叙述了具体的实施例，本领域的普通技术人员将理解，经计算以达到同样目的的任何其他设置都可以用于替代所显示的具体实施例。对于本领域的普通技术人员而言本发明的适应性是显而易见的。因此，本申请意欲覆盖本发明的任何适应场合或任何变化。本发明的范围仅由附后的权利要求及其等效物界定。

Claims (65)

1.一种浮栅场效应晶体管阵列，包括：
两列或多列浮栅场效应晶体管，一列中的每个场效应晶体管和该列中的其他场效应晶体管共用第一源/漏区和第二源/漏区；
其中一列的第一和第二源/漏区被包含在具有第一导电类型的第一阱中；和
其中每列的第一阱和其他列的第一阱隔离。
2.如权利要求1所述的浮栅场效应晶体管阵列，其特征在于，第一阱部分地由具有不同于第一导电类型的第二导电类型的第二阱隔离。
3.如权利要求2所述的浮栅场效应晶体管阵列，其特征在于，第二导电类型和第一导电类型相反。
4.如权利要求3所述的浮栅场效应晶体管阵列，其特征在于，第一导电类型是p-型导电，第二导电类型是n-型导电。
5.一种设定存储器元件阵列中的存储器元件的逻辑状态的方法，包括：
向和该存储器元件连接的字线施加第一电势，其中第一电势具有第一极性；
向存储器元件的第一源/漏区和第二源/漏区施加第二电势，其中第二电势具有第二极性；
向包含第一和第二源/漏区的第一阱施加第二电势；和
向第二阱施加第三电势，其中第二阱在第一阱下面并通过PN结连接到第一阱。
6.如权利要求5所述的方法，其特征在于，第一电势是正电压，第二电势是负电压。
7.如权利要求6所述的方法，其特征在于，第一电势在约5V到15V的范围，第二电势在约-5V到-15V的范围。
8.如权利要求6所述的方法，其特征在于，第三电势约为0V。
9.如权利要求8所述的方法，进一步包括：
向第二阱下面的衬底施加地电势。
10.一种设定存储器元件阵列中的存储器元件的逻辑状态的方法，包括：
向和该存储器元件连接的字线施加第一电势，其中第一电势具有第一极性；
向存储器元件的第一源/漏区和第二源/漏区施加第二电势，其中第二电势具有第二极性；
向包含第一和第二源/漏区的第一阱施加第二电势；和
向第一阱下面的第二阱施加第三电势，其中第二阱通过PN结连接到第一阱，以及其中第三电势具有第二极性。
11.如权利要求10所述的方法，其特征在于，第一电势是负电压，第二电势是正电压。
12.如权利要求11所述的方法，其特征在于，第一电势在约-5V到-15V的范围，第二电势在约5V到15V的范围。
13.如权利要求11所述的方法，其特征在于，第三电势在约5V到15V的范围。
14.如权利要求13所述的方法，进一步包括：
向第二阱下面的衬底施加地电势。
15.一种设定排列成行列的存储器元件阵列的逻辑状态的方法，该方法包括：
向阵列的每个字线施加第一电势，其中第一电势具有第一极性；
向阵列的每个存储器元件的第一源/漏区和第二源/漏区施加第二电势，其中第二电势具有第二极性，其中一个存储器元件列的每个存储器元件共用第一和第二源/漏区，以及其中每个存储器元件列形成在隔离的具有第一导电类型的第一阱中；
向每个存储器元件列的第一阱施加第二电势；和
向第二阱施加第三电势，其中第二阱在每个第一阱下面并具有不同于第一导电类型的第二导电类型。
16.如权利要求15所述的方法，其特征在于，第一电势是正电压，第二电势是负电压。
17.如权利要求16所述的方法，其特征在于，第一电势在约5V到15V的范围，第二电势在约-5V到-15V的范围。
18.如权利要求16所述的方法，其特征在于，第三电势约为0V。
19.如权利要求18所述的方法，进一步包括：
向第二阱下面的衬底施加地电势。
20.如权利要求15所述的方法，其特征在于，第一导电类型是p-型导电，第二导电类型是n-型导电。
21.一种设定排列成行列的存储器元件阵列的逻辑状态的方法，该方法包括：
向阵列的每个字线施加第一电势，其中第一电势具有第一极性；
向阵列的每个存储器元件的第一源/漏区和第二源/漏区施加第二电势，其中第二电势具有第二极性，其中一个存储器元件列的每个存储器元件共用第一和第二源/漏区，以及其中每个存储器元件列形成在隔离的具有第一导电类型的第一阱中；
向每个存储器元件列的第一阱施加第二电势；和
向第二阱施加第三电势，其中第二阱在每个第一阱下面，其中第二阱具有不同于第一导电类型的第二导电类型，以及其中第三电势具有第二极性。
22.如权利要求21所述的方法，其特征在于，第一电势是负电压，第二电势是正电压。
23.如权利要求22所述的方法，其特征在于，第三电势大致等于第二电势。
24.如权利要求22所述的方法，其特征在于，第一电势在约-5V到-15V的范围，第二电势在约5V到15V的范围。
25.如权利要求22所述的方法，其特征在于，第三电势在约5V到15V的范围。
26.如权利要求18所述的方法，进一步包括：
向第二阱下面的衬底施加地电势。
27.如权利要求21所述的方法，其特征在于，第一导电类型是p-型导电，第二导电类型是n-型导电。
28.一种非易失性存储器器件，包括：
排列成行列的非易失性浮栅存储器元件的阵列；和
用于控制向该存储器元件阵列存取的控制电路；
其中每列存储器元件共用源漏极，该列存储器元件的源漏极包含在和该列存储器元件相关的第一阱中；
其中和每列存储器元件相关的第一阱和其他列存储器元件的其他第一阱隔离；
其中每个第一阱以多对一的关系位于第二阱的上面；
其中每个第一阱具有第一导电类型；和
其中第二阱具有和第一导电类型不同的第二导电类型。
29.如权利要求28所述的非易失性存储器器件，其特征在于，每个源漏极具有n-型导电，第一阱具有p-型导电，第二阱具有n-型导电。
30. 如权利要求28所述的非易失性存储器器件，其特征在于，第一阱由插在相邻的第一阱之间的隔离沟以及第二阱互相隔离。
31.如权利要求30所述的非易失性存储器器件，其特征在于，第二阱在隔离沟下面并和隔离沟接触。
32.一种非易失性存储器器件，包括：
排列成行列的非易失性浮栅存储器元件的阵列；和
用于控制向该存储器元件阵列存取的控制电路；
其中存储器元件阵列包括：
具有在第一阱中横向分隔的第一源/漏区和第二源/漏区的第一存储器元件列，第一阱和第一存储器元件列相关，其中和第一列相关的第一阱具有第一导电类型，第一和第二源/漏区具有和第一导电类型相反的第二导电类型；
具有在第一阱中横向分隔的第一源/漏区和第二源/漏区的第二存储器元件列，第一阱和第二存储器元件列相关，其中和第二列相关的第一阱具有第一导电类型，第一和第二源/漏区具有和第一导电类型相反的第二导电类型；
其中第一存储器元件列和第二存储器元件列由插入的电介质材料以及下面的具有第二导电类型的第二阱互相隔离。
33.如权利要求32所述的非易失性存储器器件，其特征在于，每个第一和第二源/漏区和插入中间的电介质材料接触。
34.如权利要求32所述的非易失性存储器器件，进一步包括通过插入中间的电介质材料和下面的第二阱与其他存储器元件列隔离的另外的存储器元件列。
35.如权利要求32所述的非易失性存储器器件，其特征在于，第一导电类型为p-型导电，第二导电类型为n-型导电。
36.一种形成非易失性存储器元件阵列的方法，包括：
在衬底上形成至少两个隔离沟；
在每对隔离沟之间形成第一阱，其中每个第一阱具有第一导电类型；
在每个第一阱中形成第一源/漏区和第二源/漏区，其中每个第一源/漏区与和其相关的第二源/漏区横向分离以限定中间沟道区，以及其中每个源/漏区具有和第一导电类型不同的第二类型；
在隔离沟下面形成和隔离沟接触的第二阱，其中第二阱具有第二导电类型；
至少在沟道区上面形成隧道电介质；
在隧道电介质上面形成浮栅；
在浮栅上面形成控制栅；和
在浮栅和控制栅之间形成夹层电介质。
37.如权利要求36所述的方法，其特征在于，在衬底上形成至少两个隔离沟进一步包括在衬底上形成至少两个沟槽和在沟槽中填充电介质材料。
38.如权利要求36所述的方法，其特征在于，形成第一阱进一步包括导电性掺杂衬底。
39.如权利要求38所述的方法，其特征在于，导电性掺杂衬底进一步包括第一掺杂元素的离子注入。
40.如权利要求36所述的方法，其特征在于，形成第一和第二源/漏区进一步包括将第一阱的各个部分用第二掺杂元素导电性掺杂到第二导电类型。
41.如权利要求40所述的方法，其特征在于，形成第二阱进一步包括进行第三掺杂元素的深注入。
42.如权利要求41所述的方法，其特征在于，第三掺杂元素不同于第二掺杂元素。
43.一种形成非易失性存储器元件阵列的方法，包括：
在衬底上形成至少两个隔离沟，其中每个隔离沟包含电介质材料；
在隔离沟之间将衬底的暴露表面导电性掺杂到第一导电类型，从而在每对隔离沟之间形成第一阱；
将每个第一阱的表面的第一部分和第二部分导电性掺杂到和第一导电类型相反的第二导电类型，其中第一阱的每个第一部分和与其相关的第二部分横向分离；
将隔离沟下面并与其接触的衬底的一部分导电性掺杂到第二导电类型；
在每个第一阱的表面上面形成第一电介质层；
在第一电介质层上面形成第一导电层，其中第一导电层能保持电荷；
在第一导电层上面形成第二电介质层；和
在第二电介质层上面形成第二导电层。
44.如权利要求43所述的方法，其特征在于，每种电介质从由二氧化硅，氮化硅和氧化氮化硅组成的组合中选择。
45.如权利要求43所述的方法，其特征在于，第一导电层包括导电性掺杂的多晶硅材料。
46.一种电子系统包括：
处理器；和
连接到处理器的非易失性存储器器件，其中非易失性存储器器件包括：
排列成行列的非易失性浮栅存储器元件的阵列；和
用于控制向该存储器元件阵列存取的控制电路；
其中每列存储器元件共用源漏极有个存储器元件列的源漏极包含在和该存储器元件列相关的第一阱中；
其中和每列存储器元件相关的第一阱和其他列存储器元件的其他第一阱隔离；
其中每个第一阱以多对一的关系位于第二阱的上面；
其中每个第一阱具有第一导电类型；和
其中第二阱具有不同于第一导电类型的第二导电类型。
47.一种设定存储器元件阵列中的存储器元件的逻辑状态的方法，包括：
向和存储器元件连接的字线施加第一电势，其中第一电势具有第一极性；
向存储器元件的第一源/漏区和第二源/漏区施加第二电势，其中第二电势具有第一极性；
向包含第一和第二源/漏区的第一阱施加第二电势；和
向第二阱施加第三电势，其中第二阱在第一阱下面并通过PN结连接到第一阱，以及其中第三电势具有第一极性。
48.如权利要求47所述的方法，其特征在于，每个第一，第二和第三电势都大于或等于约0V。
49.如权利要求48所述的方法，其特征在于，第三电势约为第一电势的一半。
50.如权利要求48所述的方法，其特征在于，第一电势在约12V到30V的范围，第二电势在约0V到1V的范围，第三电势在约6V到12V的范围。
51.如权利要求50所述的方法，进一步包括：
向第二阱下面的衬底施加地电势。
52.一种设定存储器元件阵列中的存储器元件的逻辑状态的方法，包括：
向和存储器元件连接的字线施加第一电势；
向存储器元件的第一源/漏区和第二源/漏区施加第二电势；
向包含第一和第二源/漏区的第一阱施加第二电势；和
向第一阱下面的第二阱施加第二电势，其中第二阱通过PN结连接到第一阱；
其中第二电势大于第一电势。
53.如权利要求52所述的方法，其特征在于，第二电势为正电压。
54.如权利要求53所述的方法，其特征在于，第二电势在约12V到30V的范围内。
55.如权利要求53所述的方法，进一步包括：
向第二阱下面的衬底施加地电势。
56.一种设定排列成行列的存储器元件阵列的逻辑状态的方法，该方法包括：
向阵列的每个字线施加第一电势；
向阵列的每个存储器元件的第一源/漏区和第二源/漏区施加第二电势，其中一个存储器元件列的每个存储器元件共用第一和第二源/漏区，以及其中每个存储器元件列形成在隔离的具有第一导电类型的第一阱中；
向每个存储器元件列的第一阱施加第二电势；和
向第二阱施加第二电势，其中第二阱在每个第一阱下面并具有不同于第一导电类型的第二导电类型。
57.如权利要求56所述的方法，其特征在于，第一电势为正电压。
58.如权利要求57所述的方法，其特征在于，第一电势在约12V到30V的范围内。
59.如权利要求57所述的方法，进一步包括：
向第二阱下面的衬底施加地电势。
60.如权利要求56所述的方法，其特征在于，第一导电类型为p-型导电，第二导电类型为n-型导电。
61.一种设定排列成行列的存储器元件阵列的逻辑状态的方法，该方法包括：
向阵列的每个字线施加第一电势；
向阵列的每个存储器元件的第一源/漏区和第二源/漏区施加第二电势，其中一个存储器元件列的每个存储器元件共用第一和第二源/漏区，以及其中每个存储器元件列形成在隔离的具有第一导电类型的第一阱中；
向每个存储器元件列的第一阱施加第二电势；和
向第二阱施加第二电势，其中第二阱在每个第一阱下面，以及其中第二阱具有不同于第一导电类型的第二导电类型。
62.如权利要求61所述的方法，其特征在于，每个第一和第二电势都大于或等于约0V。
63.如权利要求62所述的方法，其特征在于，第一电势在约0V到1V的范围，第二电势在约12V到30V的范围。
64.如权利要求62所述的方法，进一步包括：
向第二阱下面的衬底施加地电势。
65.如权利要求61所述的方法，其特征在于，第一导电类型为p-型导电，第二导电类型为n-型导电。
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