CN102097473A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括具有一或多个有源区的衬底及隔离层，该隔离层经形成而包围有源区并比所述一或多个有源区更深地延伸至所述衬底中。所述半导体装置进一步包括栅电极，该栅电极覆盖所述有源区的一部分，且具有在所述隔离层上方延伸的一个末端部分。

Description

半导体装置
相关申请的交叉引用
本申请案依据35U.S.C.§119主张2009年11月17日申请的韩国专利申请案第10-2009-110927号的优先权，该案的全文以引用的方式并入本文中。
技术领域
本发明大体上关于半导体装置的制造；且尤其涉及高压半导体装置的制造。
背景技术
包括一或多个高压晶体管连同低压电路的各种集成电路广泛用于不同电气应用中。诸如延伸漏极MOS(EDMOS)晶体管、横向双扩散MOS(LDMOS)晶体管及其类似者的高压晶体管占用此等集成电路中的大量空间。
为了与更高集成密度的趋势并驾齐驱，亦需要使高压半导体装置在尺寸上按比例缩小，同时仍维持足够操作特性。
图1A中以平面图说明现有延伸漏极MOS(EDMOS)晶体管。图1B为沿图1A的线X-X′的横截面图，而图1C为沿图1A的线Y-Y′的另一横截面图。
参看图1A至图1C，现有EDMOS晶体管包括有源区22、P型杂质区14、栅电极20、栅极绝缘层19、N型漏极区16、N型源极区17及P型拾取区18。有源区22包括形成于衬底11上方的N型第二阱12及形成于N型第二阱12中的P型第一阱13。P型杂质区14结隔离相邻有源区22。栅电极20与P型第一阱13及N型第二阱12交叉。栅极绝缘层19介入于栅电极20与衬底11之间。N型源极区17与栅电极20的末端相邻而形成于P型第一阱13中。N型漏极区16形成于N型第二阱12中，且与栅电极20隔开。P型拾取区18形成于P型第一阱13中，且与N型源极区17隔开。
因为相邻有源区22通过不同于N型第二阱12的导电类型的P型杂质区14彼此结隔离，所以此种现有EDMOS晶体管具有以下缺陷：除P型杂质区14外亦需要非操作区，以便确保在彼此可能具有不同电位的有源区22之间的隔离，且亦允许有源区22的足够高的操作电压。
亦即，虽然非操作区并未涉足于EDMOS晶体管的实际操作中，但仍然需要此非操作区，以便允许相邻有源区22以足够电压且彼此隔离的形式操作。非操作区支配EDMOS晶体管间距，该EDMOS晶体管间距可定义为通过自整个装置区减去操作区而获得的区域，其中操作区为通过操作长度L1乘以操作宽度W1而定义的区域，且是在操作之间在EDMOS晶体管中发生实际载流子传送的区域，以及整个装置区是定义为装置长度L2乘以装置宽度W2的区域。
对包括非操作区的需要使得难以增大EDMOS晶体管的集成密度。此问题可能并非仅与EDMOS晶体管相关联的问题，而是可能为所有结隔离的高压半导体装置的共同问题。
发明内容
本发明的一或多个方面针对一种高压半导体装置，其具有高集成密度能力及足够操作电压能力。
本发明的各种目的、特征及优点自本发明的若干实施例的以下描述将变得易明白。
根据本发明的一方面，可提供一种半导体装置，该半导体装置可包括：衬底，在该衬底中形成有有源区；隔离层，其形成于衬底中以包围有源区的侧壁；及栅电极，其配置于衬底上方以覆盖有源区的一部分，栅电极具有在隔离层的上部分上方延伸的末端部分。
该隔离层可比有源区更深地延伸至衬底中。
可经由深渠沟隔离(DTI)工艺而形成隔离层。
有源区可包括第一导电类型第一阱及第二导电类型第二阱，其在面向半导体装置的沟道纵向方向的各自阱接触侧壁处彼此接触。第一导电类型第一阱及第二导电类型第二阱的除所述阱接触侧壁外的剩余侧壁可与隔离层接触。
栅电极可沿沟道纵向方向在第一导电类型第一阱及第二导电类型第二阱两者的部分上方延伸，且可具有沿半导体装置的沟道横向方向在隔离层的上部分上方延伸的一个末端部分。
半导体装置可进一步包括：第二导电类型源极区，其与栅电极的第一侧末端相邻而形成于第一导电类型第一阱中；及漏极区，其形成于第二导电类型第二阱中。漏极区可在关于栅电极与第二导电类型源极区相对的一侧上，且可与栅电极的与第一侧末端相对的第二侧末端隔开达一距离，该距离大于第二导电类型源极区与栅电极的第一侧末端之间的距离。
面向半导体装置的沟道横向方向的第二导电类型源极区及漏极区中的每一者各自的侧壁中的每一者可与隔离层接触。
有源区可替选地包括第二导电类型深阱及形成于第二导电类型深阱内的第一导电类型阱。第二导电类型深阱的侧壁中的每一者可与隔离层接触。面向半导体装置的沟道横向方向的第一导电类型阱的侧壁可与隔离层接触。
栅电极可具有与第一导电类型阱的一部分重叠的沿半导体装置的沟道纵向方向的一个末端，且可具有向隔离层的上部分延伸的沿半导体装置的沟道横向方向的另一末端。
半导体装置另外可包括：第二导电类型源极区，其形成于第一导电类型第一阱中而与栅电极的第一侧末端相邻；及第二导电类型漏极区，其与栅电极的与第一侧末端相对的第二侧末端相邻而形成于第二导电类型深阱中。
面向半导体装置的沟道横向方向的源极区及漏极区中的每一者的两个侧壁可与隔离层接触。
栅电极可连接至第一导电类型阱以便充当阳极。第二导电类型深阱可充当阴极。
根据本发明的另一方面，可提供形成于衬底上的半导体装置，以包括一或多个有源半导体区、隔离渠沟及导电电极。一或多个有源半导体区可具有各自深度，一或多个有源半导体区沿一方向延伸至该衬底中达所述各自深度。隔离渠沟可包围一或多个有源半导体区中的相关联有源半导体区，以便电隔离一或多个有源半导体区中的相关联有源半导体区与一或多个有源半导体区中的相邻的其它有源半导体区，且可沿该方向延伸至衬底中达一深度，该深度大于一或多个有源半导体区的所述各自深度。导电电极可以一种方式在一或多个有源半导体区中的相关联有源半导体区与隔离渠沟之间的边界界面上方延伸，以便覆盖一或多个有源半导体区中的相关联有源半导体区及隔离渠沟两者各自的部分。
一或多个有源半导体区中的相关联有源半导体区可包括第一导电类型的第一阱及不同于第一导电类型的第二导电类型的第二阱。第二阱可相对于第一阱以一种方式配置，以使得第二阱的周边边界具有与第一阱接触的一部分及与隔离渠沟接触的其它部分。导电电极可以一种方式延伸，以便覆盖第一阱及第二阱两者各自的部分。
根据一实施例，第二阱可具有与第一阱接触的其周边边界的至少两个相对部分。
半导体装置可包括晶体管。一或多个有源半导体区中的相关联有源半导体区可包括形成于第一阱中的源极区、形成于第二阱中的漏极区及沟道区，沟道区的长度沿由导电电极覆盖的第二阱的一部分自源极区延伸。
半导体装置可进一步包括形成于导电电极与沟道区之间的绝缘层。
半导体装置可进一步包括第一导电类型的内埋杂质层。内埋杂质层可具有浓度高于第一阱中的第一导电类型杂质的浓度的第一导电类型杂质。
源极区及漏极区中的每一者可具有与隔离渠沟接触的一部分。
漏极区可与导电电极隔开。半导体装置可进一步包括沿沟道区的长度的方向在导电电极的一部分与漏极区之间延伸的浅隔离渠沟。浅隔离渠沟可沿该方向延伸至衬底中达一深度，该深度浅于一或多个有源半导体区中的相关联有源半导体区。
附图说明
本发明的各种特征及优点参看附图通过本发明的若干实施例的以下详细描述将变得更显而易见。其中：
图1A至图1C说明现有延伸漏极MOS(EDMOS)晶体管；
图2A至图2C说明根据本发明的实施例的半导体装置；
图3A至图3C说明根据本发明的另一实施例的半导体装置；及
图4A至图4C说明根据本发明的另一实施例的半导体装置。
具体实施方式
下文将参看附图来详细描述本发明的若干实施例。应理解，这些实施例并不意欲且不应解释为限制本发明的完整范围，且本发明的方面及特征可以利用不同于本文中描述的那些实施例中具体详述的构造、配置及组件来实现。实情为，这些实施例经提供以使得本发明将为透彻且完整的，且将向本领域技术人员充分传达本发明的范围。遍及本发明，类似附图标记遍及本发明的各种图及实施例指代类似部分。所述附图未必按比例绘制，且在一些个例中，可能为清楚起见夸示比例。当第一层被称为在第二层“上”或在衬底“上”时，它不仅指代第一层与第二层或衬底直接接触而形成的状况，而且指代第三层存在于第一层与第二层或衬底之间的状况。
以下揭示内容提供高压半导体装置的若干实施例，所述高压半导体装置具有高集成密度能力且能够以足够操作电压操作。因此，本发明的一或多个方面提供具有不同电位的区域通过隔离层而彼此隔离，该隔离层经由深渠沟隔离(DTI)工艺来形成。根据本发明的一或多个方面，结隔离技术可用来使相邻有源区彼此隔离，以由此移除或最小化所需的非操作区。本发明的这些方面因此使得可以实现集成密度的改良，同时仍维持适合于高压半导体装置的足够操作电压。
为说明方便起见，通过实例来描述具有N沟道的延伸漏极MOS(EDMOS)晶体管。在该实例中，第一导电类型为P型，而第二导电类型指代N型。当然，以下描述大体上同样适用于具有P沟道的EDMOS晶体管，然而，在该状况下，第一导电类型对应于N型，而第二导电类型对应于P型。
图2A至图2C说明根据本发明的实施例的半导体装置。图2A为半导体装置的平面图。图2B为沿线X-X′切割的半导体装置的横截面图，而图2C为沿线Y-Y′切割的半导体装置的横截面图。
参看图2A至图2C，根据本发明的实施例的半导体装置可包括：有源区54，所述有源区54各自包括形成于衬底51上方的第一导电类型第一阱52及第二导电类型第二阱53，该衬底51包括装置隔离层62；隔离层60，其形成于该衬底51上方以包围每一有源区54，用于将相邻有源区54彼此隔离；栅电极59，其经形成以延伸覆盖有源区54的一部分并具有在隔离层60的上部分上方延伸的一或多个末端；栅极绝缘层58，其介入于栅电极59与衬底51之间；第二导电类型源极区56，其与栅电极59的一个末端部分相邻而形成于第一导电类型第一阱52中；第二导电类型漏极区55，其形成于该第二导电类型第二阱53中以与栅电极59隔开；及第一导电类型拾取区57，其形成于第一导电类型第一阱52中以与第二导电类型源极区56隔开。根据一实施例，可经由浅渠沟隔离(STI)工艺来形成装置隔离层62。
根据本发明的一实施例的半导体装置可进一步包括第二导电类型内埋杂质层61，其形成于有源区54下方以由隔离层60包围。根据一实施例，第二导电类型内埋杂质层61可具有高于有源区54的杂质掺杂浓度的杂质掺杂浓度，且可改良EDMOS晶体管的击穿电压特性。
隔离层60可具有距衬底51的上表面比有源区54的深度更深的深度，以便将相邻有源区54彼此有效地隔离。可经由深渠沟隔离(DTI)工艺来形成具有以上结构的隔离层60。
有源区54包括彼此接触的第二导电类型第二阱53及第一导电类型第一阱52。除第一导电类型第一阱52与第二导电类型第二阱53接触的侧壁(或结表面)外的第一导电类型第一阱52及第二导电类型第二阱53的剩余侧壁可与隔离层60接触。
第二导电类型源极区56及第二导电类型漏极区55可具有与隔离层60接触的沿沟道长度方向的两个侧壁。当第二导电类型源极区56及第二导电类型漏极区55的侧壁中的任一者沿沟道长度方向(亦即图2A中的X-X′方向)延伸时，操作宽度W1减少了隔开的距离。结果，操作特性可能恶化，且同时产生非操作区，因此不利地影响半导体装置的集成密度。
为了防止操作特性的此恶化及非操作区的产生，根据一实施例，第一导电类型拾取区57及第二导电类型漏极区55可各自具有与隔离层60接触的在沟道宽度方向上延伸的一个侧壁。
栅电极59可具有以下结构：沿沟道长度方向(其为展示于图2A中的X-X′方向)与第一导电类型第一阱52及导电类型第二阱53两者交叉，且具有沿沟道宽度方向(其为Y-Y′方向)在隔离层60的上部分上方延伸的一或多个末端。通过允许栅电极59的末端部分在沟道宽度方向上在隔离层60的上部分上方延伸，可实现集成密度的改良。按照惯例，栅电极59可经设计以具有宽于沟道宽度的宽度，以便防止沟道宽度归因于处理误差而变化。然而，当超过沟道宽度的栅电极59的那些部分定位于有源区54上方时，可使有效装置宽度W2增大与栅电极的额外部分一样多。结果，可减小半导体装置的集成密度。
根据本发明的一实施例的上述结构的半导体装置可包括隔离层60，该隔离层60包围有源区54以将分别具有不同电位的有源区彼此有效地隔离同时维持足够操作电压。
特定言之，当与基于现有结隔离技术隔离相邻有源区54的状况比较时，根据本发明的一实施例的半导体装置可通过在不需要形成非操作区的情况下提供相邻有源区54的彼此隔离而具有改良的集成密度，同时维持足够操作电压。
利用在沟道宽度方向及/或长度方向上在隔离层60的上部分上方延伸的栅电极59的一或多个末端，可以进一步改良半导体装置的集成密度。
如上文所描述，通过包括包围有源区54的隔离层60，且通过由此增大半导体装置的集成密度，高压半导体装置的比导通电阻(RSP)可减少以由此改良操作特性。特定言之，根据本发明的一实施例的半导体装置可显著减小整个区(定义为装置长度L2乘以装置宽度W2)与操作区(其定义为操作长度L1乘以操作宽度W1)之间的差，以便实质上减小不必要的非操作区，且使得整个区大体上变为在操作之间传送载流子的操作区。由于可以减小整个区的总大小，因此可减小定义为存在于第二导电类型源极区56与第二导电类型漏极区55之间的电阻分量的总和乘以整个区的比导通电阻，由此改良半导体装置的操作特性。
此后，出于说明本发明的方面的目的，将描述根据一实施例的具有N沟道的LDMOS晶体管的实例。在此实例中，第一导电类型为P型，而第二导电类型为N型。当然，具有P沟道的LDMOS晶体管可替换地实施为另一实施例，大体上相同的描述适用于所述另一实施例，然而在该状况下，第一导电类型为N型，而第二导电类型为P型。
图3A至图3C说明根据本发明的另一实施例的半导体装置，其中图3A为半导体装置的平面图，图3B为沿线X-X′的半导体装置的横截面图，以及图3C为沿线Y-Y′的半导体装置的横截面图。
参看图3A至图3C，根据本发明的一实施例的半导体装置可包括：有源区82，所述有源区82各自包括形成于衬底71上方的第二导电类型深阱73及形成于第二导电类型深阱73中的第一导电类型阱74，该衬底71包括装置隔离层81；隔离层80，其形成于该衬底71上方以包围每一有源区82并将相邻有源区82彼此隔离；栅电极79，其形成于衬底71上方以覆盖有源区82的一部分并具有向隔离层80的上部分延伸的一个末端；栅极绝缘层78，其介入于栅电极79与衬底71之间；第二导电类型源极区76，其形成于第一导电类型阱74中以排列在栅电极79的一侧的一个末端处；第二导电类型漏极区75，其形成于该第二导电类型深阱73中以与栅电极79的另一侧的一个末端隔开达预定距离；及第一导电类型拾取区77，其形成于第一导电类型阱74中。可经由浅渠沟隔离(STI)工艺来形成装置隔离层81。
根据本发明的实施例的半导体装置可进一步包括第二导电类型内埋杂质层72，其形成于有源区82的下部分中以由隔离层80包围。第二导电类型内埋杂质层72可改良LDMOS晶体管的击穿电压特性。第二导电类型内埋杂质层72的杂质掺杂浓度可高于有源区82(特定而言，第二导电类型深阱73)的杂质掺杂浓度。
隔离层80可具有自衬底71的上表面延伸的比有源区82的深度更深的深度，以便将相邻有源区82彼此有效地隔离。可经由深渠沟隔离(DTI)工艺来形成具有以上结构的隔离层80。
在由第二导电类型深阱73及形成于第二导电类型深阱73内的第一导电类型阱74形成的有源区82中，第二导电类型深阱73的所有侧壁与隔离层80接触，而第一导电类型阱74可具有一种结构，其中其面向沟道宽度方向(其为Y-Y′方向)的侧壁两者与隔离层80接触。
第二导电类型源极区76及第二导电类型漏极区75可具有与隔离层80接触的面向沟道宽度方向的两个侧壁。当面向沟道宽度方向(其为Y-Y′方向)的第二导电类型源极区76及第二导电类型漏极区75的侧壁中的任一者并不接触隔离层80而是与隔离层80隔开时，操作宽度W1减少了此隔开的距离。结果，操作特性可能恶化，且同时可形成非操作区，由此降低可实现的半导体装置的集成密度。为了防止操作特性的恶化及非操作区的形成，第二导电类型漏极区75可具有与隔离层80接触的面向沟道长度方向(其为X-X′方向)的一个侧壁。
栅电极79可具有一种结构，其中沿沟道长度方向(其为X-X′方向)与第一导电类型阱74及第二导电类型深阱73两者交叉以具有与第一导电类型阱74的一部分重叠的一个末端，且可具有在沟道宽度方向(其为Y-Y′方向)上向隔离层80的上部分延伸的一个末端。因为栅电极79的一个末端在沟道宽度方向上向隔离层80的上部分延伸，所以可改良半导体装置的集成密度。按照惯例，栅电极经设计以具有宽于沟道宽度的宽度，以便防止沟道宽度在制造时归因于处理误差而变化。当超过沟道宽度的该现有栅电极的部分定位于有源区82上方时，装置宽度W2增大与栅电极的附加宽度一样多。结果，可不利地影响半导体装置的集成密度。
根据本发明的一实施例的上述结构的半导体装置可包括隔离层80，该隔离层80包围有源区82以使具有不同电位的有源区84彼此隔离同时维持足够操作电压。
特定言之，当与基于现有结隔离技术隔离相邻有源区82的状况比较时，根据本发明的上述实施例的半导体装置可通过在实质上减小非操作区的情况下将相邻有源区82彼此隔离而改良集成密度，同时维持足够操作电压。
通过提供包括沿沟道宽度方向朝隔离层80的上部分延伸的栅电极79的末端部分的上述结构，可以实现半导体装置的集成密度的进一步改良。
如上文所描述，通过包括包围有源区82的隔离层80，且通过由此增大半导体装置的集成密度，高压半导体装置的比导通电阻(RSP)可减小，从而导致半导体装置的操作特性的改良。
在迄今描述的那些实施例中，虽然将诸如EDMOS晶体管、LDMOS晶体管及其类似者的高压MOS晶体管作为说明性实例来描述，但本发明的特征及方面可适用于其它高压半导体装置，所述其它高压半导体装置可被提供如本文中所描述经由DTI工艺所形成的隔离层以使有源区或阱隔离。举例而言，现将根据本发明的另一实施例的高压静电放电(ESD)装置作为另一说明性实例来描述。在以下实例中，第一导电类型为P型，而第二导电类型为N型。当然，取决于特定应用，可将导电类型颠倒，亦即，在替代实施例中，第一导电类型可为N型，而第二导电类型可为P型。
图4A至图4C说明根据本发明的另一实施例的半导体装置，在所述图中，图4A为半导体装置的平面图，图4B为沿线X-X′的半导体装置的横截面图，以及图4C为沿线Y-Y′的半导体装置的横截面图。
参看图4A至图4C，根据本发明的一实施例的半导体装置可包括：衬底91，其具有经由STI工艺形成的装置隔离层98；有源区90，所述有源区90各自包括形成于衬底91上方的第二导电类型深阱93及形成于第二导电类型深阱93内的第一导电类型阱94；隔离层100，其形成于衬底91上方以包围每一有源区90并将相邻有源区90彼此隔离；栅电极99，其形成于衬底91上方以覆盖有源区90的一部分，且具有向隔离层100的上部分延伸的一个末端；栅极绝缘层97，其介入于栅电极99与衬底91之间；第一导电类型第一结区96，其形成于第一导电类型阱94中以在栅电极99的一个末端处排成阵列；及第二导电类型第二结区95，其形成于第二导电类型深阱93中以与栅电极99隔开预定距离。可(例如)经由浅渠沟隔离(STI)工艺来形成装置隔离层98。
根据一实施例的半导体装置可进一步包括第二导电类型内埋杂质层92，其形成于有源区90的下部分中以由隔离层100包围。第二导电类型内埋杂质层92可改良ESD装置的击穿电压特性。第二导电类型内埋杂质层92的杂质掺杂浓度可高于有源区90(特定而言，第二导电类型深阱93)的杂质掺杂浓度。
隔离层100可具有自衬底91的上表面延伸的深于有源区90的深度的深度，以便将相邻有源区90彼此有效地隔离。可经由深渠沟隔离(DTI)工艺来形成具有以上结构的隔离层100。
在由第二导电类型深阱93及形成于第二导电类型深阱93内的第一导电类型阱94形成的有源区90中，面向沟道宽度方向(其为图4A中的Y-Y′方向)的第二导电类型深阱93的侧壁可与隔离层100接触，同时面向沟道宽度方向的第一导电类型阱94的侧壁可与隔离层100接触。
第二导电类型第二结区95及第一导电类型第一结区96可具有与隔离层100接触的面向沟道宽度方向的两个侧壁。当第一导电类型第一结区96及第二导电类型第二结区95的面向沟道宽度方向的侧壁中的任一者与隔离层100隔开时，操作宽度W1减小了隔开的间隙。结果，半导体装置的操作特性可能恶化，且集成密度归因于非操作区的形成可变低。为了防止操作特性的此恶化并减小非操作区的形成，第二导电类型第二结区95可进一步具有亦与隔离层100接触的面向沟道长度方向(亦即，图4A中的X-X′方向)的一个侧壁。
栅电极99可具有一种结构，即沿沟道长度方向(亦即，X-X′方向)与第一导电类型阱94及第二导电类型深阱93两者交叉，可具有与第一导电类型阱94的一部分重叠的一个末端部分，且可具有沿沟道宽度方向(亦即，Y-Y′方向)向隔离层100的上部分延伸的一个末端部分。具有沿沟道宽度方向朝隔离层100的上部分延伸的末端的栅电极99允许半导体装置的集成密度的改良。按照惯例，栅电极经设计以具有宽于沟道宽度的宽度，以便解决在制造期间的沟道宽度的可能变化。当经形成而延伸超过预定沟道宽度的此现有栅电极的区域定位于有源区上方时，装置宽度W2增大与栅电极的额外区域一样多，从而导致可通过此半导体装置实现的较低集成密度。
具有上述结构的根据本发明的一实施例的半导体装置可包括PN结二极管，其中栅电极99及第一导电类型阱94彼此连接以充当阳极，而第二导电类型深阱93充当阴极，且可因此能够作为ESD装置来操作。第一导电类型第一结区96改良关于第一导电类型阱94的接触特性，而第二导电类型第二结区95改良关于第二导电类型深阱93的接触特性。
通过包围有源区90的隔离层100，根据本发明的实施例的半导体装置可以在可操作于不同各别电位的有源区90之间提供有效隔离同时维持足够操作电压，且亦同时减小非操作区的形成或必要性，且可由此实现所得半导体装置的集成密度的增大。
根据一实施例的栅电极99具有一种结构：其具有沿沟道宽度方向朝隔离层100的上部分延伸的一个末端，且因此可允许半导体装置的集成密度的进一步改良。
根据本发明的一或多个方面，与依赖于现有结隔离技术来隔离相邻有源区的现有装置相比较，具有包围有源区的侧壁的隔离层的上述结构可更有效地改良高压半导体装置的操作电压特性及集成密度。
根据本发明的一或多个方面，通过允许栅电极的一个末端向隔离层的上部分延伸，可实现高压半导体装置的操作电压特性及/或集成密度的进一步改良。
另外，根据本发明的一或多个方面，本文中所描述的特征及结构通过减小半导体装置的总装置面积而允许半导体装置的比导通电阻的减小，且可由此允许半导体装置的操作特性的改良。
虽然通过具体细节参看本发明的若干实施例具体展示并描述了本发明，但对于本领域技术人员而言将易明白的是，可在不偏离本发明的原理及精神的情况下对这些实施例进行各种改变，本发明的范围由所附权利要求及其等同物限定。

Claims (20)

1.一种半导体装置，包括：
衬底，在所述衬底中形成有有源区；
隔离层，其形成于所述衬底中以包围所述有源区的侧壁；及
栅电极，其配置于所述衬底上方以覆盖所述有源区的一部分，所述栅电极具有在所述隔离层的上部分上方延伸的末端部分。
2.如权利要求1的半导体装置，其中所述隔离层比所述有源区更深地延伸至所述衬底中。
3.如权利要求1的半导体装置，其中所述隔离层经由深渠沟隔离(DTI)工艺而形成。
4.如权利要求1的半导体装置，其中所述有源区包括第一导电类型第一阱及第二导电类型第二阱，第一导电类型第一阱及第二导电类型第二阱在面向所述半导体装置的沟道纵向方向的各自阱接触侧壁处彼此接触，第一导电类型第一阱及第二导电类型第二阱的除所述阱接触侧壁外的剩余侧壁与所述隔离层接触。
5.如权利要求4的半导体装置，其中所述栅电极沿所述沟道纵向方向在第一导电类型第一阱及第二导电类型第二阱两者的部分上方延伸，且具有沿所述半导体装置的沟道横向方向在所述隔离层的所述上部分上方延伸的一个末端部分。
6.如权利要求4的半导体装置，其进一步包括：
第二导电类型源极区，其与所述栅电极的第一侧末端相邻而形成于第一导电类型第一阱中；及
漏极区，其形成于第二导电类型第二阱中，所述漏极区在关于所述栅电极与第二导电类型源极区相对的一侧上，且与相对于所述栅电极的第一侧末端的第二侧末端隔开距离，该距离大于第二导电类型源极区与所述栅电极的第一侧末端之间的距离。
7.如权利要求6的半导体装置，其中面向所述半导体装置的沟道横向方向的第二导电类型源极区及所述漏极区中的每一者各自的侧壁与所述隔离层接触。
8.如权利要求1的半导体装置，其中所述有源区包括第二导电类型深阱及形成于第二导电类型深阱内的第一导电类型阱，第二导电类型深阱的侧壁中的每一者与所述隔离层接触，面向所述半导体装置的沟道横向方向的第一导电类型阱的侧壁中的每一者与所述隔离层接触。
9.如权利要求8的半导体装置，其中所述栅电极具有与第一导电类型阱的部分重叠的沿所述半导体装置的沟道纵向方向的一个末端，且具有向所述隔离层的所述上部分延伸的沿所述半导体装置的沟道横向方向的另一末端。
10.如权利要求8的半导体装置，其进一步包括：
第二导电类型源极区，其形成于第一导电类型第一阱中以与所述栅电极的第一侧末端相邻；及
第二导电类型漏极区，其与所述栅电极的与第一侧末端相对的第二侧末端相邻而形成于第二导电类型深阱中。
11.如权利要求8的半导体装置，其中面向所述半导体装置的所述沟道横向方向的所述源极区及所述漏极区中的每一者的两个侧壁与所述隔离层接触。
12.如权利要求8的半导体装置，其中所述栅电极连接至第一导电类型阱以充当阳极，第二导电类型深阱充当阴极。
13.一种形成于衬底上的半导体装置，包括：
具有各自深度的一或多个有源半导体区，所述一或多个有源半导体区沿一方向延伸至所述衬底中达所述各自深度；
隔离渠沟，其包围所述一或多个有源半导体区中的相关联有源半导体区，以便电隔离所述一或多个有源半导体区中的所述相关联有源半导体区与所述一或多个有源半导体区中的相邻的其它有源半导体区，所述隔离渠沟沿所述方向延伸至所述衬底中达一深度，该深度大于所述一或多个有源半导体区的所述各自深度；及
导电电极，其以一种方式在所述一或多个有源半导体区中的所述相关联有源半导体区与所述隔离渠沟之间的边界界面上方延伸，以便覆盖所述一或多个有源半导体区中的所述相关联有源半导体区及所述隔离渠沟两者各自的部分。
14.如权利要求13的半导体装置，其中所述一或多个有源半导体区中的所述相关联有源半导体区包括第一导电类型的第一阱及不同于第一导电类型的第二导电类型的第二阱，第二阱相对于第一阱以一种方式配置，以使得第二阱的周边边界具有与第一阱接触的一部分及与所述隔离渠沟接触的其它部分，且
其中所述导电电极以一种方式延伸，以便覆盖第一阱及第二阱两者各自的部分。
15.如权利要求13的半导体装置，其中第二阱具有与第一阱接触的其周边边界的至少两个相对部分。
16.如权利要求14的半导体装置，其中所述半导体装置包括晶体管，所述一或多个有源半导体区中的所述相关联有源半导体区包括形成于第一阱中的源极区、形成于第二阱中的漏极区及沟道区，所述沟道区的长度自所述源极区沿由所述导电电极覆盖的第二阱的一部分延伸。
17.如权利要求16的半导体装置，其进一步包括形成于所述导电电极与所述沟道区之间的绝缘层。
18.如权利要求16的半导体装置，其进一步包括第一导电类型的内埋杂质层，所述内埋杂质层具有浓度高于第一阱中的第一导电类型杂质的浓度的第一导电类型杂质。
19.如权利要求16的半导体装置，其中所述源极区及所述漏极区中的每一者具有与所述隔离渠沟接触的一部分。
20.如权利要求16的半导体装置，其中所述漏极区与所述导电电极隔开，且
其中所述半导体装置进一步包括沿所述沟道区的长度的方向在所述导电电极的一部分与所述漏极区之间延伸的浅隔离渠沟，所述浅隔离渠沟沿所述方向延伸至所述衬底中达到比所述一或多个有源半导体区中的所述相关联有源半导体区浅的深度。
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