KR100713741B1 - 무접촉 균일 터널링 분리 ｐ 웰(ｃｕｓｐ)의 비휘발성 메모리 어레이 구조, 그 제조 및 동작 - Google Patents

무접촉 균일 터널링 분리 ｐ 웰(ｃｕｓｐ)의 비휘발성 메모리 어레이 구조, 그 제조 및 동작 Download PDF

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Abstract

분리된 웰에 형성된 플로팅 게이트 전계 효과 트랜지스터 또는 메모리 셀은 비휘발성 메모리 어레이 및 장치의 제조에 유용하다. 이러한 플로팅 게이트 메모리 셀의 열은 상기 열의 각 메모리 셀에 대한 소스/드레인 영역을 포함하는 웰에 관련된다. 이들 웰은 어레이의 다른 열의 소스/드레인 영역에서 분리된다. 파울러 노르하임 터널링은 개별적으로 또는 벌크 또는 블록별로 이러한 플로팅 게이트 메모리 셀을 프로그래밍 및 소거하는데 사용될 수 있다.
플로팅 게이트, 메모리 셀, 비휘발성 메모리, 논리 상태 설정, 워드 라인

Description

무접촉 균일 터널링 분리 Ｐ 웰(ＣＵＳＰ)의 비휘발성 메모리 어레이 구조, 그 제조 및 동작{CONTACTLESS UNIFORM-TUNNELING SEPARATE P-WELL (CUSP) NON-VOLATILE MEMORY ARRAY ARCHITECTURE, FABRICATION AND OPERATION}
본 발명은 비휘발성 메모리 셀에 관한 것으로서, 특히 플래시 메모리 셀에 관한 것이다.
메모리 장치는 다양한 형태와 크기로 이용가능하다. 일부 메모리 장치는 속성상 휘발성이고 능동 전원없이는 데이터를 보유할 수 없다. 통상의 휘발성 메모리는 커패시터로서 형성되는 메모리 셀을 포함하는 DRAM이다. 커패시터 상의 전하 또는 전하의 결핍은 메모리 셀에 저장된 데이터의 이진 상태를 나타낸다. 동적 메모리 장치는 비휘발성 메모리보다 데이터를 보유하는데 보다 많은 노력이 필요하지만, 통상 판독 및 기입을 보다 신속하게 행한다.
또한, 비휘발성 메모리 장치는 상이한 구성으로 이용가능하다. 예를 들면, 플로팅 게이트 메모리 장치는 플로팅 게이트 트랜지스터를 사용하여 데이터를 저장하는 비휘발성 메모리이다. 데이터는 트랜지스터의 임계 전압을 변경하여 메모리 셀에 기입되고 전력이 제거되는 경우에도 보유된다. 트랜지스터의 임계 전압을 복원하기 위해 트랜지스터는 소거될 수 있다. 메모리는 소거 블록으로 구성될 수 있 으며, 소거 블록 내의 모든 메모리 셀은 한 번에 소거된다. 이러한 비휘발성 메모리 장치는 통상 플래시 메모리로 불린다.
비휘발성 메모리 셀은 플로팅 게이트 메모리 셀로서 제작되며, 소스 영역과 이 소스 영역으로부터 횡단 이격되어 중간 채널 영역을 형성하는 드레인 영역을 포함한다. 소스 및 드레인 영역은 실리콘 기판의 공통 수평면에서 형성된다. 플로팅 게이트는 통상 도핑된 폴리실리콘으로 이루어지며, 채널 영역 상에 배치되어 유전체에 의해 다른 셀 요소와 전기적으로 분리된다. 예를 들면, 게이트 산화물이 플로팅 게이트와 채널 영역 사이에 형성될 수 있다. 컨트롤 게이트가 플로팅 게이트 상에 배치되고, 또한, 도핑된 폴리실리콘으로 이루어질 수 있다. 컨트롤 게이트는 다른 유전층에 의해 플로팅 게이트와 전기적으로 분리된다. 따라서, 플로팅 게이트는 유전체에서 "플로팅"하므로, 채널 및 컨트롤 게이트 둘 모두로부터 절연된다.
반도체 장치가 소형화됨에 따라, 설계자는 설계 기준을 충족하면서 작은 면적에도 불구하고 충분한 성능을 유지하기 위해서 충분히 작은 표면 면적을 요구하는 메모리 셀의 제조에 관련된 문제에 직면하게 된다.
상술한 이유로 인해, 그리고 본 발명에 따라 당업자에게 명확하게 되는 후술하는 이유로 인해, 다른 메모리 장치 구조가 필요하다.
비휘발성 메모리 셀에 대한 상술한 문제점 및 다른 문제점들이 본 발명에 의해 해결되며, 후술하는 설명에 의해 이해될 수 있다.
다양한 실시예는 비휘발성 반도체 메모리의 제조 및 구조 뿐만 아니라 비휘발성 반도체 메모리 셀, 어레이에 관한 것이다. 이러한 메모리 셀은 프로그램 및 소거 동작 동안 파울러 노르하임(FN;Fowler-Nordheim) 터널링을 사용하면서 랜덤 액세스 성능을 유지할 수 있다. FN 터널링의 속성으로 인해, 메모리 셀은 비교적 낮은 전력 소모로 동작할 수 있다. 또한, 열전자 처리에 비해 FN 터널링의 저전력 소모로 인하여, 많은, 예를 들면, 수천 셀이 병렬로 프로그래밍 또는 소거될 수 있다. 병렬 프로그래밍 및 소거 동작은 메모리 셀의 큰 블록에 적절하지만, 셀은 개별적으로 프로그래밍 또는 소거되면서 통상의 전기적 소거가능 및 프로그래밍가능 판독 전용 메모리(EEPROM)보다 적은 셀 크기를 여전히 이용할 수 있다.
일 실시예에서, 본 발명은 플로팅 게이트 전계 효과 트랜지스터의 어레이를 제공한다. 이 어레이는 플로팅 게이트 전계 효과 트랜지스터의 2 이상의 열(column)을 포함하고, 하나의 열의 각 전계 효과 트랜지스터는 제1 소스/드레인 영역과 제2 소스/드레인 영역을 상기 열의 다른 전계 효과 트랜지스터와 공유한다. 하나의 열의 제1 및 제2 소스/드레인 영역은 제1 도전형을 갖는 제1 웰에 포함된다. 각 열에 대한 제1 웰은 다른 열의 제1 웰로부터 분리된다.
다른 실시예에서, 본 발명은 메모리 셀 어레이 내에서 메모리 셀을 소거하는 방법을 제공한다. 이 방법은 상기 메모리 셀에 관련된 워드 라인에 제1 전위를 인가하는 단계; 상기 메모리 셀의 제1 소스/드레인 영역과 제2 소스/드레인 영역에 제2 전위를 인가하는 단계; 및 상기 제1 및 제2 소스/드레인 영역을 포함하는 제1 웰에 상기 제2 전위를 인가하는 단계를 포함한다. 상기 방법은 제2 웰에 제3 전위를 인가하는 단계를 더 포함한다. 제2 웰은 제1 웰의 하부에 있으며, PN 접합을 통해 제1 웰에 결합된다.
또 다른 실시예에서, 본 발명은 메모리 셀 어레이에서 메모리 셀을 프로그래밍하는 방법을 제공한다. 상기 방법은 메모리 셀에 관련된 워드 라인에 제1 전위를 인가하는 단계; 메모리 셀의 제1 소스/드레인 영역과 제2 소스/드레인 영역에 제2 전위를 인가하는 단계; 및 제1 및 제2 소스/드레인 영역을 포함하는 제1 웰에 제3 전위를 인가하는 단계를 포함한다. 상기 방법은 제1 웰 하부에 있는 제2 웰에 제3 전위를 인가하는 단계를 더 포함한다. 제2 웰은 PN 접합을 통해 제1 웰에 결합되고, 제3 전위는 제2 극성을 갖는다.
또 다른 실시예에서, 본 발명은 비휘발성 메모리 장치를 제공한다. 메모리 장치는 행(row)과 열(column)로 배치된 비휘발성 플로팅 게이트 메모리 셀의 어레이와, 메모리 셀의 어레이로의 액세스를 제어하는 제어 회로를 포함한다. 메모리 셀의 각 열은 소스 및 드레인을 공유하고, 메모리 셀의 열에서의 소스 및 드레인은 메모리 셀의 열에 관련된 제1 웰에 포함된다. 메모리 셀의 각 열에 관련된 제1 웰은 메모리 셀의 다른 열의 다른 제1 웰로부터 분리된다. 각각의 제1 웰은 다대일(many-to-one) 관계로 제2 웰 상부에 있으며, 각각의 제1 웰은 제1 도전형을 갖는다. 제2 웰은 제1 도전형과 상이한 제2 도전형을 갖는다.
본 발명의 다른 실시예는 다양한 범위의 방법 및 장치를 포함한다.
도 1A는 본 발명의 일 실시예에 따라 형성된 메모리 셀 어레이의 개략도.
도 1B는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도.
도 2A는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터(FET)의 어레이의 평면도.
도 2B는 도 2A의 FET의 어레이 일부의 단면도.
도 3A 내지 도 3F는 본 발명의 일 실시예에 따른 다양한 제조 단계 동안 메모리 어레이의 일부의 단면도.
본 발명의 후술하는 상세한 설명에서, 일부를 형성하는 첨부 도면에 대한 참조가 행해지며, 여기서, 본 발명이 실시될 수 있는 특정 실시예가 예시로서 도시되어 있다. 도면에서, 동일 참조번호는 여러 관점을 통해 실질적으로 유사한 컴포넌트를 나타낸다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 상세히 설명한다. 다른 실시예들도 사용될 수 있으며, 구조적, 논리적 및 전기적 변화가 본 발명의 범위를 벗어나지 않으면서 행해질 수 있다.
후술하는 상세한 설명과 청구항의 이해를 돕기 위해서, "반도체 기판"이라는 용어는, 반도체 웨이퍼(단독으로 또는 그 상부의 다른 재료를 포함하는 조립으로)와 반도체 재료층(단독으로 또는 그 상부의 다른 재료를 포함하는 조립으로) 등의 벌크 반도체 재료를 포함하지만, 이에 국한되는 것이 아닌 반도체 재료를 포함하는 임의의 구성을 의미하도록 정의된다. "기판"이라는 용어는 상술한 반도체 기판을 포함하지만, 이에 국한되지 않는 임의의 지지 구조를 나타낸다. 또한, 기판이라는 용어는 처리 동안 반도체 구조를 의미하는데 사용되며, 그 상부에 제작된 다른 층 을 포함할 수 있다. 웨이퍼와 기판은 도핑된 그리고 도핑되지 않은 반도체, 베이스 반도체 또는 절연체에 의해 지지되는 에피 반도체 뿐만 아니라 당업자에 공지된 다른 반도체 구조를 포함한다.
또한, 본 발명에 따른 실시예에 의해 형성된 구조를 여기에 설명하면서, n형, p형, n+ 및 p+과 같은 공통 반도체 용어는, 설명되는 다양한 구조 또는 영역에 대하여 사용되는 도전 도핑 유형을 나타내는데 사용될 수 있다. 특정 레벨의 도핑은 본 발명의 실시예에 적절한 것으로 여겨지지 않는다; 따라서, 특정 도펀트 종류와 농도가 언급되지 않을 수 있지만, 적절한 농도를 갖는 적절한 도펀트 종류가 그 목적을 위해 사용될 수 있음이 이해될 것이다.
또한, 도체라는 용어는 반도체를 포함하는 것으로 이해되며, 절연체라는 용어는 도체로서 언급된 재료보다 전기적으로 덜 도전형인 임의의 재료를 포함하도록 한정된다. 따라서, 후술하는 상세한 설명은 한정된 의미로 취해져서는 안되며, 본 발명의 범위는 첨부된 청구항과 함께 이러한 청구항의 균등한 전체 범위에 의해서만 한정된다.
마지막으로, 첨부한 도면에서 도시한 구조의 수치, 상대적 크기 및 간격은 단지 예시적이며, 따라서, 설명 및 이해의 용이를 위해 선택된 것임이 이해될 것이다. 따라서, 이러한 표현은 본 발명에 따른 동작 실시예의 실제 수치 또는 상대적 크기를 나타내는 것은 아니다.
도 1A는 본 발명의 실시예에 따른 메모리 셀(101)의 어레이(100)의 개략도이다. 메모리 셀(101)은 기판(102)에 의해 지지된다. 각 메모리 셀(101)은 워드 라 인(120), 플로팅 게이트(116), 제1 소스/드레인 영역(108) 및 제2 소스/드레인 영역(110)에 의해 도 1A에 제공된 컨트롤 게이트를 포함하는 FET이다. 하나의 소스/드레인 영역은 소스로 동작하지만, 다른 소스/드레인 영역은 FET에 있어서 드레인으로 동작한다.
메모리 셀(101)의 열은, 이들 메모리 셀(101)이 동일한 소스/드레인 영역(108 및 110)을 공유하는 것으로서 한정되며, 예를 들어, 메모리 셀(10111 및 10112)이 동일 열에 있게 된다. 메모리 셀(101)의 행은, 이들 메모리 셀(101)이 동일한 워드 라인(120)을 공유하는 것으로서 한정되며, 예를 들어, 메모리 셀(10111 및 10121)이 동일 행에 있게 된다. 단지 2개의 열과 2개의 행이 도 1A에 도시되어 있지만, 통상의 어레이는 수백 또는 심지어 수천개의 행과 열을 포함할 수 있다.
메모리 셀(101)의 열에 있는 각 메모리 셀(101)의 바디(body)는 제1 노드(106)에 결합된다. 제1 열의 메모리 셀(101)의 제1 노드(106)는 어레이(100) 내의 다른 열의 메모리 셀(101)의 다른 제1 노드(106)로부터, 부분적으로는 제1 노드(106)와 상이한 도전형을 갖는 제2 노드(112)에 의해, 분리된다. 제1 노드(106)는 PN 접합을 통해 제2 노드(112)에 각각 결합된다.
표 1은 본 발명의 일 실시예에 대한 메모리 어레이(100) 동작을 나타낸다. 비록 특정 전위가 표 1에 열거되어 있지만, 당업자는, 판독 동작 동안 타겟 메모리 셀의 임계 전압을 초과하는 필요 전압차를 생성하고, FN 터널링을 용이하게 하여 타겟 메모리 셀의 플로팅 게이트(116)에 전하를 더하거나 이로부터 전하를 제거하 는 필요 전압차를 제공하도록 다른 전위들이 규정될 수 있음을 이해할 것이다. 이에 따라, 다양한 실시예들은 도 1에 열거된 특정 전위에 국한되지 않는다.
노드/동작 판독 타겟 소거 타겟 프로그램 타겟 모두 소거 모두 프로그램
1201 Vwr V1 V2 V1 V2
1081 Vdr V2 V1 V2 V1
1101 0V V2 V1 V2 V1
1061 0V V2 V1 V2 V1
1202 0V 0V 0V V1 V2
1082 0V 0V 0V V2 V1
1102 0V 0V 0V V2 V1
1062 0V 0V 0V V2 V1
112 0V 0V V1 0V V1
102 0V 0V 0V 0V 0V
어레이 동작 동안 바이어스 조건(메모리 셀(10111)을 타겟 메모리 셀로 가정)
대략 전위는 통상 V1에서 대략 5V 내지 15V이고, V2에서 대략 -5V 내지 -15V의 범위에 있다.
표 1에서, 노드(1202)는 타겟 메모리 셀(10111)을 포함하지 않는 열에 대한 모든 워드 라인(120)을 나타내고, 노드(1082)는 타겟 메모리 셀(10111)을 포함하지 않는 모든 제1 소스/드레인 영역(108)을 나타내며, 노드(1102)는 타겟 메모리 셀(10111)을 포함하지 않는 모든 제2 소스/드레인 영역(110)을 나타내고, 노드(1062)는 타겟 메모리 셀(10111)을 포함하지 않는 열에 대한 모든 제1 노드(106)를 나타낸다.
표 1에 나타낸 바와 같이, 일 실시예에서, 어레이(100)의 타겟 메모리 셀(10111)의 판독은 판독 전압(Vwr), 예를 들어, 4.5V를 타겟 메모리 셀의 워드 라인(1201)에 인가하고, 바이어스(Vdr), 예를 들어, 1V를 타겟 메모리 셀의 제1 소스/드레인 영역(1081)에 인가하며, 제1 소스/드레인 영역(1081)에서의 전류 또는 제2 소스/드레인 영역(1101)에서의 전류 또는 전위를 검출하여 수행될 수 있다. 판독 전압은 판독 교란(disturb), 즉, 셀의 데이터값의 변화를 야기하지 않을 수 있는 도전 셀에 대한 임계값을 넘는 전압이다. 이러한 판독 동작 동안, 타겟 메모리 셀의 제1 노드(1061)와 제2 노드(112)는 각각 접지 전위가 되게 한다. 나머지 워드 라인(1202), 제1 소스/드레인 영역(1082), 제2 소스/드레인 영역(1102), 제1 노드(1062) 및 기판(102)이 또한 접지된다.
통상, 소거는 후속 프로그래밍 동작에 대비하여 메모리 셀 그룹을 균일 상태, 즉, 제1 논리 상태가 되게 하는 것을 의미한다. 표 1에 나타낸 바와 같이, 일 실시예에서, 어레이(100)의 타겟 메모리 셀(10111)의 소거는 제1 극성(V1)을 갖는 제1 프로그래밍 전압, 예를 들어, 8V를 타켓 메모리 셀의 워드 라인(1201)에 인가하고, 제2 극성(V2)을 갖는 제2 프로그래밍 전압, 예를 들어, -8V를 타겟 메모리 셀의 제1 소스/드레인 영역(1081), 제2 소스/드레인 영역(1101) 및 제1 노드(1061)에 인가함으로써 수행될 수 있다. 나머지 노드, 즉, 제2 노드(112), 워드 라인(1202), 제1 소스/드레인 영역(1082), 제2 소스/드레인 영역(1102), 제1 노드(1062), 및 기판(102)은 접지 전위가 되게 한다. 어레이(100)의 모든 메모리 셀을 소거하기 위해서, 워드 라인(1202)은 접지 전위 대신에 제1 프로그래밍 전압이 되게 하고, 제1 소스/드레인 영역(1082), 제2 소스/드레인 영역(1102) 및 제1 노드(1062)는 접지 전위 대신 제2 프로그래밍 전압이 되게 한다.
통상, 프로그래밍은 메모리 셀 또는 메모리 셀 그룹을 논리 상태, 즉, 어레이 내에 저장될 데이터 패턴을 나나태는 제2 논리 상태가 되는 과정의 마지막 단계를 의미한다. 따라서, 데이터 패턴은 메모리 셀 모두를 제1 논리 상태로 하고, 하나 이상의 메모리 셀을 제2 논리 상태로 하여 어레이(100)에 저장될 수 있다. 표 1에 도시한 바와 같이, 일 실시예에서, 어레이(100)의 타겟 메모리 셀(10111)의 프로그래밍은 제2 극성을 갖는 제2 프로그래밍 전압(V2), 예를 들어, -8V를 타겟 메모리 셀의 워드 라인(1201)에 인가하고, 제1 극성을 갖는 제1 프로그래밍 전압(V1), 예를 들어, 8V를 타겟 메모리 셀의 제1 소스/드레인 영역(1081), 제2 소스/드레인 영역(1101), 및 제1 노드(1061) 뿐만 아니라 제2 노드(112)에 인가함으로써 수행될 수 있다. 나머지 노드, 즉, 워드 라인(1202), 제1 소스/드레인 영역(1082), 제2 소스/드레인 영역(1102), 제1 노드(1062) 및 기판(102)은 접지 전위가 되게 한다. 어레이(100)의 모든 메모리 셀을 프로그래밍하기 위해, 워드 라인(1202)은 접지 전위 대신에 제2 프로그래밍 전압이 되게 하고, 제1 소스/드레인 영역(1082), 제2 소스/드레인 영역(1102), 및 제1 노드(1062)가 접지 전위 대신에 제1 프로그래밍 전압이 되게 한다.
표 2는 단일 극성의 전압이 사용되는 본 발명의 다른 실시예에 대한 메모리 어레이(100)에 대한 동작을 나타낸다. 특정 전위가 표 1에 열거되어 있지만, 다른 전위가, 판독 동작 동안 타겟 메모리 셀의 임계 전압을 초과하는 필요 전압차를 생성하거나, FN 터널링을 용이하게 하여 타겟 메모리 셀의 플로팅 게이트(116)에 전하를 더하고 이로부터 전하를 제거하는 필요 전압차를 제공하도록 규정될 수 있음을 당업자는 이해할 것이다. 이와 같이, 다양한 실시예가 표 2에 열거된 특정 전위에 국한되는 것은 아니다.
노드/동작 판독 타겟 소거 타겟 프로그램 타겟 모두 소거 모두 프로그램
1201 Vwr Vhi Vlo Vhi Vlo
1081 Vdr Vlo Vhi Vlo Vhi
1101 0V Vlo Vhi Vlo Vhi
1061 0V Vlo Vhi Vlo Vhi
1202 0V Vmed or Vlo Vmed Vhi Vlo
1082 0V Vmed Vmed or Vlo Vlo Vhi
1102 0V Vmed Vmed or Vlo Vlo Vhi
1062 0V Vmed Vmed or Vlo Vlo Vhi
112 0V Vmed Vhi Vlo Vhi
102 0V 0V 0V 0V 0V
어레이 동작 동안의 바이어스 조건(메모리 셀(10111)을 타겟 메모리 셀로 가정)
대략 전위는 통상, Vlo에서 대략 0V 내지 1V이고, Vmed에서 6V 내지 12V이며, Vhi에서 12V 내지 30V의 범위에 있다.
표 2에서, 노드(1202)는 타겟 메모리 셀(10111)을 포함하지 않는 행에 대한 모든 워드 라인(120)을 나타내고, 노드(1082)는 타겟 메모리 셀(10111)을 포함하지 않는 모든 제1 소스/드레인 영역(108)을 나타내며, 노드(1102)는 타겟 메모리 셀(10111)을 포함하지 않는 모든 제2 소스/드레인 영역(110)을 나타내고, 노드(1062)는 타겟 메모리 셀(10111)을 포함하지 않는 열에 대한 모든 제1 노드(106)를 나타낸다.
표 2에 나타낸 바와 같이, 일 실시예에서, 어레이(100)의 타겟 메모리 셀(10111)의 판독은 판독 전압(Vwr), 예를 들어, 4.5V를 타겟 메모리 셀의 워드 라인(1201)에 인가하고, 바이어스(Vdr), 예를 들어, 1V를 타겟 메모리 셀의 제1 소스/드레인 영역(1081)에 인가하며, 제1 소스/드레인 영역(1081)에서의 전류 또는 제2 소스/드레인 영역(1101)에서의 전류 또는 전위를 검출하여 수행될 수 있다. 판독 전압은 판독 교란, 즉, 셀의 데이터값의 변화를 야기하지 않을 수 있는 도전 셀에 대한 임계값을 넘는 전압이다. 이러한 판독 동작 동안, 타겟 메모리 셀의 제1 노드(1061)와 제2 노드(112)는 각각 접지 전위가 되게 한다. 나머지 워드 라인(1202), 제1 소스/드레인 영역(1082), 제2 소스/드레인 영역(1102), 제1 노드(1062) 및 기판(102)이 또한 접지된다.
표 2에 나타낸 바와 같이, 일 실시예에서, 어레이(100)의 타겟 메모리 셀(10111)의 소거는 제1 프로그래밍 전압(Vhi), 예를 들어, 16V를 타겟 메모리 셀의 워드 라인(1201)에 인가하고, 제2 프로그래밍 전압(Vlo), 예를 들어, 0V를 타겟 메모리 셀의 제1 소스/드레인 영역(1081), 제2 소스/드레인 영역(1101) 및 제1 노드(1061)에 인가하여 수행될 수 있다. 제2 노드(112), 제1 소스/드레인 영역(1082), 제2 소스/드레인 영역(1102) 및 제1 노드(1062)가 제1 및 제2 프로그래밍 전압 사이의 제3 프로그래밍 전압(Vmed), 예를 들어, 8V가 되게 한다. 워드 라인(1202)은 제2 또는 제3 프로그래밍 전압이 되게 한다. 기판(102)은 접지 전위가 되게 한다. 어레이(100)의 모든 메모리 셀을 소거하기 위해서, 워드 라인(1202)은 제2 또는 제3 프로그래밍 전압 대신에 제1 프로그래밍 전압이 되게 하고, 제1 소스/드레인 영역(1082), 제2 소스/드레인 영역(1102), 제1 노드(1062), 및 제2 노드(112)는 제3 프로그래밍 전압 대신 제2 프로그래밍 전압이 되게 한다.
표 2에 나타낸 바와 같이, 일 실시예에서, 에러이(100)의 타겟 메모리 셀(10111)의 프로그래밍은, 타겟 메모리 셀의 워드 라인(1201)에 제2 프로그래밍 전압(Vlo)을 인가하고, 타겟 메모리 셀의 제1 소스/드레인 영역(1081), 제2 소스/드레인 영역(1101) 및 제1 노드(106) 뿐만 아니라 제2 노드(112)에 제1 프로그래밍 전압(Vhi)을 인가함으로써 수행된다. 나머지 워드 라인(1202)은 제3 프로그래밍 전압(Vmed)가 되고, 제1 소스/드레인 영역(1082), 제2 소스/드레인 영역(1102), 및 제1 노드(1062)는 제2 프로그래밍 전압(Vlo) 또는 제3 프로그래밍 전압(Vmed)가 되게 한다. 기판(102)은 접지 전위가 되게 한다. 어레이(100)의 모든 메모리 셀을 프로그래밍하기 위해서, 워드 라인(1202)은 제3 프로그래밍 전압 대신 제2 프로그래밍 전압이 되게 하고, 제1 소스/드레인 영역(1082), 제2 소스/드레인 영역(1102), 및 제1 노드(1062)는 제2 또는 제3 프로그래밍 전압 대신에 제1 프로그래밍 전압이 되게 한다.
상기 설명에서, 프로그래밍 및 소거 동작이 플로팅 게이트에서 채널로의 전자 주입 동작과, 채널에서 플로팅 게이트로의 전자 주입 동작을 각각 참조하여 설명하였지만, 이들 동작은 교환가능하다. 따라서, 높은 Vt 또는 비도전 상태를 갖는 메모리 셀은 프로그래밍 상태 또는 소거 상태에 있는 셀을 나타낸다.
도 1B는 본 발명의 일 실시예에 따른 비휘발성 또는 플래시 메모리 장치(160)의 블록도이다. 메모리 장치(160)는 프로세서(161)에 결합되어 전자 시스템의 일부를 형성한다. 메모리 장치(160)는 본 발명의 이해에 도움이 되는 메모리 장치의 특징에 집중하도록 간략화되었다. 메모리 장치(160)는 비휘발성 메모리 셀의 어레이(100)를 포함한다. 메모리 셀(도 1B에는 비도시)은 본 발명의 실시예에 따른 플로팅 게이트 메모리 셀이다. 어레이는 행과 열에 배치된다. 행은 블록에 배치될 수 있으며, 소거 동작은 종래의 플래시 메모리와 유사한 방식으로 전체 블록 상에 수행될 수 있다. 그러나, 상술한 메모리 셀 구조 및 어레이 구성은 임의의 블록 구조에 독립적인 선택적 메모리 셀의 개별 소거를 용이하게 한다.
행 디코더(168)와 열 디코더(170)는 어드레스 라인 A0-Ax(172) 상에 제공된 어드레스 신호를 디코딩하도록 제공된다. 어드레스 버퍼 래치 회로(166)는 어드레스 신호를 래치하도록 제공된다. 어드레스 신호는 수신 및 디코딩되어 메모리 어레이(100)에 액세스한다. 선택 회로(176)는 열 디코더(170)에서 식별된 어레이의 열을 선택하도록 제공된다. 센스 증폭기와 비교 회로(178)는 메모리 셀 내에 저장된 데이터를 감지하고, 저장된 데이터의 정확성을 검증하는데 사용된다. 데이터 입력(180) 및 출력(182) 버퍼 회로는 프로세서(161)와 함께 복수의 데이터(DQ) 라인(181) 상의 양방향 데이터 통신을 위해 포함된다. 데이터 래치(183)는 통상 입력 버퍼(180) 및 메모리 어레이(100) 사이에 제공되어 DQ 라인(181)으로부터 수신된 (메모리 셀에 기입될) 데이터 값을 저장한다.
명령 제어 회로(174)는 프로세서(161)로부터 제어 라인(173) 상에 제공된 신호를 디코딩한다. 이들 신호는 데이터 판독, 데이터 기입, 및 소거 동작 등 메모리 어레이(100) 상의 동작을 제어하는데 사용된다. 입출력 제어 회로(184)는 입력 버퍼(180) 및 출력 버퍼(182)를 제어 신호 일부에 응답하여 제어하는데 사용된다. 상술한 바와 같이, 메모리 장치(160)는 메모리 특징의 기본 이해를 위해 간략화되었다. 통상의 플래시 메모리의 보다 상세한 이해는 당업자에게 공지되어 있다.
비휘발성 메모리 셀의 어레이는 종종 워드 라인과 비트 라인에 각각 결합된 메모리 셀의 행과 열에 배치된다. 워드 라인은 플로팅 게이트 메모리 셀의 컨트롤 게이트에 결합된다. 비트 라인은 플로팅 게이트 메모리 셀의 드레인에 결합된다.
도 2A 및 도 2B는 각각 본 발명의 일 실시예에 따른 전계 효과 트랜지스터(FET)의 어레이의 평면도 및 단면도이다. 도 2B의 단면은 도 2A의 선 A-A'에서 취해진다.
메모리 셀(201)의 어레이(200)는 기판(202) 상에 형성된다. 일 실시예에서, 기판(202)은 단결정 실리콘 등의 단결정 재료이다. 다른 실시예에서, 기판(202)은 예를 들면 p형 또는 n형 도전형을 갖도록 도핑될 수 있다.
각 메모리 셀(201)은 기판(202) 상부에 게이트, 기판(202) 내의 2개의 소스/드레인 영역(208 및 210), 및 2개의 소스/드레인 영역(208 및 210) 사이의 영역으로 한정되는 채널 영역을 갖는 FET을 포함한다. 메모리 셀(201)의 게이트는 도전재(220), 층간 유전체(218), 플로팅 게이트(216), 및 터널 유전체(214)에 의해 제공되는 컨트롤 게이트를 포함한다.
메모리 셀의 열은 제1 소스/드레인 영역(208) 및 제2 소스/드레인 영역(210)이 각각 서로 연결된 메모리 셀(201)의 그룹이다. 메모리 셀의 열의 메모리 셀(201)은 또한 제1 또는 쉘로우 웰(206)을 공유한다. 제1 웰(206)은 제1 도전형을 갖는다. 일 실시예에서, 제1 도전형은 p 도전형이다. 메모리 셀의 제1 열의 제1 웰(206)은 분리 트렌치(204)에 의해 다른 제1 웰(206)에서 분리된다. 각각의 제1 웰(206)은 메모리 셀의 열에 있어서 제1 소스/드레인 영역(208)과 제2 소스/드레인 영역(210)을 포함한다. 소스/드레인 영역(208 및 210)은 각각 제1 도전형과 반대인 제2 도전형을 갖는다. 예를 들면, 제1 도전형으로서 p 도전형을 갖는 실시예에서, 제2 도전형은 n 도전형이다. 제1 및 제2 소스/드레인 영역(208 및 210)은 메모리 셀의 열에서 공유되기 때문에, 어떤 국지적 접촉도 개별 소스/드레인 영역에서 필요하지 않다.
메모리 셀(201)의 어레이(200)는 제1 웰(206) 하부의 디프(deep) 또는 제2 웰(212)을 공유한다. 제2 웰(212)은 제2 도전형을 갖는다. 제2 웰(212)은 상부면이 분리 트렌치(204)의 베이스 상부에 연장하고, 하부면이 분리 트렌치(204) 하부에 연장한다.
도 3A 내지 도 3F는 본 발명의 일 실시예에 따라 다양한 제조 단계 동안 메모리 어레이(200)의 일부의 단면도이다.
도 3A에서, 분리 트렌치(204)가 기판(202) 내에 형성되었다. 분리 트렌치(204)는 통상 다양한 쉘로우 트렌치 분리(STI) 기술 중 임의의 것을 사용하는 유전체 충진 트렌치이다. 이들 분리 트렌치(204)는 기판(202)의 인접 부분들 사이의 절연성 장벽으로 동작한다.
제1 웰(206)은 분리 트렌치들(204) 사이에서 형성된다. 제1 웰(206)은, 각각의 제1 웰(206)이 인접 제1 웰(206)로부터 중재 분리 트렌치(204)에 의해 분리되도록 분리 트렌치(204) 이하의 깊이를 가져야 한다. 그러나, 제1 웰(206)의 임의의 과도 깊이는 후술하는 제2 웰(212)의 형성 동안 극복될 수 있다.
도 3A에 도시한 바와 같이, 제1 웰(206)은 적절한 도전형의 제1 도펀트 종류(230)를 사용하여 분리 트렌치(204) 사이에 기판(202)의 노출부를 도핑함으로써 형성된다. 예를 들면, 제1 도전형이 p형인 경우, 제1 도펀트 종류(230)는 보론(B) 또는 다른 p형 불순물을 가질 수 있다. 또는, 제1 도전형이 n형인 경우, 제1 도펀트 종류(230)는 안티모니(Sb), 비소(As), 인(P) 또는 다른 n형 불순물을 가질 수 있다.
분리 트렌치(204)의 형성 후에 제1 웰(206)의 도핑에 대한 대안으로서, 이러한 도핑은 분리 트렌치(204)의 형성 이전에 발생할 수 있다. 도핑은 통상 이온 주입 기술을 통해 수행된다. 이온 주입 기술용 도펀트 소스는 종종 불소계 기체이다. 예를 들면, 보론 이온의 이온 주입에서, 소스 기체는 보론 트리플루오라이드(BF3)일 수 있다. 열처리는, 이온을 확산시키고, 이온 충격에 의해 야기된 표면 손상을 복구하기 위해서 주입 후에 수행될 수 있다.
이온 주입 기술에 더하여, 기체, 액체 또는 고체 도펀트 소스를 사용하는 확산 기술 등의 다른 도핑 방법이 공지되어 있다. 보론 확산용 도펀트 소스의 예는 기화 다이보레인(B2H6), 액화 보론 트리브로마이드(BBr3) 및 고체 보론 나이트라이드(BN)를 포함한다. 다른 도펀트 소스 및 특정 기술은 반도체 제조 분야에 공지되어 있다.
도 3B에서, 제1 소스/드레인 영역(208) 및 제2 소스/드레인 영역(210)이 형성된다. 제1 및 제2 소스/드레인 영역(208 및 210)은 분리 트렌치(204)와 접촉된 것으로 도시되어 있지만, 반드시 접촉하여야 필요는 없다.
제1 및 제2 소스/드레인 영역(208 및 210)은 제1 도전형과 상이한 제2 도전형을 갖는다. 예를 들면, 제1 도전형이 p 도전형인 경우, 제2 도전형은 n 도전형일 수 있다. 분리 트렌치(204) 사이의 기판(202) 표면의 일부는, 기판(202)의 표면을 적절한 도전형의 제2 도펀트 종류(240)에 노출하기 이전에 커버된다. 예를 들면, 제2 도전형이 n형인 경우, 제2 도펀트 종류(240)는 n형 불순물이다. 또는, 제2 도전형이 p형인 경우, 제2 도펀트 종류(240)는 p형 불순물을 갖는다. 더욱이, 제1 및 제2 소스/드레인 영역(208 및 210)은 통상 제1 웰(206)에서 제공된 보다 높은 도핑 레벨을 갖는다. 예를 들면, 제1 웰(206)이 p 도전형을 갖는 경우, 제1 및 제2 소스/드레인 영역은 n+ 도핑 레벨을 가질 수 있다.
기판(202) 표면의 일부는, 통상 포토레지스트 재료인 패턴 마스크(232)에 의해 도 3B에서 커버된다. 이러한 패턴 마스크(232)는 기판(202)의 표면 및 이에 따른 제1 웰(206)의 일부를 제2 도펀트 종류(240)에 대한 노출로부터 보호한다. 따라서, 패턴 마스크(232)는 제1 및 제2 소스/드레인 영역(208 및 210)을 횡적으로 분리하여, 추후 메모리 셀의 채널 영역을 한정한다. 희생 산화층(234) 또는 다른 보호층이 기판(202) 표면과 패턴 마스크 사이에 형성될 수 있다.
도 3C에서 디프 또는 제2 웰(212)이 형성되어, 분리 트렌치(204)의 하부에서 접촉한다. 일 실시예에서, 제2 웰(212)은 제3 도펀트 종류(250)의 디프 주입을 사용하여 형성된다. 제3 도펀트 종류(250)는 제2 도전형을 갖는다. 제1 웰(206)의 도핑이 분리 트렌치(204) 하부의 전기적 결합을 야기하는 경우에도, 도핑 레벨이 분리 트렌치(204)에 접촉하여 제2 도전형을 갖는 층을 형성하기에 충분하면, 제2 웰(212)의 형성은 전기적으로 분리된 인접 제1 웰(206)의 역할을 할 수 있다.
제3 도펀트 종류(250)는 제2 도펀트 종류와 동일 또는 상이한 불순물을 가질 수 있다. 예를 들면, 제1 및 제2 소스/드레인 영역(208 및 210)은 비소 기반 불순물로 형성될 수 있지만, 제2 웰(212)은 인 기반 불순물로 형성된다. 유사하게, 제2 도펀트 종류(240) 및 제3 도펀트 종류(250)는 동일한 불순물을 갖지만 상이한 형태일 수 있다. 예를 들면, 제2 도펀트 종류(240)는 인 펜타플루오라이드(PF5) 도펀트 소스를 사용할 수 있지만, 제3 도펀트 종류(250)는 인 트리플루오라이드(PF3) 도펀트 소스를 사용한다. 다른 실시예에서, 도핑 기술은 제1 및 제2 소스/드레인 영역(208 및 210)의 형성과 제2 웰(212)의 형성 사이에서 가변할 수 있다. 예를 들면, 제1 및 제2 소스/드레인 영역(208 및 210)은 확산 기술을 사용하여 형성될 수 있지만, 제2 웰(212)은 이온 주입에 의해 형성된다. 제2 웰(212)은 분리 트렌치(204)와 함께 제1 웰(206)을 더욱 분리한다.
일 실시예에서, 제2 웰(212)은 패턴 마스크(232) 및 임의의 희생층(234)의 제거 후에 형성된다. 다른 실시예에서, 제2 웰(212)은 제1 및 제2 소스/드레인 영역(208 및 210)의 형성 전에 형성된다.
도 3D에 도시한 바와 같이, 제2 웰(212)의 형성과 패턴 마스크(232)와 임의의 희생층(234)의 제거 후에, 터널 유전체(214)가 적어도 제1 및 제2 소스/드레인 영역(208 및 210)과 이들 사이에 한정된 채널 영역 상부에 형성된다. 터널 유전체(214)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물과 같은 유전재이다. 일 실시예에서, 터널 유전체(214)는 노출된 실리콘 영역의 열 산화 등에 의해 기판(202)의 표면 상에 성장한다. 다른 실시예에서, 터널 유전체(214)는 기판(202)의 표면 상에 증착된다. 제1 및 제2 소스/드레인 영역(208 및 210) 및 이들의 중간 채널 영역의 커버에 더하여, 터널 유전체(214)는 분리 트렌치(204) 상에 더 연장할 수 있다.
도 3E에서, 플로팅 게이트(216)가 형성된다. 플로팅 게이트(216)는 통상 전하를 저장할 수 있는 도전재이다. 도전형으로 도핑된 폴리실리콘 재료는 통상 이러한 플로팅 게이트로서 사용된다. 예를 들면, 플로팅 게이트(216)는 n형 폴리실리콘을 포함할 수 있다. 일 실시예에서, 플로팅 게이트(216)는 폴리실리콘 재료의 블랭킷 증착에 의해 형성되고, 증착, 및 증착된 폴리실리콘 재료의 패터닝 동안 또는 후에 도전형으로 도핑된다. 플로팅 게이트(216)는 제1 및 제2 소스/드레인 영역(208 및 210) 사이에 한정된 적어도 채널 영역 상부에서 연장하여야 한다. 다른 실시예에서, 플로팅 게이트(216)는 제1 및 제2 소스/드레인 영역(208 및 210) 상부에서 더 연장한다. 다른 실시예에서, 도 3E에서 도시한 바와 같이, 플로팅 게이트(216)는 분리 트렌치(204)의 일부의 상부에서 더 연장한다.
도 3F에서, 층간 유전체(218)는 플로팅 게이트(216) 상부에 형성되고, 도전재(220)는 층간 유전체(218) 상부에 형성된다. 층간 유전체(218)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 등의 유전재이다. 일 실시예에서, 층간 유전체(218)는 플로팅 게이트(216) 상에 증착된다. 층간 유전체(218)는 단지 플로팅 게이트(216)만을 커버해도 되지만, 이는 분리 트렌치(204) 상부까지 더 연장할 수 있다. 다른 실시예에서, 층간 유전체(218)는 노출된 폴리실리콘의 열 산화와 같은, 플로팅 게이트(216)의 표면 상에 성장한다. 도전재(220)는 단일 도전재 또는 도전 합성물을 포함할 수 있다. 일 예에서, 도전형으로 도핑된 폴리실리콘 재료가 사용될 수 있다. 그러나, 적어도 하나의 층을 금속으로 하여, 2 이상의 도전재 층을 사용하는 것이 보다 흔하다. 일 예에서, 도전재(220)는 텅스텐 실리사이드(WSi2) 등의 금속 실리사이드 층을 도전성 도핑된 폴리실리콘층 상부에 포함할 수 있다. 캡 층은 통상, 워드 라인 스택의 도전층 상부에 형성되어 절연체 및 장벽 층으로 동작하는 유전재이다. 도전재(220)의 형성 후에, 도전재(220), 층간 유전체(218) 및 플로팅 게이트(216)는 통상 제1 웰(206)과 수직인 방향으로 에칭 등에 의해 패턴화되어, 메모리 어레이(200)에 대한 워드 라인을 한정한다.
결론
플로팅 게이트 전계 효과 트랜지스터 또는 메모리 셀, 및 그 제조 방법을 설명하였다. 이러한 플로팅 게이트 메모리 셀의 일 사용예는 비휘발성 메모리 어레이 및 장치이다. 이러한 플로팅 게이트 메모리 셀의 열은, 열 내의 각 메모리 셀에서 소스/드레인 영역을 포함하는 웰에 관련된다. 이들 웰은 어레이의 다른 열의 소스/드레인 영역에서 분리된다. FN 터널링은 개별적으로 또는 벌크 또는 블록 별로 이러한 플로팅 게이트 메모리 셀을 프로그래밍 및 소거하는데 사용될 수 있다.
특정 실시예가 예시되고 설명되었지만, 당업자는 동일 목적을 달성하도록 계산된 임의의 구성이 도시한 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 발명의 다수의 적용은 당업자에게 명백할 수 있다. 따라서, 본 출원은 본 발명의 임의의 적용 또는 변형을 커버하려는 것이다. 본 발명은 후술하는 청구항 및 그 균등물에 의해서만 한정된다.

Claims (65)

  1. 삭제
  2. 플로팅 게이트 전계 효과 트랜지스터의 어레이에 있어서,
    상기 플로팅 게이트 전계 효과 트랜지스터의 2 이상의 열(column)을 포함하고, 한 열의 각 전계 효과 트랜지스터는 그 열의 다른 전계 효과 트랜지스터와 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 공유하고,
    한 열의 상기 제1 및 제2 소스/드레인 영역은 제1 도전형을 갖는 제1 웰에 포함되고,
    각 열에서의 상기 제1 웰은 다른 열의 제1 웰과 분리되고,
    상기 제1 웰들은 부분적으로 상기 제1 웰들 하부에 다 대 일(a many-to-one relationship) 관계로 위치하는 제2 웰 - 상기 제2 웰은 상기 제1 도전형과 다른 제2 도전형을 가짐 - 에 의해 서로 분리되는 플로팅 게이트 전계 효과 트랜지스터 어레이.
  3. 제2항에 있어서,
    상기 제2 도전형은 상기 제1 도전형과 반대인 플로팅 게이트 전계 효과 트랜지스터 어레이.
  4. 제3항에 있어서,
    상기 제1 도전형은 p 도전형이고, 상기 제2 도전형은 n 도전형인 플로팅 게이트 전계 효과 트랜지스터 어레이.
  5. 메모리 셀의 어레이에서 메모리 셀의 논리 상태를 설정하는 방법에 있어서,
    상기 메모리 셀에 관련된 워드 라인에 제1 극성을 갖는 제1 전위를 인가하는 단계;
    상기 메모리 셀의 제1 소스/드레인 영역 및 제2 소스/드레인 영역에 제2 극성을 갖는 제2 전위를 인가하는 단계;
    상기 제1 및 제2 소스/드레인 영역을 포함하는 제1 웰에 상기 제2 전위를 인가하는 단계; 및
    상기 제1 웰의 하부에 있고, PN 접합을 통해 상기 제1 웰에 접속되는 제2 웰에 제3 전위를 인가하는 단계
    를 포함하는 방법.
  6. 제5항에 있어서,
    상기 제1 전위는 양의 전압이고, 상기 제2 전위는 음의 전압인 방법.
  7. 제6항에 있어서,
    상기 제1 전위는 5V 내지 15V의 범위 내에 있고, 상기 제2 전위는 -5V 내지 -15V의 범위 내에 있는 방법.
  8. 제6항에 있어서,
    상기 제3 전위는 0V인 방법.
  9. 제8항에 있어서,
    상기 제2 웰의 하부에 있는 기판에 접지 전위를 인가하는 단계를 더 포함하는 방법.
  10. 메모리 셀의 어레이에서 메모리 셀의 논리 상태를 설정하는 방법에 있어서,
    상기 메모리 셀에 관련된 워드 라인에 제1 극성을 갖는 제1 전위를 인가하는 단계;
    상기 메모리 셀의 제1 소스/드레인 영역 및 제2 소스/드레인 영역에, 제2 극성을 갖는 제2 전위를 인가하는 단계;
    상기 제1 및 제2 소스/드레인 영역을 포함하는 제1 웰에 상기 제2 전위를 인가하는 단계; 및
    상기 제1 웰의 하부에 있고, PN 접합을 통해 상기 제1 웰에 접속되는 제2 웰에 제2 극성을 갖는 제3 전위를 인가하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    상기 제1 전위는 음의 전압이고, 상기 제2 전위는 양의 전압인 방법.
  12. 제11항에 있어서,
    상기 제1 전위는 -5V 내지 -15V의 범위 내에 있고, 상기 제2 전위는 5V 내지 15V의 범위 내에 있는 방법.
  13. 제11항에 있어서,
    상기 제3 전위는 5V 내지 15V의 범위 내에 있는 방법.
  14. 제13항에 있어서,
    상기 제2 웰의 하부에 있는 기판에 접지 전위를 인가하는 단계를 더 포함하는 방법.
  15. 행(row)과 열(column)로 배치된 메모리 셀의 어레이의 논리 상태를 설정하는 방법에 있어서,
    상기 어레이의 각 워드 라인에 제1 극성을 갖는 제1 전위를 인가하는 단계;
    상기 어레이의 각 메모리 셀의 제1 소스/드레인 영역 및 제2 소스/드레인 영역에 제2 극성을 갖는 제2 전위를 인가하는 단계;
    메모리 셀의 각 열의 상기 제1 웰에 상기 제2 전위를 인가하는 단계; 및
    각 제1 웰의 하부에 있고, 상기 제1 도전형과 상이한 제2 도전형을 갖는 제2 웰에 제3 전위를 인가하는 단계
    를 포함하고,
    메모리 셀의 열의 각 메모리 셀은 제1 및 제2 소스/드레인 영역을 공유하며, 메모리 셀의 각 열은 제1 도전형을 갖는 분리된 제1 웰 내에 형성되는 방법.
  16. 제15항에 있어서,
    상기 제1 전위는 양의 전압이고, 상기 제2 전위는 음의 전압인 방법.
  17. 제16항에 있어서,
    상기 제1 전위는 5V 내지 15V의 범위 내에 있고, 상기 제2 전위는 -5V 내지 -15V의 범위 내에 있는 방법.
  18. 제16항에 있어서,
    상기 제3 전위는 0V인 방법.
  19. 제18항에 있어서,
    상기 제2 웰의 하부에 있는 기판에 접지 전위를 인가하는 단계를 더 포함하는 방법.
  20. 제15항에 있어서,
    상기 제1 도전형은 p 도전형이고, 상기 제2 도전형은 n 도전형인 방법.
  21. 행과 열로 배치된 메모리 셀의 어레이의 논리 상태를 설정하는 방법에 있어서,
    상기 어레이의 각 워드 라인에 제1 극성을 갖는 제1 전위를 인가하는 단계;
    상기 어레이의 각 메모리 셀의 제1 소스/드레인 영역 및 제2 소스/드레인 영역에, 제2 극성을 갖는 제2 전위를 인가하는 단계;
    메모리 셀의 각 열의 상기 제1 웰에 상기 제2 전위를 인가하는 단계; 및
    각 제1 웰의 하부에 있고, 상기 제1 도전형과 상이한 제2 도전형을 갖는 제2 웰에 상기 제2 극성을 갖는 제3 전위를 인가하는 단계
    를 포함하고,
    메모리 셀의 열의 각 메모리 셀은 제1 및 제2 소스/드레인 영역을 공유하며, 메모리 셀의 각 열은 제1 도전형을 갖는 분리된 제1 웰 내에 형성되는 방법.
  22. 제21항에 있어서,
    상기 제1 전위는 음의 전압이고, 상기 제2 전위는 양의 전압인 방법.
  23. 제22항에 있어서,
    상기 제3 전위는 상기 제2 전위와 동일한 방법.
  24. 제22항에 있어서,
    상기 제1 전위는 -5V 내지 -15V의 범위 내에 있고, 상기 제2 전위는 5V 내지 15V의 범위 내에 있는 방법.
  25. 제22항에 있어서,
    상기 제3 전위는 5V 내지 15V의 범위 내에 있는 방법.
  26. 제25항에 있어서,
    상기 제2 웰의 하부에 있는 기판에 접지 전위를 인가하는 단계를 더 포함하는 방법.
  27. 제21항에 있어서,
    상기 제1 도전형은 p 도전형이고, 상기 제2 도전형은 n 도전형인 방법.
  28. 비휘발성 메모리 장치에 있어서,
    행과 열로 배치된 비휘발성 플로팅 게이트 메모리 셀의 어레이; 및
    상기 메모리 셀의 어레이에 대한 액세스를 제어하는 제어 회로
    를 포함하고,
    메모리 셀의 각 열은 소스 및 드레인을 공유하고, 메모리 셀의 열에 대한 소스 및 드레인은 메모리 셀의 그 열에 관련된 제1 웰에 포함되며,
    메모리 셀의 각 열에 관련된 제1 웰은 메모리 셀의 다른 열의 다른 제1 웰과 분리되고,
    각 제1 웰은 다대일(many-to-one) 관계로 제2 웰의 상부에 있으며,
    각 제1 웰은 제1 도전형을 갖고,
    상기 제2 웰은 상기 제1 도전형과 상이한 제2 도전형을 갖는 비휘발성 메모리 장치.
  29. 제28항에 있어서,
    각 소스 및 드레인은 n 도전형이고, 상기 제1 웰은 p 도전형이며, 상기 제2 웰은 n 도전형인 비휘발성 메모리 장치.
  30. 제28항에 있어서,
    상기 제1 웰은, 인접하는 제1 웰들 사이에 삽입된 분리 트렌치와 상기 제2 웰에 의해 서로 분리되는 비휘발성 메모리 장치.
  31. 제30항에 있어서,
    상기 제2 웰은 상기 분리 트렌치의 하부에서 접촉하는 비휘발성 메모리 장치.
  32. 비휘발성 메모리 장치에 있어서,
    행과 열로 배치된 비휘발성 플로팅 게이트 메모리 셀의 어레이; 및
    상기 메모리 셀의 어레이에 대한 액세스를 제어하는 제어 회로
    를 포함하고,
    상기 메모리 셀의 어레이는,
    제1 열에 관련된 제1 웰에서 횡적으로 이격된 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 갖는 메모리 셀의 제1 열; 및
    제2 열에 관련된 제1 웰에서 횡적으로 이격된 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 갖는 메모리 셀의 제2 열
    을 포함하며,
    상기 제1 열에 관련된 제1 웰은 제1 도전형을 갖고, 상기 제1 및 제2 소스/드레인 영역은 상기 제1 도전형과 반대인 제2 도전형을 가지며,
    상기 제2 열에 관련된 제1 웰은 제1 도전형을 갖고, 상기 제1 및 제2 소스/드레인 영역은 상기 제1 도전형과 반대인 제2 도전형을 가지며,
    메모리 셀의 상기 제1 열과 메모리 셀의 상기 제2 열은 삽입 유전재와, 상기 제2 도전형을 갖는 하부의 제2 웰에 의해 서로 분리되는 비휘발성 메모리 장치.
  33. 제32항에 있어서,
    각각의 제1 및 제2 소스/드레인 영역은 상기 삽입 유전재와 접촉하는 비휘발성 메모리 장치.
  34. 제32항에 있어서,
    상기 삽입 유전재와 상기 하부의 제2 웰에 의해 메모리 셀의 다른 열로부터 분리된 메모리 셀의 추가 열을 더 포함하는 비휘발성 메모리 장치.
  35. 제32항에 있어서,
    상기 제1 도전형은 p 도전형이고, 상기 제2 도전형은 n 도전형인 비휘발성 메모리 장치.
  36. 비휘발성 메모리 셀의 어레이의 형성 방법에 있어서,
    기판 내에 적어도 2개의 분리 트렌치를 형성하는 단계;
    분리 트렌치들의 각 쌍 사이에 제1 도전형을 갖는 제1 웰을 형성하는 단계;
    각 제1 웰에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 형성하는 단계;
    상기 분리 트렌치의 하부에 있으며, 상기 분리 트렌치와 접촉하는 제2 도전형을 갖는 제2 웰을 형성하는 단계;
    적어도 상기 채널 영역 상부에 터널 유전체를 형성하는 단계;
    상기 터널 유전체 상부에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상부에 컨트롤 게이트를 형성하는 단계; 및
    상기 플로팅 게이트와 상기 컨트롤 게이트 사이에 층간 유전체를 형성하는 단계
    를 포함하고,
    각각의 제1 소스/드레인 영역은, 그 관련 제2 소스/드레인 영역에서 횡적으로 분리되어 중간 채널 영역을 한정하고, 각 소스/드레인 영역은 상기 제1 도전형과 상이한 제2 도전형을 갖는 방법.
  37. 제36항에 있어서,
    상기 기판에 적어도 2개의 분리 트렌치를 형성하는 단계는,
    상기 기판 내에 적어도 2개의 트렌치를 형성하는 단계; 및
    유전재로 상기 트렌치를 충진하는 단계
    를 더 포함하는 방법.
  38. 제36항에 있어서,
    상기 제1 웰을 형성하는 단계는 상기 기판을 도전형으로 도핑하는 단계를 더 포함하는 방법.
  39. 제38항에 있어서,
    상기 기판을 도전형으로 도핑하는 단계는 제1 도펀트 종류의 이온 주입 단계를 더 포함하는 방법.
  40. 제36항에 있어서,
    상기 제1 및 제2 소스/드레인 영역을 형성하는 단계는, 제2 도펀트 종류를 사용하여 상기 제2 도전형으로 상기 제1 웰의 일부를 도전형 도핑하는 단계를 더 포함하는 방법.
  41. 제40항에 있어서,
    상기 제2 웰을 형성하는 단계는 제3 도펀트 종류의 디프 주입(deep implant)을 수행하는 단계를 더 포함하는 방법.
  42. 제41항에 있어서,
    상기 제3 도펀트 종류는 상기 제2 도펀트 종류와 상이한 방법.
  43. 비휘발성 메모리 셀의 어레이를 형성하는 방법에 있어서,
    기판 내에 각각 유전재를 포함하는 적어도 2개의 분리 트렌치를 형성하는 단계;
    상기 분리 트렌치들 사이에 제1 도전형으로 상기 기판의 노출된 표면을 도전형 도핑하여, 분리 트렌치의 각 쌍 사이에 제1 웰을 형성하는 단계;
    상기 제1 도전형과 반대인 제2 도전형으로 상기 제1 웰의 각각의 표면의 제1 및 제2 부분을 도전형 도핑하는 단계 - 상기 제1 웰의 각 제1 부분은 그와 관련된 제2 부분과 횡적으로 분리됨 -;
    상기 분리 트렌치의 하부에 있으며, 상기 분리 트렌치와 접촉하는 상기 기판 의 일부를 상기 제2 도전형으로 도전형 도핑하는 단계;
    각 제1 웰의 표면 상부에 제1 유전층을 형성하는 단계;
    상기 제1 유전층 상부에 전하을 보유할 수 있는 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상부에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상부에 제2 도전층을 형성하는 단계
    를 포함하는 방법.
  44. 제43항에 있어서,
    각 유전체는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물로 이루어진 그룹으로부터 선택되는 방법.
  45. 제43항에 있어서,
    상기 제1 도전층은 도전형으로 도핑된 폴리실리콘 재료를 포함하는 방법.
  46. 전자 시스템에 있어서,
    프로세서; 및
    상기 프로세서에 결합된 비휘발성 메모리 장치를 포함하고,
    상기 비휘발성 메모리 장치는,
    행과 열로 배치된 비휘발성 플로팅 게이트 메모리 셀의 어레이; 및
    상기 메모리 셀의 메모리로의 액세스를 제어하는 제어 회로를 포함하며,
    메모리 셀의 각 열은 소스와 드레인을 공유하고, 메모리 셀의 열에 대한 상기 소스 및 드레인은 메모리 셀의 그 열에 관련된 제1 웰에 포함되고,
    메모리 셀의 각 열에 관련된 상기 제1 웰은 메모리 셀의 다른 열의 다른 제1웰과 분리되고,
    각 제1 웰은 다대일의 관계로 제2 웰의 상부에 있고,
    각 제1 웰은 제1 도전형을 가지며,
    상기 제2 웰은 상기 제1 도전형과 상이한 제2 도전형을 갖는 전자 시스템.
  47. 메모리 셀의 어레이에서 메모리 셀의 논리 상태를 설정하는 방법에 있어서,
    상기 메모리 셀에 관련된 워드 라인에 제1 극성을 갖는 제1 전위를 인가하는 단계;
    상기 메모리 셀의 제1 소스/드레인 영역 및 제2 소스/드레인 영역에 제1 극성을 갖는 제2 전위를 인가하는 단계;
    상기 제1 및 제2 소스/드레인 영역을 포함하는 제1 웰에 상기 제2 전위를 인가하는 단계; 및
    상기 제1 웰의 하부에 있고, PN 접합을 통해 상기 제1 웰에 결합되는 제2 웰에 제1 극성을 갖는 제3 전위를 인가하는 단계
    를 포함하는 방법.
  48. 제47항에 있어서,
    상기 제1, 제2, 및 제3 전위는 각각 0V 이상인 방법.
  49. 제48항에 있어서,
    상기 제3 전위는 상기 제1 전위의 1/2인 방법.
  50. 제48항에 있어서,
    상기 제1 전위는 12V 내지 30V의 범위 내에 있고,
    상기 제2 전위는 0V 내지 1V의 범위 내에 있으며,
    상기 제3 전위는 6V 내지 12V의 범위 내에 있는 방법.
  51. 제50항에 있어서,
    상기 제2 웰 하부의 기판에 접지 전위를 인가하는 단계를 더 포함하는 방법.
  52. 메모리 셀의 어레이에서 메모리 셀의 논리 상태를 설정하는 방법에 있어서,
    상기 메모리 셀에 관련된 워드 라인에 제1 전위를 인가하는 단계;
    상기 메모리 셀의 제1 소스/드레인 영역과 제2 소스/드레인 영역에 제2 전위를 인가하는 단계;
    상기 제1 및 제2 소스/드레인 영역을 포함하는 제1 웰에 상기 제2 전위를 인가하는 단계; 및
    상기 제1 웰 하부에 있는 제2 웰에 상기 제2 전위를 인가하는 단계
    를 포함하며,
    상기 제2 웰은 PN 접합을 통해 상기 제1 웰에 결합되며, 상기 제2 전위는 상기 제1 전위보다 큰 방법.
  53. 제52항에 있어서,
    상기 제2 전위는 양의 전압인 방법.
  54. 제53항에 있어서,
    상기 제2 전위는 12V 내지 30V의 범위 내에 있는 방법.
  55. 제53항에 있어서,
    상기 제2 웰의 하부에 있는 기판에 접지 전위를 인가하는 단계를 더 포함하는 방법.
  56. 행과 열로 배치된 메모리 셀의 어레이의 논리 상태를 설정하는 방법에 있어서,
    상기 어레이의 각 워드 라인에 제1 전위를 인가하는 단계;
    상기 어레이의 각 메모리 셀의 제1 소스/드레인 영역과 제2 소스/드레인 영역에 제2 전위를 인가하는 단계;
    메모리 셀의 각 열의 상기 제1 웰에 상기 제2 전위를 인가하는 단계; 및
    각 제1 웰의 하부에 있고, 상기 제1 도전형과 상이한 제2 도전형을 갖는 제2 웰에 상기 제2 전위를 인가하는 단계
    를 포함하고,
    메모리 셀의 열의 각 메모리 셀은 제1 및 제2 소스/드레인 영역을 공유하고, 메모리 셀의 각 열은 제1 도전형을 갖는 분리된 제1 웰에 형성되는 방법.
  57. 제56항에 있어서,
    상기 제1 전위는 양의 전압인 방법.
  58. 제57항에 있어서,
    상기 제1 전위는 12V 내지 30V의 범위내에 있는 방법.
  59. 제57항에 있어서,
    상기 제2 웰의 하부에 있는 기판에 접지 전위를 인가하는 단계를 더 포함하는 방법.
  60. 제56항에 있어서,
    상기 제1 도전형은 p 도전형이고, 상기 제2 도전형은 n 도전형인 방법.
  61. 행과 열로 배치된 메모리 셀의 어레이의 논리 상태를 설정하는 방법에 있어서,
    상기 어레이의 각 워드 라인에 제1 전위를 인가하는 단계;
    상기 어레이의 각 메모리 셀의 제1 소스/드레인 영역과 제2 소스/드레인 영역에 제2 전위를 인가하는 단계;
    메모리 셀의 각 열의 상기 제1 웰에 상기 제2 전위를 인가하는 단계; 및
    각 제1 웰의 하부에 있고, 상기 제1 도전형과 상이한 제2 도전형을 갖는 제2 웰에 상기 제2 전위를 인가하는 단계
    를 포함하고,
    메모리 셀의 열의 각 메모리 셀은 제1 및 제2 소스/드레인 영역을 공유하고, 메모리 셀의 각 열은 제1 도전형을 갖는 분리된 제1 웰에 형성되는 방법.
  62. 제61항에 있어서,
    상기 제1 및 제2 전위는 0V 이상인 방법.
  63. 제62항에 있어서,
    상기 제1 전위는 0V 내지 1V의 범위에 있고,
    상기 제2 전위는 12V 내지 30V의 범위 내에 있는 방법.
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