JP2001319482A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
ことのない消去電圧制御回路を備えた不揮発性半導体記
憶装置を提供する。 【解決手段】 各メモリコアのメモリセルアレイ1は、
消去単位毎に複数のブロックBiに分割される。各ブロ
ックBi毎に、データ消去時に選択されたブロックの基
板領域につながる第1の駆動線に正電圧を出力する消去
負荷デコード回路4と、データ消去時に選択されたブロ
ックのメモリセルの制御ゲートにつながる第2の駆動線
に負電圧を出力する負電圧デコード回路5とが設けられ
る。複数のブロックに共通に、データ消去動作後に第1
及び第2の駆動線の電圧をリセットする消去電圧制御回
路6が設けられる。
Description
可能な不揮発性半導体記憶装置(EEPROM)に係
り、特にチャネル消去方式により一括消去を行うフラッ
シュメモリにおける消去制御回路に関する。
一括消去される単位でメモリセルアレイがブロック分割
される。例えば、4Mビットフラッシュメモリにおい
て、データ消去の単位を64Kバイト(=512Kビッ
ト)とする。このとき、メモリセルアレイは8個のブロ
ックに分割される。
去法の一つとして、いわゆるチャネル消去方式が知られ
ている。これは、図9に示すように、選択ブロック内の
メモリセルの基板領域(ソース及びこれが形成されたp
型ウェル)に接続される共通ソース線SLに正電圧V
S、制御ゲートCGにつながるワード線WLに負電圧V
Gを与え、ドレインにつながるビット線BLをフローテ
ィングとして、メモリセルの浮遊ゲートFGの電子をチ
ャネルに放出させるものである。このとき、メモリセル
の浮遊ゲートFGの電子は、FNトンネリングによって
チャネルに引き抜かれる。データ消去しない非選択ブロ
ックについては、ワード線WL及びソース線SLを0V
とし、ビット線BLをフローティングにすればよい。図
10は、この消去動作時の選択ブロックと非選択ブロッ
クの電位関係を示している。
問題として、消去電圧VS、VGをリセットする際にワ
ード線WLと基板間の寄生容量カップリングにより不都
合が発生することがある。例えば、消去動作後、ワード
線WLに与える負電圧VGを先にリセットすると、図1
2(a)に示すように、ソース線SLの正電圧VS=1
0Vは、容量カップリングにより10V+αに上昇す
る。このとき、図13(a)に示すように、ソース線S
Lに正電圧VSを与えている消去負荷回路のPMOSト
ランジスタにおいて、p+ドレイン111とn型ウェル
112の間の接合が順方向バイアスとなる可能性があ
る。これにより順方向電流が流れると、寄生バイポーラ
トランジスタがオンして、ラッチアップ現象を生じ、チ
ップが破壊されるおそれがある。
正電圧VSを先にリセットすると、図12(b)に示す
ように、ワード線WLの負電圧VGは容量カップリング
により、−7Vから更に低い−7V−αにまで低下す
る。このとき、図13(b)に示すように、ワード線W
Lを駆動している行サブデコーダのNMOSトランジス
タにおいて、n+ドレイン113とp型ウェル114の
間の接合が順方向バイアスとなる可能性がある。これも
同様に、ラッチアップの原因となる。
するためには、例えば図8に等価回路的に示したよう
に、消去電圧リセット制御回路63を設けることが必要
になる。消去電圧リセット制御回路63は、消去負荷回
路61によりセルアレイブロック60の共通ソース線S
Lを駆動する駆動信号線67、負電圧デコード回路62
と行サブデコーダ64の間に配置されてデコードされた
負電圧が供給される駆動信号線68にそれぞれ挿入され
たスイッチ素子SW1と、これらの駆動信号線67,6
8間を短絡するためのスイッチ素子SW2と、各駆動信
号線67,68を強制接地するためのスイッチ素子SW
3とを有する。
6から出力される正電圧MSLが入る。この正電圧MS
Lが消去負荷回路61を介し、駆動信号線67を介して
サブセルアレイ60の共通ソース線SLに供給されるこ
とになる。負電圧デコード回路62は、ブロックアドレ
スをデコードするもので、ブロックアドレスと共に負電
圧発生回路65から出力される負電圧VN0が入る。そ
のデコード出力が駆動信号線68に出力され、これが更
に行サブデコーダ64により選択されたワード線WLに
供給される。
て、図11に示すようなタイミングで消去電圧リセット
制御を行う。消去動作の間、スイッチ素子SW1はオ
ン、スイッチ素子SW2,SW3はオフである。これに
より、選択ブロックでは、消去負荷回路61により共通
ソース線SLに正電圧VSが与えられ、負電圧デコード
回路62及び行サブデコーダ64により選択された選択
ブロックのワード線WLに負電圧VGが与えられる。
チ素子SW1をオフにする。これにより、消去負荷回路
61と負電圧デコード回路62の出力が供給される駆動
信号線67,68は、フローティングになる。この状態
で次に、スイッチ素子SW2をオンにする。これによ
り、駆動信号線67,68間が短絡され、それぞれ正,
負のフローティング状態にあった駆動信号線67,68
が同電位になる。そして、スイッチ素子SW2がオンし
ている間に、スイッチ素子SW3をオンにする。これに
より、同電位にされた駆動信号線67,68の電荷は放
電される。
先に図12で説明したような、一方の駆動信号線を先に
リセットした場合の容量カップリングが起こらない。こ
れにより、寄生バイポーラトランジスタがオンすること
によるラッチアップ現象を防止することが可能になる。
消去電圧リセット回路63が、セルアレイのブロック毎
に配置されると、チップにおけるセルアレイの面積占有
率が低くなり、チップコストの上昇や性能低下を招く。
即ち図8に示す消去負荷回路61や負電圧デコード回路
62は、各サブセルアレイ60毎にその周囲に配置さ
れ、これだけでもセルアレイ周りのレイアウトは複雑で
ある。これらに加えて、消去電圧リセット回路63及び
その制御信号線を各ブロック毎に配置すると、更にセル
アレイ周りのレイアウトは複雑になり、セルアレイの面
積を大きく圧迫する。しかも、消去電圧リセット回路6
3は正、負の電圧をリセットするために、チャネル導電
型や不純物濃度の異なる複数種のトランジスタが必要で
ある。この場合、同じ導電型のトランジスタでも基板電
圧を異ならせるためには、ウェル分離が必要になり、こ
れにより消去電圧リセット回路63の面積縮小も制約さ
れる。
もので、メモリセルアレイの面積占有率を低下させるこ
とのない消去電圧制御回路を備えた不揮発性半導体記憶
装置を提供することを目的としている。
半導体記憶装置は、浮遊ゲートと制御ゲートが積層され
たトランジスタ構造を有する電気的書き換え可能なメモ
リセルが配列され、消去単位毎に複数のブロックに分割
されたメモリセルアレイと、前記各ブロック毎に設けら
れて、データ消去時に選択されたブロックの基板領域に
つながる第1の駆動線に正電圧を出力する消去負荷デコ
ード回路と、前記各ブロック毎に設けられて、データ消
去時に選択されたブロックのメモリセルの制御ゲートに
つながる第2の駆動線に負電圧を出力する負電圧デコー
ド回路と、前記複数のブロックに共通に設けられて、デ
ータ消去動作後に前記第1及び第2の駆動線の電圧をリ
セットする消去電圧制御回路とを有することを特徴とす
る。
消去単位毎にブロック分割されるメモリセルアレイの複
数ブロックに対して共通に設けている。従って、消去電
圧制御回路を、メモリセルアレイ及び行列デコーダを含
むコア回路領域の外側の周辺回路領域に配置して、メモ
リセルアレイの面積占有率を大きく確保することが可能
になる。
の実施の形態を説明する。図1は、この発明の実施の形
態によるEEPROMフラッシュメモリの構成を示す。
この実施の形態においてはフラッシュメモリは複数のメ
モリコア0,1,…により構成されている。各メモリコ
アのメモリセルアレイ1は、消去単位毎に、この例では
8個のブロックBi(i=0,1,…,7)に分割され
ている。この実施の形態ではチャネル消去方式によりブ
ロック単位で一括消去が行われる。
場合、図3に示すように構成される。ワード線WLとビ
ット線BLが互いに交差して配列され、それらの各交差
部にメモリセルMCが配置される。メモリセルMCは、
図9に示したような積層ゲート構造のトランジスタ構造
を持つ。1ブロックBi内でワード線WL方向の複数の
メモリセルMCの制御ゲートはワード線WLにより共通
に駆動され、ビット線BL方向に並ぶメモリセルMCの
ドレインは共通にビット線BLに接続される。メモリセ
ルMCのソースは共通ソース線SLに接続される。1ブ
ロックBi内のメモリセルMCはひとつのp型ウェルに
形成され、共通ソース線SLはこのp型ウェルにも接続
される。
モリセルアレイ1のワード線選択を行う行デコーダ2と
ビット線選択を行う列デコード3が配置される。また各
コアについて、各ブロック毎に消去負荷デコード回路4
と負電圧デコード回路5が設けられている。消去負荷デ
コード回路4は、データ消去時にブロックBiの基板領
域につながる駆動線に、ブロックBiの選択、非選択に
応じて正電圧又は接地電圧VSSを転送出力するもので
ある。負電圧デコード回路5は、データ消去時にブロッ
クBiのメモリセルの制御ゲートにつながる駆動線に、
ブロックBiの選択、非選択に応じて負電圧を転送出力
するものである。
共通に、消去電圧制御回路6が設けられている。この消
去電圧制御回路6は、消去負荷デコード回路4及び負電
圧デコード回路5によりデータ消去時にそれぞれ正電
圧、負電圧が与えられる駆動線を、データ消去動作後に
リセットするためのものである。
メモリコア内の二つのブロックB0,B1に着目して示
している。ロウアドレスRAをデコードしてワード線選
択を行う行デコーダ2は、各コア毎に一つの行メインデ
コーダ2aと、これにより選択されて各ブロックBi内
のワード線WLを駆動する行サブデコーダ2aにより構
成される。カラムアドレスCAをデコードしてビット線
選択を行う列デコーダ3も同様に、各コア毎に一つの列
メインデコーダ3aと、これにより選択されて各ブロッ
クBi内のビット線BLを選択する列サブデコーダ3b
により構成される。行メインデコーダ3aと行サブデコ
ーダ3bにより選択されたビット線BLはセンスアンプ
回路7に接続される。
コード回路4、負電圧デコード回路5及び行列デコーダ
2、3を含むコア回路領域の外の周辺回路領域に、8個
のブロックに共通に消去電圧制御回路6が設けられる。
消去電圧制御回路6は、消去負荷回路11a,11b
と、短絡回路13と、これらをタイミング制御する消去
ロジック回路12を有する。消去負荷回路11aは、正
電圧発生回路14から発生される正電圧VSを駆動線2
3に転送する。この駆動線23に出力された正電圧VS
は、各ブロック毎に設けられた消去負荷デコード回路4
に共通に入力される。そして駆動線23の正電圧VS
は、ブロックアドレスBAにより選択された消去負荷デ
コード回路4を介して、セルアレイ内の共通ソース線S
Lにつながる駆動線21に転送されることになる。
5から発生される負電圧VGを駆動線24に転送する。
この駆動線24に出力された負電圧VGは、各ブロック
毎に設けられた負電圧デコード回路5に共通に入力され
る。そして駆動線24の負電圧VGは、ブロックアドレ
スBAにより選択された負電圧デコード回路5を介して
駆動線22に転送され、更に選択ブロックの行サブデコ
ーダ2bを介してワード線WLに転送されることにな
る。消去電圧制御回路6内の短絡回路13は、データ消
去後に二つの駆動線23,24の間を短絡し、従って各
ブロックに入る二つの駆動線21,22の間を短絡し
て、消去電圧(正電圧VSと負電圧VG)をリセットす
る働きをする。
を更に具体的に示したものである。消去電圧制御回路6
における消去負荷回路11a,11bは、図4に示すよ
うにそれぞれ一つのPMOSトランジスタQP1,QN
0により構成されている。これらのトランジスタQP
1,QN0は、図8に示したスイッチ素子SW1に相当
するもので、消去ロジック回路12から出力される制御
信号S1及びその反転信号S1Bによりオンオフ制御さ
れる。即ちトランジスタQP1は、消去負荷デコード回
路4を介して選択ブロックの共通ソース線SLにつなが
る駆動線23,21を、データ消去後にフローティング
状態に設定するために用いられる。トランジスタQN0
は、負電圧デコード回路5を介して選択ブロックの行サ
ブデコーダ2bにつながる駆動線24,22を、データ
消去後にフローティング状態に設定するために用いられ
る。
は、駆動線23,24間に挿入されたNMOSトランジ
スタQN1、PMOSトランジスタQP2及びNMOS
トランジスタQN2により構成される。正電圧発生回路
14が出力する正電圧によりゲートが駆動されるNMO
SトランジスタQN1と、ゲートが接地されたPMOS
トランジスタQP2は、短絡抵抗素子を構成している。
NMOSトランジスタQN2は、消去ロジック回路12
からの制御信号S2によりゲートが制御されるもので、
図8に示すスイッチ素子SW2に相当する。即ちこのト
ランジスタQN2は、データ消去後にオンにすることに
より、駆動線23,24の間を短絡するものである。
うに、ブロックアドレスBAをデコードするNANDゲ
ートG11と、その出力により制御されて駆動線23の
正電圧VSを駆動線21に転送するCMOS転送ゲート
TG1を有する。消去負荷デコード回路4はまた、ブロ
ックアドレスBAのデコード出力と消去ロジック回路1
2から得られる制御信号S3の論理積をとるNANDゲ
ートG12と、その出力により制御されて駆動線21を
強制接地するためのNMOSトランジスタQN11を有
する。トランジスタQN11は、選択ブロックの共通ソ
ース線SLにつながる駆動線21の電圧を強制リセット
するためのもので、図8のスイッチ素子SW3に相当す
る。
に、ブロックアドレスBAをデコードするNANDゲー
トG21と、その出力により制御されて駆動線24の負
電圧VGを駆動線22に転送するCMOS転送ゲートT
G2を有する。負荷デコード回路5はまた、ブロックア
ドレスBAのデコード出力と消去ロジック回路12から
得られる制御信号S3の論理積をとるNANDゲートG
22と、その出力により制御されて駆動線22を強制接
地するためのNMOSトランジスタQN12を有する。
トランジスタQN12は、選択ブロックの行サブデコー
ダ2bを介してワード線WLにつながる駆動線22の電
圧を強制リセットするためのもので、図8のスイッチ素
子SW3に相当する。
の負電圧デコード回路5には、それぞれブロックアドレ
スBAをデコードするNANDゲートG11,G12を
示している。これらは同じブロックについて同時に選択
状態になるものであるから、NANDゲートG11,G
12は共有とすることができる。
去は従来と同様に行われる。即ち、データ消去時、選択
ブロックについて、消去負荷デコード回路4及び負電圧
デコード回路5が選択状態(活性状態)になる。これに
より、選択ブロックでは図5及び図6に示す転送ゲート
TG1,TG2がオンとなる。また、消去電圧制御回路
6においては、図7に示すように、制御信号S1が
“L”であり、消去負荷回路11a,11bがオンであ
る。これにより、駆動線23,21を介して選択ブロッ
ク内の全メモリセルの基板領域(ブロック内メモリセル
に共通に形成されたp型ウェルとこれが形成されている
n型ウェル及びメモリセルのソース)に正電圧VSが与
えられる。また、駆動線24,22を介し行サブデコー
ダ2bを介してブロック内メモリセルの制御ゲートにつ
ながるワード線WLに負電圧VGが与えられる。この結
果、メモリセルの浮遊ゲートの電子がチャネル領域に放
出され、しきい値電圧が負方向にシフトした消去状態が
得られる。
消去負荷デコード回路4及び負電圧デコード回路5は非
選択状態、即ち図5及び図6に示す転送ゲートTG1,
TG2はオフに保たれる。また消去負荷デコード回路4
及び負電圧デコード回路5では、NANDゲートG1
2,G22の出力が“H”、従ってNMOSトランジス
タQN11,QN12がオンであり、駆動線21,22
は接地状態、即ち非選択ブロック内の共通ソース線SL
及びワード線WLは接地状態に保たれる。
制御信号S2は“L”であり、短絡回路13はオフを保
つ。制御信号S3は“H”であり、これにより選択ブロ
ックの消去負荷デコード回路4及び負電圧デコード回路
5では、図5及び図6に示すリセット用トランジスタQ
N11,QN12はオフである。
1が“H”になる(時刻t1)。これにより消去負荷回
路11a,11bはオフになる。即ち、正電圧側の駆動
線23とこれに負荷デコード回路4を介して接続される
選択ブロックの正電圧側駆動線21が、正電圧発生回路
14から切り離されてフローティングになる。同様に負
電圧側の駆動線24,22が、負電圧発生回路15から
切り離されてフローティングになる。その後、図7に示
すように、制御信号S2が一定時間“H”になる(時刻
t2ーt4)。これにより短絡回路13がオンになり、
フローティングとされている正電圧側の駆動線23,2
1と負電圧側の駆動線24,22とは、短絡されてイコ
ライズされる。
に、制御信号S3が“L”になる(時刻t3)。これに
より、選択ブロック内の消去負荷デコード回路4及び負
電圧デコード回路5では、それぞれNANDゲートG1
1,G12の出力が“H”になり、リセット用トランジ
スタQN11,QN12オンになる。これにより、選択
ブロックの駆動線21,22は共に強制接地され、リセ
ットされる。
消去時にコア回路内で正電圧が与えられる駆動線21と
負電圧が与えられる駆動線22を消去後にまずフローテ
ィングにし、その後これらの間を短絡した後に強制接地
して、消去電圧をリセットしている。従って、消去動作
後のワード線WLと基板との間の容量カップリングによ
り無用な寄生バイポーラトランジスタ動作が防止され、
ラッチアップ等によるチップ破壊が防止される。しかも
この実施の形態において、以上の消去電圧リセットのた
めにコア回路領域に消去電圧リセット用のスイッチ素子
を配置せず、消去負荷回路は周辺回路領域に複数ブロッ
クに共通のものとして配置してこれをオンオフ制御して
いる。また正電圧側と負電圧側の駆動線を短絡するため
の短絡回路も周辺回路領域に複数ブロックについて共有
させて配置している。これにより、コア回路領域におい
てセルアレイの面積占有率を大きく確保することができ
る。
ャネル消去方式によりデータ消去を行うEEPROMフ
ラッシュメモリにおいて、消去電圧のリセットを行う消
去電圧制御回路を、複数のブロックに対して共通に周辺
回路領域に配置することにより、コア回路領域のセルア
レイ面積占有率を大きく確保することができる。
の構成を示す図である。
る。
である。
る。
示す図である。
す図である。
タイミングを示す図である。
御回路の構成を示す図である。
圧を示す図である。
電圧を示す図である。
ミングを示す図である。
容量カップリングの様子を示す図である。
するための図である。
ダ、4…消去負荷デコード回路、5…負電圧デコード回
路、6…消去電圧制御回路、11a,11b…消去負荷
回路、12…消去ロジック回路、13…短絡回路、14
…正電圧発生回路、15…負電圧発生回路、21,23
…正電圧駆動線、22,24…負電圧駆動線。
Claims (6)
- 【請求項1】 浮遊ゲートと制御ゲートが積層されたト
ランジスタ構造を有する電気的書き換え可能なメモリセ
ルが配列され、消去単位毎に複数のブロックに分割され
たメモリセルアレイと、 前記各ブロック毎に設けられて、データ消去時に選択さ
れたブロックの基板領域につながる第1の駆動線に正電
圧を出力する消去負荷デコード回路と、 前記各ブロック毎に設けられて、データ消去時に選択さ
れたブロックのメモリセルの制御ゲートにつながる第2
の駆動線に負電圧を出力する負電圧デコード回路と、 前記複数のブロックに共通に設けられて、データ消去動
作後に前記第1及び第2の駆動線の電圧をリセットする
消去電圧制御回路とを有することを特徴とする不揮発性
半導体記憶装置。 - 【請求項2】 前記消去電圧制御回路は、 選択されたブロックについて前記消去負荷デコード回路
を介して前記第1の駆動線に正電圧を供給すると共に、
データ消去後第1の制御信号によりオフ制御される第1
の消去負荷回路と、 選択されたブロックについて前記負電圧デコード回路を
介して前記第2の駆動線に負電圧を供給すると共に、デ
ータ消去後第1の制御信号によりオフ制御される第2の
消去負荷回路と、 前記第1の消去負荷回路の出力端と各ブロックの前記消
去負荷デコード回路の入力端の間を接続する第3の駆動
線と、前記第2の消去負荷回路の出力端と各ブロックの
前記負電圧デコード回路の入力端の間を接続する第4の
駆動線との間に設けられて、データ消去後に第2の制御
信号によりオン制御されて前記第3の駆動線と第4の駆
動線を短絡するための短絡回路とを有することを特徴と
する請求項1記載の不揮発性半導体記憶装置。 - 【請求項3】 前記消去負荷デコード回路は、 デコードされたブロックアドレスにより制御されて前記
第3の駆動線の正電圧を前記第1の駆動線に転送する第
1の転送ゲートと、 データ消去後に第3の制御信号により駆動されて前記第
1の駆動線を強制接地するための第1のリセット用トラ
ンジスタとを有することを特徴とする請求項2記載の不
揮発性半導体記憶装置。 - 【請求項4】 前記負電圧デコード回路は、 デコードされたブロックアドレスにより制御されて前記
第4の駆動線の負電圧を前記第2の駆動線に転送する第
2の転送ゲートと、 データ消去後に前記第3の制御信号により駆動されて前
記第2の駆動線を強制接地するための第2のリセット用
トランジスタとを有することを特徴とする請求項2記載
の不揮発性半導体記憶装置。 - 【請求項5】 前記メモリセルアレイには、各ブロック
毎に一方向に並ぶメモリセルの制御ゲートが共通接続さ
れる複数のワード線と、これに交差して複数のメモリセ
ルのドレインが共通接続される複数のビット線とが配設
され、 ワード線選択を行う行デコーダは、複数のブロックに共
通に設けられた行メインデコーダと、各ブロック毎に設
けられた行サブデコーダとから構成され、 ビット線選択を行う列デコーダは、複数のブロックに共
通に設けられた列メインデコーダと、各ブロック毎に設
けられた列サブデコーダとから構成されていることを特
徴とする請求項1記載の不揮発性半導体記憶装置。 - 【請求項6】 前記メモリセルアレイは、それぞれが複
数のブロックから構成される複数のメモリコアに分割さ
れ、各メモリコア毎に前記消去電圧制御回路が設けられ
ていることを特徴とする請求項1記載の不揮発性半導体
記憶装置。
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---|---|---|---|
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005537649A (ja) * | 2002-08-29 | 2005-12-08 | マイクロン・テクノロジー・インコーポレイテッド | 非コンタクト形態のトンネル分離pウェルを有する不揮発性メモリアレイの構造、製造方法及び操作方法 |
CN108206039A (zh) * | 2016-12-19 | 2018-06-26 | 旺宏电子股份有限公司 | 存储器装置与其相关的控制方法 |
-
2000
- 2000-05-12 JP JP2000140768A patent/JP3866482B2/ja not_active Expired - Lifetime
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CN108206039A (zh) * | 2016-12-19 | 2018-06-26 | 旺宏电子股份有限公司 | 存储器装置与其相关的控制方法 |
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