JP5255829B2

JP5255829B2 - 不揮発性半導体メモリ装置

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Publication number: JP5255829B2
Application number: JP2007334106A
Authority: JP
Inventors: 直昭須藤
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-12-26
Filing date: 2007-12-26
Publication date: 2013-08-07
Anticipated expiration: 2027-12-26
Also published as: JP2009157994A; KR20090071405A

Description

本発明は、不揮発性半導体メモリ装置に係り、より詳細には、基準となる電圧を供給するための電圧レギュレーターを備えるフラッシュメモリ装置などに関するものである。

半導体メモリ装置は、データを貯蔵しておいて必要時に取り出して読み出すことができる記憶装置であり、揮発性メモリのＲＡＭ（Random Access Memory）と不揮発性メモリのＲＯＭ（Read Only Memory）とに区別される。また、ＲＡＭには、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）などがあり、ＲＯＭには、フラッシュメモリ装置、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、ＥＥＰＲＯＭ（Electrically EPROM）などがある。

ＲＯＭのひとつにフラッシュメモリ装置があり、これは消費電力が少なく、情報の入出力が自由であるので、デジカメ、携帯電話、ＰＤＡなどの移動機器に適する。また、フラッシュメモリ装置は、メモリセルアレイの構造によって、ＮＡＮＤ型とＮＯＲ型に大きく区別され、ＮＡＮＤフラッシュメモリ装置は、主にＵＳＢ貯蔵装置、ＭＰ３プレーヤーなどに使用されるデータ貯蔵型メモリ装置であり、一方、ＮＯＲフラッシュメモリ装置は、コード貯蔵型メモリ装置として、処理速度が速くて高速データ処理を要する移動電話端末機などに用いられている。

最近、一つのメモリセルにマルチビットのデータを貯蔵することができるＮＯＲフラッシュメモリ装置が開発され、このＮＯＲフラッシュメモリ装置は、ＩＳＰＰ（Incremental Step Pulse Program）方式に応じてプログラム動作を実行し、プログラム速度を高めるためにビットスキャン方式（Bit Scan Method）を使用している。
ビットスキャン方式とは、入力されたデータのうちでデータ「０」を検索して所定のビット数単位で検索されたデータ「０」を同時にプログラムすることを言う。このビットスキャン方式によると、プログラム速度を高めることができ、プログラム時間を短縮することができるという長所がある。

公知の技術文献として、下記の公開特許公報がある。
特開２００６−２９４２１７号公報

図６は、［特許文献１］に記載されたＮＯＲフラッシュメモリ装置を示す図である。ここで、ＮＯＲフラッシュメモリ装置100は、複数のメモリセル110と、プログラム動作が進行されるのに従って、複数のメモリセル110に共通に連結されているワードラインＷＬに、段階的に増加するステップ電圧を提供するワードライン電圧発生回路105と、複数のメモリセル110に書き込まれるデータが入力されるデータ入力バッファ150と、データ入力バッファ150に入力されたデータを検索して、複数のメモリセル110に同時にプログラムされるデータのビット数を決めるスキャンコントローラ140と、スキャンコントローラ140によって検索されたデータをラッチするスキャンデータラッチ回路130と、スキャンデータラッチ回路130にラッチされたデータに応じて複数のメモリセル110のビットラインに書き込み電圧を提供する書き込みドライバ回路120とを備え、スキャンコントローラ130は、各々のステップ電圧がワードラインＷＬに提供される度に、同時にプログラムされるデータのビット数を可変することができ、同時に書き込みを行うセル数を一定に制御することができる。

図３〜５は、従来のＮＯＲ型フラッシュメモリ装置に係わる図であって、図３は、一般的なドレイン電圧レギュレーター８３を備えたＮＯＲ型フラッシュメモリ装置８０の概略的な構成を示す図であり、図４はドレイン電圧レギュレーター８３の回路図であり、図５は「電圧Ｖpbによって供給される電流Ｉpb」と「書き込みセル数(WDCOUNT：カウント回路の出力信号)」との関係を示す図である。

図３のメモリ装置８０は、行（ワードラインWL0〜WLi）と列（ビットラインBL0〜BLj）とがマトリックスに配列されたメモリセルアレイ８１を備え、このメモリセルアレイ８１には「書き込み回路８４−カウント回路８５−ライトバッファー８６」が直列に連結されている。
また、書き込み回路８４には「昇圧回路８２−ドレイン電圧レギュレーター８３」が直列に連結され、「ドレイン電圧レギュレーター８３」は、昇圧回路８２が発生させた「高電圧Ｖpp」を、ここで要求されるレベルの「電圧Ｖpb」に調整して、これを書き込み回路８４に出力して供給する。

図４は、ドレイン電圧レギュレーター８３を示す回路図である。ドレイン電圧レギュレーター８３は、コンパレータCOMP、PMOSトランジスタPM-1、そしてデバイダとして使用される抵抗Ｒ１、Ｒ０、ライトイネーブル信号ＷＥＮ、ライトイネーブル信号ＷＥＮが入力されるPMOSトランジスタPM２、NMOSトランジスタNM-1、NM-2を含んで構成されている。そして、コンパレータCOMPは、デバイダの出力電圧Ｖdivが基準電圧Ｖrefより高いか低いかを判別し、PMOSトランジスタPM-1は、コンパレータCOMPの判別結果に従って動作する。

図４のドレイン電圧レギュレーター８３において、PMOSトランジスタPM-1は、コンパレータCOMPに連結されたゲートと、PMOSトランジスタPM-2を通して高電圧Ｖppに連結されたドレインとを有し、そのソースは「NMOSトランジスタNMM１−抵抗Ｒ１−抵抗Ｒ０」を通じて接地されている。
ここで、NMOSトランジスタNM-2は、そのゲートがPMOSトランジスタPM-1のソースに連結され、ドレインはPMOSトランジスタPM-2を通して高電圧Ｖppに連結され、ソースは電圧Ｖpbの出力端子に連結されている。
また、PMOSトランジスタPM-2は、ゲートにはライトイネーブル信号ENが入力され、ドレインは高電圧Ｖppに連結されている。
また、NMOSトランジスタMN-1は、PMOSトランジスタPM-1のソースに共通に連結されたドレイン及びゲートと、「抵抗Ｒ1−抵抗Ｒ０」を通じて接地されたソースとを備える。

図４に示すような従来のＮＯＲ型フラッシュメモリ装置では、書き込みビット数によらず、常に回路は同一の動作を行っている。
図５は、従来のＮＯＲ型フラッシュメモリ装置における、「Ｖpbから供給される電流Ｉpb」と「書き込みセル数(WDCOUNT：カウント回路の出力信号)と」の関係を示す図であるが、これから明らかなように、ビット数と電流とが比例する関係となっている。

しかし実際には、書き込みビット数によって電圧Ｖpbから供給される電流量が異なるため、「Ｖpb」に出力される電圧は異なっている。
例えば、書き込みビット数が１ビットで、同時に書き込みが行われるセル数が１である場合、書き込み時にメモリセルのドレイン・ソースに流れる電流をＩcellとすると、Ｖpbから供給される電流Ｉpbは「Ｉpb＝Ｉcell」となる。

これに対して、書き込みビット数が１６ビットで、同時に書き込みが行われるセル数が１６である場合には、Ｖpbから供給される電流Ｉpbは「Ｉpb＝１６＊Ｉcell」となる。
この場合には、Ｖpbを制御しているトランジスタNMOSトランジスタ素子は、抵抗素子として働くため、書き込みビット数が１ビットよりも１６ビットの場合の方が、供給電流量が大きいため、出力電圧Ｖpbも低くなってしまう、という問題がある。

本発明は、上述のような問題点を解決するためになされたものであり、不揮発性半導体メモリ装置において、ワード(16bit)書き込み時や、ビットスキャン方式を使用する場合でも、ライトバッファー書き込み時の繰り返し書き込みの最後の書き込み時には、書き込みセル数が制御できなくなり、ドレイン電圧レギュレーターの電流供給量がばらついてドレイン電圧の制御性に欠けるという問題点を解決して、メモリセルの印加電圧制御の安定性を高め、レイン電圧の制御性に優れた半導体メモリ装置を提供することをその目的としている。

（１）不揮発性半導体メモリ装置において、
複数のメモリセルと、
複数のメモリセルに書き込まれるデータが入力されるライトバッファーと、
ライトバッファーに入力されたデータを検索して、複数のメモリセルに同時にプログラムされるデータのビット数を決めるカウント回路と、
データに応じて複数のメモリセルに書き込み電圧を提供する書き込み回路と、
書き込み回路に制御用電圧Ｖpbを供給する電圧レギュレーターと、を備え、
電圧レギュレーターは、書き込みのビット数をカウントして、そのビット数に応じて制御用電圧Ｖpbを供給する制御手段を備える。

（２）(１)の不揮発性半導体メモリ装置において、
電圧レギュレーターでは、ビット数に応じた数の入力信号WENが入力される。
（３）(２)の不揮発性半導体メモリ装置において、
電圧レギュレーターには、カウント回路からの出力WDCOUNTが入力され、前記入力信号WENを制御する。

本発明では、不揮発性半導体メモリ装置において、ワード(16bit)書き込み時や、ライトバッファー書き込み時の繰り返し書き込みの最後の書き込み時にも書き込みセル数を制御することが可能になり、ドレイン電圧が一定の電圧およびAC動作を行うようにドレイン電圧レギュレーターを制御することができる。

さて、本発明による不揮発性半導体メモリ装置の実施の形態について、図１、図２を参照して説明する。
図１は、本発明の一実施形態にかかる図であり、ドレイン電圧レギュレーターを備えたＮＯＲ型フラッシュメモリ装置７０の構成を示す図であり、また図２は、ＮＯＲ型フラッシュメモリ装置７０のドレイン電圧レギュレーター３０の回路図である。

図１のフラッシュメモリ装置７０は、行（ワードラインWL0〜WLi）と列（ビットラインBL0〜BLj）とがマトリックスに配列されたメモリセルアレイ１０を備え、このメモリセルアレイ１０には「書き込み回路４０−カウント回路５０−ライトバッファー６０」が直列に連結されている。
また、書き込み回路４０には「昇圧回路２０−ドレイン電圧レギュレーター３０」が直列に連結され、「ドレイン電圧レギュレーター３０」は、昇圧回路２０が発生させた「高電圧Ｖpp」を、ここで要求されるレベルの「電圧Ｖpb」に調整して、これを書き込み回路４０に出力して供給する。

つぎの図２は、ドレイン電圧レギュレーター３０の一例を示す回路図である。このドレイン電圧レギュレーター３０では、ビット数に応じた数の入力信号WEN(ライトイネーブル信号)が入力されるとともに、カウント回路５０からは出力WDCOUNT[3:0](4bit)が入力され、このWDCOUNT[3:0]はデコードされて、入力信号WEN(ライトイネーブル信号)を制御する構成となっている。

図２の本発明によるドレイン電圧レギュレーター３０と、図４の従来のドレイン電圧レギュレーター８０との違いは、次の構成にある。
本発明では、ビット数に応じた数の「PMOSトランジスタPM00−NMOSトランジスタNM00」、「PMOSトランジスタPM0１−NMOSトランジスタNM01」、…………、「PMOSトランジスタPMｎ−NMOSトランジスタNMｎ」を、「電圧Ｖpp」と「電圧Ｖpb」との間に介在配置させて並列接続した構成としている。

ここで、それぞれの「PMOSトランジスタPM00−PMｎ」については、そのドレインは共通して「電圧Ｖpbの入力端子−PMOSトランジスタPM-2」の間に連結され、そのゲートには「その数に応じた入力信号WEN[0]〜[ｎ](ライトイネーブル信号)」が入力され、そのソースは共通して「NMOSトランジスタNM00−NMｎ」を通して「電圧Ｖpb」の出力端子に連結されている。
また、それぞれの「NMOSトランジスタNM00−NMｎ」については、そのゲートは共通して「PMOSトランジスタPM-1−NMOSトランジスタNM-1」の間に連結され、そのソースは「電圧Ｖpb」の出力端子に連結されている。

図２のドレイン電圧レギュレーター３０では、たとえば、書き込みビット数が１６の場合には、「NMOSトランジスタNM00,NM01,NM02,…………,NM15」からなる全ての並列接続されたＶpb供給用のNMOSトランジスタを「活性」とする。
また、書き込みビット数が１の場合には、並列接続されたＶpb供給用のNMOSトランジスタのうち、NM00のみを「活性化」させ、残りのNMOSトランジスタを「非活性」とする。
これにより、Ｖpb供給用の各NMOSトランジスタの電流供給量は、ビット数によらず、一定の「Ｉcell」となり、安定した「電圧Ｖpb」を供給することが可能になる。

本発明では、不揮発性半導体メモリ装置において、電圧レギュレーターは、書き込みのビット数をカウントして、そのビット数に応じて制御用電圧Ｖpbを供給する制御手段を備えるものであるが、例えば、書き込みビット数が１６の場合は、メモリセルを１６に分割すると考えることができる。しかし、１６分割でなくとも本発明の制御手段を実施することは可能であり、制御の精度は順に低下するものの「８、４、２」などの分割を用いることもできる。
また、本発明については、ビットスキャン方式を用いていない不揮発性半導体メモリ装置においても、適用は可能である。

本発明については、具体的な実施の形態に関して説明してきたが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。
したがって、本発明の範囲は上述の実施の形態に限って決められてはならず、特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。

本発明の一実施形態にかかるドレイン電圧レギュレーターを備えたＮＯＲ型フラッシュメモリ装置の構成を示す図である。本発明のフラッシュメモリ装置におけるドレイン電圧レギュレーターの回路図である。従来の一般的なドレイン電圧レギュレーターを備えたＮＯＲ型フラッシュメモリ装置の概略的な構成を示す図である。従来のＮＯＲ型フラッシュメモリ装置におけるドレイン電圧レギュレーターの回路図である。従来のＮＯＲ型フラッシュメモリ装置において「Ｖpbから供給される電流Ｉpb」と「書き込みセル数(WDCOUNT：カウント回路の出力信号)」との関係を示す図である。本出願人による特許文献１に記載されたＮＯＲフラッシュメモリ装置を示す図である。

符号の説明

１０メモリセルアレイ
２０昇圧回路
３０ドレイン電圧レギュレーター
４０書き込み回路
５０カウント回路
６０ライトバッファー
７０ＮＯＲ型フラッシュメモリ装置
Ｖpb 出力電圧
Ｖpp 昇圧回路から出力される電圧
ＷＥＮ入力信号(ライトイネーブル信号)
ＷＤＣＯＵＮＴカウント回路からの出力
ＶＲＥＦ基準電圧
PM00,PM01,…,PMn PMOSトランジスタ
NM00,NM01,…,NMn NMOSトランジスタ
PM-1,PM--2 PMOSトランジスタ
NM-1 NMOSトランジスタ
Ｒ１，Ｒ２抵抗

Claims

不揮発性半導体メモリ装置において、
複数のメモリセルと、
前記複数のメモリセルに書き込まれるデータが入力されるライトバッファーと、
前記ライトバッファーに入力されたデータを検索して、前記複数のメモリセルに同時にプログラムされるデータのビット数を判定し、前記同時にプログラムされるデータのビット数に応じた判定信号を発生するカウント回路と、
前記データに応じて前記複数のメモリセルに書き込み電圧を提供する書き込み回路と、
電源電圧を供給され、前記カウント回路から前記判定信号が入力され、前記書き込み回路に制御用電圧Ｖpbを供給する電圧レギュレーターと、を備え、
前記電圧レギュレーターは、入力された前記判定信号に応じて、前記電源電圧を電気的に調整することにより、前記制御用電圧Ｖpbを生成及び供給する制御手段を備える、ことを特徴する不揮発性半導体メモリ装置。
請求項１に記載の不揮発性半導体メモリ装置において、
前記電圧レギュレーターでは、前記ビット数に応じた数の入力信号WENが入力される、ことを特徴する不揮発性半導体メモリ装置。
請求項２に記載の不揮発性半導体メモリ装置において、
前記電圧レギュレーターには、前記判定信号に応じて、前記入力信号WENを制御する、ことを特徴する不揮発性半導体メモリ装置。