CN113948120A - 半导体存储器装置 - Google Patents

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黄盛炫
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Abstract

一种半导体存储器装置包括存储器单元阵列、页缓冲器、控制逻辑和电压发生器。存储器单元阵列包括存储器单元。页缓冲器通过位线连接到存储器单元，并且被配置为读取存储器单元的数据。控制逻辑生成用于控制页缓冲器的控制信号。电压发生器生成控制信号的激活电压。页缓冲器包括在位线和第一节点之间的第一晶体管、在电源电压和第二节点之间的第二晶体管、在第一节点和第二节点之间的第三晶体管、在第二节点与第三节点之间的第四晶体管以及在第一节点与第三节点之间的第五晶体管。电压发生器基于半导体存储器装置的温度来控制对第五晶体管进行控制的第一控制信号。

Description

半导体存储器装置
技术领域
本公开涉及电子装置，并且更具体地涉及半导体存储器装置。
背景技术
半导体存储器装置可以以各个串水平地布置在半导体基板上的二维结构，或者以各个串垂直地堆叠在半导体基板上的三维结构形成。已经被设计了三维存储器装置来解决二维存储器装置的集成度限制，并且三维存储器装置可以包括垂直地堆叠在半导体基板上的多个存储器单元。
发明内容
本公开的一个实施方式提供了一种具有改善的根据温度变化的读取性能的半导体存储器装置。
根据本公开的一个实施方式的半导体存储器装置包括存储器单元阵列、页缓冲器、控制逻辑和电压发生器。存储器单元阵列包括用于存储数据的多个存储器单元。页缓冲器通过位线连接到多个存储器单元中的至少一个，并且被配置为读取存储在存储器单元中的数据。控制逻辑生成用于控制页缓冲器的操作的多个控制信号。电压发生器生成所述多个控制信号的激活电压。页缓冲器包括连接在位线和第一节点之间的第一晶体管、连接在电源电压和第二节点之间的第二晶体管、连接在第一节点和第二节点之间的第三晶体管、连接在第二节点和第三节点之间的第四晶体管以及连接在第一节点和第三节点之间的第五晶体管。电压发生器还被配置为基于半导体存储器装置的温度来控制所述多个控制信号当中的控制第五晶体管的第一控制信号的激活电压。
在一个实施方式中，第一晶体管、第三晶体管和第五晶体管可以是NMOS晶体管，并且第二晶体管和第四晶体管可以是PMOS晶体管。
在一个实施方式中，当半导体存储器装置的温度降低时，电压发生器可以增大第一控制信号的激活电压。
在一个实施方式中，电压发生器还可以被配置为基于半导体存储器装置的温度来控制所述多个控制信号当中的控制第三晶体管的第二控制信号的激活电压。
在一个实施方式中，当半导体存储器装置的温度降低时，电压发生器可以增大第二控制信号的激活电压。
在一个实施方式中，电压发生器还可以被配置为基于半导体存储器装置的温度来控制所述多个控制信号当中的控制第一晶体管的第三控制信号的激活电压。
在一个实施方式中，当半导体存储器装置的温度降低时，电压发生器可以增大第三控制信号的激活电压。
在一个实施方式中，所述页缓冲器还可以包括：串联连接在第一节点和接地电压之间的第六晶体管和第七晶体管；以及连接到第二晶体管的栅极和第七晶体管的栅极的锁存电路。
在一个实施方式中，页缓冲器还可以包括连接在电源电压和第三节点之间的第八晶体管。
在一个实施方式中，半导体存储器装置还可以包括温度传感器，该温度传感器被配置为通过感测半导体存储器装置的温度来生成温度代码。电压发生器可以基于温度代码来控制第一控制信号、第二控制信号和第三控制信号的激活电压。
在一个实施方式中，电压发生器可以包括可变电阻器，该可变电阻器的电阻值基于温度代码而变化。
在一个实施方式中，第一控制信号的激活电压可以大于第二控制信号的激活电压。
在一个实施方式中，第二控制信号的激活电压可以大于第三控制信号的激活电压。
根据本公开的另一个实施方式的半导体存储器装置包括页缓冲器和电压发生器。页缓冲器连接到位线并被配置为感测存储器单元的阈值电压。电压发生器生成要输入到页缓冲器的多个控制信号的激活电压。页缓冲器包括连接在位线和公共节点之间的第一NMOS晶体管、连接在电源电压和感测放大器节点之间的第一PMOS晶体管、连接在感测放大器节点和公共节点之间的第二NMOS晶体管、连接在感测放大器节点和感测节点之间的第二PMOS晶体管以及连接在公共节点和感测节点之间的第三NMOS晶体管。电压发生器被配置为基于半导体存储器装置的温度来控制所述多个控制信号当中的被施加到第三NMOS晶体管的栅极的感测放大器感测信号的激活电压。
在一个实施方式中，电压发生器还可以被配置为基于半导体存储器装置的温度来控制所述多个控制信号当中的被施加到第二NMOS晶体管的栅极的电流感测信号的激活电压。
在一个实施方式中，当半导体存储器装置的温度降低时，电压发生器可以增大感测放大器感测信号的激活电压和电流感测信号的激活电压。
在一个实施方式中，感测放大器感测信号的激活电压可以大于电流感测信号的激活电压。
在一个实施方式中，电压发生器还可以被配置为基于半导体存储器装置的温度来控制所述多个控制信号当中的被施加到第一NMOS晶体管的栅极的页缓冲器感测信号的激活电压。
在一个实施方式中，当半导体存储器装置的温度降低时，电压发生器可以增大页缓冲器感测信号的激活电压。
在一个实施方式中，页缓冲器晶体管还可以包括串联连接在公共节点和接地电压之间的第四NMOS晶体管和第五NMOS晶体管、连接在电源电压和感测节点之间的第三PMOS晶体管以及连接到第一PMOS晶体管的栅极和第五NMOS晶体管的栅极的感测锁存电路。
根据本公开的又一实施方式的半导体存储器装置包括存储器单元阵列、页缓冲器和电压控制器。存储器单元阵列联接到位线。页缓冲器被配置为根据页缓冲器感测信号的激活电压电平而电联接位线和公共节点，根据电流感测信号的激活电压电平而维持公共节点的电压电平，根据感测放大器感测信号的激活电压电平而电联接公共节点和感测节点，并且锁存与感测节点的电压电平对应的数据。电压控制器被配置为根据该装置的温度将各个激活电压电平独立地调整到不同的电平。电压控制器还被配置为防止电流感测信号的激活电压电平和感测放大器感测信号的激活电压电平之间的余量(margin)的减小。
本技术可以提供具有改善的根据温度变化的读取性能的半导体存储器装置。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出诸如图1的存储器单元阵列这样的存储器单元阵列的实施方式的框图。
图3是示出诸如图1的存储器单元阵列这样的存储器单元阵列的实施方式的图。
图4是示出诸如图1的存储器单元阵列这样的存储器单元阵列的另一个实施方式的图。
图5是示出根据本公开的实施方式的半导体存储器装置的页缓冲器的电路图。
图6是示出存储器单元根据温度的操作特性的曲线图。
图7是示出根据本公开的实施方式的生成页缓冲器感测信号的激活电压和电流感测信号的激活电压的电压发生器的电路图。
图8是示出根据本公开的实施方式的半导体存储器装置的控制信号的定时图。
图9是示出根据本公开的实施方式的生成页缓冲器感测信号的激活电压、电流感测信号的激活电压和感测放大器感测信号的激活电压的电压发生器的电路图。
图10是示出根据本公开的实施方式的半导体存储器装置的控制信号的定时图。
图11是示出包括诸如图1的半导体存储器装置这样的半导体存储器装置的存储器系统的框图。
图12是示出诸如图11的存储器系统这样的存储器系统的应用示例的框图。
图13是示出包括诸如图12的存储器系统这样的存储器系统的计算系统的框图。
具体实施方式
本文中提供的具体结构和功能描述仅用于描述本公开的实施方式。但是，本发明可以以各种方式实现并且以各种形式实施。因此，本发明不限于本文中所描述的实施方式。在整个说明书中，对“一个实施方式”或“另一个实施方式”等的引用不一定仅是一个实施方式，并且对任何这样的短语的不同引用不一定是同一实施方式。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140、电压发生器150和温度传感器160。
存储器单元阵列110包括多个存储块BLK1至BLKz，所述多个存储块BLK1至BLKz通过字线WL连接至地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm连接至读取和写入电路130。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在一个实施方式中，多个存储器单元是非易失性存储器单元，其可以被配置有垂直沟道结构。存储器单元阵列110可以被配置为二维结构的存储器单元阵列。根据另一个实施方式，存储器单元阵列110可以被配置为三维结构的存储器单元阵列。存储器单元阵列中的多个存储器单元中的每一个可以存储至少一位数据。在不同的实施方式中，存储器单元阵列110中的多个存储器单元中的每一个可以是存储一位数据的单级单元(SLC)、存储两位数据的多级单元(MLC)、存储三位数据的三级单元(TLC)或存储四位数据的四级单元(QLC)。根据另一个实施方式，存储器单元阵列110可以包括各自存储五位或更多位的数据的多个存储器单元。
地址解码器120、读取和写入电路130、控制逻辑140、电压发生器150和温度传感器160用作驱动存储器单元阵列110的外围电路。地址解码器120通过字线WL连接到存储器单元阵列110。地址解码器120被配置为响应于控制逻辑140的控制而操作。地址解码器120通过半导体存储器装置100内部的输入/输出缓冲器(未示出)接收地址。
地址解码器120被配置为对接收到的地址当中的块地址进行解码。地址解码器120根据经解码的块地址选择至少一个存储块。另外，地址解码器120在读取操作期间的读取电压施加操作时将在电压发生器150中生成的读取电压Vread施加至所选存储块的所选字线，并且将通过电压Vpass施加至其余未选字线。另外，在编程验证操作期间，地址解码器120将在电压发生器150中生成的验证电压施加到所选存储块的所选字线，并且将通过电压Vpass施加到其余未选字线。
地址解码器120被配置为对接收到的地址的列地址进行解码。地址解码器120将经解码的列地址发送至读取和写入电路130。
半导体存储器装置100的读取操作和编程操作以页为单位执行。在请求读取操作和编程操作时接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址选择一个存储块和一条字线。列地址由地址解码器120解码，并被提供给读取和写入电路130。
地址解码器120可以包括块解码器、行解码器、列解码器和地址缓冲器等。
读取和写入电路130包括多个页缓冲器PB1至PBm。读取和写入电路130可以在存储器单元阵列110的读取操作期间作为“读取电路”操作，并且可以在存储器单元阵列110的写入操作期间作为“写入电路”操作。多个页缓冲器PB1至PBm通过位线BL1至BLm连接到存储器单元阵列110。在读取操作和编程验证操作期间，为了感测存储器单元的阈值电压，多个页缓冲器PB1至PBm在持续地向连接到存储器单元的位线供应感测电流的同时通过感测节点感测根据对应存储器单元的编程状态的流动的电流的量的变化，并且锁存所感测到的变化作为感测数据。读取和写入电路130响应于从控制逻辑140输出的页缓冲器控制信号CTRPB而操作。
在读取操作期间，读取和写入电路130感测存储器单元的数据，临时存储所读取的数据，并且将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在一个实施方式中，除了页缓冲器(或页寄存器)之外，读取和写入电路130还可以包括列选择电路等。
控制逻辑140连接到地址解码器120、读取和写入电路130以及电压发生器150。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140被配置为响应于控制信号CTRL来控制半导体存储器装置100的整体操作。此外，控制逻辑140输出用于控制被包括在读取和写入电路130中的多个页缓冲器PB1至PBm的控制信号CTRPB。控制逻辑140可以控制读取和写入电路130执行对存储器单元阵列110的读取操作。
电压发生器150响应于从控制逻辑140输出的电压发生器控制信号而在读取操作期间生成读取电压Vread和通过电压Vpass。此外，电压发生器150可以产生用于生成用于控制半导体存储器装置的操作的各种控制信号的电压。
温度传感器160可以感测半导体存储器装置100的温度，基于感测结果生成温度代码(temperature code)TCODE，并且将温度代码TCODE传送到电压发生器150。温度代码TCODE可以是指示感测到的半导体存储器装置的温度的数字代码。电压发生器150可以基于温度代码TCODE来控制半导体存储器装置100的操作所需的至少一些电压。
控制逻辑140可以输出用于控制被包括在读取和写入电路130中的多个页缓冲器PB1至PBm的控制信号CTRPB。可以基于由电压发生器150生成的电压来生成控制信号CTRPB。温度传感器160可以将基于感测到的半导体存储器装置100的温度而生成的温度代码TCODE输出到电压发生器150。电压发生器150可以基于温度代码TCODE来控制用于生成至少一个控制信号CTRPB的电压电平。
通常，被包括在存储器单元阵列110中的存储器单元的操作特性可以根据温度变化而改变。在这种情况下，当与温度无关地使用恒定的控制信号CTRPB来控制页缓冲器PB1至PBm时，读取操作的可靠性可能降低。根据本公开的一个实施方式，根据半导体存储器装置100的温度变化来控制用于控制页缓冲器PB1至PBm的控制信号CTRPB中的至少一个电压电平，并且因此可以防止由于温度变化导致的读取操作的可靠性降低。
图2是示出图1的存储器单元阵列的实施方式的框图。
参照图2，存储器单元阵列110包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块包括堆叠在基板上的多个存储器单元。这样的多个存储器单元沿着+X、+Y和+Z方向排布。参照图3和图4更详细地描述了代表性的三维存储块的结构。在另一个实施方式中，与图2所示的结构不同，存储器单元阵列110的每个存储块可以具有二维结构。
图3是示出图1的存储器单元阵列110的一个实施方式110_1的图。
参照图3，存储器单元阵列110_1包括多个存储块BLK1至BLKz。在图3中，以示例的方式示出了代表其他存储块BLK2至BLKz中的每一个的第一存储块BLK1的内部配置。第二存储块BLK2至第z存储块BLKz中的每一个类似于第一存储块BLK1进行配置。
参照图3，第一存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形形状。在第一存储块BLK1中，m个单元串在行方向(即，+X方向)上排布。在图3中，两个单元串在列方向(即，+Y方向)上排布。然而，这是为了图示清楚；在列方向上可以排布三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MCl至MCn中的每一个可以具有相似的结构。在一个实施方式中，选择晶体管SST和DST以及存储器单元MCl至MCn中的每一个可以包括沟道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。在一个实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在一个实施方式中，用于提供沟道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜中的至少一个的柱可以设置在每个单元串中。
每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCp之间。
在一个实施方式中，在同一行中排布的单元串的源极选择晶体管连接到在行方向上延伸的一条源极选择线，并且在不同行中排布的单元串的源极选择晶体管连接到不同的源极选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管连接至第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管连接至第二源极选择线SSL2。
在另一个实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接至一条源极选择线。
每个单元串的第一存储器单元MCl至第n存储器单元MCn连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MCl至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在-Z方向上顺序排布，并且串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn在+Z方向上顺序排布，并且串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极连接到管线PL。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储器单元MCp+1至MCn之间。在行方向上排布的单元串连接至在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接至第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接至第二漏极选择线DSL2。
在列方向上排布的单元串连接至在列方向上延伸的位线。在图4中，第一列的单元串CS11和CS21连接到第一位线BL1。第m列的单元串CS1m和CS2m连接到第m位线BLm。
在行方向上排布的单元串中的连接到同一字线的存储器单元构成一页。例如，第一行的单元串CS11至CS1m当中的连接到第一字线WL1的存储器单元构成一页。第二行的单元串CS21至CS2m当中的连接至第一字线WL1的存储器单元构成另一页。可以通过选择漏极选择线DSL1和DSL2中的任一条来选择在一个行方向上排布的单元串。可以通过选择字线WL1至WLn中的任一条来选择所选选单元串的一个页。
图4是示出图1的存储器单元阵列110的另一个实施方式110_2的图。
参照图4，存储器单元阵列110_2包括多个存储块BLK1’至BLKz’。在图4中，以示例的方式示出了代表其他存储块BLK2’至BLKz’中的每一个的第一存储块BLK1’的内部配置。可以理解，第二存储块BLK2’至第z存储块BLKz’与第一存储块BLK1’类似地进行配置。
第一存储块BLK1'包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个均沿+Z方向延伸。在第一存储块BLK1’中，在+X方向上排布有m个单元串。在图4中，在+Y方向上排布有两个单元串。然而，这是为了图示清楚；在列方向上可以排布三个或更多个单元串。
多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MCl至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MCl至MCn之间。在同一行中排布的单元串的源极选择晶体管连接至同一源极选择线。在第一行中排布的单元串CS11'至CS1m'的源极选择晶体管连接至第一源极选择线SSL1。在第二行中排布的单元串CS21'至CS2m'的源极选择晶体管连接至第二源极选择线SSL2。作为另一个实施方式，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同连接至一条源极选择线。
每个单元串的第一存储器单元MCl至第n存储器单元MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MCl至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在对应的位线和存储器单元MCl至MCn之间。在行方向上排布的单元串的漏极选择晶体管连接至在行方向上延伸的漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管连接至第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管连接到第二漏极选择线DSL2。
结果，除了从每个单元串中排除了管式晶体管PT之外，图4的存储块BLK1'具有类似于图3的存储块BLK1的等效电路。
图5是示出根据本公开的实施方式的被包括在半导体存储器装置100中的页缓冲器PB1的电路图。图5所示的PB1代表图1的读取和写入电路130中的页缓冲器PB1至PBm中的任一个。即，读取和写入电路130中的多个页缓冲器PB1至PBm中的每一个可以类似地进行配置；因此，将页缓冲器PB1作为示例进行描述。
页缓冲器PB1可以响应于从控制逻辑140输出的信号而操作。下面描述的信号PB_SENSE、SA_PRECH_N、SA_SENSE、SA_CSOC、SA_DISCH和PRECHSO_N可以被包括在从控制逻辑140输出的控制信号CTRPB中。
参照图5，页缓冲器PB1可以通过位线BL1连接到存储器单元，并且可以执行将通过第一NMOS晶体管N1至第五NMOS晶体管N5和第一PMOS晶体管P1至第三PMOS晶体管P3从电源电压VCORE供应的电荷充电到位线BL1的位线预充电操作。另外，页缓冲器PB1可以通过第一NMOS晶体管N1、第四NMOS晶体管N4和第五NMOS晶体管N5将位线BL1中的电荷放电到接地电压。
第一NMOS晶体管N1连接在位线BL1和公共节点CSO之间。第一PMOS晶体管P1连接在电源电压VCORE和感测放大器节点SAN之间。第二NMOS晶体管N2连接在公共节点CSO和感测放大器节点SAN之间。第二PMOS晶体管P2连接在感测放大器节点SAN与感测节点SO之间。第三NMOS晶体管N3连接在感测节点SO和公共节点CSO之间。第三PMOS晶体管P3连接在电源电压VCORE和感测节点SO之间。第四晶体管N4和第五晶体管N5串联连接在公共电压CSO和接地电压之间。
第一NMOS晶体管N1由页缓冲器感测信号PB_SENSE控制，第二NMOS晶体管N2由电流感测信号SA_CSOC控制，并且第三NMOS晶体管N3由感测放大器感测信号SA_SENSE控制。另外，第四NMOS晶体管N4由感测放大器放电信号SA_DISCH控制，并且第五NMOS晶体管N5和第一PMOS晶体管P1由感测锁存电路LATS的节点QS的电压控制。第二PMOS晶体管P2由感测放大器预充电信号SA_PRECH_N控制，并且第三PMOS晶体管P3由感测节点预充电信号PRECHSO_N控制。即，页缓冲器感测信号PB_SENSE施加到第一NMOS晶体管N1的栅极，电流感测信号SA_CSOC施加到第二NMOS晶体管N2的栅极，并且感测放大器感测信号SA_SENSE施加到第三NMOS晶体管N3的栅极。另外，感测放大器放电信号SA_DISCH施加到第四NMOS晶体管N4的栅极，并且感测锁存电路LATS的节点QS的电压施加到第五NMOS晶体管N5的栅极和PMOS晶体管P1的栅极。感测放大器预充电信号SA_PRECH_N施加到第二PMOS晶体管P2的栅极，并且感测节点预充电信号PRECHSO_N施加到第三PMOS晶体管P3的栅极。页缓冲器感测信号PB_SENSE的激活电压电平VPB_SENSE将位线BL1和公共节点CSO电联接。电流感测信号SA_CSOC的激活电压电平VSA_CSOC可以维持公共节点CSO的电压电平。感测放大器感测信号SA_SENSE的激活电压电平VSA_SENSE将公共节点CSO和感测节点SO电联接。感测节点SO的电压电平由感测锁存电路LATS锁存。将在下面更详细地描述激活电压电平(或激活电压)VPB_SENSE、VSA_CSOC和VSA_SENSE。
感测锁存电路LATS可以包括锁存器，该锁存器由连接到节点QS的两个反相器(未示出)以及用于控制节点QS的电压的复位晶体管(未示出)和置位晶体管(set transistor)(未示出)构成。由于感测锁存电路LATS的这种结构是众所周知的，因此在图5中省略了其详细配置。感测锁存电路LATS可以通过经由节点QS的电压使第一PMOS晶体管P1导通或截止来控制位线预充电操作。
在对存储器单元的感测操作期间，感测节点SO的电压基于存储器单元MC的阈值电压来确定。例如，位线BL1的电压可以基于所选存储器单元的阈值电压来确定。当第一NMOS晶体管N1和第三NMOS晶体管N3导通时，位线BL1和感测节点SO通过公共节点CSO彼此电连接，因此感测节点SO的电压可以基于所选存储器单元的阈值电压来确定。感测锁存电路LATS可以存储感测存储器单元的阈值电压的结果。更具体地，感测锁存电路LATS可以锁存与感测节点SO的电位电平对应的数据。
根据本公开的一个实施方式，在读取操作或编程验证操作期间，可以根据半导体存储器装置100的温度来调整施加到第一NMOS晶体管N1的页缓冲器感测信号PB_SENSE。在本说明书中，控制信号的“激活电压”可以是指与控制信号的逻辑高状态对应的电压电平。例如，页缓冲器感测信号PB_SENSE的激活电压可以是页缓冲器感测信号PB_SENSE的用于使第一NMOS晶体管导通的相对高的电压电平。与此相反，控制信号的“停用电压(deactivation voltage)”可以是指与控制信号的逻辑低状态对应的电压电平。例如，页缓冲器感测信号PB_SENSE的停用电压可以是页缓冲器感测信号PB_SENSE的用于使第一NMOS晶体管截止的相对低的电压电平(例如，接地电压)。更具体地，在读取操作或编程验证操作中的位线预充电操作期间，可以根据半导体存储器装置100的温度来调整施加到第一NMOS晶体管N1的页缓冲器感测信号PB_SENSE的激活电压。例如，随着半导体存储器装置100的温度降低，施加到第一NMOS晶体管N1的页缓冲器感测信号PB_SENSE的激活电压可以增大到相对高的电平。类似地，随着半导体存储器装置100的温度升高，可以将施加到第一NMOS晶体管N1的页缓冲器感测信号PB_SENSE的激活电压降低到相对低的电平。
根据本公开的一个实施方式，在读取操作或编程验证操作期间，可以根据半导体存储器装置100的温度来调整施加到第二NMOS晶体管N2的电流感测信号SA_CSOC。更具体地，在读取操作或编程验证操作中的位线预充电操作期间，可以根据半导体存储器装置100的温度来调整施加到第二NMOS晶体管N2的电流感测信号SA_CSOC的激活电压。例如，随着半导体存储器装置100的温度降低，施加到第二NMOS晶体管N2的电流感测信号SA_CSOC的激活电压可以增大到相对高的电平。类似地，随着半导体存储器装置100的温度升高，施加到第二NMOS晶体管N2的电流感测信号SA_CSOC的激活电压可以减小到相对低的电平。
图6是示出存储器单元根据温度的操作特性的曲线图。参照图6，示出了在对所选存储器单元的读取操作或编程验证操作期间根据半导体存储器装置的温度的栅极电压Vg和单元电流ICELL之间的关系。
如图6所示，在相同的栅极电压Vg下，当半导体存储器装置100的温度高较时，流过存储器单元的单元电流ICELL的量较大，而当半导体存储器装置100的温度较低时，流过存储器单元的单元电流ICELL的量较小。这意味着参考电流Itrip的量可能随着半导体存储器装置100的温度在高电流(热状态)和低电流(冷状态)之间变化而变化。
根据本公开的一个实施方式，为了补偿存储器单元根据温度变化的特性，在读取操作或编程验证操作期间，可以基于温度来确定施加到页缓冲器的控制信号CTRPB当中的页缓冲器感测信号PB_SENSE的激活电压和电流感测信号SA_CSOC的激活电压。即，随着半导体存储器装置100的温度降低，施加到第一NMOS晶体管N1的页缓冲器感测信号PB_SENSE的激活电压和施加到第二NMOS晶体管N2的电流感测信号SA_CSOC的激活电压可以增大到相对高的电平。类似地，随着半导体存储器装置100的温度升高，施加到第一NMOS晶体管N1的页缓冲器感测信号PB_SENSE的激活电压和施加到第二NMOS晶体管N2的电流感测信号SA_CSOC的激活电压可以减小到相对低的电平。因此，可以在温度变化时补偿流过存储器单元的电流的变化。因此，可以改善半导体存储器装置的读取性能或编程验证性能。
图7是示出根据本公开的实施方式的生成页缓冲器感测信号PB_SENSE的激活电压和电流感测信号SA_CSOC的激活电压的电压发生器150a的电路图。图7所示的电压发生器150a是图1所示的电压发生器150的示例。
参照图7，电压发生器150a可以包括晶体管TR1、TR2、TR3和TR4，运算放大器AMP1、AMP2和AMP3以及电阻器R1和RV1。晶体管TR1和TR3串联连接在高电压VH和低电压VL之间。晶体管TR2、电阻器R1、晶体管TR4和电阻器RV1串联连接在高电压VH和低电压VL之间。晶体管TR1和TR2可以是PMOS晶体管，并且晶体管TR3和TR4可以是NMOS晶体管。运算放大器AMP1的输出端子连接到晶体管TR3的栅极端子。另外，运算放大器AMP1的反相输入端子连接至低电压VL。带隙基准电压(bandgap reference voltage)VBGR被输入到运算放大器AMP1的同相输入端子。带隙基准电压VBGR对温度变化不敏感，并且可以由带隙基准电压生成电路生成。带隙基准电压生成电路可以通过适当地组合与绝对温度成比例的电压(PTAT)和与绝对温度互补的电压(CTAT)来生成温度不敏感的带隙基准电压VBGR。带隙基准电压生成电路也可以被包括在电压发生器150a中。
运算放大器AMP3的同相输入端子连接到与电阻器R1和晶体管TR4连接的节点Nd1。运算放大器AMP3的反相输入端子连接到运算放大器AMP3的输出端子。运算放大器AMP2的同相输入端子连接到与电阻器R1和晶体管TR2连接的节点Nd2。运算放大器AMP2的反相输入端子连接到运算放大器AMP2的输出端子。也就是说，运算放大器AMP2和AMP3可以是增益为1的缓冲电路。
晶体管TR1、TR2和TR3可以形成电流镜。由于带隙基准电压VBGR对温度变化不敏感，因此即使高电压VH和低电压VL根据温度有所变化，恒定的电流也可以流过晶体管TR2。
电阻器R1可以是固定值电阻器，并且电阻器RV1可以是可变电阻器。更具体地，电阻器RV1的电阻值可以根据从温度传感器160接收到的温度代码TCODE而变化。例如，当温度代码TCODE指示高温时，电阻器RV1的值可以减小，而当温度代码TCODE指示低温时，电阻器RV1的值可以增大。
当电阻器RV1的值减小时，从运算放大器AMP3输出的页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE也可以减小。类似地，当电阻器RV1的值减小时，从运算放大器AMP2输出的电流感测信号SA_CSOC的激活电压VSA_CSOC也可以减小。
即，当半导体存储器装置100的温度升高时，电阻器RV1的值可以减小，因此页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE和电流感测信号SA_CSOC的激活电压VSA_CSOC可以减小。
相反，当半导体存储器装置100的温度降低时，电阻器RV1的值可以增大，因此页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE和电流感测信号SA_CSOC的激活电压VSA_CSOC可以增大。
根据图7所示的电路图，根据电压分布原理，电流感测信号SA_CSOC的激活电压VSA_CSOC大于页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE。
图8是示出根据本公开的实施方式的半导体存储器装置的控制信号CTRPB的定时图。如上所述，从控制逻辑140输出并施加到页缓冲器PB1至PBm的控制信号CTRPB包括感测放大器预充电信号SA_PRECH_N、感测放大器感测信号SA_SENSE、电流感测信号SA_CSOC和页缓冲器感测信号PB_SENSE。
感测放大器感测信号SA_SENSE的激活电压可以是电源电压VCORE。当半导体存储器装置100的温度相对高时，页缓冲器感测信号PB_SENSE的激活电压可以是第一电压V1，并且电流感测信号SA_CSOC的激活电压可以是第二电压V2。当半导体存储器装置100处于高温度状态时，第一电压V1可以是由图7的电压发生器150a输出的页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE。另外，当半导体存储器装置100处于高温度状态时，第二电压V2可以是由图7的电压发生器150a输出的电流感测信号SA_CSOC的激活电压VSA_CSOC。如上所述，根据电压分布原理，电流感测信号SA_CSOC的激活电压VSA_CSOC大于页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE。因此，第二电压V2可以大于第一电压V1。
当半导体存储器装置100的温度从相对高的温度变为相对低的温度时，可以通过将第一电压V1增大第一偏差Δa来获得页缓冲器感测信号PB_SENSE的激活电压。另外，当半导体存储器装置100的温度从相对高的温度变为相对低的温度时，可以通过将第二电压V2增大第二偏差Δb来获得电流感测信号SA_CSOC的激活电压。如以上参照图7所述，当半导体存储器装置100的温度降低时，电阻器RV1的值可以增大，因此页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE和电流感测信号SA_CSOC的激活电压VSA_CSOC可以增大。
根据图7和图8所示的实施方式，当温度改变时，页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE和电流感测信号SA_CSOC的激活电压VSA_CSOC改变，同时感测放大器感测信号SA_SENSE的激活电压被固定为电源电压VCORE。为了页缓冲器PB1稳定操作，将感测放大器感测信号SA_SENSE的激活电压设计为大于电流感测信号SA_CSOC的激活电压。当电流感测信号SA_CSOC的激活电压随着半导体存储器装置100的温度降低而增大时，感测放大器感测信号SA_SENSE的激活电压与电流感测信号SA_CSOC的激活电压之间的余量(margin)减小。当不能充分地确保该余量时，页缓冲器PB1的操作稳定性可能降低。
根据本公开的另一个实施方式，可以根据半导体存储器装置100的温度变化来将感测放大器感测信号SA_SENSE的激活电压与电流感测信号SA_CSOC的激活电压一起进行调整。即，当电流感测信号SA_CSOC的激活电压随着半导体存储器装置100的温度降低而增大时，感测放大器感测信号SA_SENSE的激活电压也可以增大。因此，即使在电流感测信号SA_CSOC的激活电压增大以补偿由于半导体存储器装置100的温度变化而导致的流过存储器单元的电流的变化时，也可以充分确保感测放大器感测信号SA_SENSE的激活电压与电流感测信号SA_CSOC的激活电压之间的余量。因此，可以改善页缓冲器PB1的操作稳定性。
图9是示出根据本公开的实施方式的生成页缓冲器感测信号PB_SENSE的激活电压、电流感测信号SA_CSOC的激活电压和感测放大器感测信号SA_SENSE的激活电压的电压发生器150b的电路图。图9中所示的电压发生器150b是图1中所示的电压发生器150的一个示例。
参照图9，电压发生器150b可以包括晶体管TR5、TR6、TR7和TR8，运算放大器AMP5、AMP6、AMP7和AMP8以及电阻器R3、R2和RV2。晶体管TR5和TR7串联连接在高电压VH和低电压VL之间。晶体管TR6、电阻器R3、电阻器R2、晶体管TR8和电阻器RV2串联连接在高电压VH和低电压VL之间。晶体管TR5和TR6可以是PMOS晶体管，而晶体管TR7和TR8可以是NMOS晶体管。运算放大器AMP5的输出端子连接到晶体管TR7的栅极端子。另外，运算放大器AMP5的反相输入端子连接至低电压VL。带隙基准电压VBGR被输入到运算放大器AMP5的同相输入端子。带隙基准电压VBGR对温度变化不敏感，并且可以由带隙基准电压生成电路生成。带隙基准电压生成电路可以通过适当地组合与绝对温度成比例的电压(PTAT)和与绝对温度互补的电压(CTAT)来生成温度不敏感的带隙基准电压VBGR。带隙基准电压生成电路也可以被包括在电压发生器150b中。
运算放大器AMP8的同相输入端子连接到与电阻器R2和晶体管TR8连接的节点Nd3。运算放大器AMP8的反相输入端子连接到运算放大器AMP8的输出端子。运算放大器AMP7的同相输入端子连接到与电阻器R2和电阻器R3连接的节点Nd4。运算放大器AMP7的反相输入端子连接到运算放大器AMP7的输出端子。运算放大器AMP6的同相输入端子连接到与电阻器R3和晶体管TR6连接的节点Nd5。运算放大器AMP6的反相输入端子连接到运算放大器AMP6的输出端子。即，运算放大器AMP6、AMP7和AMP8可以是增益为1的缓冲电路。
晶体管TR5、TR6和TR7可以形成电流镜。由于带隙基准电压VBGR对温度变化不敏感，因此即使高电压VH和低电压VL根据温度有所变化，恒定的电流也可以流过晶体管TR6。
电阻器R2和R3可以是固定值电阻器，而电阻器RV2可以是可变电阻器。更具体地，电阻器RV2的电阻值可以根据从温度传感器160接收到的温度代码TCODE而变化。例如，当温度代码TCODE指示高温时，电阻器RV2的值可以减小，而当温度代码TCODE指示低温，电阻器RV2的值可以增大。
当电阻器RV2的值减小时，从运算放大器AMP8输出的页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE也可以减小。类似地，当电阻器RV2的值减小时，从运算放大器AMP7输出的电流感测信号SA_CSOC的激活电压VSA_CSOC也可以减小。当电阻器RV2的值减小时，从运算放大器AMP6输出的感测放大器感测信号SA_SENSE的激活电压VSA_SENSE也可以减小。
即，当半导体存储器装置100的温度升高时，电阻器RV2的值可以减小，因此页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE、电流感测信号SA_CSOC的激活电压VSA_CSOC和感测放大器感测信号SA_SENSE的激活电压VSA_SENSE可以减小。
相反地，当半导体存储器装置100的温度降低时，电阻器RV2的值可以增大，因此页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE、电流感测信号SA_CSOC的激活电压VSA_CSOC和感测放大器感测信号SA_SENSE的激活电压VSA_SENSE可以增大。
根据图9所示的电路图，根据电压分布原理，电流感测信号SA_CSOC的激活电压VSA_CSOC大于页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE，并且感测放大器感测信号SA_SENSE的激活电压VSA_SENSE大于电流感测信号SA_CSOC的激活电压VSA_CSOC。根据图9所示的电路图，示出了仅包括一个可变电阻器的实施方式，但是本公开不限于此。例如，电阻器R2或电阻器R3中的至少一个可以被配置为可变电阻器。在这样的实施方式中，当温度代码TCODE指示高温时，代替R2或R3的可变电阻器的值可以减小，而当温度代码TCODE指示低温时，代替R2或R3的可变电阻器的值可以增大。
图10是示出根据本公开的实施方式的半导体存储器装置的控制信号CTRPB的定时图。如上所述，从控制逻辑140输出并施加到页缓冲器PB1至PBm的控制信号CTRPB包括感测放大器预充电信号SA_PRECH_N、感测放大器感测信号SA_SENSE、电流感测信号SA_CSOC和页缓冲器感测信号PB_SENSE。
当半导体存储器装置100处于相对高的温度状态时，页缓冲器感测信号PB_SENSE的激活电压可以是第三电压V3，并且电流感测信号SA_CSOC的激活电压可以是第四电压V4。感测放大器感测信号SA_SENSE的激活电压可以是第五电压V5。在半导体存储器装置100处于高温的状态下，第三电压V3可以是由图9的电压发生器150b输出的页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE。在半导体存储器装置100处于高温状态时，第四电压V4可以是由图9的电压发生器150b输出的电流感测信号SA_CSOC的激活电压VSA_CSOC。在半导体存储器装置100处于高温的状态下，第五电压V5可以是由图9的电压发生器150b输出的感测放大器感测信号SA_SENSE的激活电压VSA_SENSE。如上所述，根据电压分布原理，电流感测信号SA_CSOC的激活电压VSA_CSOC大于页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE，并且感测放大器感测信号SA_SENSE的激活电压VSA_SENSE大于电流感测信号SA_CSOC的激活电压VSA_CSOC。因此，第四电压V4可以大于第三电压V3，并且第五电压V5可以大于第四电压V4。
当半导体存储器装置100的温度从相对高的温度变为相对低的温度时，可以通过将第三电压V3增大第三偏差Δc来获得页缓冲器感测信号PB_SENSE的激活电压。另外，当半导体存储器装置100的温度从相对高的温度变为相对低的温度时，可以通过将第四电压V4增大第四偏差Δd来获得电流感测信号SA_CSOC的激活电压。当半导体存储器装置100的温度从相对高的温度变为相对低的温度时，可以通过将第五电压V5增大第五偏差Δe来获得感测放大器感测信号SA_SENSE的激活电压。如以上参照图9所描述的，当半导体存储器装置100的温度降低时，电阻器RV2的值可以增大，因此页缓冲器感测信号PB_SENSE的激活电压VPB_SENSE、电流感测信号SA_CSOC的激活电压VSA_CSOC和感测放大器感测信号SA_SENSE的激活电压VSA_SENSE可以增大。
根据图9和图10所示的实施方式，可以根据半导体存储器装置100的温度变化来将感测放大器感测信号SA_SENSE的激活电压与电流感测信号SA_CSOC的激活电压一起进行调整。即，当电流感测信号SA_CSOC的激活电压随着半导体存储器装置100的温度降低而增大时，感测放大器感测信号SA_SENSE的激活电压也可以增大。因此，即使在电流感测信号SA_CSOC的激活电压增大以补偿由于半导体存储器装置100的温度变化所导致的流过存储器单元的电流的变化时，也可以充分确保感测放大器感测信号SA_SENSE的激活电压和电流感测信号SA_CSOC的激活电压之间的余量。因此，可以改善页缓冲器PB1的操作稳定性。
图11是示出包括图1的半导体存储器装置100的存储器系统1000的框图。
参照图11，存储器系统1000包括半导体存储器装置100和控制器1200。
半导体存储器装置100可以如参照图1所描述的那样进行配置和操作。因此，这里不再描述半导体存储器装置100。
控制器1200连接到主机(Host)和半导体存储器装置100。控制器1200被配置为响应于来自主机的请求来访问半导体存储器装置100。例如，控制器1200被配置为控制半导体存储器装置100的读取、写入、擦除和后台操作。控制器1200被配置为在半导体存储器装置100和主机之间提供接口。控制器1200被配置为驱动用于控制半导体存储器装置100的固件。
控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。RAM 1210用作处理单元1220的工作存储器、半导体存储器装置100和主机之间的高速缓存存储器以及半导体存储器装置100和主机之间的缓冲存储器中的至少一个。处理单元1220控制控制器1200的整体操作。
主机接口1230包括用于在主机与控制器1200之间执行数据交换的协议。在一个实施方式中，控制器1200被配置为通过诸如如下的各种接口协议中的至少一种与主机进行通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和/或专用协议。
存储器接口1240与半导体存储器装置100对接。例如，存储器接口包括NAND接口或NOR接口。
纠错块1250被配置为使用纠错码(ECC)来检测并纠正从半导体存储器装置100接收到的数据的错误。
控制器1200和半导体存储器装置100可以被集成到一个半导体装置中。在一个实施方式中，控制器1200和半导体存储器装置100可以被集成到一个半导体装置中以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)和/或通用闪存存储(UFS)的存储卡。
控制器1200和半导体存储器装置100可以被集成到一个半导体装置中以配置半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置为将数据存储在半导体存储器中的存储装置。当将存储器系统1000用作半导体驱动器(SSD)时，与存储器系统1000连接的主机的操作速度显著提高。
作为另一个示例，提供存储器系统1000作为诸如以下各项的电子装置的各种组件中的一个：计算机、超便携式PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、Web平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送和接收信息的设备、配置家用网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID设备或配置计算系统的各种组件之一。
在一个实施方式中，可以将半导体存储器装置100或存储器系统1000作为各种类型中的任一类型的封装进行安装。例如，可以将半导体存储器装置100或存储器系统1000以诸如以下各项的方法进行封装和安装：叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、waffle裸片封装、晶圆裸片形式、板载芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)。
图12是示出图11的存储器系统1000的应用示例的框图。
参照图12，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。多个半导体存储器芯片被分成多个组，例如，k个组。
在图12中，k个组分别通过第一信道CH1至第k信道CHk与控制器2200通信。每个半导体存储器芯片与参照图2描述的半导体存储器装置100类似地进行配置和操作。
每个组被配置为通过一个公共信道与控制器2200通信。控制器2200与参照图11所描述的控制器1200类似地进行配置，并且被配置为通过多个信道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
在图12中，同一组的多个半导体存储器芯片连接到一个信道。然而，可以理解的是，可以修改存储器系统2000以使得每个半导体存储器芯片连接到其自己的信道。
图13是示出包括参照图12描述的存储器系统2000的计算系统3000的框图。
参照图13，计算系统3000包括中央处理装置3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电连接到中央处理装置3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由中央处理装置3100处理的数据被存储在存储器系统2000中。
在图13中，半导体存储器装置2100通过控制器2200连接到系统总线3500。然而，半导体存储器装置2100可以被配置为直接连接到系统总线3500。控制器2200的功能可以通过中央处理装置3100和RAM 3200来执行。
在图13中，提供了参照图12描述的存储器系统2000。然而，可以用参照图11描述的存储器系统1000来代替存储器系统2000。在另一个实施方式中，计算系统3000可以被配置为包括图11和图12的存储器系统1000和2000两者。
尽管已经例示并描述了本公开的特定实施方式，但是本领域技术人员将考虑到本公开而理解在不脱离本公开的范围和技术精神的情况下，可以进行各种改变和修改。因此，本发明不限于上述实施方式。相反，本发明涵盖落入权利要求(包括其等同物)的范围内的所有变型。
相关申请的交叉引用
本申请要求于2020年7月17日提交的韩国专利申请第10-2020-0088923号的优先权，该申请通过引用方式整体并入到本文中。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括用于存储数据的多个存储器单元；
页缓冲器，所述页缓冲器通过位线连接到所述多个存储器单元中的至少一个，并且被配置为读取存储在所述存储器单元中的数据；
控制逻辑，所述控制逻辑被配置为生成用于控制所述页缓冲器的操作的多个控制信号；以及
电压发生器，所述电压发生器被配置为生成所述多个控制信号的激活电压，
其中，所述页缓冲器包括：
连接在所述位线和第一节点之间的第一晶体管；
连接在电源电压和第二节点之间的第二晶体管；
连接在所述第一节点和所述第二节点之间的第三晶体管；
连接在所述第二节点和第三节点之间的第四晶体管；以及
连接在所述第一节点和所述第三节点之间的第五晶体管，并且
其中，所述电压发生器还被配置为基于所述半导体存储器装置的温度来控制所述多个控制信号当中的控制所述第五晶体管的第一控制信号的激活电压。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一晶体管、所述第三晶体管和所述第五晶体管是NMOS晶体管，并且所述第二晶体管和所述第四晶体管是PMOS晶体管。
3.根据权利要求1所述的半导体存储器装置，其中，当所述半导体存储器装置的温度降低时，所述电压发生器增大所述第一控制信号的激活电压。
4.根据权利要求1所述的半导体存储器装置，其中，所述电压发生器还被配置为基于所述半导体存储器装置的温度来控制所述多个控制信号当中的控制所述第三晶体管的第二控制信号的激活电压。
5.根据权利要求4所述的半导体存储器装置，其中，当所述半导体存储器装置的温度降低时，所述电压发生器增大所述第二控制信号的激活电压。
6.根据权利要求4所述的半导体存储器装置，其中，所述电压发生器还被配置为基于所述半导体存储器装置的温度来控制所述多个控制信号当中的控制所述第一晶体管的第三控制信号的激活电压。
7.根据权利要求6所述的半导体存储器装置，其中，当所述半导体存储器装置的温度降低时，所述电压发生器增大所述第三控制信号的激活电压。
8.根据权利要求1所述的半导体存储器装置，其中，所述页缓冲器还包括：
串联连接在所述第一节点和接地电压之间的第六晶体管和第七晶体管；以及
连接到所述第二晶体管的栅极和所述第七晶体管的栅极的锁存电路。
9.根据权利要求8所述的半导体存储器装置，其中，所述页缓冲器还包括连接在所述电源电压和所述第三节点之间的第八晶体管。
10.根据权利要求6所述的半导体存储器装置，
该半导体存储器装置还包括温度传感器，所述温度传感器被配置为通过感测所述半导体存储器装置的温度来生成温度代码，
其中，所述电压发生器基于所述温度代码来控制所述第一控制信号、所述第二控制信号和所述第三控制信号的激活电压。
11.根据权利要求10所述的半导体存储器装置，其中，所述电压发生器包括可变电阻器，所述可变电阻器的电阻值基于所述温度代码而变化。
12.根据权利要求10所述的半导体存储器装置，其中，所述第一控制信号的激活电压大于所述第二控制信号的激活电压。
13.根据权利要求12所述的半导体存储器装置，其中，所述第二控制信号的激活电压大于所述第三控制信号的激活电压。
14.一种半导体存储器装置，该半导体存储器装置包括：
页缓冲器，所述页缓冲器连接到位线并且被配置为感测存储器单元的阈值电压；以及
电压发生器，所述电压发生器被配置为生成要输入到所述页缓冲器的多个控制信号的激活电压，
其中，所述页缓冲器包括：
连接在所述位线和公共节点之间的第一NMOS晶体管；
连接在电源电压和感测放大器节点之间的第一PMOS晶体管；
连接在所述感测放大器节点和所述公共节点之间的第二NMOS晶体管；
连接在所述感测放大器节点和感测节点之间的第二PMOS晶体管；以及
连接在所述公共节点和所述感测节点之间的第三NMOS晶体管，并且
其中，所述电压发生器还被配置为基于所述半导体存储器装置的温度来控制所述多个控制信号当中的被施加到所述第三NMOS晶体管的栅极的感测放大器感测信号的激活电压。
15.根据权利要求14所述的半导体存储器装置，其中，所述电压发生器还被配置为基于所述半导体存储器装置的温度来控制所述多个控制信号当中的被施加到所述第二NMOS晶体管的栅极的电流感测信号的激活电压。
16.根据权利要求15所述的半导体存储器装置，其中，当所述半导体存储器装置的温度降低时，所述电压发生器通过增大所述感测放大器感测信号的激活电压和所述电流感测信号的激活电压来控制所述感测放大器感测信号的激活电压和所述电流感测信号的激活电压。
17.根据权利要求16所述的半导体存储器装置，其中，所述感测放大器感测信号的激活电压大于所述电流感测信号的激活电压。
18.根据权利要求17所述的半导体存储器装置，其中，所述电压发生器还被配置为基于所述半导体存储器装置的温度来控制所述多个控制信号当中的被施加到所述第一NMOS晶体管的栅极的页缓冲器感测信号的激活电压。
19.根据权利要求18所述的半导体存储器装置，其中，当所述半导体存储器装置的温度降低时，所述电压发生器增大所述页缓冲器感测信号的激活电压。
20.根据权利要求14所述的半导体存储器装置，其中，所述页缓冲器还包括：
串联连接在所述公共节点和接地电压之间的第四NMOS晶体管和第五NMOS晶体管；
连接在所述电源电压和所述感测节点之间的第三PMOS晶体管；以及
连接到所述第一PMOS晶体管的栅极和所述第五NMOS晶体管的栅极的感测锁存电路。
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