KR100777848B1 - 적은 수의 데이터 항목을 사용하여 복수의 전압을 발생하는전압 발생 회로를 갖는 반도체 메모리 장치 - Google Patents

적은 수의 데이터 항목을 사용하여 복수의 전압을 발생하는전압 발생 회로를 갖는 반도체 메모리 장치 Download PDF

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Abstract

메모리 셀 어레이(1)에서, 워드선 및 비트선에 연결된 복수의 메모리 셀이 매트릭스 형상으로 배열되어 있다. 저장부(1-1)는 제1 기록 동작에 대응하는 기록 전압의 초기값 및 기록 전압을 보정하기 위한 보정값을 저장한다. 전압 발생 회로(7-2)는 저장부(1-1)에 저장되어 있는 기록 전압의 초기값 및 보정값에 기초하여 제1 기록 동작 또는 제2 기록 동작에서의 워드선 기록 전압을 발생한다.
메모리 셀, 워드선, 비트선, 기록 전압

Description

적은 수의 데이터 항목을 사용하여 복수의 전압을 발생하는 전압 발생 회로를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH A VOLTAGE GENERATIG CIRCUIT WHICH GENERATES A PLURALITY OF VOLTAGES USING A SMALL NUMBER OF ITEMS OF DATA}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도.
도 2는 도 1에 도시된 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 나타낸 회로도.
도 3a는 메모리 셀의 단면도이고 도 3b는 선택 게이트의 단면도.
도 4는 도 2에 도시된 데이터 저장 회로의 일례의 회로도.
도 5는 도 1에 도시된 산술 회로의 일례의 블록도.
도 6은 도 1의 제어 신호 및 제어 전압 발생 회로에 포함된 Vpgm 발생부의 일례를 나타낸 회로도.
도 7a 및 도 7b는 메모리 셀 내의 데이터와 메모리 셀의 문턱 전압 간의 관계를 나타낸 도면.
도 8은 제1 실시예에서 데이터가 기록되는 순서를 개략적으로 나타낸 도면.
도 9는 제1 페이지에 대한 프로그램 시퀀스를 나타내는 플로우차트.
도 10은 제2 페이지에 대한 프로그램 시퀀스를 나타내는 플로우차트.
도 11a, 도 11b 및 도 11c는 서로 다른 기록 방법을 나타낸 도면.
도 12는 기록될 워드선의 Vpgm을 계산하는 방법을 나타낸 플로우차트.
도 13은 Vpgm을 20mV의 스텝으로 된 데이터로 변환하는 일례를 설명하는 테이블.
도 14는 Vpgm을 25mV의 스텝으로 된 데이터로 변환하는 일례를 설명하는 테이블.
도 15는 Vpgm을 30mV의 스텝으로 된 데이터로 변환하는 일례를 설명하는 테이블.
도 16은 Vpgm을 50mV의 스텝으로 된 데이터로 변환하는 일례를 설명하는 테이블.
도 17은 본 발명의 제2 실시예의 원리를 설명하는 도면.
도 18은 제2 실시예에서의 Vpgm 발생부의 일례를 나타낸 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이
2: 비트선 제어 회로
3: 열 디코더
4: 데이터 입력/출력 버퍼
5: 데이터 입력/출력 단자
6: 워드선 제어 회로
7: 제어 신호 및 제어 전압 발생 회로
8: 제어 신호 입력 단자
[특허문헌1] 일본 특허 출원 공개 번호 제2004-192789호
본 발명은 예를 들어 EEPROM을 사용하는 NAND 플래쉬 메모리에 관한 것으로서, 보다 상세하게는 단일의 메모리에 다중값 데이터(multivalued data)를 저장할 수 있는 다중-레벨 반도체 메모리 장치에 관한 것이다.
NAND 플래쉬 메모리에서, 열 방향으로 배열된 복수의 메모리 셀은 직렬로 연결되어 있고, 그에 의해 NAND 셀을 구성한다. 각각의 NAND 셀은 선택 게이트를 통해 대응하는 비트선에 연결되어 있다. 각각의 비트선은 기록 또는 판독 데이터를 래치하는 래치 회로에 연결되어 있다. 행 방향으로 배열된 셀들의 전부 또는 그 절반이 동시에 선택된다. 동시에 선택되는 셀들의 전부 또는 그 절반은 일제히 기록되거나 판독된다(예를 들어, 일본 특허 출원 공개 번호 제2004-192789호 참조).
더 큰 메모리 용량을 지향하는 최근의 경향에 따라, 하나의 셀에 2개 이상의 비트를 저장하는 다중값 메모리가 개발되었다. 예를 들어, 하나의 셀에 2 비트를 저장하기 위해서는, 4개의 문턱값 분포를 설정할 필요가 있다. 3 비트를 저장하기 위해서는, 8개의 문턱 전압을 설정할 필요가 있다. 이들 문턱 전압은 판독 전압을 초과하지 않는 범위 내에 설정되어야만 한다. 따라서, 데이터를 기록할 시에, 문 턱 전압을 변경하기 위해 메모리 셀의 제어 게이트에 기록 전압이 공급되고, 그에 의해 그 문턱 전압이 특정의 데이터에 대응하는 문턱 전압에 도달하였는지 여부를 검증한다. 그 문턱 전압이 특정의 문턱 전압에 도달하지 않은 경우, 워드선에 공급되는 기록 전압이 약간 증가되고, 이어서 기록 동작이 반복된다. 이와 같이, 메모리 셀의 문턱 전압이 설정된다. 상기한 바와 같이, 다중값 메모리에서, 기록 동작 및 검증 동작이 반복되어야만 한다.
펌프(pump) 회로 및 리미터(limiter) 회로를 사용하여 기록 전압이 발생된다. 리미터 회로는 입력 신호에 따라 저항비를 변경함으로써 특정의 전압을 발생한다. 이 특정의 전압에 기초하여, 펌프 회로가 제어되고, 그에 의해 특정의 전압을 발생한다. 펌프 회로는 입력 데이터에 따라 복수의 최소 발생 전압을 설정할 수 있도록 설계되어 있다.
그렇지만, 다중값 메모리에서, 기록하는 페이지에 따라 또는 이미 기록된 셀 및 그의 인접 셀에 따라 기록 전압의 초기값을 변경할 필요가 있다. 게다가, 기록 전압의 초기값에 따라 재기록 시의 기록 전압의 증가(또는 스텝 폭)가 변경되어야만 한다. 따라서, 많은 기록 전압을 발생할 필요가 있다. 기록 전압은 리미터 회로에 공급된 데이터에 따라 설정된다. 많은 기록 전압에 따라 많은 데이터 항목이 저장되어야만 한다. 이들 데이터 항목은 반도체 메모리 장치를 테스트할 시에 트리밍되고 설정된다. 많은 데이터 항목을 트리밍하는 것은 많은 시간이 걸린다. 따라서, 저장될 데이터 항목의 수를 감소시키면서 복수의 전압을 용이하게 발생할 수 있는 반도체 메모리 장치가 요망된다.
본 발명의 제1 측면에 따르면, 워드선 및 비트선에 연결된 복수의 메모리 셀이 매트릭스 형상으로 배열되어 있는 메모리 셀 어레이, 기록 동작에 대응하는 기록 전압의 초기값 및 상기 기록 전압을 보정하기 위한 보정값을 저장하는 저장부, 및 상기 저장부에 저장된 상기 기록 전압의 상기 초기값 및 보정값에 기초하여 상기 메모리 셀 어레이 내의 제1 메모리 셀에의 제1 기록 동작 또는 상기 메모리 셀 어레이 내의 제2 메모리 셀에의 제2 기록 동작에서 워드선 기록 전압을 발생하는 전압 발생 회로를 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 제2 측면에 따르면, 워드선 및 비트선에 연결된 복수의 메모리 셀이 매트릭스 형상으로 배열되어 있는 메모리 셀 어레이, 및 기록 동작에서 기준 전압에 기초하여 워드선 기록 전압을 발생하고 또 상기 기준 전압을 조정함과 동시에 상기 기록 전압이 증가함에 따라 상기 기준 전압을 증가시키는 조정 회로를 포함하는 전압 발생 회로를 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 제3 측면에 따르면, 워드선 및 비트선에 연결된 복수의 메모리 셀이 매트릭스 형상으로 배열되어 있는 메모리 셀 어레이, 상기 워드선 및 비트선의 전위를 제어하는 제어 회로, 및 기록 전압을 발생하는 전압 발생 회로를 포함하고, 상기 제어 회로는, 상기 전압 발생 회로로부터 공급되는 제1 기록 전압에 기초하여 제1 기록 동작을 수행하고, 상기 전압 발생 회로로부터 공급되는 상기 제1 기록 전압보다 제1 스텝 전압만큼 높은 전압에 기초하여 제2 기록 동작을 수행하며, 상기 전압 발생 회로로부터 공급되는 상기 제(n-1) 기록 전압보다 제(n-1) 스텝 전압만 큼 높은 전압에 기초하여 제n 기록 동작을 수행하고, 상기 전압 발생 회로로부터 공급되는 상기 제n 기록 전압보다 제n 스텝 전압만큼 높은 전압에 기초하여 제(n+1) 기록 동작을 수행하며, 상기 제n 스텝 전압은 제(n-1) 스텝 전압 ≤제n 스텝 전압의 식을 만족시키는 것인 반도체 메모리 장치가 제공된다.
먼저, 본 발명의 일 실시예에 대해 개략적으로 설명한다.
다중값 메모리에서, 기록 속도를 높이기 위해, 이하의 점들에 주의를 기울일 필요가 있다.
(1) 제1 페이지 및 제2 페이지, 및 인접한 셀들 각각의 제1 페이지 및 제2 페이지에 대해, 기록 시에 워드선에 공급되는 기록 전압(Vpgm)의 초기값 및 이 기록 전압의 증분(즉, 스텝 전압(DVpgm))이 최적화된다.
(2) 워드선의 소스측에서의 부스트 방법이 워드선의 드레인측에서의 부스트 방법과 다르게 되어야 한다.
(3) 워드선마다 Vpgm에 대해 보정값이 설정된다.
그렇지만, 항목 (1)에 나타낸 바와 같이 기록 전압(Vpgm) 및 스텝 전압(DVpgm) 둘다가 최적화되어 있는 데이터가 저장되어 있는 경우, 데이터 항목의 수가 증가하게 된다. 항목 (1)에서와 같이 스텝 전압이 다른 경우, 항목 (2)의 부스트 방법이 변경되면 기록 전압(Vpgm)의 최소 전압이 다르다. 따라서, 보정 전압, 예를 들어 EASB(erase self boost)와 SB(self boost) 간의 차분 전압(EASE-SB) 등의 부스트 방법의 차이에 의해 야기되는 차분 전압이 워드선마다 다르다. 따라서, 각각의 스텝 전압(DVpgm)에 대해 모든 데이터가 필요하게 된다.
반면에, 리미터 회로는 펌프 회로의 출력 전압을 제어하고, 그에 의해 기록 전압(Vpgm)을 발생한다. 리미터 회로의 최소 스텝 전압은 제1 페이지 및 제2 페이지, 및 인접한 셀들 각각의 제1 페이지 및 제2 페이지에 따라 예를 들어 0.3, 0.250 및 0.200V로 설정될 수 있다. 그렇지만, 상기한 바와 같이 많은 최소 스텝 전압이 제공되는 경우, 각각의 최소 스텝에 대해 부스트 방법의 차이로 야기되는 전압차 등의 보정값을 제공할 필요가 있다. 리미터 회로의 최소 스텝 전압이 0.3, 0.25 및 0.2V의 최대 공약수인 50mV인 경우, 문제가 발생한다, 즉 리미터 회로의 스텝 폭이 불균일하게 된다. 따라서, 리미터 회로의 최소 스텝은 가능한 한 높은 스텝 전압인 0.3, 0.25 또는 0.2V가 되도록 해야만 한다.
본 실시예에서, 기록 전압(Vpgm)이 각각의 최소 스텝 전압에 대한 초기값을 가지지 않고 또 기록 전압(Vpgm)의 초기값이 트리밍에 의해 설정된 것인 것으로 가정한다. 기록의 시작 시에, 트리밍된 초기 Vpgm이 일시적으로 제1 페이지 및 제2 페이지 상의 홀수 비트선 및 짝수 비트선의 최소 스텝 전압의 최대 공약수인 50 mV의 스텝으로 변환된다(0.4V = 0.05 x 8, 0.5V = 0.05 x 10, 0.9V = 0.05 x 18, 1.2V = 0.05 x 24). 이 전압에, 기록되는 워드선의 전압과 Vpgm의 초기값 간의 차분 전압, 각각의 워드선의 보정값, 또는 EASB와 SB 간의 차이 등의 파라미터가 가산된다. 그 후에, 분할이 행해지고, 그에 의해 리미터 회로의 최소 스텝 전압으로 되돌아간다(0.3V = 0.05V x 6, 0.25V = 0.05V x 5, 0.2V = 0.05V x 4). 이렇게 함으로써, 리미터 회로의 최소 스텝 전압들 각각에 대해 데이터를 준비할 필요가 없 게 되고, 이는 복수의 전압이 용이하게 발생될 수 있게 해준다.
이후부터, 첨부 도면을 참조하여, 본 발명의 실시예들에 대해 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른, 4개-값(2 비트) 데이터를 저장할 수 있는 NAND 플래쉬 메모리 등의 반도체 메모리 장치의 구성을 나타낸 것이다.
메모리 셀 어레이(1)는 복수의 비트선, 복수의 워드선 및 공통 소스선을 포함한다. 메모리 셀 어레이(1)에서, 예를 들어 EEPROM 셀로 이루어진 전기적 데이터 재기록가능 메모리 셀이 매트릭스 형상으로 배열되어 있다.
메모리 셀 어레이(1)는 ROM부(1-1)를 갖는다. 퓨즈로서 기능하는 ROM부(1-1)는 예를 들어 출하전 테스트에서의 트리밍에 의해 얻어지는 여러가지 전압에 관한 데이터를 저장한다.
게다가, 비트선을 제어하는 비트선 제어 회로(2) 및 워드선 제어 회로(6)가 메모리 셀 어레이(1)에 연결되어 있다.
비트선 제어 회로(2)는 비트선을 통해 메모리 셀 어레이(1) 내의 메모리 셀로부터 데이터를 판독하거나, 비트선을 통해 메모리 셀 어레이(1) 내의 메모리 셀의 상태를 검출하거나, 또는 비트선을 통해 메모리 셀 어레이(1) 내의 메모리 셀에 기록 제어 전압을 인가함으로써 그 메모리 셀에 데이터를 기록한다. 열 디코더(3) 및 데이터 입력/출력 버퍼(4)는 비트선 제어 회로(2)에 연결되어 있다. 비트선 제어 회로(2) 내의 데이터 저장 회로는 열 디코더(3)에 의해 선택된다. 데이터 저장 회로 내로 판독된 메모리 셀 내의 데이터는 데이터 입력/출력 버퍼(4)를 거쳐 데이 터 입력/출력 단자(5)에서 외부 세계로 출력된다.
외부에서 데이터 입력/출력 단자로 입력된 기록 데이터는 데이터 입력/출력 버퍼(4)를 거쳐 열 디코더(3)에 의해 선택된 데이터 저장 회로로 입력된다.
워드선 제어 회로(6)는 메모리 셀 어레이(1) 내의 워드선을 선택하고 선택된 워드선에 대한 판독, 기록 또는 소거에 필요한 전압을 인가한다.
메모리 셀 어레이(1), 비트선 제어 회로(2), 열 디코더(3), 데이터 입력/출력 버퍼(4) 및 워드선 제어 회로(6)는 제어 신호 및 제어 전압 발생 회로(7)에 연결되어 있으며 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는 제어 신호 입력 단자(8)에 연결되어 있고 제어 신호 입력 단자(8)를 거쳐 외부에서 입력되는 제어 신호에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는 이후에 기술하는 산술 회로(7-1) 및 Vpgm 발생부(7-2)를 포함한다. 산술 회로(7-1)는 데이터를 기록할 시에 기록 전압을 발생하는 데 필요한 데이터를 발생한다. Vpgm 발생 회로(7-2)는 산술 회로(7-1)로부터 공급되는 데이터에 따라 기록 전압(Vpgm)을 발생한다.
비트선 제어 회로(2), 열 디코더(3), 워드선 제어 회로(6) 및 제어 신호 및 제어 전압 발생 회로(7)는 기록 회로 및 판독 회로를 구성한다.
도 2는 도 1에 도시한 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 나타낸 것이다. 메모리 셀 어레이(1)에는, 복수의 NAND 셀이 배열되어 있다. NAND 셀은 예를 들어 직렬로 연결된 32개의 EEPROM으로 이루어진 메모리 셀(MC) 및 선택 게이트(S1, S2)로 이루어져 있다. 선택 게이트(S2)는 비트선(BL0e)에 연결되 어 있고 선택 게이트(S1)는 소스선(SRC)에 연결되어 있다. 각각의 행에 배열된 메모리 셀(MC)의 제어 게이트는 똑같이 워드선(WL0 내지 WL29, WL30, WL31)에 연결되어 있다. 선택 게이트(S2)는 똑같이 선택선(SGD)에 연결되어 있다. 선택 게이트(S1)는 똑같이 선택선(SGS)에 연결되어 있다.
비트선 제어 회로(2)는 복수의 데이터 저장 회로(10)를 갖는다. 비트선쌍 (BL0e, BL0o), (BL1e, BL1o), ..., (BLie, BLio), (BL8ke, BL8ko)은 일대일 대응관계로 개개의 데이터 저장 회로(10)에 연결되어 있다.
점선으로 나타낸 바와 같이, 메모리 셀 어레이(1)는 복수의 블록을 포함한다. 각각의 블록은 복수의 NAND 셀로 이루어져 있다. 예를 들어, 데이터는 블록 단위로 소거된다. 소거 동작은 데이터 저장 회로(10)에 연결된 2개의 비트선에 대해 동시에 수행된다.
하나의 비트선 걸러 배열되어 있음과 동시에 워드선에 연결되어 있는 복수의 메모리 셀(점선으로 둘러싸인 메모리 셀들)은 섹터를 구성한다. 데이터는 섹터 단위로 기록 또는 판독된다.
판독 동작, 프로그램 검증 동작 및 프로그램 동작에서, 외부에서 공급되는 어드레스 신호(YA0, YA1,..., YAi,.., YA8k)에 따라 데이터 저장 회로(10)에 연결되어 있는 2개의 비트선(BLie, BLio) 중 하나가 선택된다. 게다가, 외부 어드레스에 따라, 하나의 워드선이 선택된다.
도 3a 및 도 3b는 메모리 셀의 단면도 및 선택 트랜지스터의 단면도를 나타낸 것이다. 도 3a는 메모리 셀을 나타낸 것이다. 기판(51)(즉, 나중에 설명하는 p-웰 영역(55))에는, n-형 확산층(42)이 메모리 셀의 소스 및 드레인으로서 형성되어 있다. p-웰 영역(55) 상부에는, 게이트 절연막(43)을 통해 부유 게이트(FG)(44)가 형성되어 있다. 부유 게이트(44) 상부에는, 절연막(45)을 통해 제어 게이트(CG)(46)가 형성되어 있다. 도 3b는 선택 게이트를 나타낸 것이다. p-웰 영역(55)에는, n-형 확산층(47)이 소스 및 드레인으로서 형성되어 있다. p-웰 영역(55) 상부에는, 게이트 절연막(48)을 통해 제어 게이트(49)가 형성되어 있다.
도 4는 도 2에 도시한 데이터 저장 회로(10)의 일례의 회로도이다.
데이터 저장 회로(10)는 1차 데이터 캐쉬(PDC), 2차 데이터 캐쉬(SDC), 동적 데이터 캐쉬(DDC), 및 임시 데이터 캐쉬(TDC)를 포함한다. SDC, PDC 및 DDC는, 기록 동작에서 입력 데이터가 보유되어 있는 경우, 판독 동작에서 판독 데이터가 보유되어 있는 경우, 검증 동작에서 데이터가 일시적으로 보유되어 있는 경우 또는 다중값 데이터가 저장되어 있는 경우, 내부 데이터의 조작을 위해 사용된다. TDC는, 판독 동작에서 비트선 상의 데이터가 증폭되고 일시적으로 보유되고 이와 동시에 다중값 데이터가 저장되어 있는 경우, 내부 데이터의 조작을 위해 사용된다.
SDC는 래치 회로를 구성하는 클럭드 인버터 회로(clocked inverter circuit)(61a, 61b) 및 트랜지스터(61c, 61d)로 이루어져 있다. 트랜지스터(61c)는 클럭드 인버터 회로(61a)의 입력단과 클럭드 인버터 회로(61b)의 입력단 사이에 연결되어 있다. 신호(EN2)는 트랜지스터(61c)의 게이트에 공급된다. 트랜지스터(61d)는 클럭드 인버터 회로(61b)의 출력단과 접지 사이에 연결되어 있다. 신호(PRST)는 트랜지스터(61d)의 게이트에 공급된다. SDC의 노드(N2a)는 열 선택 트 랜지스터(61e)를 통해 입력/출력 데이터선(IO)에 연결되어 있다. SDC의 노드(N2b)는 열 선택 트랜지스터(61f)를 통해 입력/출력 데이터선(IOn)에 연결되어 있다. 열 선택 신호(CSLi)는 트랜지스터(61e, 61f)의 게이트에 공급된다. SDC의 노드(N2a)는 트랜지스터(61g, 61h)를 거쳐 PDC의 노드(N1a)에 연결되어 있다. 신호(BLC2)는 트랜지스터(61g)의 게이트에 공급된다. 신호(BLC1)는 트랜지스터(61h)의 게이트에 공급된다.
PDC는 클럭드 인버터 회로(61i, 61j) 및 트랜지스터(61k)로 이루어져 있다. 트랜지스터(61k)는 클럭드 인버터 회로(61i)의 입력단과 클럭드 인버터 회로(61j)의 입력단 사이에 연결되어 있다. 신호(EN1)는 트랜지스터(61k)의 게이트에 공급된다. PDC의 노드(N1b)는 트랜지스터(61l)의 게이트에 연결되어 있다. 트랜지스터(61l)의 전류 경로의 한쪽 단부는 트랜지스터(61m)를 거쳐 접지에 연결되어 있다. 신호(CHK1)는 트랜지스터(61m)의 게이트에 공급된다. 트랜지스터(61l)의 전류 경로의 다른쪽 단부는 전송 게이트를 구성하는 트랜지스터(61n, 61o)의 전류 경로의 한쪽 단부에 연결되어 있다. 신호(CHK2n)는 트랜지스터(61n)의 게이트에 공급된다. 트랜지스터(61o)의 게이트는 SDC의 노드(N2a)에 연결되어 있다. 신호(COMi)는 트랜지스터(61n, 61o)의 전류 경로의 다른쪽 단부에 공급된다. 신호(COMi)는 데이터 저장 회로(10) 모두에 공통이다. 신호(COMi)는 데이터 저장 회로(10) 모두의 검증이 완료되었는지 여부를 가리키는 신호이다. 나중에 설명하는 바와 같이, 검증이 완료된 후에, PDC의 노드(N1b)는 로우(low)로 된다. 이 상태에서, 신호(CHK1, CHK2n)가 하이로 될 때, 검증이 완료되었으면, 신호(COMi)는 하 이(high)로 된다.
게다가, TDC는 예를 들어 MOS 커패시터(61p)로 이루어져 있다. 이 커패시터(61p)는 트랜지스터(61g, 61h)의 접합 노드(N3)와 접지 사이에 연결되어 있다. DDC는 트랜지스터(61q)를 거쳐 접합 노드(N3)에 연결되어 있다. 신호(REG)는 트랜지스터(61q)의 게이트에 공급된다.
DDC는 트랜지스터(61r, 61s)로 이루어져 있다. 신호(VREG)는 트랜지스터(61r)의 전류 경로의 한쪽 단부에 공급된다. 트랜지스터(61r)의 전류 경로의 다른쪽 단부는 트랜지스터(61q)의 전류 경로에 연결되어 있다. 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 거쳐 PDC의 노드(N1a)에 연결되어 있다. 신호(DTG)는 트랜지스터(61s)의 게이트에 공급된다.
게다가, 트랜지스터(61t, 61u)의 전류 경로의 한쪽 단부는 접합 노드(N3)에 연결되어 있다. 신호(VPRE)는 트랜지스터(61u)의 전류 경로의 다른쪽 단부에 공급된다. 신호(BLPRE)는 트랜지스터(61u)의 게이트에 공급된다. 신호(BLCLAMP)는 트랜지스터(61t)의 게이트에 공급된다. 트랜지스터(61t)의 전류 경로의 다른쪽 단부는 트랜지스터(61v)를 거쳐 비트선(BLo)의 한쪽 단부에 또한 트랜지스터(61w)를 거쳐 비트선(BLe)의 한쪽 단부에 연결되어 있다. 신호(BLSo, BLSe)는 각각 트랜지스터(61v, 61w)의 게이트에 공급된다. 비트선(BLo)의 다른쪽 단부는 트랜지스터(61x)의 전류 경로의 한쪽 단부에 연결되어 있다. 신호(BIASo)는 트랜지스터(61x)의 게이트에 공급된다. 비트선(BLe)의 다른쪽 단부는 트랜지스터(61y)의 전류 경로의 한쪽 단부에 연결되어 있다. 신호(BIASe)는 트랜지스터(61y)의 게이 트에 공급된다. 신호(BLCRL)는 트랜지스터(61x, 61y)의 다른쪽 단부에 공급된다. 트랜지스터(61x, 61y)는 신호(BIASo, BIASe)에 따라 상보적으로 턴온되고, 그에 의해 비선택된 비트선에 신호(BLCRL)의 전위를 공급한다.
상기한 신호들 및 전압들은 도 1의 제어 신호 및 제어 전압 발생 회로(7)에 의해 발생된다. 제어 신호 및 제어 전압 발생 회로(7)의 제어 하에서, 이하의 동작들이 제어된다.
예를 들어, 4개-값 메모리인 NAND 플래쉬 메모리는 하나의 셀 내에 2-비트 데이터를 저장할 수 있다. 2개의 비트 간의 전환은 어드레스(제1 페이지, 제2 페이지)를 사용하여 행해진다.
도 5는 도 1의 산술 회로(7-1)의 일례를 나타낸 것이다.
도 5에서, 산술 회로(7-1)는 래치 회로(71a, 71b, 71c), 셀렉터 회로(71d, 71e), 가산 회로(71f), 레지스터(71g, 71h, 71i), 비교기(71j), AND 회로(71k, 71l), 및 OR 회로(71m)로 이루어져 있다.
ROM부(1-1)로부터 판독된 데이터는 래치 회로(71a, 71b, 71c) 내에 보유된다. 래치 회로(71a, 71b, 71c)의 출력단 및 레지스터(71g)의 출력단은 셀렉터 회로(71d)의 입력단에 연결되어 있다. 셀렉터 회로(71d)는 제어 신호에 따라 입력 신호를 선택할 뿐만 아니라 LSB(Least Significant Bit, 최하위 비트) 및 MSB(Most Significant Bit, 최상위 비트) 쪽으로 입력 데이터를 시프트시키고 그 결과 데이터를 출력하는 기능을 갖는다. 그 결과, 입력 데이터는 데이터가 시프트하는 방향에 따라 나누어지거나 곱하여진다.
게다가, 셀렉터 회로(71d)의 기능과 동일한 기능을 역시 갖는 셀렉터 회로(71e)는 제어 신호에 따라 레지스터(71g)로부터 공급되는 데이터를 나누거나 곱하고 그 결과 데이터를 출력한다. 셀렉터 회로(71d, 71e)의 출력 데이터는 이들을 가산하는 가산 회로(71f)에 공급된다. 가산 회로(71f)의 출력 데이터는 레지스터(71g)에 의해 보유된다.
레지스터(71h)는 셀렉터(71d, 71e) 및 가산 회로(71f)를 사용하여 이전에 계산된 기록 전압(Vpgm)의 최대값(Vpgmmax)을 보유한다. 비교기(71j)는 가산 회로(71f)로부터의 Vpgm 출력을 레지스터(71h) 내에 보유된 최대값(Vpgmmax)과 비교한다. 셀렉터(71n)를 구성하는 AND 회로(71k, 71l) 및 OR 회로(71m)는 비교기(71j)의 출력 신호에 따라 가산 회로(71f)의 출력 데이터 및 레지스터(71h) 내의 출력 데이터 중 하나를 선택한다. 구체적으로는, 가산 회로(71f)의 출력 데이터가 최대값(Vpgmmax)보다 작다고 비교기(71j)가 나타내는 경우, 셀렉터(71n)는 가산 회로(71f)의 출력 데이터를 출력한다. 가산 회로(71f)의 출력 데이터가 최대값(Vpgmmax)보다 크다고 비교기(71j)가 나타내는 경우, 셀렉터(71n)는 최대값(Vpgmmax)을 출력한다. 레지스터(71i)는 셀렉터(71n)에서의 출력 데이터를 보유하고 이후에 기술하는 리미터 회로에 대한 제어 신호(RV0 내지 RV5)로서 그 데이터를 출력한다. 출력 데이터가 서로 충돌하는 것을 방지하기 위해, 제어 신호(도시 생략)에 따라 레지스터(71g)와 레지스터(71i) 간에 데이터 출력 타이밍이 전환된다.
도 6은 도 1의 제어 신호 및 제어 전압 발생 회로(7) 내에 포함된 Vpgm 발생 부(7-2)를 나타낸 것이다. Vpgm 발생 회로(7-2)는 제어부(72a), 발진기(72b), 펌프 회로(72c) 및 리미터 회로(72d)를 포함한다. 제어부(72a)는 리미터 회로(72d)의 출력 전압에 따라 발진기(72b)를 제어한다. 펌프 회로(72c)는 발진기(72b)로부터 공급되는 클럭 신호에 따라 기록 전압(Vpgm)을 발생한다. 기록 전압(Vpgm)은 워드선 제어 회로(6) 뿐만 아니라 리미터 회로(72d)에도 공급된다.
리미터 회로(72d)는 저항(RL, RB), 복수의 n-채널 트랜지스터(N01, N02, N11, N12, N21, N22, N31, N32, N41, N42, N51, N52), 복수의 저항(R), 저항(RD), 차동 증폭기(DA1, DA2), 및 p-채널 트랜지스터(P1)를 포함한다.
직렬로 연결된 저항(RL, RB)은 기록 전압(Vpgm)을 분할한다. n-채널 트랜지스터(N01, N11, N21, N31, N41, N51)의 전류 경로의 한쪽 단부는 저항(RL, RB)의 접합 노드에 연결되어 있다. n-채널 트랜지스터(N02, N12, N22, N32, N42, N52)의 전류 경로의 한쪽 단부는 차동 증폭기(DA2)의 한쪽 입력 단자에 연결되어 있다. 복수의 저항(R)은 사다리와 유사한 형상으로 배열되도록 트랜지스터(N01 내지 N51, N02 내지 N52)의 다른쪽 단부와 차동 증폭기(DA2)의 한쪽 입력 단자 사이에 연결되어 있다. 저항(RD)은 저항(R)을 거쳐 트랜지스터(N51, N52)의 전류 경로의 다른쪽 단부와 접지 사이에 연결되어 있다.
p-채널 트랜지스터(P1)는 차동 증폭기(DA2)의 한쪽 입력 단자와 전원(Vdd)이 공급되는 단자 사이에 연결되어 있다. p-채널 트랜지스터(P1)의 게이트는 차동 증폭기(DA2)의 출력단에 연결되어 있다. 대역갭 기준 회로(bandgap reference circuit)(도시 생략)에 의해 발생되는 기준 전압(Vref)은 차동 증폭기(DA2)의 다른 쪽 입력단에 공급된다.
기준 전압(Vref)은 차동 증폭기(DA1)의 한쪽 입력단에 공급된다. 차동 증폭기(DA1)의 다른쪽 입력단은 저항(RL, RB)의 접합 노드에 연결되어 있다. 차동 증폭기(DA1)의 출력단은 제어부(72a)에 연결되어 있다.
리미터 회로(72d)는 산술 회로(7-1)로부터 공급되는 신호에 따라 기록 전압(Vpgm)을 제어한다. 구체적으로는, 산술 회로(7-1)로부터 공급되는 신호(RV0 내지 RV5)는 트랜지스터(N01 내지 N51)의 게이트에 공급된다. 신호(RV0 내지 RV5)의 반전된 신호(RV0n 내지 RV5n)는 트랜지스터(N02 내지 N52)의 게이트에 공급된다. 리미터 회로(72d)의 출력 전압은 차동 증폭기(DA1)에서 기준 전압(Vref)과 비교된다. 차동 증폭기(DA1)의 출력 신호는 제어부(72a)에 공급된다.
기록 전압(Vpgm), 기록 전압(Vpgm)의 최소값(Vpgm_min) 및 스텝 전압(DVpgm)은 이하의 식에 의해 표현된다.
Vpgm =
Vpgm_min + DVpgm x (32RV5 + 16RV4 + 8RV3 + 4RV2 + 2RV1 + RV0)
Vpgm_min = Vref x RL / (R + RD) / 64
따라서, 최소 Vpgm을 위해 0.3, 0.25 및 0.2V가 필요하게 되는 경우, 3개의 저항(RD)이 따로따로 준비되고 사용을 위해 스위칭된다.
도 7a 및 도 7b는 메모리 셀 내의 데이터와 메모리 셀의 문턱 전압 간의 관계를 나타낸 것이다. 도 7a에 나타낸 바와 같이, 소거 동작이 수행되었을 때, 메모리 셀 내의 데이터는 "0"이 된다. 제1 페이지가 기록될 때, 메모리 셀 내의 데 이터는 데이터 "0" 및 데이터 "2"가 된다. 즉, 기록 데이터가 "1"인 경우, 그 데이터는 데이터 "0"에 머물러 있다. 기록 데이터가 "0"인 경우, 그 데이터는 데이터 "2"가 된다. 제2 페이지가 기록된 후에, 메모리 셀 내의 데이터는 데이터 "0", "1", "2" 및 "3"이 된다. 구체적으로는, 제1-페이지 기록 데이터가 "1"이고 제2-페이지 기록 데이터가 "1"인 경우, 메모리 셀 내의 데이터는 데이터 "0"에 머물러 있다. 제1-페이지 기록 데이터가 "1"이고 제2-페이지 기록 데이터가 "0"인 경우, 메모리 셀 내의 데이터는 "1"이 된다. 제1-페이지 기록 데이터가 "0"이고 제2-페이지 기록 데이터가 "0"인 경우, 메모리 셀 내의 데이터는 "2"가 된다. 제1-페이지 기록 데이터가 "0"이고 제2-페이지 기록 데이터가 "1"인 경우, 메모리 셀 내의 데이터는 "3"이 된다. 이 제1 실시예에서, 메모리 셀 내의 데이터는 문턱 전압의 오름차순으로 정의된다.
도 8은 제1 실시예에서 기록이 행해지는 순서를 개략적으로 나타낸 것이다. 설명을 간략화하기 위해, 도 8은 NAND 셀이 4개의 메모리 셀로 이루어져 있는 경우를 나타낸 것이다. 도 8에 도시한 바와 같이, 기록 동작은 다음과 같이 소스선에 가까운 메모리 셀부터 시작하여 페이지별로 블록 단위로 수행된다.
(1) 메모리 셀(1)의 제1 페이지가 기록된다.
(2) 메모리 셀(1)에 인접한 메모리 셀(2)의 제1 페이지가 기록된다.
(3) 메모리 셀(1)의 제2 페이지가 기록된다.
(4) 메모리 셀(2)의 제2 페이지가 기록된다.
(5) 비트선 방향으로 메모리 셀(1)에 인접한 메모리 셀(3)의 제1 페이지가 기록된다.
(6) 워드선 방향으로 메모리 셀(3)에 인접한 메모리 셀(4)의 제1 페이지가 기록된다.
(7) 메모리 셀(3)의 제2 페이지가 기록된다.
(8) 메모리 셀(4)의 제2 페이지가 기록된다.
이와 같이, 기록이 순차적으로 계속된다.
도 9는 제1-페이지 프로그램 시퀀스에 대한 플로우차트이고, 도 10은 제2-페이지 프로그램 시퀀스에 대한 플로우차트이다.
프로그램(기록) 동작에서, 어드레스가 지정되고 도 2에 도시된 제2 페이지가 선택된다.
메모리에서는, 2개의 페이지 중에서, 제1 페이지 그리고 제2 페이지의 순서로만 프로그램 동작이 수행된다. 따라서, 먼저, 어드레스를 사용하여 제1 페이지가 선택된다.
도 9의 제1 페이지 프로그램에서, 먼저, 기록될 데이터가 외부에서 입력되고 데이터 저장 회로 전부의 SDC에 저장된다(S11). 기록 명령이 입력되면, 데이터 저장 회로 전부의 SDC 내의 데이터는 PDC로 전송된다(S12). 데이터 "1"(이는 기록이 행해지지 않음을 의미함)이 외부에서 입력되면, 도 4에 도시한 데이터 저장 회로의 PDC의 노드(N1a)는 하이로 된다. 데이터 "0"(이는 기록이 행해짐을 의미함)이 외부에서 입력되면, PDC의 노드(N1a)는 로우로 된다. 이후부터는, PDC 내의 데이터는 노드(N1a)에서의 전위이고 SDC 내의 데이터는 노드(N2a)에서의 전위인 것으로 가정한다.
이후에, 제어 신호 및 제어 전압 발생 회로(7)의 나중에 설명되는 펌프 회로가 기록 전압(Vpgm)을 특정의 전압으로 상승시키는 동안, 산술 회로(7-1)는 초기 Vpgm을 계산한다(S13). 이 계산에 대해서는 나중에 기술한다.
(프로그램 동작)(S14)
도 4의 신호(BLC1) 및 신호(BLCLAMP)가 Vdd + Vth(n-채널 트랜지스터의 문턱 전압)에 있는 경우, 트랜지스터(61h, 61t)가 턴온된다. 그 결과, 데이터 "1"(이는 기록이 행해지지 않음을 의미함)이 PDC에 저장되어 있으면, 비트선은 Vdd로 된다. 데이터 "0"(이는 기록이 행해짐을 의미함)이 PDC에 저장되어 있으면, 비트선은 Vss로 된다. 선택된 워드선에 연결되어 있음과 동시에 비선택된 페이지 상에 있는(즉, 그의 비트선이 비선택되어 있는) 셀들은 기록되어서는 안된다. 따라서, 전압(Vdd)은 이들 셀에 연결된 비트선에도 공급된다.
다음에, 비선택된 블록의 선택 게이트가 턴오프되고, 그 결과 비선택된 블록의 워드선은 부유 상태로 되고 선택 게이트는 Vss로 된다.
선택된 블록 내의 행 디코더(도시 생략)의 전송 게이트가 턴온되면, 이것에 의해 Vdd(또는 Vdd보다 약간 낮은 전위)가 선택된 블록 내의 선택선(SGD)에 인가되고, Vss가 선택된 블록 내의 선택선(SGS)에 인가되며, Vpgm(20V)이 선택된 워드선에 인가되고, Vpass(10V)가 비선택된 워드선에 인가되게 된다. 비트선이 Vss에 있는 경우, 셀의 채널은 Vss에 있고 워드선은 Vpgm에 있으며, 이에 따라 기록이 행해지게 된다. 비트선이 Vdd에 있는 경우, 셀의 채널은 Vss에 있지 않고 Vpgm이 상승 되어 채널이 결합(coupling)에 의해 부스트(boost)되게 된다. 그 결과, 부유 게이트와 채널 간의 전위차가 더 커지지 않으며, 이는 기록이 행해지는 것을 방지한다.
기록이 도 8에 도시한 순서로 행해질 때, 기록될 셀이 소스선으로부터 점점 멀어짐에 따라, 기록된 셀의 수가 증가한다. 이것이 문제를 야기하며, 채널을 부스트하는 것이 더욱 어렵게 되고, 이 결과 기록 오류가 일어날 수 있다. 이 문제를 해결하기 위해, 도 11a의 SB(self boost) 기록 방법 대신에, 도 11b의 RLSB(revised local self boost) 기록 방법 또는 도 11c의 REASB(revised erased area self boost) 기록 방법이 사용된다. RLSB 기록 방법에서, 선택된 워드선에 인접한 워드선 또는 선택된 워드선에서 2라인 떨어져 있는 워드선은 Vss에 설정되고, 선택된 워드선은 Vpgm에 설정되며, 나머지 워드선은 Vpass 또는 중간점 전위에 설정된다. REASB 기록 방법에서, 소스측 상의 선택된 워드선에 인접한 워드선 또는 선택된 워드선에서 2라인 떨어져 있는 워드선은 Vss에 설정되고, 선택된 워드선은 Vpgm에 설정되며, 나머지 워드선은 Vpass 또는 중간점 전위에 설정된다. 상기한 바와 같이, 선택된 워드선에 인접한 워드선 또는 선택된 워드선으로부터 2라인 떨어져 있는 워드선은 접지 전위(Vss)에 설정되고, 그에 따라 메모리 셀을 턴오프시키며, 이는 선택된 셀 바로 아래의 채널의 전위가 상승되는 것을 보다 용이하도록 만들어준다.
제1 페이지 기록의 결과, 메모리 셀 내의 데이터는 데이터 "0" 또는 데이터 "1"이 된다. 제2 페이지 기록 후에, 메모리 셀 내의 데이터는 데이터 "0", "1", "2" 및 "3" 중 어느 하나가 된다.
(프로그램 검증 판독)(S15)
프로그램 검증 판독(program verify read)은 데이터가 원래의 판독 전위보다 약간 더 높은 전위들("a'", "b'", "c'", "d'")을 사용하여 판독되는 것을 제외하고는 판독 동작과 동일하다. 제1-페이지 검증 판독에서, 검증 판독 동작은 전위 "a'"을 사용하여 수행된다. 메모리 셀 내의 데이터가 검증 판독 전위 "a'"에 도달한 경우, PDC는 데이터 "1"을 가지며, 이는 기록이 행해지는 것을 방지한다.
반면에, 메모리 셀의 문턱 전압은 검증 판독 전위 "a'"에 도달하지 않았고, PDC는 데이터 "0"을 가지며, 이는 그 다음 프로그램에서 기록이 행해질 수 있게 해준다.
(Vpgm 스텝-업(step-up))(S16, S17)
데이터 저장 회로 전부 내의 PDC가 하이로 될 때까지 프로그램 동작 및 검증 동작이 반복된다(S16). 이 때, 프로그램 전압(Vpgm)은 점진적으로 상승되고, 그에 의해 기록 동작을 수행한다(S17).
그 다음에, 도 10의 제2-페이지 기록 동작에서, 먼저, 기록 데이터가 외부에서 입력되고 데이터 저장 회로(10) 전부의 SDC 내에 저장된다(S21). 그 후에, 제1-페이지 기록 동작에서, 기록된 데이터를 검사하기 위해, 판독 레벨 "a"(예를 들어, 마이너스 전압)이 워드선 상에 설정되고, 그에 의해 메모리 셀 내의 데이터를 판독한다(S22). 이 판독 동작은 상기한 바와 같다. 셀의 문턱 전압이 워드선 상의 전위 "a"보다 낮은 경우, PDC는 로우가 된다. 이 문턱 전압이 이 전위보다 높은 경우, PDC는 하이로 된다.
그 후에, 펌프 회로(72c)가 기록 전압(Vpgm)을 특정의 전압으로 상승시키고 있는 동안, 산술 회로(7-1)는 기록 전압(Vpgm)을 계산한다(S23).
이어서, 데이터 캐쉬가 설정된다(S24). 구체적으로는, 도 7b에 도시한 바와 같이 제2 페이지가 기록된다.
제1 페이지 기록이 데이터 "1"에 관한 것이고 제2 페이지 기록이 데이터 "1"에 관한 것인 경우, 제2 페이지는 기록되지 않는다.
제1 페이지 기록이 데이터 "1"에 관한 것이고 제2 페이지 기록이 데이터 "0"에 관한 것인 경우, 메모리 셀 내의 데이터는 제2-페이지 기록 시에 "1"로 설정된다.
제1 페이지 기록이 데이터 "0"에 관한 것이고 제2 페이지 기록이 데이터 "0"에 관한 것인 경우, 메모리 셀 내의 데이터는 제2-페이지 기록 시에 "2"로 설정된다.
제1 페이지 기록이 데이터 "0"에 관한 것이고 제2 페이지 기록이 데이터 "1"에 관한 것인 경우, 메모리 셀 내의 데이터는 제2-페이지 기록 시에 "3"으로 설정된다.
이 동작을 수행하기 위해, 데이터 캐쉬가 설정된다.
구체적으로는, 메모리 셀 내의 데이터가 "0"(제1 페이지 상의 데이터 "1" 및 제2 페이지 상의 데이터 "1")으로 되는 경우, PDC는 하이 레벨로 설정되고, DDC는 로우 레벨로 설정되며, SDC는 하이 레벨로 설정된다.
메모리 셀 내의 데이터가 "1"로 되는 경우(제1 페이지 상의 데이터 "1" 및 제2 페이지 상의 데이터 "0"), PDC는 로우 레벨로 설정되고, DDC는 하이 레벨로 설정되며, SDC는 하이 레벨로 설정된다.
메모리 셀 내의 데이터가 "2"로 되는 경우(제1 페이지 상의 데이터 "0" 및 제2 페이지 상의 데이터 "0"), PDC는 로우 레벨로 설정되고, DDC는 하이 레벨로 설정되며, SDC는 로우 레벨로 설정된다.
메모리 셀 내의 데이터가 "3"으로 되는 경우(제1 페이지 상의 데이터 "0" 및 제2 페이지 상의 데이터 "1"), PDC는 로우 레벨로 설정되고, DDC는 로우 레벨로 설정되며, SDC는 로우 레벨로 설정된다.
PDC, DDC 및 SDC 각각 내의 데이터는 신호(BLC1, BLC2, DTG, REG, VREG)를 특정의 순서로 공급하고 그에 의해 PDC, DDC, SDC 및 TDC 내의 데이터를 전송함으로써 설정된다. 구체적인 동작에 대해서는 설명을 생략한다.
(프로그램 동작)(S25)
프로그램 동작은 제1-페이지 프로그램 동작과 동일하다. 데이터 "1"이 PDC 내에 저장되어 있는 경우, 기록이 행해지지 않는다. 데이터 "0"이 PDC 내에 저장되어 있는 경우, 기록이 행해진다.
(검증 동작)(S26, S27, S28)
프로그램 검증 판독 동작은 검증 레벨 "b'", "c'", "d'"이 판독 레벨에 여유(margin)를 부가함으로써 판독 레벨보다 약간 높은 레벨로 설정되는 것을 제외하고는 판독 동작과 동일하다. 검증 레벨 "b'", "c'", "d'"을 사용하여, 검증 판독 동작이 수행된다.
검증 동작은 이 순서로, 예를 들어 판독 레벨 "b'", "c'", "d'"의 순서로 실행된다.
구체적으로는, 먼저, 검증 레벨 "b'"이 워드선 상에 설정되고, 그에 의해 메모리 셀의 문턱 전압이 검증 레벨 "b'"에 도달했는지 여부를 검증한다(S26). 그 결과, 메모리 셀의 문턱 전압이 검증 레벨에 도달한 경우, PDC는 하이로 되고, 이는 기록이 행해지는 것을 방지한다. 이와 반대로, 메모리 셀의 문턱 전압이 검증 판독 레벨에 도달하지 않은 경우, PDC는 로우로 되고, 이는 그 다음 프로그램에서 기록이 행해질 수 있게 해준다.
그 후에, 검증 레벨 "c'"이 워드선 상에 설정되고, 그에 의해 메모리 셀의 문턱 전압이 검증 레벨 "c'"에 도달했는지 여부를 검증한다(S27). 그 결과, 메모리 셀의 문턱 전압이 검증 레벨에 도달한 경우, PDC는 하이로 되고, 이는 기록이 행해지는 것을 방지한다. 이와 반대로, 메모리 셀의 문턱 전압이 검증 판독 레벨에 도달하지 않은 경우, PDC는 로우로 되고, 이는 그 다음 프로그램에서 기록이 행해질 수 있게 해준다.
이어서, 검증 레벨 "d'"이 워드선 상에 설정되고, 그에 의해 메모리 셀의 문턱 전압이 검증 레벨 "d'"에 도달했는지 여부를 검증한다(S28). 그 결과, 메모리 셀의 문턱 전압이 검증 레벨에 도달한 경우, PDC는 하이로 되고, 이는 기록이 행해지는 것을 방지한다. 이와 반대로, 메모리 셀의 문턱 전압이 검증 판독 레벨에 도달하지 않은 경우, PDC는 로우로 되고, 이는 그 다음 프로그램에서 기록이 행해질 수 있게 해준다.
이와 같이, 데이터 저장 회로(10) 전부의 PDC가 하이 레벨로 될 때까지 Vpgm이 스텝 전압(DVpgm)만큼씩 증가되는 방식으로 프로그램 동작 및 검증 동작이 반복된다(S29, S30).
스텝 전압(DVpgm)은 다음과 같다.
(DVpgm 전압)
도 8에 도시한 바와 같이, 홀수 비트선(BLo) 상의 셀들은 짝수 비트선(BLe) 상의 셀들 이후에 기록된다. 따라서, Vpgm이 동일한 경우에 도 7a 및 도 7b 각각에 도시된 문턱값 분포 폭이 더 좁아지게 된다. 그렇지만, 분포 폭이 불변인 채로 있을 수 있기 때문에, 홀수 비트선 상의 DVpgm을 짝수 비트선 상의 DVpgm보다 높게 만들면 고속 기록이 가능하게 된다.
게다가, 도 7a 및 도 7b에 도시한 바와 같이, 제1 페이지 기록 이후의 문턱값 분포 폭이 제2 페이지 기록 이후의 폭보다 더 넓을 수 있기 때문에, 제1 페이지 DVpgm은 제2 페이지 DVpgm보다 높을 수 있다.
기록 시작 시의 초기 Vpgm이 제1 페이지 상에 전위 "a'"로 기록되지만, 이는 제2 페이지 상에는 먼저 전위 "b'"으로 기록된다. 전위 "b'"가 전위 "a'"보다 낮기 때문에, 제2 페이지 기록의 시작 시의 초기 Vpgm은 제1 페이지의 초기 Vpgm보다 더 낮아야 한다.
도 11a에 도시한 SB에서, 기록될 셀의 인접한 양측 상의 셀들은 그의 워드선(WL4, WL6)의 전위가 Vpass에 설정되어 있다. 이와 반대로, 도 11c에 도시한 REASB의 경우에는, 기록될 셀의 한쪽에 있는 셀만이 그의 워드선(WL8, 도시 생략) 의 전위가 Vpass에 설정되어 있다. 그 결과, 부유 게이트의 전압이 상대적으로 떨어진다. 따라서, SB가 REASB로 전환되는 경우, 부유 게이트에서의 전압 강하(약 1V임)가 Vpgm에 부가된다.
게다가, 최근 수년 동안, SGD 및 SGS에 인접한 셀들(또는 워드선(WL0, WL31)에 연결된 셀들) 또는 SGD 및 SGS에 두번째로 인접한 셀들(또는 워드선(WL1, WL30)에 연결된 셀들)의 기록 특성은 프로세싱의 이유로 다른 셀들의 기록 특성과 다르게 되었다. 따라서, 이들 셀에 데이터가 기록될 때, 기록의 시작 시의 초기 Vpgm이 증가되거나 감소된다. 따라서, 제1 페이지 및 제2 페이지 상의 짝수 비트선 및 홀수 비트선에 대응하는 스텝 전압(DVpgme, DVpgmo)과 초기 Vpgm 간의 관계, SB와 REASB 간의 차분 전압(SB-REASB), 및 WL0, WL1, WL30 및 WL31의 보정 전압이 예를 들어 표 1에 나타내어져 있다.
DVpgme DVpgmo 초기 Vpgm
제1 페이지 0.9V 1.2V 17V
제2 페이지 0.4V 0.5V 16V
SB-EASB 차분 전압 1V
WL0 보정 전압 0.8V
WL1 보정 전압 0.4V
WL30 보정 전압 -0.5V
WL31 보정 전압 -0.3V
리미터 회로의 최소 스텝-업(step-up) 크기가 0.3V, 0.25V 및 0.2V인 경우, 스텝-업 크기는 다음과 같다.
DVpgme : DVpgmo
제1 페이지 : 0.3V x 3 : 0.2V x 4
제2 페이지 : 0.2V x 2 : 0.25V x 2
따라서, 제1 페이지의 짝수 비트선 및 홀수 비트선 및 제2 페이지의 짝수 비트선 및 홀수 비트선 상의 초기 Vpgm = 17V 및 16V는 도 13, 도 14 및 도 15로부터 다음과 같다.
제1 페이지: Vpmge = 17.1V (도 15의 18번째 레벨)
제1 페이지: Vpmge = 17.0V (도 13의 26번째 레벨)
제2 페이지: Vpmgo = 16.0V (도 13의 21번째 레벨)
제2 페이지: Vpmgo = 16.0V (도 14의 17번째 레벨)
워드선(WL0, WL1, WL30, WL31)의 보정값인 SB-EASB 차분 전압 각각은 최소 스텝-업 크기의 정수배이어야 한다. 따라서, 이들 보정값 간의 관계는 다음과 같다.
(SB-EASB 차분 전압)
홀수 : 짝수
제1 페이지 : 0.9V (+3 레벨) : 1.0V (+5 레벨)
제2 페이지 : 1.0V (+5 레벨) : 1.0V (+4 레벨)
WL0 홀수 : 짝수
제1 페이지 : 0.9V (+3 레벨) : 0.8V (+4 레벨)
제2 페이지 : 0.8V (+4 레벨) : 0.75V (+3 레벨)
WL1 홀수 : 짝수
제1 페이지 : 0.3V (+1 레벨) : 0.4V (+2 레벨)
제2 페이지 : 0.4V (+2 레벨) : 0.5V (+2 레벨)
WL30 홀수 : 짝수
제1 페이지 : -0.6V (-2 레벨) : -0.4V (-2 레벨)
제2 페이지 : -0.4V (-2 레벨) : -0.5V (-2 레벨)
WL31 홀수 : 짝수
제1 페이지 : -0.3V (-1 레벨) : -0.4V (-2 레벨)
제2 페이지 : -0.4V (-2 레벨) : -0.25V (-1 레벨)
이들 전압은 메모리 셀 어레이(1)의 ROM부(1-1) 내에 6-비트 내지 8-비트 데이터의 형태로 저장되어야만 한다. 나중에 기록된 인접 셀의 문턱 전압의 변동에 의해 야기된 FG-FG(부유 게이트) 간의 결합을 통해 이전에 기록된 문턱 전압의 변동을 억압하고 좁은 문턱값 분포를 얻기 위해 메모리 셀이 복수의 기록 동작에 의해 기록될 때, 저장될 초기값에 대한 데이터 항목의 수는 기록 동작의 수만큼 증가한다.
예를 들어, 2 비트를 저장하는 메모리의 경우에, 페이지의 수가 2이기 때문에, 2번의 기록 동작으로 기록이 행해질 수 있다. 4 비트를 저장하는 메모리의 경우에, 페이지의 수가 4이기 때문에, 2번의 기록 동작, 3번의 기록 동작 및 4번의 기록 동작으로 기록이 행해질 수 있다.
이들 데이터 항목을 획득하기 위해, 트리밍 작업은 출하전의 다이 선별 테스트(die sort test)에서 행해져야만 한다. 그렇지만, 이 작업은 번거롭다. 구체적으로는, 예를 들어, 다이 선별 테스트에서, 초기 Vpgm은 먼저 로우 전압값으로 설정되고, 결정된 기록 루프에서 기록이 완료되는지를 알아보기 위해 검사가 행해진다. 기록이 완료되지 않는 경우에, 초기 Vpgm이 점차적으로 상승되고, 결정된 기록 루프를 사용하여 기록이 완료되었을 때의 Vpgm이 초기 Vpgm으로서 사용된다. 초기 Vpgm이 상기한 바와 같은 경우, 이러한 트리밍 작업은 각각의 초기 Vpgm에 대해 행해져야만 하고, 그 결과 트리밍은 오랜 시간이 걸린다.
상기 예에서, 제1 페이지 상의 짝수 비트선, 제1 페이지 상의 홀수 비트선, 제2 페이지 상의 짝수 비트선, 및 제2 페이지 상의 홀수 비트선 각각 상의 초기 Vpgm, 즉 4개의 초기 Vpgm이 트리밍되어야만 한다.
이 실시예에서, 표 1에 나타낸 홀수/짝수의 제1 페이지 및 제2 페이지 비트선 상의 Vpgm 중 어느 하나가 나머지의 대표로서 트리밍되고, 트리밍된 Vpgm의 값이 ROM부(1-1)에 저장된다. 이 경우에, 제2 페이지 상의 홀수 Vpgm = 16V이 대표값으로서 사용된다. 이 대표값은 트리밍되어 ROM부(1-1)에 저장된다. 이 경우에, 제2 페이지 상의 홀수번째 것의 스텝-업 크기가 0.5V이기 때문에, 최소 스텝 크기는 0.25이다(스텝 크기 0.5V = 0.25V x 2). 따라서, 도 14에 나타낸 25mV에 대한 표에서, 16V는 레벨 17에 있는 데이터에 대응한다.
게다가, 이하의 데이터 중 단지 하나의 항목만이 50mV의 스텝으로 된 데이터로서 ROM부(1-1)에 저장된다.
SB-EASB 차분 전압 = 1V(이 경우에, Vpgm = 16V와 Vpgm = 17V 간의 차이에 대응함)
WL0의 보정값 = 0.8V
WL1의 보정값 = 0.4V
WL30의 보정값 = -0.5V
WL31의 보정값 = -0.3V
SB-EASB 차분 전압(WL0, WL1, WL30, WL31)의 보정값은 예를 들어 트리밍된 Vpgm으로부터 미리 계산된다. 즉, Vpgm에 관한 데이터가 50mV의 스텝으로 된 데이터로 변환된다. 이들 데이터 항목을 바탕으로, WL0, WL1, WL30, WL31의 보정값 및 SB-EASB 차분 전압이 계산된다.
ROM(1-1)에 저장된 초기 Vpgm 및 보정값을 사용하여, 기록될 워드선 상의 Vpgm이 계산된다.
도 12는 기록될 워드선 상의 Vpgm을 계산하는 방법을 설명하는 데 도움이 되는 플로우차트이다. 도 12는 제1 페이지의 홀수 비트선 상의 Vpgm이 제2 페이지 상의 홀수 초기 Vpgm으로부터 생성되는 경우를 나타낸 것이다.
상기한 바와 같이, 기록 전압의 최소 스텝 전압(DVpgm)은 0.4, 0.5, 0.9 및 1.2V이다. 이들 DVpgm의 최대 공약수는 0.05V(=50 mV)이다. 따라서, ROM부(1-1)에 저장된 제2 페이지의 짝수 비트선의 초기 Vpgm(= 16V)에 관한 데이터는 50 mV의 스텝으로 된 데이터로 변환된다. 이들 변환된 데이터 항목에 기초하여, 기록될 워드선 상의 Vpgm이 계산된다.
먼저, ROM부(1-1)에 저장된 제2 페이지의 짝수 비트선의 초기 Vpgm(= 16V)에 관한 데이터가 예를 들어 도 5에 도시한 래치 회로(71a)에 로드된다.
그 다음에, 초기 Vpgm이 50mV의 스텝으로 된 데이터로 변환된다. 즉, 래치 회로(71a) 내의 데이터가 5배로 된다(S32).
이진 시스템에서, 데이터가 2n과 곱해질 때, 그 데이터는 MSB 쪽으로 n 비트 시프트되는 반면, 데이터가 2n으로 나누어질 때, 그 데이터는 LSB 쪽으로 n 비트 시프트된다. 5배 계산은 예를 들어 22 + 20에 의해 표현된다. 따라서, 먼저, 래치 회로(71a) 내의 데이터가 셀렉터 회로(71d)에 의해 MSB 쪽으로 2 비트 시프트되고, 이 셀렉터 회로(71d)는 그 결과 데이터를 출력한다. 이 데이터는 가산 회로(71f)를 통과하고 레지스터(71g) 내에 보유된다. 그 다음에, 셀렉터(71e)에 의해 시프트되지 않고 레지스터(71g) 내에 보유된 데이터는 가산 회로(71f)에 공급된다. 동시에, 셀렉터 회로(71d)에 의해 시프트되지 않은 래치 회로(71a) 내의 데이터는 가산 회로(71f)에 공급된다. 가산 회로(71f)에서 가산된 데이터는 레지스터(71g) 내에 보유된다. 이 때, 셀렉터(71n)가 가산 회로(71f)의 출력 데이터를 선택하기 때문에, 레지스터(71g) 내의 데이터와 동일한 데이터가 또한 레지스터(71i) 내에 보유된다.
도 16은 Vpgm을 50mV의 스텝으로 된 데이터로 변환하는 일례를 나타낸 것이다. ROM부(1-1)로부터 래치 회로(71a)로 로드된 초기 Vpgm = 16V에 관한 데이터는 도 14에 나타낸 0.25V의 스텝으로 된 "010000"이다. 이들은 변환되고, 그 결과 16.0V에 관한 데이터는 도 14에 나타낸 25mV의 스텝으로 된 표 내의 "001010000"이다.
그 후에, 제1 페이지의 홀수 비트선의 초기값 Vpgm(= 17V)와 제2 페이지의 짝수 비트선의 초기 Vpgm(예를 들어, 16V) 간의 차분 전압(= 1V)이 제2 페이지의 짝수 비트선의 초기 Vpgm에 가산된다(S33). 즉, ROM부(1-1)에 저장된 SB-EASB 차분 전압(= 1V)은 판독되어 래치 회로(71b)에 보유된다. 래치 회로(71b) 내의 데이터는 셀렉터(71d)에 의해 선택되고 가산 회로(71f)에 공급된다. 동시에, 레지스터(71g)에 보유된 데이터는 셀렉터(71e)를 거쳐 가산 회로(71f)에 공급된다. 가산 회로(71f)는 이들 데이터 항목을 가산한다. 가산의 결과는 레지스터(71g, 71i)에 저장된다. 그 결과, 레지스터 내의 데이터는 도 16에 나타낸 50 mV의 스텝으로 된 표에서의 "001100100"인 17.0V에 대응한다.
그 다음에, 선택된 워드선이 예를 들어 WL30이고 REASB 기록 방법이 사용되는 경우, 래치 회로(71b)에 보유된 SB-EASB 차분 전압(= 1V) 및 퓨즈에 기억되어 있는 워드선(WL30)의 보정 전압(= -0.3V)이 레지스터(71g)에 저장된 데이터에 가산된다(S34). 즉, 워드선(WL30)의 보정 전압이 ROM부(1-1)로부터 판독되고 래치 회로(71c)에 보유된다. 래치 회로(71b, 71c)에 보유된 데이터가 셀렉터(71d)에 의해 순차적으로 선택되고 셀렉터(71e)에 의해 선택된 데이터와 함께 가산 회로(71f)에 공급된다. 가산 회로(71f)에서 가산된 데이터는 레지스터(71g, 71i)에 보유된다. 그 결과, 레지스터 내의 데이터는 도16에 나타낸 50 mV의 스텝으로 된 표에서의 "001110010"인 17.7V에 대응한다.
이어서, 제1 페이지의 홀수 비트선 상에서 스텝 전압(DVpgm)이 0.9V이기 때문에, Vpgm에 관한 데이터는 리미터 회로(72d)의 규격에 따라 0.3V의 스텝으로 된 전압에 관한 데이터로 변환된다(S35). 즉, 레지스터(71g)에 저장된 데이터는 6으로 나누어진다. 구체적으로는, 예를 들어 레지스터(71g), 셀렉터 회로(71e) 및 가산 회로(71f)를 사용하여, 이하의 식이 계산된다.
1/6 = 1/23 + 1/25 + 1/27 + 1/29 + 1/211
그 결과, 레지스터 내의 데이터는 도 15에 나타낸 0.3V의 스텝으로 된 표에서의 "010011"인 17.7V에 대응한다.
그 후에, 계산된 데이터는 리미터 회로(72d)의 트랜지스터(N01 내지 N51, N02 내지 N52)에 공급된다(S36). 이 데이터에 따라, 리미터 회로(72d)는 펌프 회로(72c)로부터의 출력된 Vpgm을 제어한다.
이 제1 실시예에서, 초기 Vpgm인 하나의 Vpgm 데이터 항목 및 기록 방법에서의 일련의 SB-EASB 차분 전압만 및 각각의 워드선 상에서의 보정값에 관한 데이터가 ROM부(1-1)에 저장되고, 이 저장된 데이터에 기초하여 각각의 페이지에 대한 기록 전압이 발생된다. 이 때문에, 스텝 전압(DVpgm)이 페이지마다 다른 경우에도, 복수의 초기 Vpgm을 ROM(1-1)에 저장할 필요가 없다. 따라서, 제품의 출하 이전의 테스트에서, 하나의 Vpgm만이 트리밍되면 되고, 이는 트리밍에 걸리는 시간을 크게 단축시키는 데 도움이 된다.
게다가, 기록 방법에 대한 차분 전압도 각각의 워드선 상의 보정 전압에 관한 데이터도 제1 및 제2 페이지, 그리고 홀수 및 짝수 각각에 대해 저장될 필요가 없기 때문에, 이것은 ROM부(1-1)의 저장 용량을 감소시키는 데 도움이 된다.
이 제1 실시예에서, 리미터 회로에 대한 제어 데이터가 도 6에 도시한 회로에서 발생되지만, 이는 예를 들어 소프트웨어 프로세싱에 의해 발생될 수도 있다.
(제2 실시예)
도 7b에 도시한 워드선 상의 전위 "d"와 "c" 간의 차는 전위 "c"와 "d" 간의 차보다 크게 설정되어야만 한다. 그 이유는 중간 문턱 전압(부유 게이트에 전자가 없는 상태에서의 문턱 전압)이 "b"와 "c" 사이에 있고 또 중간 문턱 전압으로부터의 거리가 증가함에 따라 데이터 보유가 더 나빠지므로 여유가 확보되기 때문이다. 따라서, 제1 실시예에서와 같이, 스텝 전압(DVpgm)이 일정한 경우, 문제가 있다, 즉 문턱 전압이 증가함에 따라, 기록 속도가 더 느려지게 된다.
본 발명의 제2 실시예에서, 도 17에 도시한 바와 같이, 이 문제를 극복하기 위해, 기록 전압(Vpgm)의 값이 증가함에 따라 기준 전압(Vref)이 점차적으로 증가된다. 이렇게 함으로써, 기록 전압(Vpgm)이 증가함에 따라 스텝 전압(DVpgm)이 증가될 수 있다.
도 18은 제2 실시예에서의 기준 전압 변동 회로(72e)를 포함하는 Vpgm 발생부의 일례의 회로도이다. 도 18에서, 도 6의 부분과 동일한 부분은 동일한 참조 번호로 표시되어 있다.
도 18은 차동 증폭기(DA1)에 공급되는 기준 전압(Vref)이 변동된다는 점에서 도 6과 다르다. 구체적으로는, 기준 전압 변동 회로(72e)에서, 대역갭 기준 회로(도시 생략)에서 발생된 기준 전압(Vref)은 차동 증폭기(DA3)의 한쪽 입력단에 입력된다. 차동 증폭기(DA3)의 출력단은 p-채널 트랜지스터(P2)의 게이트에 연결되어 있다. 트랜지스터(P2)의 전류 경로의 한쪽 단부는 전원(Vdd)이 공급되는 단자에 연결되어 있다. 트랜지스터(P2)의 전류 경로의 다른쪽 단부는 차동 증폭기(DF2)의 한쪽 입력단 뿐만 아니라 가변 저항(R2)의 한쪽 단부에도 연결되어 있다. 가변 저항(R2)의 다른쪽 단부는 차동 증폭기(DA3)의 다른쪽 입력 단자 뿐만 아니라 저항(R1)을 거쳐 접지에도 연결되어 있다.
상기 구성에서, 기록 전압(Vpgm)이 증가함에 따라 가변 저항(R2)의 저항값이 증가하여, 기준 전압(Vref)이 증가할 수 있게 해준다. 따라서, 기준 전압(Vref)이 증가함에 따라 스텝 전압(DVpgm)이 증가될 수 있다.
상기한 바와 같이, 제2 실시예에서, 상승된 기록 전압(Vpgm)은 하이 문턱 전압을 기록할 시에 스텝 전압을 더 높게 만드는 것을 가능하게 해주며, 이는 기록 속도를 더 빠르게 할 수 있게 해준다.
상기 실시예들에서, 본 발명은 다중값 데이터를 저장하는 반도체 메모리 장치에 적용되었다. 본 발명은 이것에 한정되지 않으며, 2개-값 데이터를 저장하는 반도체 메모리 장치에 적용될 수도 있다.
상술한 바와 같이, 본원 발명에 따르면, 저장될 데이터 항목의 수를 감소시키면서 복수의 전압을 용이하게 발생할 수 있는 반도체 메모리 장치를 제공할 수 있게 된다.
당업자에게는 부가의 이점 및 수정이 즉시 안출될 것이다. 따라서, 보다 광의의 측면에서의 본 발명은 본 명세서에 도시되고 기술된 특정의 상세 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 청구항 및 그의 등가물에 의해 정의되는 일반적인 발명 개념의 정신 또는 범위를 벗어나지 않고 다양한 수정이 행해질 수 있다.

Claims (20)

  1. 워드선 및 비트선에 연결된 복수의 메모리 셀이 매트릭스 형상으로 배열되어 있는 메모리 셀 어레이,
    기록 동작에 대응하는 기록 전압의 초기값 및 상기 기록 전압을 보정하기 위한 보정값을 저장하는 저장부, 및
    상기 저장부에 저장된 상기 기록 전압의 상기 초기값 및 보정값에 기초하여 상기 메모리 셀 어레이 내의 제1 메모리 셀에의 제1 기록 동작 또는 상기 메모리 셀 어레이 내의 제2 메모리 셀에의 제2 기록 동작 시에 워드선 기록 전압을 발생하는 전압 발생 회로
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 전압 발생 회로는,
    상기 제1 기록 동작 시에, 상기 기록 전압의 상기 초기값 및 보정값에 기초하여 상기 메모리 셀 어레이 내의 상기 제1 메모리 셀에 공급되는 제1 하이 전압을 발생하고 또한 제1 스텝 전압의 증분들(increments)로 상기 제1 하이 전압보다 높은 전압들을 발생하며,
    상기 제2 기록 동작 시에, 상기 기록 전압의 상기 초기값 및 보정값에 기초하여 상기 메모리 셀 어레이 내의 상기 제2 메모리 셀에 공급되는 제2 하이 전압을 발생하고 또한 제2 스텝 전압의 증분들로 상기 제2 하이 전압보다 높은 전압들을 발생하며,
    상기 제1 스텝 전압은 상기 제2 스텝 전압보다 높은 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1 메모리 셀은 상기 제2 메모리 셀에 인접해 있는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 제1 메모리 셀은 상기 제2 메모리 셀과 워드선을 공유하고,
    상기 제1 메모리 셀의 비트선은 상기 제2 메모리 셀의 비트선에 인접해 있는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 제1 메모리 셀은 상기 제2 메모리 셀과 비트선을 공유하고,
    상기 제1 메모리 셀의 워드선은 상기 제2 메모리 셀의 워드선에 인접해 있는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 저장부는 상기 제1 하이 전압과 상기 제2 하이 전압 간의 차이로서의 제1 전압값을 보유하고,
    상기 전압 발생 회로는 상기 제1 하이 전압의 전압값을 상기 제1 스텝 전압과 상기 제2 스텝 전압의 최대 공약수인 제2 전압값으로 변환하고, 상기 제1 전압 값과 상기 보정값을 상기 제2 전압값에 가산하여 제3 전압값을 획득하며, 상기 제2 스텝 전압에 기초하여 상기 제3 전압값으로부터 상기 제2 하이 전압의 전압값을 결정하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 전압 발생 회로는 산술 회로를 포함하며,
    상기 산술 회로는,
    상기 저장부로부터의 데이터를 보유하는 복수의 래치 회로,
    상기 복수의 래치 회로 중에서 하나의 래치 회로를 선택하고 시프트 제어 신호에 기초하여 상기 선택된 래치 회로 내에 보유된 상기 데이터를 출력하는 제1 선택 회로,
    상기 시프트 제어 신호에 기초하여 입력단으로 공급될 데이터를 선택적으로 출력하는 제2 선택 회로,
    상기 제1 선택 회로의 출력 데이터 및 상기 제2 선택 회로의 출력 데이터를 가산하고 그 결과 데이터를 상기 제1 및 제2 선택 회로의 입력단으로의 입력 데이터로서 공급하는 가산 회로,
    상기 가산 회로의 출력 데이터로부터 최대값을 검출하고, 상기 가산 회로의 출력 데이터가 사전 설정된 최대값보다 작은 경우, 상기 가산 회로의 출력 데이터를 출력하고, 상기 가산 회로의 출력 데이터가 상기 미리 설정된 최대값보다 큰 경우, 상기 미리 설정된 최대값을 출력하는 최대값 검출 회로, 및
    상기 최대값 검출 회로의 출력 데이터를 보유하고 이 출력 데이터를 상기 제 1 및 제2 선택 회로에 공급하는 레지스터
    를 포함하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 전압 발생 회로는,
    입력 제어 전압에 따라 상기 기록 전압을 발생하는 전압 발생부,
    상기 전압 발생부에서 발생된 상기 기록 전압을 분할하고 상기 분할된 전압을 출력하는 전압 분할기,
    상기 전압 분할기의 출력 전압이 공급되는 제1 입력 단자 및 기준 전압이 공급되는 제2 입력 단자를 가지며 또 상기 분할된 전압과 상기 기준 전압 간의 차이를 검출하고 이 차분 전압을 제어 신호로서 상기 전압 발생부에 공급하는 차동 증폭기,
    상기 산술 회로의 상기 레지스터로부터 공급되는 데이터에 따라 상기 분할된 전압을 조정하는 제1 조정 회로, 및
    상기 기준 전압을 조정하는 제2 조정 회로
    를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제2 조정 회로는 상기 기록 전압이 증가함에 따라 상기 기준 전압을 증가시키는 반도체 메모리 장치.
  10. 워드선 및 비트선에 연결된 복수의 메모리 셀이 매트릭스 형상으로 배열되어 있는 메모리 셀 어레이, 및
    기록 동작 시에 기준 전압에 기초하여 워드선 기록 전압을 발생하고 또 상기 기준 전압을 조정함과 동시에 상기 기록 전압이 증가함에 따라 상기 기준 전압을 증가시키는 조정 회로를 포함하는 전압 발생 회로
    를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 기록 동작에 대응하는 기록 전압의 초기값 및 상기 기록 전압을 보정하기 위한 보정값을 저장하는 저장부를 더 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 전압 발생 회로는 상기 저장부에 저장되어 있는 상기 기록 전압의 상기 초기값 및 보정값에 기초하여 상기 메모리 셀 어레이 내의 제1 메모리 셀에의 제1 기록 동작 시에 또는 상기 메모리 셀 어레이 내의 제2 메모리 셀에의 제2 기록 동작 시에 워드선 기록 전압을 발생하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제1 메모리 셀은 상기 제2 메모리 셀에 인접해 있는 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 제1 메모리 셀은 상기 제2 메모리 셀과 워드선을 공유하고,
    상기 제1 메모리 셀의 비트선은 상기 제2 메모리 셀의 비트선과 인접해 있는 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 제1 메모리 셀은 상기 제2 메모리 셀과 비트선을 공유하고,
    상기 제1 메모리 셀의 워드선은 상기 제2 메모리 셀의 워드선과 인접해 있는 반도체 메모리 장치.
  16. 워드선 및 비트선에 연결된 복수의 메모리 셀이 매트릭스 형상으로 배열되어 있는 메모리 셀 어레이,
    상기 워드선 및 비트선의 전위를 제어하는 제어 회로, 및
    기록 전압을 발생하는 전압 발생 회로
    를 포함하고,
    상기 제어 회로는,
    상기 전압 발생 회로로부터 공급되는 제1 기록 전압에 기초하여 제1 기록 동작을 수행하고,
    상기 전압 발생 회로로부터 공급되는 상기 제1 기록 전압보다 제1 스텝 전압만큼 높은 전압에 기초하여 제2 기록 동작을 수행하며,
    상기 전압 발생 회로로부터 공급되는 제(n-1) 기록 전압보다 제(n-1) 스텝 전압만큼 높은 전압에 기초하여 제n 기록 동작을 수행하고,
    상기 전압 발생 회로로부터 공급되는 상기 제n 기록 전압보다 제n 스텝 전압만큼 높은 전압에 기초하여 제(n+1) 기록 동작을 수행하며,
    상기 제n 스텝 전압은 제(n-1) 스텝 전압 ≤ 제n 스텝 전압의 식을 만족시키는 반도체 메모리 장치.
  17. 제16항에 있어서, 기록 동작에 대응하는 기록 전압의 초기값 및 상기 기록 전압을 보정하기 위한 보정값을 저장하는 저장부를 더 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 전압 발생 회로는 상기 저장부에 저장되어 있는 상기 기록 전압의 상기 초기값 및 보정값에 기초하여 상기 메모리 셀 어레이 내의 제1 메모리 셀에의 제1 기록 동작 시에 또는 상기 메모리 셀 어레이 내의 제2 메모리 셀에의 제2 기록 동작 시에 워드선 기록 전압을 발생하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 제1 메모리 셀은 상기 제2 메모리 셀에 인접해 있는 반도체 메모리 장치.
  20. 제18항에 있어서, 상기 제1 메모리 셀은 상기 제2 메모리 셀과 워드선을 공유하고,
    상기 제1 메모리 셀의 비트선은 상기 제2 메모리 셀의 비트선과 인접해 있는 반도체 메모리 장치.
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