JPH11338560A - 定電圧発生回路および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来より、半導体集積回路内部に設けられる
定電圧電源回路などの発生電圧を調整できるようにする
ためフューズ素子などのプログラム可能な素子を用いた
トリミング回路を内蔵させる技術が知られているが、従
来のトリミング回路は一方向へ調整する方式であったた
め、ほとんど全製品がトリミングの対象になるととも
に、一旦トリミングを行なうと元に戻すことができない
ため、トリミング工程の所要時間が長くなるという問題
点があった。 【解決手段】 オペアンプ（２１）を非反転増幅回路と
して使用し、オペアンプの非反転入力端子に基準電圧を
印加し、またオペアンプの反転入力端子に出力電圧を抵
抗分割した電圧をフィードバックさせるようにした定電
圧電源回路（２０）において、上記抵抗分割用の抵抗
（Ｒ１，Ｒ２）のそれぞれに調整用抵抗とフューズ素子
などのプログラム可能な素子もしくはスイッチ素子とが
直列に接続された調整素子対を複数個並列に設けて発生
電圧を調整可能にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準電圧発生回路
や定電圧電源回路のような定電圧発生回路における発生
電圧の微調整技術に関し、例えばハードディスク型磁気
記憶装置（以下、ハードディスク装置と称する）を構成
する信号処理ＬＳＩにおける内部電圧発生用の定電圧電
源回路に利用して有効な技術に関する。

【０００２】

【従来の技術】ハードディスク装置は、磁気ディスクの
回転駆動モータを制御したりリード／ライト・データを
磁気記録に適したＮＲＺコードやＲＢコードなどの変換
方式により符号化、復号化したりするハードディスク・
コントローラＬＳＩや磁気ヘッドにより磁気ディスクか
ら読み出された信号を増幅するリード・ライトＩＣ、こ
のリード・ライトＩＣから出力される信号に基づいて同
期クロックを生成したりデータの“１”，“０”を判定
してハードディスク・コントローラに渡したりする信号
処理ＬＳＩなどから構成されている。

【０００３】ハードディスク装置を構成する信号処理Ｌ
ＳＩには、磁気記録信号をＰＲＭＬ（Partial Response
Maximum Likelihood）方式で処理する機能を有するも
のが提案されており、高機能化に伴って素子数も多くな
っているため、０．３５μｍや０．２５μｍさらには
０．１８μｍプロセスのような微細プロセスを使用して
高集積化を図る必要性が生じている。

【０００４】

【発明が解決しようとする課題】一方、上記微細化に伴
って素子の耐圧が低下するため、電源電圧を５Ｖから
３．３Ｖ、２．５Ｖ、１．８Ｖに変更して回路の信頼性
を向上させることが検討されている。しかしながら、市
場に提供されているハードディスク装置用の半導体集積
回路の多くはまだ５Ｖの電源電圧を使用するものが多い
ため、システムを構築する際には電源電圧が異なる半導
体集積回路が混在することとなる。そのため、３．３Ｖ
のような低電源電圧の信号処理ＬＳＩを使用してシステ
ムを構築する場合、従来はユーザー側において、５Ｖの
電源電圧を３．３Ｖのような電源電圧に降圧する回路
（電圧レギュレータ）を用意する必要があり、ユーザー
に余分な負担をかけることになるという問題点がある。

【０００５】そこで、本発明者らは、ハードディスク装
置を構成する信号処理ＬＳＩに、５Ｖの電源電圧から
３．３Ｖのような内部電源電圧を発生する電圧レギュレ
ータを内蔵させることについて検討した。その結果、電
圧レギュレータを内蔵させた場合、レギュレータを構成
する素子のばらつきにより発生する電圧がばらついてし
まうため、ＬＳＩ製造後に発生電圧を調整できるように
するトリミング回路を設ける必要性があることが明らか
となった。

【０００６】従来より、半導体集積回路内部に設けられ
る定電圧電源回路などの発生電圧を調整できるようにす
るためフューズ素子など製造後にプログラミングが可能
な素子（以下、プログラム素子と称する）を用いたトリ
ミング回路を内蔵させる技術が知られている。

【０００７】しかしながら、従来のトリミング回路は一
方向すなわち電圧の低い方から高い方あるいは高い方か
ら低い方へ調整する方式であったため、プロセスばらつ
きがあっても発生電圧が無調整状態で期待値よりも必ず
高くなるかあるいは低くなるように設計しておいて、製
造後に発生電圧を測定して期待値からのずれ量に応じて
トリミング回路内の切断すべきフューズ素子を決定して
トリミングを行なわなければならなかった。

【０００８】そのため、従来の発生電圧が調整可能な定
電圧電源回路を備えた半導体集積回路は、ほとんど全製
品がトリミングの対象になるとともに、一旦トリミング
を行なうと元に戻すことができないため、トリミング後
の再測定で不良品となるおそれがあり、これを回避する
には何度も測定とトリミングを繰り返して徐々に期待値
に近づける方法をとらざるを得ないので、トリミング工
程の所要時間が長くなるという問題点があることが明ら
かになった。

【０００９】この発明の目的は、発生電圧が調整可能な
定電圧発生回路を備えた半導体集積回路において、トリ
ミング処理の必要な半導体集積回路を減らすことが可能
なトリミング方式を提供することにある。

【００１０】この発明の他の目的は、発生電圧が調整可
能な定電圧発生回路におけるトリミング工程の所要時間
を短縮することが可能なトリミング方式を提供すること
にある。

【００１１】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１３】すなわち、この発明は、差動増幅回路（以
下、オペアンプと称する）を非反転増幅回路として使用
し、オペアンプの非反転入力端子に基準電圧を印加し、
またオペアンプの反転入力端子に出力電圧を抵抗分割し
た電圧をフィードバックさせるようにした定電圧発生回
路を備えた半導体集積回路において、上記抵抗分割用の
抵抗のそれぞれに調整用抵抗とフューズ素子などのプロ
グラム素子もしくはスイッチ素子とが直列に接続された
調整素子対を複数個並列に設けて、発生電圧が調整可能
にしたものである。

【００１４】上記した手段によれば、抵抗分割用の抵抗
のそれぞれに調整用抵抗とフューズ素子などのプログラ
ム素子もしくはスイッチ素子とが直列に接続された調整
素子対が複数個並列に設けられているため、無調整で発
生電圧が期待値となるように抵抗分割用の抵抗と調整用
抵抗の値を設計しておくことにより、発生電圧を高くす
る方向または低くする方向のいずれの方向へも調整を行
なうことができるようになり、これによってプロセスの
最適化により調整しなくても所望の電圧が得られる定電
圧発生回路を実現して、トリミング処理の必要な半導体
集積回路を減らすことができるようになる。

【００１５】また、発生電圧を高くする方向または低く
する方向のいずれの方向へも調整を行なうことができる
ため、一旦調整しても再度調整し直すことができ、測定
とトリミング工程の繰り返し回数を減らしてトータルの
トリミング所要時間を短縮することが可能となる。

【００１６】さらに、この発明は、上記調整用抵抗を、
対応するプログラム素子もしくはスイッチ素子に流れる
電流が所定の重みを有するように設定した。これによっ
て、それぞれの電流値が同一の場合に比べて少ない数の
プログラム素子もしくはスイッチ素子によって幅広い範
囲の抵抗調整が可能になる。

【００１７】また、上記抵抗は、各々同一抵抗値の素子
を１つまたは複数個接続して構成すると良い。これによ
って、全ての抵抗が同一抵抗値を有するため、レイアウ
ト上同一パターンにすることができ、仮にプロセスばら
つきによって抵抗値がばらついても全ての抵抗の値が同
じ量だけばらつくこととなるため、ばらつきに伴う分割
電圧のずれが小さくなる。

【００１８】さらに、この発明は、オペアンプでトラン
ジスタを駆動し、このトランジスタの出力電流を抵抗分
割用の直列抵抗に流してオペアンプの反転入力端子へフ
ィードバックする電圧を形成するようにした定電圧発生
回路において、上記トランジスタを外付けの素子で構成
するようにした。これによって、定電圧発生回路を内蔵
した半導体集積回路の消費電力を減らすことができるよ
うになる。

【００１９】さらに、上記抵抗分割回路による分圧が非
反転入力端子に印加された第２のオペアンプを備え、該
オペアンプにより第２の定電圧を発生可能に構成した。
これによって、ある電源電圧で動作する半導体集積回路
の開発後にそれよりも低い他の電源電圧で動作する半導
体集積回路を開発する場合において、既に開発された回
路を利用してそれに第２のオペアンプを追加するだけで
済むため、半導体集積回路の開発期間が短縮されるとと
もに、すでに実績のある回路を利用するため新たな回路
の評価も容易になる。

【００２０】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００２１】図１は本発明を適用した定電圧電源回路の
一実施例を示す回路構成図である。図１において、１０
は例えばバンドギャップリファランス回路などからなり
電源電圧Ｖｃｃの変動にかかわらずほぼ一定の基準電圧
Ｖｒｅｆを発生する基準電圧発生回路、２０はこの基準
電圧発生回路１０からの基準電圧Ｖｒｅｆに基づいて例
えば半導体チップの外部より供給される５．０Ｖのよう
な電源電圧Ｖｃｃから半導体チップ内部の回路の動作に
必要な例えば３．３Ｖのような内部電源電圧Ｖｃｃｉを
発生する定電源電圧回路である。

【００２２】この実施例の定電圧電源回路２０は、非反
転入力端子に上記基準電圧発生回路１０からの基準電圧
Ｖｒｅｆが印加されたオペアンプ（差動増幅回路）２１
と、このオペアンプ２１の出力端子にベース端子が、ま
た電源電圧端子Ｖｃｃにエミッタ端子が接続されたｐｎ
ｐ型バイポーラ・トランジスタ２２と、このトランジス
タ２２のコレクタ端子と接地点との間に接続された抵抗
分割回路２３とから構成され、この抵抗分割回路２３で
分割された電圧Ｖｎ１が上記オペアンプ２１の反転入力
端子にフィードバックされており、オペアンプ２１は上
記抵抗分割回路２３のノードｎ１の電圧Ｖｎ１を基準電
圧Ｖｒｅｆと一致させるように動作する。すなわち、抵
抗分割回路２３のノードｎ１の電圧Ｖｎ１を基準電圧Ｖ
ｒｅｆと一致させるような電流Ｉ０が抵抗分割回路２３
に流されるように、オペアンプ２１によってトランジス
タ２２が駆動される。そして、このトランジスタ２２の
コレクタ端子から所望のレベル（例えば３．３Ｖ）の内
部電源電圧Ｖｃｃｉが出力される。

【００２３】上記抵抗分割回路２３は、トランジスタ２
２のコレクタ端子と接地点との間に直列接続された抵抗
Ｒ１とＲ２とを備えており、この実施例の定電圧電源回
路２０においては、上記抵抗分割回路２３を構成する直
列抵抗Ｒ１，Ｒ２のそれぞれに調整用抵抗ｒ11，ｒ12‥
‥ｒ1n；ｒ21，ｒ22‥‥ｒ2nと調整用フューズ素子Ｆ1
1，Ｆ12‥‥Ｆ1n；Ｆ21，Ｆ22‥‥Ｆ2nとが直列に接続
された調整素子対が複数個並列に接続されてなるトリミ
ング回路２４が設けられている。

【００２４】上記フューズ素子Ｆ11，Ｆ12‥‥Ｆ1n；Ｆ
21，Ｆ22‥‥Ｆ2nはそれぞれポリシリコン層あるいはア
ルミニウム層により形成されており、レーザーによって
切断可能にされている。これらのフューズ素子Ｆ11，Ｆ
12‥‥Ｆ1n；Ｆ21，Ｆ22‥‥Ｆ2nのうち切断されずに残
ったものに接続されている調整用抵抗ｒ11，ｒ12‥‥ｒ
1n；ｒ21，ｒ22‥‥ｒ2nと分割用抵抗Ｒ１，Ｒ２との合
成抵抗の比によって、上記トランジスタ２２のコレクタ
電圧を分割した電圧がノードｎ１に発生される。つま
り、フューズ素子Ｆ11，Ｆ12‥‥Ｆ1n；Ｆ21，Ｆ22‥‥
Ｆ2nのうち適当なものを切断することにより、発生され
る内部電源電圧Ｖｃｃｉを調整することができる。

【００２５】従来のトリミング回路を備えた定電圧電源
回路においては、抵抗分割用抵抗Ｒ１またはＲ２のいず
れかにそれぞれに調整用抵抗と調整用フューズ素子とが
直列に接続された調整素子対が複数個並列に設けられて
いた。つまり、従来のトリミング回路は一方向すなわち
電圧の低い方から高い方あるいは高い方から低い方へ調
整する方式であったため、プロセスばらつきがあっても
発生電圧が無調整状態で期待値よりも必ず高くなるかあ
るいは低くなるように設計しておいて、製造後に発生電
圧を測定して期待値からのずれ量に応じて切断すべきフ
ューズ素子を決定してトリミングを行なわなければなら
なかった。

【００２６】これに対して、上記実施例の抵抗分割回路
においては、分割用抵抗Ｒ１，Ｒ２のそれぞれに調整用
抵抗とフューズ素子とが直列に接続された調整素子対が
複数個並列に接続されてなるトリミング回路２４が設け
られているため、無調整で発生電圧が期待値となるよう
に抵抗分割用の抵抗と調整用抵抗の値を設計しておくこ
とにより、発生電圧を高くする方向または低くする方向
のいずれの方向へも調整を行なうことができるようにな
る。これによってプロセスの最適化により調整しなくて
も所望の電圧が得られる定電圧電源回路を実現して、ト
リミング処理の必要な半導体集積回路を減らすことがで
きるようになる。しかも、発生電圧を高くする方向また
は低くする方向のいずれの方向へも調整を行なうことが
できるため、一旦調整しても再度調整し直すことがで
き、測定とトリミング工程の繰り返し回数を減らしてト
ータルのトリミング所要時間を短縮することが可能とな
る。

【００２７】表１に、この実施例の定電圧電源回路にお
いて、調整用抵抗ｒ11，ｒ12‥‥ｒ1n；ｒ21，ｒ22‥‥
ｒ2nと調整用フューズ素子Ｆ11，Ｆ12‥‥Ｆ1n；Ｆ21，
Ｆ22‥‥Ｆ2nとが直列に接続された調整素子対が４個並
列に設けられている場合すなわちｎ＝４とした場合にお
けるトリミングデータとトリミング前後の発生電圧（ト
ランジスタ２２のコレクタ電圧）との関係が示されてい
る。なお、この表１におけるトリミングデータの各ビッ
トは、図２に示す調整用フューズ素子Ｆ11，Ｆ12，Ｆ1
3，Ｆ14；Ｆ21，Ｆ22，Ｆ23，Ｆ24に付記された符号Ｂ
０〜Ｂ７に対応され、それぞれ対応するフューズ素子が
切断状態とされるか非切断状態とされるかを示す。この
実施例の抵抗分割回路の目標電圧は３．４０Ｖである。

【００２８】

【表１】 表１より、トリミング前に測定した電圧が３．４０Ｖの
ときはトリミングデータはオール“０”とされることか
ら、“０”が非切断状態を、また“１”が切断状態を表
すことが分かる。

【００２９】図３は、本発明に係るトリミング回路を備
えた定電圧電源回路の第２の実施例を示す回路構成図で
ある。この実施例は、図１の実施例におけるトランジス
タ２２を外付け素子として接続できるように、外部端子
Ｔ１，Ｔ２，Ｔ３を設けたものである。また、この第２
の実施例では、基準電圧発生回路１０の具体例として、
バンドギャップリファランス型の回路を使用したものが
示されている。

【００３０】すなわち、基準電圧発生回路１０は、オペ
アンプ１１と、このオペアンプ１１の反転入力端子に印
加される電圧を形成する直列形態のＭＯＳＦＥＴ Ｍ１
と抵抗Ｒ４，Ｒ３とダイオードＤ１と、オペアンプ１１
の非反転入力端子に印加される電圧を形成する直列形態
のＭＯＳＦＥＴ Ｍ２と抵抗Ｒ５とダイオード列Ｄ２と
からなり、オペアンプ１１の出力電圧が上記ＭＯＳＦＥ
Ｔ Ｍ１，Ｍ２のゲート端子にフィードバックされてお
り、オペアンプ１１はバンドギャップによって決まる電
圧を発生する。そして、このオペアンプ１１の出力電圧
がＭＯＳＦＥＴＭ１のゲート端子に印加され、Ｍ１のオ
ン抵抗とＲ４，Ｒ３の抵抗との比で決まる安定した基準
電圧ＶｒｅｆがＭ１のドレイン端子から出力される。

【００３１】この実施例の定電圧電源回路は、第１の実
施例と同様に発生電圧を高くする方向または低くする方
向のいずれの方向へも調整を行なうことができるため、
一旦調整しても再度調整し直すことができ、測定とトリ
ミング工程の繰り返し回数を減らしてトータルのトリミ
ング所要時間を短縮することができるという効果を有す
るとともに、上記バイポーラ・トランジスタ２２を外付
けの素子で構成するようにしたので、定電圧電源回路を
内蔵した半導体集積回路の消費電力を減らすことがで
き、これによってチップの温度上昇を抑え、温度変動に
伴う素子特性の変化を防止することができるようにな
る。

【００３２】図４は、本発明に係るトリミング回路を備
えた定電圧電源回路の第３の実施例を示す回路構成図で
ある。この実施例は、トランジスタ２２を外付け素子と
して接続するための外部端子Ｔ１，Ｔ２，Ｔ３を設ける
とともに、トランジスタ２２のコレクタ端子に接続され
る外部端子Ｔ３と接地点との間に、抵抗分割用抵抗Ｒ
１，Ｒ２と直列となるように抵抗Ｒ０およびＲ３を接続
して、この抵抗Ｒ０と抵抗分割用抵抗Ｒ１との接続ノー
ドｎ０に発生される電圧を内部電源電圧Ｖｃｃｉとし
て、同一半導体チップ上の図示しない内部回路に供給す
るように構成されている。

【００３３】さらに、この実施例では分割用抵抗Ｒ０，
Ｒ１，Ｒ２，Ｒ３および調整用抵抗ｒ11，ｒ12‥‥ｒ1
n；ｒ21，ｒ22‥‥ｒ2nは、同一抵抗値（例えば３ｋ
Ω）を有する単位抵抗ｒが、所望の抵抗値を得るのに必
要な個数だけ接続されて構成されている。また、各調整
用抵抗ｒ11，ｒ12‥‥ｒ1n；ｒ21，ｒ22‥‥ｒ2n間に、
ラダー抵抗ｒ31，ｒ32‥‥ｒ3n；ｒ41，ｒ42‥‥ｒ4nが
接続され、各フューズ素子Ｆ11，Ｆ12‥‥Ｆ1n；Ｆ21，
Ｆ22‥‥Ｆ2nに重み付けされた電流が流れるようにされ
ている。

【００３４】この実施例では、抵抗分割回路２３を構成
する抵抗が全て同一の抵抗値を有するように設計されて
いるため、レイアウト上、すべての抵抗を同一パターン
にすることができ、仮にプロセスばらつきによって抵抗
値がばらついても全ての抵抗の値が同じ量だけばらつく
こととなるので、ばらつきに伴う分割電圧のずれが小さ
くなるという利点がある。また、各フューズ素子に流れ
る電流が所定の重みを有するように構成されているた
め、それぞれの電流値が同一の場合に比べて少ない数の
フューズ素子によって幅広い範囲の抵抗調整が可能にな
る。

【００３５】図５は、本発明の第４実施例を示す回路構
成図である。この実施例は、調整用抵抗ｒ11，ｒ12‥‥
ｒ1n；ｒ21，ｒ22‥‥ｒ2nと調整用フューズ素子Ｆ11，
Ｆ12‥‥Ｆ1n；Ｆ21，Ｆ22‥‥Ｆ2nとが直列に接続され
た調整素子対が並列に接続されてなるトリミング回路２
４を、定電圧電源回路２０の抵抗分割回路２３に設ける
代わりに、基準電圧発生回路１０内の抵抗分割回路に設
けたものである。この実施例においては、基準電圧発生
回路１０で発生される基準電圧Ｖｒｅｆそのものを調整
することができ、これによって、定電圧電源回路２０か
ら出力される内部電源電圧Ｖｃｃｉが間接的に所望のレ
ベルになるようにすることができる。

【００３６】図６には、本発明に係る定電圧電源回路の
第５の実施例が示されている。この実施例の定電圧電源
回路２０は、非反転増幅回路として機能するオペアンプ
２１の非反転入力端子に基準電圧発生回路１０からの基
準電圧Ｖｒｅｆが印加されるとともに、オペアンプ２１
の反転入力端子には、出力端子にベースが接続されたｐ
ｎｐバイポーラ・トランジスタ２２のコレクタに接続さ
れ出力電圧を抵抗分割する抵抗分割回路２３の電圧がフ
ィードバックされるように構成され、これを構成する直
列の抵抗Ｒ１，Ｒ２のそれぞれに調整抵抗ｒ11，ｒ12‥
‥ｒ1n；ｒ21，ｒ22‥‥ｒ2nとスイッチ素子ＳＷ11，Ｓ
Ｗ12‥‥ＳＷ1n；ＳＷ21，ＳＷ22‥‥ＳＷ2nとが直列に
接続された調整素子対が複数個並列に接続されてなるト
リミング回路２４が設けられている。

【００３７】そして、上記スイッチ素子ＳＷ11，ＳＷ12
‥‥ＳＷ1n；ＳＷ21，ＳＷ22‥‥ＳＷ2nがレジスタ回路
３０に設定されているトリミングデータによってオン状
態またはオフ状態にされることによって、抵抗Ｒ１とｒ
11，ｒ12‥‥ｒ1nとの合成抵抗値と抵抗Ｒ２とｒ21，ｒ
22‥‥ｒ2nの合成抵抗値との比が適宜設定され、その結
果、発生電圧Ｖｃｃｉが所望の値になるように調整され
る。

【００３８】図７には、本発明に係る定電圧電源回路の
第６の実施例が示されている。この実施例の定電圧電源
回路２０は、図１や図３〜図６に示すような構成を有す
る定電圧電源回路２０に、さらに第２のオペアンプ２５
を接続してトランジスタ２２のコレクタから出力される
３．３Ｖの電源電圧Ｖｃｃｉの他に、それよりも低い例
えば２．５Ｖのような第２の内部電源電圧Ｖｃｃｉ’を
発生できるようにしたものである。この実施例では、抵
抗分割回路２３を構成する抵抗Ｒ０とＲ１との接続ノー
ドｎ０が２．５Ｖのような電圧となるように抵抗Ｒ０，
Ｒ１，Ｒ２の抵抗値が決定されているとともに、図示し
ないが、抵抗分割回路２３を構成する直列抵抗Ｒ１，Ｒ
２のそれぞれに、図１の実施例におけるのと同様な調整
用抵抗ｒ11，ｒ12‥‥ｒ1n；ｒ21，ｒ22‥‥ｒ2nと調整
用フューズ素子Ｆ11，Ｆ12‥‥Ｆ1n；Ｆ21，Ｆ22‥‥Ｆ
2nとが直列に接続された調整素子対が複数個並列に接続
されてなるトリミング回路が設けられ、発生電圧が調整
可能にされている。

【００３９】この実施例の定電圧電源回路によれば、
３．３Ｖの電源電圧で動作する半導体集積回路の開発後
に、２．５Ｖの電源電圧で動作する半導体集積回路を開
発する場合において、既に開発された上記実施例のよう
な３．３Ｖ用の内部電源回路を利用してそれに第２のオ
ペアンプ２５を追加するだけで２．５Ｖの内部電源電圧
を発生する内部電源回路を得ることができるため、半導
体集積回路の開発期間が短縮されるとともに、すでに実
績のある回路を利用するため新たな内部電源回路の評価
も容易になるという利点がある。

【００４０】図８は本発明を適用して好適なハードディ
スク装置用のＰＲＭＬチャネル用信号処理ＬＳＩの一実
施例を示す。

【００４１】図８において、１００はＬＳＩが形成され
る１個の半導体チップ、１０１は磁気ヘッドに接続され
たリード・ライトＩＣから差動信号として外部端子Ｒｉ
ｎＸ，ＲｉｎＹに入力されるリード信号を増幅する可変
利得アンプ、１０２は増幅されたリード信号から高周波
のノイズを除去し所望の帯域の信号を通過させるアクテ
ィブフィルタ、１０３はリード信号（アナログ信号）を
ディジタル信号（“１”，“０”のリードパルス）に変
換するＡＤ変換回路、１０４はリード信号の振幅を検出
して上記可変利得アンプ１０１に対する利得制御信号を
形成してリード信号を所定の振幅の信号に増幅させる自
動利得制御回路である。

【００４２】また、１０５はリードパルスに基づいてこ
れと位相が一致したリード用クロック信号ＲＣＬＫを形
成するリード用ＰＬＬ（フェーズ・ロックド・ループ）
回路、１０６は外部のクロック発生回路（水晶発振回
路）から供給されるクロック信号ＯＳＣＣＬＫに基づい
てライト用クロック信号ＷＣＬＫを形成するライト用Ｐ
ＬＬ回路、１０７は上記リードパルスに基づいてリード
データＲＤＴを再生したり上記ライト用ＰＬＬ回路１０
６で形成されたライト用クロック信号ＷＣＬＫに基づい
て外部のハードディスク・コントローラ等から入力され
るライトデータＷＤＴを取り込んで“１”，“０”に対
応した書込みパルス信号ＷＰを形成して外部のリード・
ライトＩＣへ出力したりするディジタル回路部である。

【００４３】さらに、１０８は外部から供給されるクロ
ック信号ＯＳＣＣＬＫまたはリードパルスに基づいてサ
ーボ用クロック信号ＳＲＶＣＬＫを形成して外部へ出力
するサーボ用ＰＬＬ回路である。図８には示されていな
いが、上記各ＰＬＬ回路１０５，１０６，１０８は、位
相比較器やチャージポンプ回路、電圧制御発振器などか
ら構成されている。そして、この実施例のＰＲＭＬチャ
ネル用信号処理ＬＳＩチップ１００上には、図１や図３
〜図７に示すような構成を有し外部から供給される５Ｖ
のような電源電圧Ｖｃｃに基づいて内部回路の動作に必
要とされる３．３Ｖや２．５Ｖのような内部電源電圧Ｖ
ｃｃｉを生成する定電圧電源回路からなる内部電源回路
２０が設けられている。

【００４４】図９には、上記実施例のＰＲＭＬチャネル
信号処理ＬＳＩを使用したハードディスク装置の概略構
成を示す。図９において、１００は上記実施例の信号処
理ＬＳＩ、１２０は磁気ディスクのような記録媒体、１
３０は書込みヘッドおよび読出しヘッドを有する磁気ヘ
ッド、１４０はリードアンプやライトアンプを備え上記
磁気ヘッド１３０によって検出された磁気の変化に応じ
た電流を増幅して読出し信号を信号処理ＬＳＩ１００へ
送信したり信号処理ＬＳＩ１００からの書込みパルス信
号ＷＰを受けて磁気ヘッドの駆動電流を出力する磁気ヘ
ッド駆動装置としてのリード・ライトＩＣ、１５０は磁
気ディスクを回転させるモータ、１６０はモータの駆動
制御を行なうモータ駆動制御回路である。

【００４５】また、１７０は磁気ヘッドを移動させるボ
イスコイルモータのようなアクチュエータ、１８０はボ
イスコイルモータの駆動回路、１９０は信号処理ＬＳＩ
１００やモータ駆動回路１６０を制御して信号処理ＬＳ
Ｉ１００から送信されてくる読出しデータＲＤＴを取り
込んで処理するとともに信号処理ＬＳＩ１００へ書込み
データＷＤＴを出力するハードディスク・コントローラ
である。このハードディスク・コントローラ１９０は、
バスコントローラ２００を介してマイクロコンピュータ
などのホストコンピュータに接続される。

【００４６】なお、上記ボイスコイルモータ駆動回路１
８０は、例えばハードディスク・コントローラ１９０か
ら供給されるアドレス情報に基づいてセクタ位置などを
算出するマイクロプロセッサ２１０から出力される位置
データをＡＤ変換するＡＤ変換回路２２０から出力され
る信号によって制御されるように構成されている。

【００４７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例のトリミング回路を構成するプログラム素子とし
てのレーザー切断型フューズは一例であって、同様の機
能を有する素子であれば、電流によるフューズ切断型や
ＰＮ接合破壊型など、どのような素子であっても良い。

【００４８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である磁気デ
ィスク装置用の信号処理ＬＳＩに適用した場合について
説明したが、この発明はそれに限定されず、定電圧電源
回路や基準電圧発生回路を備えた半導体集積回路に広く
利用することができる。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５０】すなわち、この発明は、発生電圧が調整可
能な定電圧発生回路を備えた半導体集積回路において、
トリミング処理の必要な半導体集積回路を減らすことが
できるとともに、定電圧発生回路におけるトリミング工
程の所要時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明を適用した定電圧電源回路の第１の実施
例を示す回路構成図である。

【図２】本発明を適用した定電圧電源回路の抵抗分割回
路を構成するフューズ素子とトリミングデータとの関係
を示す回路説明図である。

【図３】本発明を適用した定電圧電源回路の第２の実施
例を示す回路構成図である。

【図４】本発明を適用した定電圧電源回路の第３の実施
例を示す回路構成図である。

【図５】本発明を適用した定電圧電源回路の第４の実施
例を示す回路構成図である。

【図６】本発明を適用した定電圧電源回路の第５の実施
例を示す回路構成図である。

【図７】本発明を適用した定電圧電源回路の第６の実施
例を示す回路構成図である。

【図８】本発明を適用して好適な定電圧電源回路を備え
た半導体集積回路の一例としてのハードディスク装置用
の信号処理ＬＳＩの一実施例を示すブロック図である。

【図９】本発明を適用して好適な半導体集積回路として
の信号処理ＬＳＩを備えたハードディスク装置の概略構
成を示すブロック図である。

【符号の説明】

１０ 基準電圧発生回路 ２０ 定電圧電源回路 ２１ オペアンプ ２２ バイポーラ・トランジスタ ２３ 抵抗分割回路 ３０ レジスタ回路 １００ 半導体チップ １０１ 可変利得アンプ １０２ アクティブフィルタ １０３ ＡＤ変換回路 １０４ 自動利得制御回路 １０５ リード用ＰＬＬ回路 １０６ ライト用ＰＬＬ回路 １０７ ディジタル回路部 １０８ サーボ用ＰＬＬ回路 １０９ 電圧レギュレータ １１０ 基準電圧発生回路 １２０ 記録媒体 １３０ 磁気ヘッド １４０ リード・ライトＩＣ １５０ 磁気ディスク回転モータ １６０ モータ駆動制御回路 １７０ ボイスコイルモータ １８０ 駆動回路 １９０ ハードディスク・コントローラ ２００ バスコントローラ ２１０ マイクロプロセッサ ２２０ ＡＤ変換回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 悦司 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 今泉 栄亀 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 非反転入力端子に基準電圧が印加された
   差動増幅回路と、該差動増幅回路の出力端子に制御端子
   が接続されたトランジスタと、該トランジスタの電流出
   力端子と定電位点との間に接続された抵抗分割回路とか
   らなり、該抵抗分割回路で分割された電圧が上記差動増
   幅回路の反転入力端子にフィードバックされてなる定電
   圧発生回路において、上記抵抗分割回路を構成する直列
   抵抗のそれぞれに調整用抵抗とプログラム素子もしくは
   スイッチ素子とが直列に接続された調整素子対が複数個
   並列に接続されてなるトリミング回路が設けられている
   ことを特徴とする定電圧発生回路。
2. 【請求項２】 上記調整用抵抗は、対応するプログラム
   素子もしくはスイッチ素子に流れる電流が所定の重みを
   有するように設定されていることを特徴とする請求項１
   に記載の定電圧発生回路。
3. 【請求項３】 上記抵抗は、各々同一抵抗値の素子が１
   つまたは複数個接続されて構成されていることを特徴と
   する請求項１または２に記載の定電圧発生回路。
4. 【請求項４】 上記トランジスタを外付けの素子として
   接続するための外部端子が設けられていることを特徴と
   する請求項１、２または３に記載の定電圧発生回路。
5. 【請求項５】 上記抵抗分割回路による分圧が非反転入
   力端子に印加された第２の差動増幅回路を備え、該差動
   増幅回路により第２の定電圧を発生可能に構成されてな
   ることを特徴とする請求項１、２、３または４に記載の
   定電圧発生回路。
6. 【請求項６】 請求項１、２、３、４または５に記載の
   定電圧発生回路からなり外部から供給される電源電圧を
   降圧して内部電源電圧を発生する内部電源回路を備えて
   なることを特徴とする半導体集積回路。