JPH11338560A - 定電圧発生回路および半導体集積回路 - Google Patents
定電圧発生回路および半導体集積回路Info
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- JPH11338560A JPH11338560A JP14855798A JP14855798A JPH11338560A JP H11338560 A JPH11338560 A JP H11338560A JP 14855798 A JP14855798 A JP 14855798A JP 14855798 A JP14855798 A JP 14855798A JP H11338560 A JPH11338560 A JP H11338560A
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- voltage
- power supply
- voltage generating
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Abstract
(57)【要約】
【課題】 従来より、半導体集積回路内部に設けられる
定電圧電源回路などの発生電圧を調整できるようにする
ためフューズ素子などのプログラム可能な素子を用いた
トリミング回路を内蔵させる技術が知られているが、従
来のトリミング回路は一方向へ調整する方式であったた
め、ほとんど全製品がトリミングの対象になるととも
に、一旦トリミングを行なうと元に戻すことができない
ため、トリミング工程の所要時間が長くなるという問題
点があった。 【解決手段】 オペアンプ(21)を非反転増幅回路と
して使用し、オペアンプの非反転入力端子に基準電圧を
印加し、またオペアンプの反転入力端子に出力電圧を抵
抗分割した電圧をフィードバックさせるようにした定電
圧電源回路(20)において、上記抵抗分割用の抵抗
(R1,R2)のそれぞれに調整用抵抗とフューズ素子
などのプログラム可能な素子もしくはスイッチ素子とが
直列に接続された調整素子対を複数個並列に設けて発生
電圧を調整可能にした。
定電圧電源回路などの発生電圧を調整できるようにする
ためフューズ素子などのプログラム可能な素子を用いた
トリミング回路を内蔵させる技術が知られているが、従
来のトリミング回路は一方向へ調整する方式であったた
め、ほとんど全製品がトリミングの対象になるととも
に、一旦トリミングを行なうと元に戻すことができない
ため、トリミング工程の所要時間が長くなるという問題
点があった。 【解決手段】 オペアンプ(21)を非反転増幅回路と
して使用し、オペアンプの非反転入力端子に基準電圧を
印加し、またオペアンプの反転入力端子に出力電圧を抵
抗分割した電圧をフィードバックさせるようにした定電
圧電源回路(20)において、上記抵抗分割用の抵抗
(R1,R2)のそれぞれに調整用抵抗とフューズ素子
などのプログラム可能な素子もしくはスイッチ素子とが
直列に接続された調整素子対を複数個並列に設けて発生
電圧を調整可能にした。
Description
【0001】
【発明の属する技術分野】本発明は、基準電圧発生回路
や定電圧電源回路のような定電圧発生回路における発生
電圧の微調整技術に関し、例えばハードディスク型磁気
記憶装置(以下、ハードディスク装置と称する)を構成
する信号処理LSIにおける内部電圧発生用の定電圧電
源回路に利用して有効な技術に関する。
や定電圧電源回路のような定電圧発生回路における発生
電圧の微調整技術に関し、例えばハードディスク型磁気
記憶装置(以下、ハードディスク装置と称する)を構成
する信号処理LSIにおける内部電圧発生用の定電圧電
源回路に利用して有効な技術に関する。
【0002】
【従来の技術】ハードディスク装置は、磁気ディスクの
回転駆動モータを制御したりリード/ライト・データを
磁気記録に適したNRZコードやRBコードなどの変換
方式により符号化、復号化したりするハードディスク・
コントローラLSIや磁気ヘッドにより磁気ディスクか
ら読み出された信号を増幅するリード・ライトIC、こ
のリード・ライトICから出力される信号に基づいて同
期クロックを生成したりデータの“1”,“0”を判定
してハードディスク・コントローラに渡したりする信号
処理LSIなどから構成されている。
回転駆動モータを制御したりリード/ライト・データを
磁気記録に適したNRZコードやRBコードなどの変換
方式により符号化、復号化したりするハードディスク・
コントローラLSIや磁気ヘッドにより磁気ディスクか
ら読み出された信号を増幅するリード・ライトIC、こ
のリード・ライトICから出力される信号に基づいて同
期クロックを生成したりデータの“1”,“0”を判定
してハードディスク・コントローラに渡したりする信号
処理LSIなどから構成されている。
【0003】ハードディスク装置を構成する信号処理L
SIには、磁気記録信号をPRML(Partial Response
Maximum Likelihood)方式で処理する機能を有するも
のが提案されており、高機能化に伴って素子数も多くな
っているため、0.35μmや0.25μmさらには
0.18μmプロセスのような微細プロセスを使用して
高集積化を図る必要性が生じている。
SIには、磁気記録信号をPRML(Partial Response
Maximum Likelihood)方式で処理する機能を有するも
のが提案されており、高機能化に伴って素子数も多くな
っているため、0.35μmや0.25μmさらには
0.18μmプロセスのような微細プロセスを使用して
高集積化を図る必要性が生じている。
【0004】
【発明が解決しようとする課題】一方、上記微細化に伴
って素子の耐圧が低下するため、電源電圧を5Vから
3.3V、2.5V、1.8Vに変更して回路の信頼性
を向上させることが検討されている。しかしながら、市
場に提供されているハードディスク装置用の半導体集積
回路の多くはまだ5Vの電源電圧を使用するものが多い
ため、システムを構築する際には電源電圧が異なる半導
体集積回路が混在することとなる。そのため、3.3V
のような低電源電圧の信号処理LSIを使用してシステ
ムを構築する場合、従来はユーザー側において、5Vの
電源電圧を3.3Vのような電源電圧に降圧する回路
(電圧レギュレータ)を用意する必要があり、ユーザー
に余分な負担をかけることになるという問題点がある。
って素子の耐圧が低下するため、電源電圧を5Vから
3.3V、2.5V、1.8Vに変更して回路の信頼性
を向上させることが検討されている。しかしながら、市
場に提供されているハードディスク装置用の半導体集積
回路の多くはまだ5Vの電源電圧を使用するものが多い
ため、システムを構築する際には電源電圧が異なる半導
体集積回路が混在することとなる。そのため、3.3V
のような低電源電圧の信号処理LSIを使用してシステ
ムを構築する場合、従来はユーザー側において、5Vの
電源電圧を3.3Vのような電源電圧に降圧する回路
(電圧レギュレータ)を用意する必要があり、ユーザー
に余分な負担をかけることになるという問題点がある。
【0005】そこで、本発明者らは、ハードディスク装
置を構成する信号処理LSIに、5Vの電源電圧から
3.3Vのような内部電源電圧を発生する電圧レギュレ
ータを内蔵させることについて検討した。その結果、電
圧レギュレータを内蔵させた場合、レギュレータを構成
する素子のばらつきにより発生する電圧がばらついてし
まうため、LSI製造後に発生電圧を調整できるように
するトリミング回路を設ける必要性があることが明らか
となった。
置を構成する信号処理LSIに、5Vの電源電圧から
3.3Vのような内部電源電圧を発生する電圧レギュレ
ータを内蔵させることについて検討した。その結果、電
圧レギュレータを内蔵させた場合、レギュレータを構成
する素子のばらつきにより発生する電圧がばらついてし
まうため、LSI製造後に発生電圧を調整できるように
するトリミング回路を設ける必要性があることが明らか
となった。
【0006】従来より、半導体集積回路内部に設けられ
る定電圧電源回路などの発生電圧を調整できるようにす
るためフューズ素子など製造後にプログラミングが可能
な素子(以下、プログラム素子と称する)を用いたトリ
ミング回路を内蔵させる技術が知られている。
る定電圧電源回路などの発生電圧を調整できるようにす
るためフューズ素子など製造後にプログラミングが可能
な素子(以下、プログラム素子と称する)を用いたトリ
ミング回路を内蔵させる技術が知られている。
【0007】しかしながら、従来のトリミング回路は一
方向すなわち電圧の低い方から高い方あるいは高い方か
ら低い方へ調整する方式であったため、プロセスばらつ
きがあっても発生電圧が無調整状態で期待値よりも必ず
高くなるかあるいは低くなるように設計しておいて、製
造後に発生電圧を測定して期待値からのずれ量に応じて
トリミング回路内の切断すべきフューズ素子を決定して
トリミングを行なわなければならなかった。
方向すなわち電圧の低い方から高い方あるいは高い方か
ら低い方へ調整する方式であったため、プロセスばらつ
きがあっても発生電圧が無調整状態で期待値よりも必ず
高くなるかあるいは低くなるように設計しておいて、製
造後に発生電圧を測定して期待値からのずれ量に応じて
トリミング回路内の切断すべきフューズ素子を決定して
トリミングを行なわなければならなかった。
【0008】そのため、従来の発生電圧が調整可能な定
電圧電源回路を備えた半導体集積回路は、ほとんど全製
品がトリミングの対象になるとともに、一旦トリミング
を行なうと元に戻すことができないため、トリミング後
の再測定で不良品となるおそれがあり、これを回避する
には何度も測定とトリミングを繰り返して徐々に期待値
に近づける方法をとらざるを得ないので、トリミング工
程の所要時間が長くなるという問題点があることが明ら
かになった。
電圧電源回路を備えた半導体集積回路は、ほとんど全製
品がトリミングの対象になるとともに、一旦トリミング
を行なうと元に戻すことができないため、トリミング後
の再測定で不良品となるおそれがあり、これを回避する
には何度も測定とトリミングを繰り返して徐々に期待値
に近づける方法をとらざるを得ないので、トリミング工
程の所要時間が長くなるという問題点があることが明ら
かになった。
【0009】この発明の目的は、発生電圧が調整可能な
定電圧発生回路を備えた半導体集積回路において、トリ
ミング処理の必要な半導体集積回路を減らすことが可能
なトリミング方式を提供することにある。
定電圧発生回路を備えた半導体集積回路において、トリ
ミング処理の必要な半導体集積回路を減らすことが可能
なトリミング方式を提供することにある。
【0010】この発明の他の目的は、発生電圧が調整可
能な定電圧発生回路におけるトリミング工程の所要時間
を短縮することが可能なトリミング方式を提供すること
にある。
能な定電圧発生回路におけるトリミング工程の所要時間
を短縮することが可能なトリミング方式を提供すること
にある。
【0011】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【0012】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【0013】すなわち、この発明は、差動増幅回路(以
下、オペアンプと称する)を非反転増幅回路として使用
し、オペアンプの非反転入力端子に基準電圧を印加し、
またオペアンプの反転入力端子に出力電圧を抵抗分割し
た電圧をフィードバックさせるようにした定電圧発生回
路を備えた半導体集積回路において、上記抵抗分割用の
抵抗のそれぞれに調整用抵抗とフューズ素子などのプロ
グラム素子もしくはスイッチ素子とが直列に接続された
調整素子対を複数個並列に設けて、発生電圧が調整可能
にしたものである。
下、オペアンプと称する)を非反転増幅回路として使用
し、オペアンプの非反転入力端子に基準電圧を印加し、
またオペアンプの反転入力端子に出力電圧を抵抗分割し
た電圧をフィードバックさせるようにした定電圧発生回
路を備えた半導体集積回路において、上記抵抗分割用の
抵抗のそれぞれに調整用抵抗とフューズ素子などのプロ
グラム素子もしくはスイッチ素子とが直列に接続された
調整素子対を複数個並列に設けて、発生電圧が調整可能
にしたものである。
【0014】上記した手段によれば、抵抗分割用の抵抗
のそれぞれに調整用抵抗とフューズ素子などのプログラ
ム素子もしくはスイッチ素子とが直列に接続された調整
素子対が複数個並列に設けられているため、無調整で発
生電圧が期待値となるように抵抗分割用の抵抗と調整用
抵抗の値を設計しておくことにより、発生電圧を高くす
る方向または低くする方向のいずれの方向へも調整を行
なうことができるようになり、これによってプロセスの
最適化により調整しなくても所望の電圧が得られる定電
圧発生回路を実現して、トリミング処理の必要な半導体
集積回路を減らすことができるようになる。
のそれぞれに調整用抵抗とフューズ素子などのプログラ
ム素子もしくはスイッチ素子とが直列に接続された調整
素子対が複数個並列に設けられているため、無調整で発
生電圧が期待値となるように抵抗分割用の抵抗と調整用
抵抗の値を設計しておくことにより、発生電圧を高くす
る方向または低くする方向のいずれの方向へも調整を行
なうことができるようになり、これによってプロセスの
最適化により調整しなくても所望の電圧が得られる定電
圧発生回路を実現して、トリミング処理の必要な半導体
集積回路を減らすことができるようになる。
【0015】また、発生電圧を高くする方向または低く
する方向のいずれの方向へも調整を行なうことができる
ため、一旦調整しても再度調整し直すことができ、測定
とトリミング工程の繰り返し回数を減らしてトータルの
トリミング所要時間を短縮することが可能となる。
する方向のいずれの方向へも調整を行なうことができる
ため、一旦調整しても再度調整し直すことができ、測定
とトリミング工程の繰り返し回数を減らしてトータルの
トリミング所要時間を短縮することが可能となる。
【0016】さらに、この発明は、上記調整用抵抗を、
対応するプログラム素子もしくはスイッチ素子に流れる
電流が所定の重みを有するように設定した。これによっ
て、それぞれの電流値が同一の場合に比べて少ない数の
プログラム素子もしくはスイッチ素子によって幅広い範
囲の抵抗調整が可能になる。
対応するプログラム素子もしくはスイッチ素子に流れる
電流が所定の重みを有するように設定した。これによっ
て、それぞれの電流値が同一の場合に比べて少ない数の
プログラム素子もしくはスイッチ素子によって幅広い範
囲の抵抗調整が可能になる。
【0017】また、上記抵抗は、各々同一抵抗値の素子
を1つまたは複数個接続して構成すると良い。これによ
って、全ての抵抗が同一抵抗値を有するため、レイアウ
ト上同一パターンにすることができ、仮にプロセスばら
つきによって抵抗値がばらついても全ての抵抗の値が同
じ量だけばらつくこととなるため、ばらつきに伴う分割
電圧のずれが小さくなる。
を1つまたは複数個接続して構成すると良い。これによ
って、全ての抵抗が同一抵抗値を有するため、レイアウ
ト上同一パターンにすることができ、仮にプロセスばら
つきによって抵抗値がばらついても全ての抵抗の値が同
じ量だけばらつくこととなるため、ばらつきに伴う分割
電圧のずれが小さくなる。
【0018】さらに、この発明は、オペアンプでトラン
ジスタを駆動し、このトランジスタの出力電流を抵抗分
割用の直列抵抗に流してオペアンプの反転入力端子へフ
ィードバックする電圧を形成するようにした定電圧発生
回路において、上記トランジスタを外付けの素子で構成
するようにした。これによって、定電圧発生回路を内蔵
した半導体集積回路の消費電力を減らすことができるよ
うになる。
ジスタを駆動し、このトランジスタの出力電流を抵抗分
割用の直列抵抗に流してオペアンプの反転入力端子へフ
ィードバックする電圧を形成するようにした定電圧発生
回路において、上記トランジスタを外付けの素子で構成
するようにした。これによって、定電圧発生回路を内蔵
した半導体集積回路の消費電力を減らすことができるよ
うになる。
【0019】さらに、上記抵抗分割回路による分圧が非
反転入力端子に印加された第2のオペアンプを備え、該
オペアンプにより第2の定電圧を発生可能に構成した。
これによって、ある電源電圧で動作する半導体集積回路
の開発後にそれよりも低い他の電源電圧で動作する半導
体集積回路を開発する場合において、既に開発された回
路を利用してそれに第2のオペアンプを追加するだけで
済むため、半導体集積回路の開発期間が短縮されるとと
もに、すでに実績のある回路を利用するため新たな回路
の評価も容易になる。
反転入力端子に印加された第2のオペアンプを備え、該
オペアンプにより第2の定電圧を発生可能に構成した。
これによって、ある電源電圧で動作する半導体集積回路
の開発後にそれよりも低い他の電源電圧で動作する半導
体集積回路を開発する場合において、既に開発された回
路を利用してそれに第2のオペアンプを追加するだけで
済むため、半導体集積回路の開発期間が短縮されるとと
もに、すでに実績のある回路を利用するため新たな回路
の評価も容易になる。
【0020】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【0021】図1は本発明を適用した定電圧電源回路の
一実施例を示す回路構成図である。図1において、10
は例えばバンドギャップリファランス回路などからなり
電源電圧Vccの変動にかかわらずほぼ一定の基準電圧
Vrefを発生する基準電圧発生回路、20はこの基準
電圧発生回路10からの基準電圧Vrefに基づいて例
えば半導体チップの外部より供給される5.0Vのよう
な電源電圧Vccから半導体チップ内部の回路の動作に
必要な例えば3.3Vのような内部電源電圧Vcciを
発生する定電源電圧回路である。
一実施例を示す回路構成図である。図1において、10
は例えばバンドギャップリファランス回路などからなり
電源電圧Vccの変動にかかわらずほぼ一定の基準電圧
Vrefを発生する基準電圧発生回路、20はこの基準
電圧発生回路10からの基準電圧Vrefに基づいて例
えば半導体チップの外部より供給される5.0Vのよう
な電源電圧Vccから半導体チップ内部の回路の動作に
必要な例えば3.3Vのような内部電源電圧Vcciを
発生する定電源電圧回路である。
【0022】この実施例の定電圧電源回路20は、非反
転入力端子に上記基準電圧発生回路10からの基準電圧
Vrefが印加されたオペアンプ(差動増幅回路)21
と、このオペアンプ21の出力端子にベース端子が、ま
た電源電圧端子Vccにエミッタ端子が接続されたpn
p型バイポーラ・トランジスタ22と、このトランジス
タ22のコレクタ端子と接地点との間に接続された抵抗
分割回路23とから構成され、この抵抗分割回路23で
分割された電圧Vn1が上記オペアンプ21の反転入力
端子にフィードバックされており、オペアンプ21は上
記抵抗分割回路23のノードn1の電圧Vn1を基準電
圧Vrefと一致させるように動作する。すなわち、抵
抗分割回路23のノードn1の電圧Vn1を基準電圧V
refと一致させるような電流I0が抵抗分割回路23
に流されるように、オペアンプ21によってトランジス
タ22が駆動される。そして、このトランジスタ22の
コレクタ端子から所望のレベル(例えば3.3V)の内
部電源電圧Vcciが出力される。
転入力端子に上記基準電圧発生回路10からの基準電圧
Vrefが印加されたオペアンプ(差動増幅回路)21
と、このオペアンプ21の出力端子にベース端子が、ま
た電源電圧端子Vccにエミッタ端子が接続されたpn
p型バイポーラ・トランジスタ22と、このトランジス
タ22のコレクタ端子と接地点との間に接続された抵抗
分割回路23とから構成され、この抵抗分割回路23で
分割された電圧Vn1が上記オペアンプ21の反転入力
端子にフィードバックされており、オペアンプ21は上
記抵抗分割回路23のノードn1の電圧Vn1を基準電
圧Vrefと一致させるように動作する。すなわち、抵
抗分割回路23のノードn1の電圧Vn1を基準電圧V
refと一致させるような電流I0が抵抗分割回路23
に流されるように、オペアンプ21によってトランジス
タ22が駆動される。そして、このトランジスタ22の
コレクタ端子から所望のレベル(例えば3.3V)の内
部電源電圧Vcciが出力される。
【0023】上記抵抗分割回路23は、トランジスタ2
2のコレクタ端子と接地点との間に直列接続された抵抗
R1とR2とを備えており、この実施例の定電圧電源回
路20においては、上記抵抗分割回路23を構成する直
列抵抗R1,R2のそれぞれに調整用抵抗r11,r12‥
‥r1n;r21,r22‥‥r2nと調整用フューズ素子F1
1,F12‥‥F1n;F21,F22‥‥F2nとが直列に接続
された調整素子対が複数個並列に接続されてなるトリミ
ング回路24が設けられている。
2のコレクタ端子と接地点との間に直列接続された抵抗
R1とR2とを備えており、この実施例の定電圧電源回
路20においては、上記抵抗分割回路23を構成する直
列抵抗R1,R2のそれぞれに調整用抵抗r11,r12‥
‥r1n;r21,r22‥‥r2nと調整用フューズ素子F1
1,F12‥‥F1n;F21,F22‥‥F2nとが直列に接続
された調整素子対が複数個並列に接続されてなるトリミ
ング回路24が設けられている。
【0024】上記フューズ素子F11,F12‥‥F1n;F
21,F22‥‥F2nはそれぞれポリシリコン層あるいはア
ルミニウム層により形成されており、レーザーによって
切断可能にされている。これらのフューズ素子F11,F
12‥‥F1n;F21,F22‥‥F2nのうち切断されずに残
ったものに接続されている調整用抵抗r11,r12‥‥r
1n;r21,r22‥‥r2nと分割用抵抗R1,R2との合
成抵抗の比によって、上記トランジスタ22のコレクタ
電圧を分割した電圧がノードn1に発生される。つま
り、フューズ素子F11,F12‥‥F1n;F21,F22‥‥
F2nのうち適当なものを切断することにより、発生され
る内部電源電圧Vcciを調整することができる。
21,F22‥‥F2nはそれぞれポリシリコン層あるいはア
ルミニウム層により形成されており、レーザーによって
切断可能にされている。これらのフューズ素子F11,F
12‥‥F1n;F21,F22‥‥F2nのうち切断されずに残
ったものに接続されている調整用抵抗r11,r12‥‥r
1n;r21,r22‥‥r2nと分割用抵抗R1,R2との合
成抵抗の比によって、上記トランジスタ22のコレクタ
電圧を分割した電圧がノードn1に発生される。つま
り、フューズ素子F11,F12‥‥F1n;F21,F22‥‥
F2nのうち適当なものを切断することにより、発生され
る内部電源電圧Vcciを調整することができる。
【0025】従来のトリミング回路を備えた定電圧電源
回路においては、抵抗分割用抵抗R1またはR2のいず
れかにそれぞれに調整用抵抗と調整用フューズ素子とが
直列に接続された調整素子対が複数個並列に設けられて
いた。つまり、従来のトリミング回路は一方向すなわち
電圧の低い方から高い方あるいは高い方から低い方へ調
整する方式であったため、プロセスばらつきがあっても
発生電圧が無調整状態で期待値よりも必ず高くなるかあ
るいは低くなるように設計しておいて、製造後に発生電
圧を測定して期待値からのずれ量に応じて切断すべきフ
ューズ素子を決定してトリミングを行なわなければなら
なかった。
回路においては、抵抗分割用抵抗R1またはR2のいず
れかにそれぞれに調整用抵抗と調整用フューズ素子とが
直列に接続された調整素子対が複数個並列に設けられて
いた。つまり、従来のトリミング回路は一方向すなわち
電圧の低い方から高い方あるいは高い方から低い方へ調
整する方式であったため、プロセスばらつきがあっても
発生電圧が無調整状態で期待値よりも必ず高くなるかあ
るいは低くなるように設計しておいて、製造後に発生電
圧を測定して期待値からのずれ量に応じて切断すべきフ
ューズ素子を決定してトリミングを行なわなければなら
なかった。
【0026】これに対して、上記実施例の抵抗分割回路
においては、分割用抵抗R1,R2のそれぞれに調整用
抵抗とフューズ素子とが直列に接続された調整素子対が
複数個並列に接続されてなるトリミング回路24が設け
られているため、無調整で発生電圧が期待値となるよう
に抵抗分割用の抵抗と調整用抵抗の値を設計しておくこ
とにより、発生電圧を高くする方向または低くする方向
のいずれの方向へも調整を行なうことができるようにな
る。これによってプロセスの最適化により調整しなくて
も所望の電圧が得られる定電圧電源回路を実現して、ト
リミング処理の必要な半導体集積回路を減らすことがで
きるようになる。しかも、発生電圧を高くする方向また
は低くする方向のいずれの方向へも調整を行なうことが
できるため、一旦調整しても再度調整し直すことがで
き、測定とトリミング工程の繰り返し回数を減らしてト
ータルのトリミング所要時間を短縮することが可能とな
る。
においては、分割用抵抗R1,R2のそれぞれに調整用
抵抗とフューズ素子とが直列に接続された調整素子対が
複数個並列に接続されてなるトリミング回路24が設け
られているため、無調整で発生電圧が期待値となるよう
に抵抗分割用の抵抗と調整用抵抗の値を設計しておくこ
とにより、発生電圧を高くする方向または低くする方向
のいずれの方向へも調整を行なうことができるようにな
る。これによってプロセスの最適化により調整しなくて
も所望の電圧が得られる定電圧電源回路を実現して、ト
リミング処理の必要な半導体集積回路を減らすことがで
きるようになる。しかも、発生電圧を高くする方向また
は低くする方向のいずれの方向へも調整を行なうことが
できるため、一旦調整しても再度調整し直すことがで
き、測定とトリミング工程の繰り返し回数を減らしてト
ータルのトリミング所要時間を短縮することが可能とな
る。
【0027】表1に、この実施例の定電圧電源回路にお
いて、調整用抵抗r11,r12‥‥r1n;r21,r22‥‥
r2nと調整用フューズ素子F11,F12‥‥F1n;F21,
F22‥‥F2nとが直列に接続された調整素子対が4個並
列に設けられている場合すなわちn=4とした場合にお
けるトリミングデータとトリミング前後の発生電圧(ト
ランジスタ22のコレクタ電圧)との関係が示されてい
る。なお、この表1におけるトリミングデータの各ビッ
トは、図2に示す調整用フューズ素子F11,F12,F1
3,F14;F21,F22,F23,F24に付記された符号B
0〜B7に対応され、それぞれ対応するフューズ素子が
切断状態とされるか非切断状態とされるかを示す。この
実施例の抵抗分割回路の目標電圧は3.40Vである。
いて、調整用抵抗r11,r12‥‥r1n;r21,r22‥‥
r2nと調整用フューズ素子F11,F12‥‥F1n;F21,
F22‥‥F2nとが直列に接続された調整素子対が4個並
列に設けられている場合すなわちn=4とした場合にお
けるトリミングデータとトリミング前後の発生電圧(ト
ランジスタ22のコレクタ電圧)との関係が示されてい
る。なお、この表1におけるトリミングデータの各ビッ
トは、図2に示す調整用フューズ素子F11,F12,F1
3,F14;F21,F22,F23,F24に付記された符号B
0〜B7に対応され、それぞれ対応するフューズ素子が
切断状態とされるか非切断状態とされるかを示す。この
実施例の抵抗分割回路の目標電圧は3.40Vである。
【0028】
【表1】 表1より、トリミング前に測定した電圧が3.40Vの
ときはトリミングデータはオール“0”とされることか
ら、“0”が非切断状態を、また“1”が切断状態を表
すことが分かる。
ときはトリミングデータはオール“0”とされることか
ら、“0”が非切断状態を、また“1”が切断状態を表
すことが分かる。
【0029】図3は、本発明に係るトリミング回路を備
えた定電圧電源回路の第2の実施例を示す回路構成図で
ある。この実施例は、図1の実施例におけるトランジス
タ22を外付け素子として接続できるように、外部端子
T1,T2,T3を設けたものである。また、この第2
の実施例では、基準電圧発生回路10の具体例として、
バンドギャップリファランス型の回路を使用したものが
示されている。
えた定電圧電源回路の第2の実施例を示す回路構成図で
ある。この実施例は、図1の実施例におけるトランジス
タ22を外付け素子として接続できるように、外部端子
T1,T2,T3を設けたものである。また、この第2
の実施例では、基準電圧発生回路10の具体例として、
バンドギャップリファランス型の回路を使用したものが
示されている。
【0030】すなわち、基準電圧発生回路10は、オペ
アンプ11と、このオペアンプ11の反転入力端子に印
加される電圧を形成する直列形態のMOSFET M1
と抵抗R4,R3とダイオードD1と、オペアンプ11
の非反転入力端子に印加される電圧を形成する直列形態
のMOSFET M2と抵抗R5とダイオード列D2と
からなり、オペアンプ11の出力電圧が上記MOSFE
T M1,M2のゲート端子にフィードバックされてお
り、オペアンプ11はバンドギャップによって決まる電
圧を発生する。そして、このオペアンプ11の出力電圧
がMOSFETM1のゲート端子に印加され、M1のオ
ン抵抗とR4,R3の抵抗との比で決まる安定した基準
電圧VrefがM1のドレイン端子から出力される。
アンプ11と、このオペアンプ11の反転入力端子に印
加される電圧を形成する直列形態のMOSFET M1
と抵抗R4,R3とダイオードD1と、オペアンプ11
の非反転入力端子に印加される電圧を形成する直列形態
のMOSFET M2と抵抗R5とダイオード列D2と
からなり、オペアンプ11の出力電圧が上記MOSFE
T M1,M2のゲート端子にフィードバックされてお
り、オペアンプ11はバンドギャップによって決まる電
圧を発生する。そして、このオペアンプ11の出力電圧
がMOSFETM1のゲート端子に印加され、M1のオ
ン抵抗とR4,R3の抵抗との比で決まる安定した基準
電圧VrefがM1のドレイン端子から出力される。
【0031】この実施例の定電圧電源回路は、第1の実
施例と同様に発生電圧を高くする方向または低くする方
向のいずれの方向へも調整を行なうことができるため、
一旦調整しても再度調整し直すことができ、測定とトリ
ミング工程の繰り返し回数を減らしてトータルのトリミ
ング所要時間を短縮することができるという効果を有す
るとともに、上記バイポーラ・トランジスタ22を外付
けの素子で構成するようにしたので、定電圧電源回路を
内蔵した半導体集積回路の消費電力を減らすことがで
き、これによってチップの温度上昇を抑え、温度変動に
伴う素子特性の変化を防止することができるようにな
る。
施例と同様に発生電圧を高くする方向または低くする方
向のいずれの方向へも調整を行なうことができるため、
一旦調整しても再度調整し直すことができ、測定とトリ
ミング工程の繰り返し回数を減らしてトータルのトリミ
ング所要時間を短縮することができるという効果を有す
るとともに、上記バイポーラ・トランジスタ22を外付
けの素子で構成するようにしたので、定電圧電源回路を
内蔵した半導体集積回路の消費電力を減らすことがで
き、これによってチップの温度上昇を抑え、温度変動に
伴う素子特性の変化を防止することができるようにな
る。
【0032】図4は、本発明に係るトリミング回路を備
えた定電圧電源回路の第3の実施例を示す回路構成図で
ある。この実施例は、トランジスタ22を外付け素子と
して接続するための外部端子T1,T2,T3を設ける
とともに、トランジスタ22のコレクタ端子に接続され
る外部端子T3と接地点との間に、抵抗分割用抵抗R
1,R2と直列となるように抵抗R0およびR3を接続
して、この抵抗R0と抵抗分割用抵抗R1との接続ノー
ドn0に発生される電圧を内部電源電圧Vcciとし
て、同一半導体チップ上の図示しない内部回路に供給す
るように構成されている。
えた定電圧電源回路の第3の実施例を示す回路構成図で
ある。この実施例は、トランジスタ22を外付け素子と
して接続するための外部端子T1,T2,T3を設ける
とともに、トランジスタ22のコレクタ端子に接続され
る外部端子T3と接地点との間に、抵抗分割用抵抗R
1,R2と直列となるように抵抗R0およびR3を接続
して、この抵抗R0と抵抗分割用抵抗R1との接続ノー
ドn0に発生される電圧を内部電源電圧Vcciとし
て、同一半導体チップ上の図示しない内部回路に供給す
るように構成されている。
【0033】さらに、この実施例では分割用抵抗R0,
R1,R2,R3および調整用抵抗r11,r12‥‥r1
n;r21,r22‥‥r2nは、同一抵抗値(例えば3k
Ω)を有する単位抵抗rが、所望の抵抗値を得るのに必
要な個数だけ接続されて構成されている。また、各調整
用抵抗r11,r12‥‥r1n;r21,r22‥‥r2n間に、
ラダー抵抗r31,r32‥‥r3n;r41,r42‥‥r4nが
接続され、各フューズ素子F11,F12‥‥F1n;F21,
F22‥‥F2nに重み付けされた電流が流れるようにされ
ている。
R1,R2,R3および調整用抵抗r11,r12‥‥r1
n;r21,r22‥‥r2nは、同一抵抗値(例えば3k
Ω)を有する単位抵抗rが、所望の抵抗値を得るのに必
要な個数だけ接続されて構成されている。また、各調整
用抵抗r11,r12‥‥r1n;r21,r22‥‥r2n間に、
ラダー抵抗r31,r32‥‥r3n;r41,r42‥‥r4nが
接続され、各フューズ素子F11,F12‥‥F1n;F21,
F22‥‥F2nに重み付けされた電流が流れるようにされ
ている。
【0034】この実施例では、抵抗分割回路23を構成
する抵抗が全て同一の抵抗値を有するように設計されて
いるため、レイアウト上、すべての抵抗を同一パターン
にすることができ、仮にプロセスばらつきによって抵抗
値がばらついても全ての抵抗の値が同じ量だけばらつく
こととなるので、ばらつきに伴う分割電圧のずれが小さ
くなるという利点がある。また、各フューズ素子に流れ
る電流が所定の重みを有するように構成されているた
め、それぞれの電流値が同一の場合に比べて少ない数の
フューズ素子によって幅広い範囲の抵抗調整が可能にな
る。
する抵抗が全て同一の抵抗値を有するように設計されて
いるため、レイアウト上、すべての抵抗を同一パターン
にすることができ、仮にプロセスばらつきによって抵抗
値がばらついても全ての抵抗の値が同じ量だけばらつく
こととなるので、ばらつきに伴う分割電圧のずれが小さ
くなるという利点がある。また、各フューズ素子に流れ
る電流が所定の重みを有するように構成されているた
め、それぞれの電流値が同一の場合に比べて少ない数の
フューズ素子によって幅広い範囲の抵抗調整が可能にな
る。
【0035】図5は、本発明の第4実施例を示す回路構
成図である。この実施例は、調整用抵抗r11,r12‥‥
r1n;r21,r22‥‥r2nと調整用フューズ素子F11,
F12‥‥F1n;F21,F22‥‥F2nとが直列に接続され
た調整素子対が並列に接続されてなるトリミング回路2
4を、定電圧電源回路20の抵抗分割回路23に設ける
代わりに、基準電圧発生回路10内の抵抗分割回路に設
けたものである。この実施例においては、基準電圧発生
回路10で発生される基準電圧Vrefそのものを調整
することができ、これによって、定電圧電源回路20か
ら出力される内部電源電圧Vcciが間接的に所望のレ
ベルになるようにすることができる。
成図である。この実施例は、調整用抵抗r11,r12‥‥
r1n;r21,r22‥‥r2nと調整用フューズ素子F11,
F12‥‥F1n;F21,F22‥‥F2nとが直列に接続され
た調整素子対が並列に接続されてなるトリミング回路2
4を、定電圧電源回路20の抵抗分割回路23に設ける
代わりに、基準電圧発生回路10内の抵抗分割回路に設
けたものである。この実施例においては、基準電圧発生
回路10で発生される基準電圧Vrefそのものを調整
することができ、これによって、定電圧電源回路20か
ら出力される内部電源電圧Vcciが間接的に所望のレ
ベルになるようにすることができる。
【0036】図6には、本発明に係る定電圧電源回路の
第5の実施例が示されている。この実施例の定電圧電源
回路20は、非反転増幅回路として機能するオペアンプ
21の非反転入力端子に基準電圧発生回路10からの基
準電圧Vrefが印加されるとともに、オペアンプ21
の反転入力端子には、出力端子にベースが接続されたp
npバイポーラ・トランジスタ22のコレクタに接続さ
れ出力電圧を抵抗分割する抵抗分割回路23の電圧がフ
ィードバックされるように構成され、これを構成する直
列の抵抗R1,R2のそれぞれに調整抵抗r11,r12‥
‥r1n;r21,r22‥‥r2nとスイッチ素子SW11,S
W12‥‥SW1n;SW21,SW22‥‥SW2nとが直列に
接続された調整素子対が複数個並列に接続されてなるト
リミング回路24が設けられている。
第5の実施例が示されている。この実施例の定電圧電源
回路20は、非反転増幅回路として機能するオペアンプ
21の非反転入力端子に基準電圧発生回路10からの基
準電圧Vrefが印加されるとともに、オペアンプ21
の反転入力端子には、出力端子にベースが接続されたp
npバイポーラ・トランジスタ22のコレクタに接続さ
れ出力電圧を抵抗分割する抵抗分割回路23の電圧がフ
ィードバックされるように構成され、これを構成する直
列の抵抗R1,R2のそれぞれに調整抵抗r11,r12‥
‥r1n;r21,r22‥‥r2nとスイッチ素子SW11,S
W12‥‥SW1n;SW21,SW22‥‥SW2nとが直列に
接続された調整素子対が複数個並列に接続されてなるト
リミング回路24が設けられている。
【0037】そして、上記スイッチ素子SW11,SW12
‥‥SW1n;SW21,SW22‥‥SW2nがレジスタ回路
30に設定されているトリミングデータによってオン状
態またはオフ状態にされることによって、抵抗R1とr
11,r12‥‥r1nとの合成抵抗値と抵抗R2とr21,r
22‥‥r2nの合成抵抗値との比が適宜設定され、その結
果、発生電圧Vcciが所望の値になるように調整され
る。
‥‥SW1n;SW21,SW22‥‥SW2nがレジスタ回路
30に設定されているトリミングデータによってオン状
態またはオフ状態にされることによって、抵抗R1とr
11,r12‥‥r1nとの合成抵抗値と抵抗R2とr21,r
22‥‥r2nの合成抵抗値との比が適宜設定され、その結
果、発生電圧Vcciが所望の値になるように調整され
る。
【0038】図7には、本発明に係る定電圧電源回路の
第6の実施例が示されている。この実施例の定電圧電源
回路20は、図1や図3〜図6に示すような構成を有す
る定電圧電源回路20に、さらに第2のオペアンプ25
を接続してトランジスタ22のコレクタから出力される
3.3Vの電源電圧Vcciの他に、それよりも低い例
えば2.5Vのような第2の内部電源電圧Vcci’を
発生できるようにしたものである。この実施例では、抵
抗分割回路23を構成する抵抗R0とR1との接続ノー
ドn0が2.5Vのような電圧となるように抵抗R0,
R1,R2の抵抗値が決定されているとともに、図示し
ないが、抵抗分割回路23を構成する直列抵抗R1,R
2のそれぞれに、図1の実施例におけるのと同様な調整
用抵抗r11,r12‥‥r1n;r21,r22‥‥r2nと調整
用フューズ素子F11,F12‥‥F1n;F21,F22‥‥F
2nとが直列に接続された調整素子対が複数個並列に接続
されてなるトリミング回路が設けられ、発生電圧が調整
可能にされている。
第6の実施例が示されている。この実施例の定電圧電源
回路20は、図1や図3〜図6に示すような構成を有す
る定電圧電源回路20に、さらに第2のオペアンプ25
を接続してトランジスタ22のコレクタから出力される
3.3Vの電源電圧Vcciの他に、それよりも低い例
えば2.5Vのような第2の内部電源電圧Vcci’を
発生できるようにしたものである。この実施例では、抵
抗分割回路23を構成する抵抗R0とR1との接続ノー
ドn0が2.5Vのような電圧となるように抵抗R0,
R1,R2の抵抗値が決定されているとともに、図示し
ないが、抵抗分割回路23を構成する直列抵抗R1,R
2のそれぞれに、図1の実施例におけるのと同様な調整
用抵抗r11,r12‥‥r1n;r21,r22‥‥r2nと調整
用フューズ素子F11,F12‥‥F1n;F21,F22‥‥F
2nとが直列に接続された調整素子対が複数個並列に接続
されてなるトリミング回路が設けられ、発生電圧が調整
可能にされている。
【0039】この実施例の定電圧電源回路によれば、
3.3Vの電源電圧で動作する半導体集積回路の開発後
に、2.5Vの電源電圧で動作する半導体集積回路を開
発する場合において、既に開発された上記実施例のよう
な3.3V用の内部電源回路を利用してそれに第2のオ
ペアンプ25を追加するだけで2.5Vの内部電源電圧
を発生する内部電源回路を得ることができるため、半導
体集積回路の開発期間が短縮されるとともに、すでに実
績のある回路を利用するため新たな内部電源回路の評価
も容易になるという利点がある。
3.3Vの電源電圧で動作する半導体集積回路の開発後
に、2.5Vの電源電圧で動作する半導体集積回路を開
発する場合において、既に開発された上記実施例のよう
な3.3V用の内部電源回路を利用してそれに第2のオ
ペアンプ25を追加するだけで2.5Vの内部電源電圧
を発生する内部電源回路を得ることができるため、半導
体集積回路の開発期間が短縮されるとともに、すでに実
績のある回路を利用するため新たな内部電源回路の評価
も容易になるという利点がある。
【0040】図8は本発明を適用して好適なハードディ
スク装置用のPRMLチャネル用信号処理LSIの一実
施例を示す。
スク装置用のPRMLチャネル用信号処理LSIの一実
施例を示す。
【0041】図8において、100はLSIが形成され
る1個の半導体チップ、101は磁気ヘッドに接続され
たリード・ライトICから差動信号として外部端子Ri
nX,RinYに入力されるリード信号を増幅する可変
利得アンプ、102は増幅されたリード信号から高周波
のノイズを除去し所望の帯域の信号を通過させるアクテ
ィブフィルタ、103はリード信号(アナログ信号)を
ディジタル信号(“1”,“0”のリードパルス)に変
換するAD変換回路、104はリード信号の振幅を検出
して上記可変利得アンプ101に対する利得制御信号を
形成してリード信号を所定の振幅の信号に増幅させる自
動利得制御回路である。
る1個の半導体チップ、101は磁気ヘッドに接続され
たリード・ライトICから差動信号として外部端子Ri
nX,RinYに入力されるリード信号を増幅する可変
利得アンプ、102は増幅されたリード信号から高周波
のノイズを除去し所望の帯域の信号を通過させるアクテ
ィブフィルタ、103はリード信号(アナログ信号)を
ディジタル信号(“1”,“0”のリードパルス)に変
換するAD変換回路、104はリード信号の振幅を検出
して上記可変利得アンプ101に対する利得制御信号を
形成してリード信号を所定の振幅の信号に増幅させる自
動利得制御回路である。
【0042】また、105はリードパルスに基づいてこ
れと位相が一致したリード用クロック信号RCLKを形
成するリード用PLL(フェーズ・ロックド・ループ)
回路、106は外部のクロック発生回路(水晶発振回
路)から供給されるクロック信号OSCCLKに基づい
てライト用クロック信号WCLKを形成するライト用P
LL回路、107は上記リードパルスに基づいてリード
データRDTを再生したり上記ライト用PLL回路10
6で形成されたライト用クロック信号WCLKに基づい
て外部のハードディスク・コントローラ等から入力され
るライトデータWDTを取り込んで“1”,“0”に対
応した書込みパルス信号WPを形成して外部のリード・
ライトICへ出力したりするディジタル回路部である。
れと位相が一致したリード用クロック信号RCLKを形
成するリード用PLL(フェーズ・ロックド・ループ)
回路、106は外部のクロック発生回路(水晶発振回
路)から供給されるクロック信号OSCCLKに基づい
てライト用クロック信号WCLKを形成するライト用P
LL回路、107は上記リードパルスに基づいてリード
データRDTを再生したり上記ライト用PLL回路10
6で形成されたライト用クロック信号WCLKに基づい
て外部のハードディスク・コントローラ等から入力され
るライトデータWDTを取り込んで“1”,“0”に対
応した書込みパルス信号WPを形成して外部のリード・
ライトICへ出力したりするディジタル回路部である。
【0043】さらに、108は外部から供給されるクロ
ック信号OSCCLKまたはリードパルスに基づいてサ
ーボ用クロック信号SRVCLKを形成して外部へ出力
するサーボ用PLL回路である。図8には示されていな
いが、上記各PLL回路105,106,108は、位
相比較器やチャージポンプ回路、電圧制御発振器などか
ら構成されている。そして、この実施例のPRMLチャ
ネル用信号処理LSIチップ100上には、図1や図3
〜図7に示すような構成を有し外部から供給される5V
のような電源電圧Vccに基づいて内部回路の動作に必
要とされる3.3Vや2.5Vのような内部電源電圧V
cciを生成する定電圧電源回路からなる内部電源回路
20が設けられている。
ック信号OSCCLKまたはリードパルスに基づいてサ
ーボ用クロック信号SRVCLKを形成して外部へ出力
するサーボ用PLL回路である。図8には示されていな
いが、上記各PLL回路105,106,108は、位
相比較器やチャージポンプ回路、電圧制御発振器などか
ら構成されている。そして、この実施例のPRMLチャ
ネル用信号処理LSIチップ100上には、図1や図3
〜図7に示すような構成を有し外部から供給される5V
のような電源電圧Vccに基づいて内部回路の動作に必
要とされる3.3Vや2.5Vのような内部電源電圧V
cciを生成する定電圧電源回路からなる内部電源回路
20が設けられている。
【0044】図9には、上記実施例のPRMLチャネル
信号処理LSIを使用したハードディスク装置の概略構
成を示す。図9において、100は上記実施例の信号処
理LSI、120は磁気ディスクのような記録媒体、1
30は書込みヘッドおよび読出しヘッドを有する磁気ヘ
ッド、140はリードアンプやライトアンプを備え上記
磁気ヘッド130によって検出された磁気の変化に応じ
た電流を増幅して読出し信号を信号処理LSI100へ
送信したり信号処理LSI100からの書込みパルス信
号WPを受けて磁気ヘッドの駆動電流を出力する磁気ヘ
ッド駆動装置としてのリード・ライトIC、150は磁
気ディスクを回転させるモータ、160はモータの駆動
制御を行なうモータ駆動制御回路である。
信号処理LSIを使用したハードディスク装置の概略構
成を示す。図9において、100は上記実施例の信号処
理LSI、120は磁気ディスクのような記録媒体、1
30は書込みヘッドおよび読出しヘッドを有する磁気ヘ
ッド、140はリードアンプやライトアンプを備え上記
磁気ヘッド130によって検出された磁気の変化に応じ
た電流を増幅して読出し信号を信号処理LSI100へ
送信したり信号処理LSI100からの書込みパルス信
号WPを受けて磁気ヘッドの駆動電流を出力する磁気ヘ
ッド駆動装置としてのリード・ライトIC、150は磁
気ディスクを回転させるモータ、160はモータの駆動
制御を行なうモータ駆動制御回路である。
【0045】また、170は磁気ヘッドを移動させるボ
イスコイルモータのようなアクチュエータ、180はボ
イスコイルモータの駆動回路、190は信号処理LSI
100やモータ駆動回路160を制御して信号処理LS
I100から送信されてくる読出しデータRDTを取り
込んで処理するとともに信号処理LSI100へ書込み
データWDTを出力するハードディスク・コントローラ
である。このハードディスク・コントローラ190は、
バスコントローラ200を介してマイクロコンピュータ
などのホストコンピュータに接続される。
イスコイルモータのようなアクチュエータ、180はボ
イスコイルモータの駆動回路、190は信号処理LSI
100やモータ駆動回路160を制御して信号処理LS
I100から送信されてくる読出しデータRDTを取り
込んで処理するとともに信号処理LSI100へ書込み
データWDTを出力するハードディスク・コントローラ
である。このハードディスク・コントローラ190は、
バスコントローラ200を介してマイクロコンピュータ
などのホストコンピュータに接続される。
【0046】なお、上記ボイスコイルモータ駆動回路1
80は、例えばハードディスク・コントローラ190か
ら供給されるアドレス情報に基づいてセクタ位置などを
算出するマイクロプロセッサ210から出力される位置
データをAD変換するAD変換回路220から出力され
る信号によって制御されるように構成されている。
80は、例えばハードディスク・コントローラ190か
ら供給されるアドレス情報に基づいてセクタ位置などを
算出するマイクロプロセッサ210から出力される位置
データをAD変換するAD変換回路220から出力され
る信号によって制御されるように構成されている。
【0047】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例のトリミング回路を構成するプログラム素子とし
てのレーザー切断型フューズは一例であって、同様の機
能を有する素子であれば、電流によるフューズ切断型や
PN接合破壊型など、どのような素子であっても良い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例のトリミング回路を構成するプログラム素子とし
てのレーザー切断型フューズは一例であって、同様の機
能を有する素子であれば、電流によるフューズ切断型や
PN接合破壊型など、どのような素子であっても良い。
【0048】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である磁気デ
ィスク装置用の信号処理LSIに適用した場合について
説明したが、この発明はそれに限定されず、定電圧電源
回路や基準電圧発生回路を備えた半導体集積回路に広く
利用することができる。
なされた発明をその背景となった利用分野である磁気デ
ィスク装置用の信号処理LSIに適用した場合について
説明したが、この発明はそれに限定されず、定電圧電源
回路や基準電圧発生回路を備えた半導体集積回路に広く
利用することができる。
【0049】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【0050】すなわち、この発明は、発生電圧が調整可
能な定電圧発生回路を備えた半導体集積回路において、
トリミング処理の必要な半導体集積回路を減らすことが
できるとともに、定電圧発生回路におけるトリミング工
程の所要時間を短縮することができる。
能な定電圧発生回路を備えた半導体集積回路において、
トリミング処理の必要な半導体集積回路を減らすことが
できるとともに、定電圧発生回路におけるトリミング工
程の所要時間を短縮することができる。
【図1】本発明を適用した定電圧電源回路の第1の実施
例を示す回路構成図である。
例を示す回路構成図である。
【図2】本発明を適用した定電圧電源回路の抵抗分割回
路を構成するフューズ素子とトリミングデータとの関係
を示す回路説明図である。
路を構成するフューズ素子とトリミングデータとの関係
を示す回路説明図である。
【図3】本発明を適用した定電圧電源回路の第2の実施
例を示す回路構成図である。
例を示す回路構成図である。
【図4】本発明を適用した定電圧電源回路の第3の実施
例を示す回路構成図である。
例を示す回路構成図である。
【図5】本発明を適用した定電圧電源回路の第4の実施
例を示す回路構成図である。
例を示す回路構成図である。
【図6】本発明を適用した定電圧電源回路の第5の実施
例を示す回路構成図である。
例を示す回路構成図である。
【図7】本発明を適用した定電圧電源回路の第6の実施
例を示す回路構成図である。
例を示す回路構成図である。
【図8】本発明を適用して好適な定電圧電源回路を備え
た半導体集積回路の一例としてのハードディスク装置用
の信号処理LSIの一実施例を示すブロック図である。
た半導体集積回路の一例としてのハードディスク装置用
の信号処理LSIの一実施例を示すブロック図である。
【図9】本発明を適用して好適な半導体集積回路として
の信号処理LSIを備えたハードディスク装置の概略構
成を示すブロック図である。
の信号処理LSIを備えたハードディスク装置の概略構
成を示すブロック図である。
10 基準電圧発生回路 20 定電圧電源回路 21 オペアンプ 22 バイポーラ・トランジスタ 23 抵抗分割回路 30 レジスタ回路 100 半導体チップ 101 可変利得アンプ 102 アクティブフィルタ 103 AD変換回路 104 自動利得制御回路 105 リード用PLL回路 106 ライト用PLL回路 107 ディジタル回路部 108 サーボ用PLL回路 109 電圧レギュレータ 110 基準電圧発生回路 120 記録媒体 130 磁気ヘッド 140 リード・ライトIC 150 磁気ディスク回転モータ 160 モータ駆動制御回路 170 ボイスコイルモータ 180 駆動回路 190 ハードディスク・コントローラ 200 バスコントローラ 210 マイクロプロセッサ 220 AD変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 悦司 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 今泉 栄亀 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内
Claims (6)
- 【請求項1】 非反転入力端子に基準電圧が印加された
差動増幅回路と、該差動増幅回路の出力端子に制御端子
が接続されたトランジスタと、該トランジスタの電流出
力端子と定電位点との間に接続された抵抗分割回路とか
らなり、該抵抗分割回路で分割された電圧が上記差動増
幅回路の反転入力端子にフィードバックされてなる定電
圧発生回路において、上記抵抗分割回路を構成する直列
抵抗のそれぞれに調整用抵抗とプログラム素子もしくは
スイッチ素子とが直列に接続された調整素子対が複数個
並列に接続されてなるトリミング回路が設けられている
ことを特徴とする定電圧発生回路。 - 【請求項2】 上記調整用抵抗は、対応するプログラム
素子もしくはスイッチ素子に流れる電流が所定の重みを
有するように設定されていることを特徴とする請求項1
に記載の定電圧発生回路。 - 【請求項3】 上記抵抗は、各々同一抵抗値の素子が1
つまたは複数個接続されて構成されていることを特徴と
する請求項1または2に記載の定電圧発生回路。 - 【請求項4】 上記トランジスタを外付けの素子として
接続するための外部端子が設けられていることを特徴と
する請求項1、2または3に記載の定電圧発生回路。 - 【請求項5】 上記抵抗分割回路による分圧が非反転入
力端子に印加された第2の差動増幅回路を備え、該差動
増幅回路により第2の定電圧を発生可能に構成されてな
ることを特徴とする請求項1、2、3または4に記載の
定電圧発生回路。 - 【請求項6】 請求項1、2、3、4または5に記載の
定電圧発生回路からなり外部から供給される電源電圧を
降圧して内部電源電圧を発生する内部電源回路を備えて
なることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14855798A JPH11338560A (ja) | 1998-05-29 | 1998-05-29 | 定電圧発生回路および半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14855798A JPH11338560A (ja) | 1998-05-29 | 1998-05-29 | 定電圧発生回路および半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11338560A true JPH11338560A (ja) | 1999-12-10 |
Family
ID=15455428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14855798A Withdrawn JPH11338560A (ja) | 1998-05-29 | 1998-05-29 | 定電圧発生回路および半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11338560A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1998-05-29 JP JP14855798A patent/JPH11338560A/ja not_active Withdrawn
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