JP2008299940A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 多値データを記憶したメモリセルを複数配列してなるメモリアレイに対して大きな動作マージンで高速にデータ読み出し可能な半導体記憶装置を提供する。
【解決手段】 第１入力ノードＮ１１から選択メモリセルに流れるメモリセル電流を第１読み出し電圧に変換する第１電流電圧変換回路１０、第２入力ノードＮ２１から参照電流を参照電圧に変換する第２電流電圧変換回路２０、第１読み出し電圧と参照電圧を比較する比較回路３０を備え、第１電流電圧変換回路が第１入力ノードの電圧を所定の上限値以下に制限する第１電圧制限回路１２と第１電圧制限回路に電流供給する第１負荷回路１１を備え、第２電流電圧変換回路が第２入力ノードの電圧を同じ上限値以下に制限する第２電圧制限回路２２と第２電圧制限回路に電流供給する第２負荷回路を備え、第１及び第２入力ノードの上限値の設定が、複数の参照電流の選択状態に応じて切り替え可能に構成されている。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、より詳細には、３値以上の多値データを記憶可能なメモリセルを備えてなる半導体記憶装置の読み出し動作マージンの改良及び読み出し速度の高速化技術に関する。
３値以上のデータを記憶可能なメモリセルを備えてなる半導体記憶装置の一例として、代表的な不揮発性半導体記憶装置のフラッシュメモリがある。フラッシュメモリは、ソース、ドレイン、浮遊ゲート、及び、制御ゲートからなるＭＯＳＦＥＴ構造を有するメモリセルをマトリクス状に配置してなるメモリアレイを備え、浮遊ゲートに保持される電荷量によってＭＯＳＦＥＴ構造における閾値電圧を調整することで、メモリセル当たり３値以上の多値データを記憶可能とすることで、記憶容量の大容量化を図っている。
メモリセル当たり２値データを記憶する場合には、メモリアレイ内の各メモリセルの閾値電圧は、図１１に模式的に示すように、２つの領域に分かれて分布し、例えば、参照閾値電圧ＶＲＥＦより低い閾値電圧分布のメモリセルにデータ“１”を割り当て、参照閾値電圧ＶＲＥＦより高い閾値電圧分布のメモリセルにデータ“０”を割り当てることで、メモリセル数と同じビット数のデータが記憶できる。
これに対し、メモリセル当たり３値以上の多値データ、例えば、４値データを記憶する場合には、メモリアレイ内の各メモリセルの閾値電圧は、図１２に模式的に示すように、４つの領域に分かれて分布し、例えば、参照閾値電圧ＶＲＥＦＬより低い閾値電圧分布のメモリセルにデータ“１１”を割り当て、参照閾値電圧ＶＲＥＦＬより高く参照閾値電圧ＶＲＥＦＭより低い閾値電圧分布のメモリセルにデータ“１０”を割り当て、参照閾値電圧ＶＲＥＦＭより高く参照閾値電圧ＶＲＥＦＨより低い閾値電圧分布のメモリセルにデータ“０１”を割り当て、参照閾値電圧ＶＲＥＦＬより高い閾値電圧分布のメモリセルにデータ“００”を割り当てることで、メモリセル数の２倍のビット数のデータが記憶できる。
次に、図１１または図１２に例示するような閾値電圧分布のメモリセルに記憶されているデータを読み出す方法について簡単に説明する。
先ず、メモリセル当たり２値データが記憶されている場合の読み出し方法（２値読み出し方法）は、読み出し対象のメモリセルを選択し、選択されたメモリセルのソース・ドレイン間、ゲート・ソース間に、浮遊ゲートに保持されている電荷量が変化しない程度（つまり、データの誤消去・誤書き込みが生じない程度）の読み出し電圧を夫々印加して、一例として、ソースに０Ｖ，ドレインに１Ｖ、ゲートに５Ｖを印加することで、選択されたメモリセルの閾値電圧ＶＣＥＬＬに応じたメモリセル電流ＩＣＥＬＬがドレインからソースに流れる。一方、上記参照閾値電圧ＶＲＥＦの参照メモリセルに同じ読み出し電圧を各ノードに印加することで、参照メモリセルのドレインからソースに上記参照閾値電圧ＶＲＥＦに対応した参照電流ＩＲＥＦが流れる。従って、このメモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦを、センスアンプで大小比較することで、メモリセルの閾値電圧ＶＣＥＬＬが上記参照閾値電圧ＶＲＥＦに対して何れの閾値電圧分布範囲内に属するかの判定、つまり、データの０／１の判定が可能となる。
次に、メモリセル当たり多値データが記憶されている場合の読み出し方法（多値読み出し方法）の一例について、４値データの場合を例に説明する。２値読み出し方法と同様に、読み出し対象のメモリセルを選択し、選択されたメモリセルのソース・ドレイン間、ゲート・ソース間に、浮遊ゲートに保持されている電荷量が変化しない程度の読み出し電圧を夫々印加して、一例として、ソースに０Ｖ，ドレインに１Ｖ、ゲートに５Ｖを印加することで、選択されたメモリセルの閾値電圧ＶＣＥＬＬに応じたメモリセル電流ＩＣＥＬＬがドレインからソースに流れる。一方、上記中間の参照閾値電圧ＶＲＥＦＭの第２参照メモリセルに同じ読み出し電圧を各ノードに印加することで、第２参照メモリセルのドレインからソースに上記参照閾値電圧ＶＲＥＦＭに対応した参照電流ＩＲＥＦＭが流れる。従って、このメモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦＭを、センスアンプで大小比較することで、メモリセルの閾値電圧ＶＣＥＬＬが上記参照閾値電圧ＶＲＥＦＭに対して何れの閾値電圧分布範囲内に属するかの判定、つまり、データ“１１”と“１０”、または、データ“０１”と“００”の何れのグループに属するかの判定が可能となる。
次に、データ“１１”と“１０”のグループに属すると判定された場合は、参照メモリセルを参照閾値電圧ＶＲＥＦＬの第１参照メモリセルに切り替え、同様の読み出し電圧を各ノードに印加することで、第１参照メモリセルのドレインからソースに上記参照閾値電圧ＶＲＥＦＬに対応した参照電流ＩＲＥＦＬが流れる。従って、このメモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦＬを、センスアンプで大小比較することで、メモリセルの閾値電圧ＶＣＥＬＬが上記参照閾値電圧ＶＲＥＦＬに対して何れの閾値電圧分布範囲内に属するかの判定、つまり、データ“１１”とデータ“１０”の何れであるかの判定が可能となる。逆に、データ“０１”と“００”のグループに属すると判定された場合は、参照メモリセルを参照閾値電圧ＶＲＥＦＨの第３参照メモリセルに切り替え、同様の読み出し電圧を各ノードに印加することで、第３参照メモリセルのドレインからソースに上記参照閾値電圧ＶＲＥＦＨに対応した参照電流ＩＲＥＦＨが流れる。従って、このメモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦＨを、センスアンプで大小比較することで、メモリセルの閾値電圧ＶＣＥＬＬが上記参照閾値電圧ＶＲＥＦＨに対して何れの閾値電圧分布範囲内に属するかの判定、つまり、データ“０１”とデータ“００”の何れであるかの判定が可能となる。以上の２段階でのメモリセル電流と参照電流の比較によって、４値データ（２ビットデータ）の読み出しが可能となる。
尚、上記２値読み出し方法或いは多値読み出し方法に使用されるセンスアンプとしては、下記の特許文献１に開示された図１３に示す回路構成のものがある。
以下、図１３に示す従来の読み出し回路について簡単に説明する。従来の読み出し回路は、メモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦを各別に電圧に変換する第１及び第２電流電圧変換回路４０，５０を備え、第１及び第２電流電圧変換回路４０，５０において夫々電圧に変換された第１読み出し電圧と参照電圧を比較して比較結果信号を出力する比較回路３０を備える。
メモリセル電流ＩＣＥＬＬは、フラッシュメモリセルを複数配列してなるメモリアレイ１（図１３では読み出し対象のメモリセルのみを代表して表示している）の中から行選択回路２と列選択回路３によって選択された読み出し対象のメモリセルに、第１電流電圧変換回路４０から供給される電流であり、第１電流電圧変換回路４０から列選択回路３を介して選択メモリセルのドレインに印加されるドレイン電圧と、行選択回路２から選択メモリセルのゲートに印加されるゲート電圧と、選択メモリセルの閾値電圧に応じた電流値となる。
一方、参照電流ＩＲＥＦは、互いに閾値電圧が異なる参照用のフラッシュメモリセル（参照メモリセル）を３つ備えた参照セルアレイ４の中から参照セル選択回路５によって選択された１つの参照メモリセルに、第２電流電圧変換回路５０から供給される電流であり、第２電流電圧変換回路５０から参照セル選択回路５を介して参照メモリセルのドレインに印加されるドレイン電圧と、参照メモリセルのゲートに印加されるゲート電圧と、参照メモリセルの閾値電圧に応じた電流値となる。尚、３つの参照メモリセルの各閾値電圧は、図１２に示す３つの参照閾値電圧ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨに対応する。
第１及び第２電流電圧変換回路４０，５０は、等価な回路構成とすることで、メモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦの比較を、夫々対応する電圧値に変換して比較回路３０で行うことができる。第１電流電圧変換回路４０は、図１３に示すように、電源電圧ノードＶｃｃと第１入力ノードＮ４１の間に、第１負荷回路４１と第１電圧制限回路４２を直列に接続して構成される。同様に、第２電流電圧変換回路５０は、図１３に示すように、電源電圧ノードＶｃｃと第２入力ノードＮ５１の間に、第２負荷回路５１と第２電圧制限回路５２を直列に接続して構成される。
第１及び第２負荷回路４１，５１は、抵抗やＭＯＳＦＥＴ等で構成された同じ回路で、第１及び第２電圧制限回路４２，５２に夫々電流供給する。第１及び第２電圧制限回路４２，５２は、夫々、Ｎ型ＭＯＳＦＥＴからなるカスケードトランジスタ４３，５３とインバータ回路４４，５４を備えて構成された同じ回路である。カスケードトランジスタ４３，５３の各ドレインが第１及び第２負荷回路４１，５１と接続して、夫々、電流電圧変換された電圧を出力する第１及び第２出力ノードＮ４２，Ｎ５２となる。カスケードトランジスタ４３，５３の各ソースは、第１及び第２入力ノードＮ４１，Ｎ５１となる。カスケードトランジスタ４３，５３は、夫々、第１及び第２負荷回路４１，５１から供給される電流をメモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦとして、第１及び第２入力ノードＮ４１，Ｎ５１を介して、選択メモリセル及び選択された参照メモリセルに供給する。カスケードトランジスタ４３，５３の各ゲートは、インバータ回路４４，５４の出力ノードと接続し、インバータ回路４４，５４の入力ノードは、第１及び第２入力ノードＮ４１，Ｎ５１に接続している。
選択メモリセルは、第１電流電圧変換回路４０から列選択回路３を介して選択メモリセルのドレインに印加されるドレイン電圧と、行選択回路２から選択メモリセルのゲートに印加されるゲート電圧と、選択メモリセルの閾値電圧に応じたメモリセル電流ＩＣＥＬＬを流すが、その電流値は、カスケードトランジスタ４３を流れるドレイン・ソース間電流と等しい。つまり、選択メモリセルにメモリセル電流ＩＣＥＬＬが流れる条件下では、第１入力ノードＮ４１の電圧レベルが、インバータ回路４４の入力反転レベル以下となり、インバータ回路４４の出力レベルが、第１入力ノードＮ４１の電圧レベルとカスケードトランジスタ４３の閾値電圧の合計より高レベルに遷移して、カスケードトランジスタ４３がオン状態になる。
カスケードトランジスタ４３のドレイン電圧、つまり、第１出力ノードＮ４２の電圧レベルによって、第１負荷回路４１とカスケードトランジスタ４３を流れる電流が変化するため、第１出力ノードＮ４２の電圧レベルは、第１負荷回路４１とカスケードトランジスタ４３を流れる電流がメモリセル電流ＩＣＥＬＬと等しくなるように自動的に調整され、メモリセル電流ＩＣＥＬＬに依存して決定される電圧値となる。
尚、第１入力ノードＮ４１の電圧レベルが低下するとカスケードトランジスタ４３のゲート電圧が上昇するため、第１負荷回路４１とカスケードトランジスタ４３を流れる電流が増加するので、メモリセル電流ＩＣＥＬＬと等しくなるように第１入力ノードＮ４１の電圧レベルの低下が抑制される。
また、第１入力ノードＮ４１の電圧レベルがインバータ回路４４の入力反転レベルを僅かに超えると、インバータ回路４４の出力レベルが、第１入力ノードＮ４１の電圧レベルとカスケードトランジスタ４３の閾値電圧の合計以下となり、カスケードトランジスタ４３がオフ状態になるので、第１入力ノードＮ４１の電圧レベルの上限値は、インバータ回路４４の入力反転レベルまたはその近傍値となる。従って、選択メモリセルのドレイン電圧は、インバータ回路４４の入力反転レベルの設計値によって、所定の電圧レベル（例えば１Ｖ）以下に規制される。カスケードトランジスタ４３がオフ状態は、メモリセル電流ＩＣＥＬＬが流れない状態であるので、メモリアレイ１からメモリセルが選択されていない状態または選択メモリセルの閾値電圧が選択メモリセルのゲート電圧以上の場合が相当する。この場合、第１負荷回路４１の電流供給も遮断されるため、第１出力ノードＮ４２の電圧レベルは、第１負荷回路４１がカットオフする最大値まで遷移する。第１負荷回路４１が抵抗やＰ型ＭＯＳＦＥＴで構成されている場合には、電源電圧レベル（ＶＣＣ）まで上昇する。
以上、図１３に示す従来の読み出し回路における選択メモリセルと第１電流電圧変換回路４０側の回路動作について説明したが、参照メモリセルと第２電流電圧変換回路５０の回路動作についても全く同様であるので、重複する説明は割愛する。
特開２００４−７１０６７号公報
以下、図１３に示す従来の読み出し回路における問題点の理解を容易にすべく、選択メモリセルと第１電流電圧変換回路４０の電流電圧特性（ＩＶ特性）について、図１４に示すＩＶ特性図を参照して説明する。
図１４中のＬ１は、第１負荷回路４１のＩＶ特性を示しており、横軸が第１出力ノードＮ４２の電圧を示し、縦軸が第１負荷回路４１を流れる電流を示す。図１４中のＬ２は、第１出力ノードＮ４２の電圧を電源電圧レベル（ＶＣＣ）とした場合の第１電圧制限回路４２のＩＶ特性を示しており、横軸が第１入力ノードＮ４１の電圧を示し、縦軸が第１電圧制限回路４２を流れる電流を示す。説明の簡単のために、Ｌ１及びＬ２のＩＶ特性は直線で近似している。図１４中のＬ３は、Ｌ１及びＬ２のＩＶ特性を合成したＩＶ特性を示しており、横軸が第１入力ノードＮ４１の電圧を示し、縦軸が第１負荷回路４１と第１電圧制限回路４２を流れる電流を示す。図１４中のＬ４とＬ５は、選択メモリセルのＩＶ特性を示しており、横軸がドレイン電圧（第１入力ノードＮ４１の電圧）を示し、縦軸がメモリセル電流ＩＣＥＬＬを示す。ここで、Ｌ４は閾値電圧が低いメモリセル、Ｌ５は閾値電圧が高いメモリセルのＩＶ特性を夫々示している。
図１４の点Ａは、第１入力ノードＮ４１の電圧レベルの上限値（例えば１Ｖ）を示しており、点Ｂ（Ｌ３とＬ４の交点）及び点Ｃ（Ｌ３とＬ５の交点）は、夫々閾値電圧が低いメモリセルと閾値電圧が高いメモリセルにおける動作点を示しており、その各電圧レベルＶｂ及びＶｃは第１入力ノードＮ４１の電圧レベルを示している。
図１４の点Ｄと点Ｅは、点Ｂと点Ｃの２つの動作点で規定される２つのメモリセル電流ＩＣＥＬＬを流す場合の第１負荷回路４１の各動作点を示しており、その各電圧レベルＶｄ及びＶｅは第１出力ノードＮ４２の電圧レベルを示している。つまり、電圧レベルＶｄ及びＶｅは、閾値電圧が低いメモリセルと閾値電圧が高いメモリセルのメモリセル電流ＩＣＥＬＬが第２電流電圧変換回路４０で電流電圧変換され、第１出力ノードＮ４２から比較回路３０の一方入力端子に出力されることを表している。
以上、図１４に示すＩＶ特性図を参照して、従来の読み出し回路における選択メモリセルと第１電流電圧変換回路４０のＩＶ特性に静特性（動作点）について説明したが、参照メモリセルと第２電流電圧変換回路５０の静特性（動作点）についても全く同様である。図１４より、選択メモリセルまたは参照メモリセルの閾値電圧が低いと、そのドレイン電圧が低下することが分かる。
ここで、メモリセル当たり多値データが記憶されている場合、例えば、４値データの場合には、図１２に例示するように、メモリセルの閾値電圧分布は４つの領域に分かれる。ここで、多値読み出し方法において使用する参照メモリセルの閾値電圧とメモリセルの閾値電圧分布の上端及び下端との電圧差を大きくすれば、メモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦとの差が大きくなって、第１及び第２出力ノードＮ４２，Ｎ５２から出力される電圧差が大きくなり、読み出し動作マージンが大きく、高速読み出しが可能となる。
しかし、参照メモリセルの閾値電圧とメモリセルの閾値電圧分布の上端及び下端との電圧差を大きくするには、メモリセルの各閾値電圧分布の分布幅を狭くするか、３つの参照メモリセルの各閾値電圧（参照閾値電圧ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨ）の間隔を大きくする必要がある。前者の分布幅を狭くするには、メモリセルに印加する書き込み電圧の細かな制御が必要となり、メモリセルの書き込み時間の制約から困難となるため、後者の参照メモリセルの各閾値電圧の間隔を大きくする方法が採られる。
参照メモリセルの各閾値電圧（参照閾値電圧ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨ）の間隔を大きくすると第３参照メモリセルの閾値電圧（参照閾値電圧ＶＲＥＦＨ）が高電圧化するため、各参照メモリセル及び選択メモリセルのゲート電圧も同様に高電圧化する。この結果、図１４に示す閾値電圧の低いメモリセル及び参照メモリセルのＩＶ特性の電流値が大きくなるため、動作点Ｂはより低電圧化することになる。
動作点の低電圧化により、選択メモリセル或いは参照メモリセルの動作領域が、飽和領域から非飽和領域に移行し、メモリセル電流ＩＣＥＬＬ或いは参照電流ＩＲＥＦの電流値が、夫々のドレイン電圧の影響を大きく受けるようになる。つまり、選択メモリセル及び参照メモリセルのドレインの寄生抵抗成分の影響を受け易くなり、メモリアレイを大容量化する場合に、同一列のメモリセルのドレインに接続するビット線の長さが伸びることによって読み出し動作マージンが低下し、高速な読み出し動作が阻害されることになる。
斯かる読み出し動作における問題は、閾値電圧の高い第２または第３参照メモリセルが比較対象として選択されている場合は、選択メモリセルの閾値電圧が低くても、メモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦの電流差が大きいため問題とならないが、閾値電圧の低い第１参照メモリセルが比較対象として選択されている場合は、選択メモリセルと第１参照メモリセルの閾値電圧がともに低く、メモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦの電流差が大きくなく、しかも夫々のドレイン電圧のばらつきの影響を大きく受けるため、読み出し動作マージンの低下が懸念される。
ここで、閾値電圧の低い第１参照メモリセルが比較対象として選択されている場合に、選択メモリセルと第１参照メモリセルのゲート電圧をともに低下させることで、上記問題が解消されるが、この場合、第２参照メモリセルとの１回目の比較動作の後に、ゲート電圧を共通のワード線によって供給されている他の選択メモリセルがある場合に、他の選択メモリセルの１回目の比較動作の結果によって、２回目の比較動作が、第１参照メモリセルではなく第３参照メモリセルを使用する場合があるため、ゲート電圧は、１回目と２回目の比較動作で一定にする必要があり、また、ワード線電圧を読み出し動作の途中で変化させることは、読み出し動作の高速化に逆行することになり、採用できない。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、多値データを記憶したメモリセルを複数配列してなるメモリアレイに対して大きな動作マージンで高速にデータ読み出し可能な半導体記憶装置を提供することにある。
上記目的を達成するための本発明に係る半導体記憶装置は、３値以上の多値データを記憶可能なメモリセルを複数配列してなるメモリアレイと、前記メモリアレイの中から読み出し対象のメモリセルを選択するメモリセル選択回路と、複数の参照電流を選択的に発生可能な参照電流発生回路と、第１入力ノードから前記メモリセル選択回路によって選択された選択メモリセルに流れるメモリセル電流を第１読み出し電圧に変換して第１出力ノードから出力する第１電流電圧変換回路と、第２入力ノードから前記参照電流発生回路に流れる前記複数の参照電流の１つを参照電圧に変換して第２出力ノードから出力する前記第１電流電圧変換回路と等価な回路構成の第２電流電圧変換回路と、前記第１読み出し電圧と前記参照電圧を比較して第３出力ノードから比較結果信号を出力する比較回路と、を備えてなり、
前記第１電流電圧変換回路が、前記第１出力ノードと前記第１入力ノードの間に前記第１入力ノードの電圧を所定の上限値以下に制限するとともに、前記第１入力ノードの電圧変動を抑制する第１電圧制限回路を備え、電源電圧ノードと前記第１出力ノードの間に前記第１電圧制限回路に電流供給する第１負荷回路を備えてなり、前記第２電流電圧変換回路が、前記第２出力ノードと前記第２入力ノードの間に前記第２入力ノードの電圧を前記上限値以下に制限するとともに、前記第２入力ノードの電圧変動を抑制する前記第１電圧制限回路と等価な第２電圧制限回路を備え、前記電源電圧ノードと前記第２出力ノードの間に前記第２電圧制限回路に電流供給する前記第１負荷回路と等価な第２負荷回路を備えてなり、前記第１電圧制限回路と前記第２電圧制限回路によって夫々制限される前記第１入力ノードと前記第２入力ノードの前記上限値の設定が、前記参照電流発生回路における前記複数の参照電流の選択状態に応じて切り替え可能に構成されていることを第１の特徴とする。
上記第１の特徴の半導体記憶装置によれば、図１３に示す従来の読み出し回路と同様の多値読み出しが可能である。更に、第１電圧制限回路と第２電圧制限回路によって夫々制限される第１入力ノードと第２入力ノードの上限値の設定が、参照電流発生回路における複数の参照電流の選択状態に応じて切り替え可能に構成されているので、第１入力ノードと第２入力ノードの電圧レベルが低下することによって、読み出し動作マージンが低下する場合に、上限値の設定を高くすることで、第１電圧制限回路と第２電圧制限回路によって抑制される電圧レベルも上昇するため、読み出し動作マージンの低下する条件下において選択的に、読み出し動作マージンの低下を防止できる。
本発明に係る半導体記憶装置は、上記第１の特徴に加えて、更に、前記複数の参照電流が電流値の大小に応じて少なくとも２つのグループに分類され、前記上限値が、前記グループ毎に、前記グループの電流値が小さい程、高電圧となるように設定されていることを第２の特徴とする。
上記第２の特徴の半導体記憶装置によれば、参照電流の数が多い場合において、参照電流毎に上限値の設定を切り替えると、第１電圧制限回路と第２電圧制限回路の回路構成が複雑化するところ、一部の参照電流において、読み出し動作マージンの低下が顕著に発生する場合には、当該一部の参照電流において上限値の設定を切り替えることで、つまり、簡単な回路構成で、上記第１の特徴の作用効果を奏することができるようになる。
本発明に係る半導体記憶装置は、上記第１または第２の特徴に加えて、更に、前記第１電圧制限回路が、ドレインが前記第１出力ノードに、ソースが前記第１入力ノードに夫々接続するＮ型ＭＯＳＦＥＴからなる第１カスケードトランジスタと、入力ノードが前記第１入力ノードに、出力ノードが前記第１カスケードトランジスタのゲートに夫々接続する第１インバータ回路と、を備えてなり、
前記第２電圧制限回路が、ドレインが前記第２出力ノードに、ソースが前記第２入力ノードに夫々接続するＮ型ＭＯＳＦＥＴからなる第２カスケードトランジスタと、
入力ノードが前記第２入力ノードに、出力ノードが前記第２カスケードトランジスタのゲートに夫々接続する第２インバータ回路と、を備えてなり、
前記第１カスケードトランジスタと前記第２カスケードトランジスタのトランジスタ特性が同じで、前記第１インバータ回路と前記第２インバータ回路が同じインバータ回路で構成され、前記上限値を規定する前記インバータ回路の入力反転レベルが、前記参照電流発生回路における前記複数の参照電流の選択状態に応じて切り替え可能に構成されていることを第３の特徴とする。
尚、第１インバータ回路と第２インバータ回路は、活性化状態において、入力電圧レベルが低下すると出力電圧レベルが上昇し、逆に、入力電圧レベルが上昇すると出力電圧レベルが低下する電圧レベル反転回路であり、種々の回路構成のものが可能である。
上記第３の特徴の半導体記憶装置によれば、第１電圧制限回路と第２電圧制限回路の夫々が、Ｎ型ＭＯＳＦＥＴからなるカスケードトランジスタとインバータ回路で構成されるため、第１及び第２入力ノードの電圧を所定の上限値以下に制限するとともに、第１及び第２入力ノードの電圧変動を抑制する電圧制限回路が具体的に実現される。尚、詳細な回路動作については、以下の実施形態において具体例に基づいて説明する。
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す）の一実施形態につき、図面に基づいて具体的に説明する。尚、図１３に示す従来の読み出し回路と共通する構成要素については同じ符号を付して説明する。
〈第１実施形態〉
図１に、本発明装置の概略のブロック構成を模式的に示す。本発明装置は、メモリセルを複数配列してなるメモリアレイ１と、メモリアレイ１の中から読み出し対象のメモリセルを選択する行選択回路２と列選択回路３（夫々がメモリセル選択回路に相当）と、複数の参照メモリセルを備えた参照セルアレイ４と、参照セルアレイ４の中から１つの参照メモリセルを選択する参照セル選択回路５と、行選択回路２と列選択回路３によって選択された読み出し対象の選択メモリセルに流れるメモリセル電流ＩＣＥＬＬを第１読み出し電圧ＶＯＵＴ１に変換する第１電流電圧変換回路１０と、参照セル選択回路５よって選択された参照メモリセルを流れる参照電流ＩＲＥＦを参照電圧ＶＯＵＴ２に変換する第２電流電圧変換回路２０と、第１及び第２電流電圧変換回路１０，２０において夫々電圧に変換された第１読み出し電圧ＶＯＵＴ１と参照電圧ＶＯＵＴ２を比較して比較結果信号ＶＲＥＡＤを出力する比較回路３０を備えて構成される。比較結果信号ＶＲＥＡＤの電圧レベルは、第１読み出し電圧ＶＯＵＴ１を更に増幅した第２読み出し電圧となる。
メモリアレイ１を構成するメモリセル及び参照メモリセルとして、本実施形態では、３値以上の多値データを記憶可能なフラッシュメモリセルを想定する。フラッシュメモリセルは、ソース、ドレイン、浮遊ゲート、及び、制御ゲートからなるＭＯＳＦＥＴ構造を有し、浮遊ゲートに保持される電荷量によってＭＯＳＦＥＴ構造における閾値電圧が変化することで３値以上のデータを記憶可能な不揮発性メモリセルである。尚、メモリセル及び参照メモリセルは、フラッシュメモリセルに限定されるものではなく、例えば、保持される電荷量によって閾値電圧を制御する電荷蓄積領域が浮遊ゲートではなく、ＯＮＯ（ＳｉＯ２−ＳｉＮ−ＳｉＯ２）膜等の離散的な電荷トラップ領域を有する絶縁膜で構成される不揮発性メモリセルでも良く、本発明装置は、種々の記憶原理に基づくメモリセルに適用可能である。本実施形態では、メモリアレイ１内の各メモリセルは４値データ（図１２参照）を記憶可能な場合を想定している。
また、図１では、メモリアレイ１中に読み出し対象のメモリセルのみを代表して表示しているが、実際には、メモリセルが行及び列方向にマトリクス状に配置され、同一行のメモリセルの制御ゲート（以下、単にゲートと称す）が共通のワード線ＷＬに接続し、同一列のメモリセルのドレインが共通のビット線ＢＬに接続する。各メモリセルのソースは、ソース線に接続され、メモリセルに対する読み出し、書き込み、消去の各動作において印加される電圧が異なるが、読み出し動作時には接地電圧が印加されるので、図１では接地電圧の印加状態を示している。行選択回路２は、入力される行アドレス信号（図示せず）に応じて、選択メモリセルに接続するワード線を選択して所定の読み出し用のワード線電圧（例えば、５Ｖ）を印加する。また、列選択回路３は、入力される列アドレス信号（図示せず）に応じて、選択メモリセルに接続するビット線ＢＬを選択して、第１電流電圧変換回路１０の第１入力ノードＮ１１に接続し、第１電流電圧変換回路１０から第１入力ノードＮ１１を介して選択ビット線ＢＬに所定の読み出し用のビット線電圧を印加する。これにより、第１電流電圧変換回路１０から第１入力ノードＮ１１を介して選択メモリセルに、読み出し用のワード線電圧とビット線電圧、及び、選択メモリセルの閾値電圧に応じたメモリセル電流ＩＣＥＬＬが流れる。本実施形態では、後述するように、このビット線電圧の上限値の設定が、３つの参照メモリセルの何れを選択するかで切り替え可能となっている。
参照セルアレイ４は、４値データの読み出しに対応して３つの参照メモリセルを備えて構成され、各参照メモリセルは共通の参照ワード線ＷＬｒに接続され、読み出し動作時に選択ワード線と同じ電圧（参照ワード線電圧）が印加されるように構成されている。３つの参照メモリセルの閾値電圧は、メモリアレイ１中のメモリセルの４つの閾値電圧分布（図１２参照）の夫々の中央に位置する３つの参照閾値電圧ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨに予め各別に設定されている。３つの参照メモリセルは、閾値電圧の低い順に、第１、第２、第３参照メモリセルと便宜的に呼称する。参照セル選択回路５は、多値読み出しを制御する制御回路（図示せず）からの制御信号に基づいて第１乃至第３参照メモリセルの何れか１つを選択して、選択した参照メモリセルのドレインを第２電流電圧変換回路２０の第２入力ノードＮ２１に接続し、第２電流電圧変換回路２０から第２入力ノードＮ２１を介して選択した参照メモリセルのドレインに所定の参照ドレイン電圧を印加する。これにより、第２電流電圧変換回路２０から第２入力ノードＮ２１を介してした参照メモリセルに、読み出し用の参照ワード線電圧と参照ドレイン電圧、及び、選択した参照メモリセルの閾値電圧に応じた参照電流ＩＲＥＦが流れる。本実施形態では、後述するように、この参照ドレイン電圧の上限値の設定が、３つの参照メモリセルの何れを選択するかで切り替え可能となっている。本実施形態では、参照セルアレイ４と参照セル選択回路５が、複数の参照電流ＩＲＥＦを選択的に発生可能な参照電流発生回路として機能する。
比較回路３０は、１対の差動入力ノードに入力した電圧差を差動増幅する差動増幅回路を用いて実現できる。差動増幅回路は、周知の多様な回路構成のものが利用可能であるので、詳細な説明は省略する。
尚、図１では、本発明装置の読み出し動作に関係する要部のみを表示している。図１で表示されない書き込み動作や消去動作に関係する回路や、アドレス入力信号、データ入出力信号、制御入力信号等のインターフェース回路は、一般的なフラッシュメモリと同様の回路構成が使用可能であるので、詳細な説明は省略する。
以下、本発明装置において特徴的な第１及び第２電流電圧変換回路１０，２０について詳細に説明する。
図１に示すように、第１及び第２電流電圧変換回路１０，２０は、相互に等価な回路構成となっており、メモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦを、夫々対応する第１読み出し電圧ＶＯＵＴ１と参照電圧ＶＯＵＴ２に変換して、変換した各電圧値を比較回路３０で比較することで、選択メモリセルのデータ読み出しが可能な構成となっている。第１電流電圧変換回路１０は、電源電圧ノードＶｃｃと第１入力ノードＮ２１の間に、第１負荷回路１１と第１電圧制限回路１２を直列に接続して構成される。同様に、第２電流電圧変換回路２０は、電源電圧ノードＶｃｃと第２入力ノードＮ２１の間に、第２負荷回路２１と第２電圧制限回路２２を直列に接続して構成される。第１及び第２負荷回路１１，２１は、抵抗やＭＯＳＦＥＴ等で構成された同じ回路で、第１及び第２電圧制限回路１２，２２に夫々電流供給する。
図２に示すように、第１及び第２電圧制限回路１２，２２は、夫々、Ｎ型ＭＯＳＦＥＴからなる第１及び第２カスケードトランジスタ１３，２３と、入力反転レベルが２つの選択信号ＳＥＬ０、ＳＥＬ１によって切り替え可能な第１及び第２インバータ回路１４，２４を備えて構成され、相互に全く等価な回路構成となっている。第１及び第２カスケードトランジスタ１３，２３の各ドレインが第１及び第２負荷回路１１，２１と夫々接続して、電流電圧変換された第１読み出し電圧ＶＯＵＴ１と参照電圧ＶＯＵＴ２を夫々出力する第１及び第２出力ノードＮ１２，Ｎ２２となる。第１及び第２カスケードトランジスタ１３，２３の各ソースは、第１及び第２入力ノードＮ１１，Ｎ２１となる。第１及び第２カスケードトランジスタ１３，２３は、夫々、第１及び第２負荷回路１１，２１から供給される電流をメモリセル電流ＩＣＥＬＬと参照電流ＩＲＥＦとして、第１及び第２入力ノードＮ１１，Ｎ２１を介して、選択メモリセル及び選択された参照メモリセルに供給する。第１及び第２カスケードトランジスタ１３，２３の各ゲートは、第１及び第２インバータ回路１４，２４の出力ノードと夫々接続し、第１及び第２インバータ回路１４，２４の入力ノードは、第１及び第２入力ノードＮ１１，Ｎ２１に夫々接続している。
本実施形態の第１及び第２インバータ回路１４，２４は、図２に示すように、入力反転レベルが、参照セル選択回路５における３つの参照メモリセルの選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の入力によって切り替え可能な構成となっており、一般的なＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを直列に接続したＣＭＯＳインバータを基本に変形した回路構成となっている。具体的には、第１インバータ回路１４は、ソースが電源電圧ノードＶｃｃに、ゲートが第１入力ノードＮ１１に夫々接続する第１のＰ型ＭＯＳトランジスタＱｐ１と、ソースが第１のＰ型ＭＯＳトランジスタＱｐ１のドレインに、ゲートが第１選択信号ＳＥＬ０に、ドレインが第１インバータ回路１４の出力ノードＮ１３に夫々接続する第２のＰ型ＭＯＳトランジスタＱｐ２と、ソースが電源電圧ノードＶｃｃに、ゲートが第１入力ノードＮ１１に夫々接続する第３のＰ型ＭＯＳトランジスタＱｐ３と、ソースが第３のＰ型ＭＯＳトランジスタＱｐ３のドレインに、ゲートが第２選択信号ＳＥＬ１に、ドレインが出力ノードＮ１３に夫々接続する第４のＰ型ＭＯＳトランジスタＱｐ４と、ソースが接地電圧ノードに、ゲートが第１入力ノードＮ１１に、ドレインが出力ノードＮ１３に夫々接続する第１のＮ型ＭＯＳトランジスタＱｎ１を備えて構成されている。第２インバータ回路２４は、第１インバータ回路１４と全く同じ回路構成で、ソースが電源電圧ノードＶｃｃに、ゲートが第２入力ノードＮ２１に夫々接続する第１のＰ型ＭＯＳトランジスタＱｐ１と、ソースが第１のＰ型ＭＯＳトランジスタＱｐ１のドレインに、ゲートが第１選択信号ＳＥＬ０に、ドレインが第２インバータ回路１４の出力ノードＮ２３に夫々接続する第２のＰ型ＭＯＳトランジスタＱｐ２と、ソースが電源電圧ノードＶｃｃに、ゲートが第２入力ノードＮ２１に夫々接続する第３のＰ型ＭＯＳトランジスタＱｐ３と、ソースが第３のＰ型ＭＯＳトランジスタＱｐ３のドレインに、ゲートが第２選択信号ＳＥＬ１に、ドレインが出力ノードＮ２３に夫々接続する第４のＰ型ＭＯＳトランジスタＱｐ４と、ソースが接地電圧ノードに、ゲートが第２入力ノードＮ２１に、ドレインが出力ノードＮ２３に夫々接続する第１のＮ型ＭＯＳトランジスタＱｎ１を備えて構成されている。第１及び第２インバータ回路１４，２４の第１乃至第４のＰ型ＭＯＳトランジスタＱｐ１〜Ｑｐ４及び第１のＮ型ＭＯＳトランジスタＱｎ１は、夫々別個のトランジスタであるが、インバータ回路１４，２４間で対応するトランジスタ同士は全く同じトランジスタ特性を備えている。
第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の信号レベルは、本実施形態では、参照閾値電圧ＶＲＥＦＬの第１参照メモリセルが選択される場合に、第１選択信号ＳＥＬ０が高レベルで、第２選択信号ＳＥＬ１が低レベルとなる。逆に、参照閾値電圧ＶＲＥＦＭ、ＶＲＥＦＨの第２または第３参照メモリセルが選択される場合に、第１選択信号ＳＥＬ０が低レベルで、第２選択信号ＳＥＬ１が高レベルとなる。尚、第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の各信号レベルを、第１及び第２インバータ回路１４，２４の非活性時において共に高レベルにすることで、第２及び第４のＰ型ＭＯＳトランジスタＱｐ２，Ｑｐ４をオフにして、第１及び第２インバータ回路１４，２４の直流パスを遮断できる。
図２に示す回路構成により、第１及び第２インバータ回路１４，２４の入力反転レベルを、第１参照メモリセルが選択される場合と、第２または第３参照メモリセルが選択される場合とで、選択的に切り替えることが可能となる。つまり、閾値電圧の高い第２または第３参照メモリセルが選択される場合は、第２のＰ型ＭＯＳトランジスタＱｐ２がオンして、第４のＰ型ＭＯＳトランジスタＱｐ４がオフするので、第１及び第２インバータ回路１４，２４の入力反転レベルは、第１及び第２のＰ型ＭＯＳトランジスタＱｐ１，Ｑｐ２と第１のＮ型ＭＯＳトランジスタＱｎ１の各トランジスタ特性（β値及び閾値電圧）で決まり、当該入力反転レベルを例えば、１Ｖ程度の第１入力反転レベルＶｔｉ１に設定する。また、閾値電圧の低い第１参照メモリセルが選択される場合は、第２のＰ型ＭＯＳトランジスタＱｐ２がオフして、第４のＰ型ＭＯＳトランジスタＱｐ４がオンするので、第１及び第２インバータ回路１４，２４の入力反転レベルは、第３及び第４のＰ型ＭＯＳトランジスタＱｐ３，Ｑｐ４と第１のＮ型ＭＯＳトランジスタＱｎ１の各トランジスタ特性（β値及び閾値電圧）で決まり、当該入力反転レベルを例えば、第１入力反転レベルより高電圧の（１＋Δ）Ｖ程度の第２入力反転レベルＶｔｉ２に、トランジスタサイズを調整して設定する。ここで、第１入力反転レベルＶｔｉ１と第２入力反転レベルＶｔｉ２の電圧差Δは、「発明が解決しようとする課題」の項で図１４に示すＩＶ特性図を参照して説明した参照メモリセルの閾値電圧が低いと第２電流電圧変換回路から供給されるドレイン電圧が低下する分を補完できるように設定する。より具体的には、第１のＰ型ＭＯＳトランジスタＱｐ１のゲート幅／ゲート長を、第３のＰ型ＭＯＳトランジスタＱｐ１のゲート幅／ゲート長より小さくする。
選択メモリセルにメモリセル電流ＩＣＥＬＬが流れる条件下では、第１入力ノードＮ１１の電圧レベルが、第１インバータ回路１４の入力反転レベル以下となり、第１インバータ回路１４の出力レベルが、第１入力ノードＮ１１の電圧レベルと第１カスケードトランジスタ１３の閾値電圧の合計より高レベルに遷移して、第１カスケードトランジスタ１３がオン状態になる。
第１カスケードトランジスタ１３のドレイン電圧、つまり、第１出力ノードＮ１２から出力される第１読み出し電圧ＶＯＵＴ１の電圧レベルによって、第１負荷回路１１と第１カスケードトランジスタ１３を流れる電流が変化するため、第１読み出し電圧ＶＯＵＴ１の電圧レベルは、第１負荷回路１１と第１カスケードトランジスタ１３を流れる電流がメモリセル電流ＩＣＥＬＬと等しくなるように自動的に調整され、メモリセル電流ＩＣＥＬＬに依存して決定される電圧値となる。
尚、第１入力ノードＮ１１の電圧レベルが低下すると第１カスケードトランジスタ１３のゲート電圧が上昇するため、第１負荷回路１１と第１カスケードトランジスタ１３を流れる電流が増加するので、メモリセル電流ＩＣＥＬＬと等しくなるように第１入力ノードＮ１１の電圧レベルの低下が抑制される。
また、第１入力ノードＮ１１の電圧レベルが第１インバータ回路１４の入力反転レベルを僅かに超えると、第１インバータ回路１４の出力レベルが、第１入力ノードＮ１１の電圧レベルと第１カスケードトランジスタ１３の閾値電圧の合計以下となり、第１カスケードトランジスタ１３がオフ状態になるので、第１入力ノードＮ１１の電圧レベルの上限値は、第１インバータ回路１４の入力反転レベルまたはその近傍値となる。従って、選択メモリセルのドレイン電圧（選択ビット線電圧）は、第１インバータ回路１４の入力反転レベルの設計値によって、所定の電圧レベル（上記第１または第２入力反転レベル）以下に規制される。第１カスケードトランジスタ１３がオフ状態は、メモリセル電流ＩＣＥＬＬが流れない状態であるので、メモリアレイ１からメモリセルが選択されていない状態または選択メモリセルの閾値電圧が選択メモリセルのゲート電圧以上の場合が相当する。この場合、第１負荷回路１１の電流供給も遮断されるため、第１出力ノードＮ１２から出力される第１読み出し電圧ＶＯＵＴ１の電圧レベルは、第１負荷回路１１がカットオフする最大値まで遷移する。第１負荷回路４１が抵抗やＰ型ＭＯＳＦＥＴで構成されている場合には、電源電圧レベル（ＶＣＣ）まで上昇する。
以上、図１及び図２に示す選択メモリセルと第１電流電圧変換回路１０側の回路動作について説明したが、参照メモリセルと第２電流電圧変換回路２０の回路動作についても全く同様であるので、重複する説明は割愛する。
次に、図１及び図２に示す３つの参照メモリセルと第２電流電圧変換回路２０の電流電圧特性（ＩＶ特性）について、図３に示すＩＶ特性図を参照して説明する。
図３中のＬ６は、第２負荷回路２１のＩＶ特性を示しており、横軸が第２出力ノードＮ２２の電圧を示し、縦軸が第２負荷回路２１を流れる電流を示す。図３中のＬ７は、閾値電圧が高い第２または第３参照メモリセルの選択時における第２出力ノードＮ２２の電圧を電源電圧レベル（ＶＣＣ）とした場合の第２電圧制限回路２２のＩＶ特性を示しており、図３中のＬ８は、閾値電圧が低い第１参照メモリセルの選択時における第２出力ノードＮ２２の電圧を電源電圧レベル（ＶＣＣ）とした場合の第２電圧制限回路２２のＩＶ特性を示しており、両方とも、横軸が第２入力ノードＮ２１の電圧を示し、縦軸が第２電圧制限回路２２を流れる電流を示す。説明の簡単のために、Ｌ６乃至Ｌ８のＩＶ特性は直線で近似している。図３中のＬ９は、Ｌ６及びＬ７のＩＶ特性を合成したＩＶ特性を示しており、図３中のＬ１０は、Ｌ６及びＬ８のＩＶ特性を合成したＩＶ特性を示しており、両方とも、横軸が第２入力ノードＮ２１の電圧を示し、縦軸が第２負荷回路２１と第２電圧制限回路２２を流れる電流を示す。図３中のＬ１１〜Ｌ１３は、夫々第１、第２及び第３参照メモリセルの各ＩＶ特性を示しており、横軸が参照ドレイン電圧（第２入力ノードＮ２１の電圧）を示し、縦軸が参照電流ＩＣＥＬＬを示す。
図３の点Ｆは、閾値電圧が高い第２または第３参照メモリセルの選択時における第２インバータ回路２４の第１入力反転レベルで規定される第２入力ノードＮ２１の電圧レベルの上限値（例えば１Ｖ）を示しており、点Ｇは、閾値電圧が低い第１参照メモリセルの選択時における第２インバータ回路２４の第２入力反転レベルで規定される第２入力ノードＮ２１の電圧レベルの上限値（例えば（１＋Δ）Ｖ）を示している。
点Ｈ（Ｌ９とＬ１３の交点）と点Ｉ（Ｌ９とＬ１２の交点）は、夫々閾値電圧が高い第３参照メモリセルと第２参照メモリセルにおける動作点を示しており、また、点Ｊ（Ｌ１０とＬ１１の交点）は、閾値電圧が低い第１参照メモリセルにおける動作点を示しており、その各電圧レベルＶｈ、Ｖｉ及びＶｊは第２入力ノードＮ２１の電圧レベル（各参照メモリのドレイン電圧に略等しい）を示している。ここで、第１参照メモリセルと第２参照メモリセルの各動作点Ｉ、Ｊの各電圧レベルＶｉ及びＶｊは略同電圧に調整されている。
点Ｋ（Ｌ９とＬ１１の交点）は、第２インバータ回路２４の入力反転レベルの切り替えを行わずに、第１入力反転レベルに固定されている従来の読み出し回路における、閾値電圧が低い第１参照メモリセルの動作点を、比較例として示している。点Ｋと点Ｊの２つの動作点の電圧レベルＶｋ、Ｖｊを比較すると、第２インバータ回路２４の入力反転レベルを第１入力反転レベルから第２入力反転レベルへと高くすることで、閾値電圧が低い第１参照メモリセルの選択時における第２入力ノードＮ２１の電圧レベル（参照ドレイン電圧）が高くなり、第１参照メモリセルのゲート電圧レベルが高電圧化しても、その分、ドレイン電圧レベルも高電圧化できるため、閾値電圧の低い第１参照メモリセルの動作領域をより飽和動作領域に近づけることができる。つまり、図１３に例示した従来の読み出し回路における動作点の低電圧化に起因する問題点が解消される。
〈第２実施形態〉
次に、本発明装置の第２実施形態について説明する。第２実施形態に係る本発明装置は、第１実施形態とは、第１及び第２電流電圧変換回路１０，２０を構成する第１及び第２インバータ回路１５，２５の回路構成が異なる。第１及び第２インバータ回路１５，２５以外の回路は、第１実施形態と同じであるので、重複する説明は割愛する。
第２実施形態の第１及び第２インバータ回路１５，２５は、図４に示すように、図２に示す第１実施形態の第１及び第２インバータ回路１４，２４の第１及び第３のＰ型ＭＯＳトランジスタＱｐ１，Ｑｐ３のゲートの接続先を第１及び第２入力ノードＮ１１，Ｎ２１から夫々接地電圧ノード（図４（Ａ）参照）または所定のバイアス電圧ノードＶｂｉａｓ（図４（Ｂ）参照）に変更した回路構成となっている。第１実施形態と同様に、入力反転レベルが、参照セル選択回路５における３つの参照メモリセルの選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の入力によって切り替え可能な構成となっている。
図４（Ｂ）に示すように、第１及び第３のＰ型ＭＯＳトランジスタＱｐ１，Ｑｐ３のゲート電圧レベルを、電源電圧と接地電圧の中間レベルに設定して、第１及び第３のＰ型ＭＯＳトランジスタＱｐ１，Ｑｐ３をより飽和領域近傍で動作させるようにすることで、電源電圧変動に対して第１及び第２インバータ回路１５，２５の入力反転レベルの変動をより抑制できるようになる。
尚、第１実施形態と第２実施形態で、第１及び第２インバータ回路１５，２５を構成するトランジスタの符号を共通にしているが、各トランジスタは、実施形態毎に独立であり、トランジスタサイズ等は、各実施形態において所望の入力反転レベルが得られるように調整される。以下の第３乃至第８実施形態においても同様である。
〈第３実施形態〉
次に、本発明装置の第３実施形態について説明する。第３実施形態に係る本発明装置は、第１実施形態とは、第１及び第２電流電圧変換回路１０，２０を構成する第１及び第２インバータ回路１４ａ，２４ａの回路構成が異なる。第１及び第２インバータ回路１４ａ，２４ａ以外の回路は、第１実施形態と同じであるので、重複する説明は割愛する。
第３実施形態の第１及び第２インバータ回路１４ａ，２４ａは、図５に示すように、図２に示す第１実施形態の第１及び第２インバータ回路１４，２４に対して、ソースが接地電圧ノードに、ゲートが第１及び第２インバータ回路１４ａ，２４ａの非活性時に高レベルとなる第１制御信号ＣＴＬＢに、ドレインが出力ノードＮ１３，Ｎ２３に、夫々接続する第２のＮ型ＭＯＳトランジスタＱｎ２を追加した回路構成となっている。第１実施形態と同様に、入力反転レベルが、参照セル選択回路５における３つの参照メモリセルの選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の入力によって切り替え可能な構成となっている。尚、第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１は、第１及び第２インバータ回路１４ａ，２４ａの非活性時に前記選択状態に関係なく高レベルとなるように構成されている。
第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１と制御信号ＣＴＬＢは、第１及び第２インバータ回路１４ａ，２４ａで共通に使用される信号であり、第３選択信号ＳＥＬ２と第４選択信号ＳＥＬ３と第２制御信号ＣＴＬから生成される。第１選択信号ＳＥＬ０は、第４選択信号ＳＥＬ３と第２制御信号ＣＴＬを入力とする否定論理積回路３１から出力され、第２選択信号ＳＥＬ１は、第３選択信号ＳＥＬ２と第２制御信号ＣＴＬを入力とする否定論理積回路３２から出力され、第１制御信号ＣＴＬＢは、第２制御信号ＣＴＬを入力とするインバータ回路３３から出力される。ここで、第３選択信号ＳＥＬ２の信号レベルは、参照閾値電圧ＶＲＥＦＬの第１参照メモリセルが選択される場合に高レベル、参照閾値電圧ＶＲＥＦＭ、ＶＲＥＦＨの第２または第３参照メモリセルが選択される場合に低レベルとなり、第４選択信号ＳＥＬ３の信号レベルは、参照閾値電圧ＶＲＥＦＬの第１参照メモリセルが選択される場合に低レベル、参照閾値電圧ＶＲＥＦＭ、ＶＲＥＦＨの第２または第３参照メモリセルが選択される場合に高レベルとなり、第２制御信号ＣＴＬの信号レベルは、第１及び第２インバータ回路１４ａ，２４ａの活性時に上記選択状態に関係なく高レベルとなる。
第３実施形態では、第１及び第２インバータ回路１４ａ，２４ａの非活性時に、出力ノードＮ１３，Ｎ２３の電圧レベルが低レベルとなって、第１及び第２カスケードトランジスタ１３，２３が完全にオフ状態となるとともに、第１及び第２インバータ回路１４ａ，２４ａの直流パスも完全に遮断される。
〈第４実施形態〉
次に、本発明装置の第４実施形態について説明する。第４実施形態に係る本発明装置は、第２実施形態とは、第１及び第２電流電圧変換回路１０，２０を構成する第１及び第２インバータ回路１５ａ，２５ａの回路構成が異なる。第１及び第２インバータ回路１５ａ，２５ａ以外の回路は、第２実施形態と同じであるので、重複する説明は割愛する。
第３実施形態の第１及び第２インバータ回路１５ａ，２５ａは、図６に示すように、図４に示す第２実施形態の第１及び第２インバータ回路１５，２５に対して、ソースが接地電圧ノードに、ゲートが第１及び第２インバータ回路１５ａ，２５ａの非活性時に高レベルとなる第１制御信号ＣＴＬＢに、ドレインが出力ノードＮ１３，Ｎ２３に、夫々接続する第２のＮ型ＭＯＳトランジスタＱｎ２を追加した回路構成となっている。第２実施形態と同様に、入力反転レベルが、参照セル選択回路５における３つの参照メモリセルの選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の入力によって切り替え可能な構成となっている。尚、第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１は、第１及び第２インバータ回路１５ａ，２５ａの非活性時に前記選択状態に関係なく高レベルとなるように構成されている。
第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１と制御信号ＣＴＬＢは、第３実施形態と同様に、第１及び第２インバータ回路１５ａ，２５ａで共通に使用される信号であり、第３選択信号ＳＥＬ２と第４選択信号ＳＥＬ３と第２制御信号ＣＴＬから生成される。第１選択信号ＳＥＬ０は、第４選択信号ＳＥＬ３と第２制御信号ＣＴＬを入力とする否定論理積回路３１から出力され、第２選択信号ＳＥＬ１は、第３選択信号ＳＥＬ２と第２制御信号ＣＴＬを入力とする否定論理積回路３２から出力され、第１制御信号ＣＴＬＢは、第２制御信号ＣＴＬを入力とするインバータ回路３３から出力される。ここで、第３選択信号ＳＥＬ２、第４選択信号ＳＥＬ３、及び、第２制御信号ＣＴＬの各信号レベルは、第３実施形態と同じである。
第４実施形態では、第１及び第２インバータ回路１５ａ，２５ａの非活性時に、出力ノードＮ１３，Ｎ２３の電圧レベルが低レベルとなって、第１及び第２カスケードトランジスタ１３，２３が完全にオフ状態となるとともに、第１及び第２インバータ回路１５ａ，２５ａの直流パスも完全に遮断される。
〈第５実施形態〉
次に、本発明装置の第５実施形態について説明する。第５実施形態に係る本発明装置は、第１乃至第４実施形態とは、第１及び第２電流電圧変換回路１０，２０を構成する第１及び第２インバータ回路１６，２６の回路構成が異なる。第１及び第２インバータ回路１６，２６以外の回路は、第１実施形態と同じであるので、重複する説明は割愛する。
第５実施形態の第１及び第２インバータ回路１６，２６は、図７に示すように、ソースが電源電圧ノードＶｃｃに接続する第１のＰ型ＭＯＳトランジスタＱｐ１と、ソースが第１のＰ型ＭＯＳトランジスタＱｐ１のドレインに、ゲートが制御信号ＣＴＬＢに、ドレインが第１及び第２インバータ回路１６，２６の出力ノードＮ１３，Ｎ２３に夫々接続する第２のＰ型ＭＯＳトランジスタＱｐ２と、ソースが電源電圧ノードＶｃｃに、ゲートが第１のＰ型ＭＯＳトランジスタＱｐ１のゲートに夫々接続する第３のＰ型ＭＯＳトランジスタＱｐ３と、ソースが第３のＰ型ＭＯＳトランジスタＱｐ３のドレイン及びゲートに、ゲートが制御信号ＣＴＬＢに夫々接続する第４のＰ型ＭＯＳトランジスタＱｐ４と、ソースが接地電圧ノードに、ゲートが第１入力ノードＮ１１に、ドレインが出力ノードＮ１３，Ｎ２３に夫々接続する第１のＮ型ＭＯＳトランジスタＱｎ１と、ソースが接地電圧ノードに、ゲートが第１選択信号ＳＥＬ０に、ドレインが第４のＰ型ＭＯＳトランジスタＱｐ４のドレインに夫々接続する第２のＮ型ＭＯＳトランジスタＱｎ２と、ソースが接地電圧ノードに、ゲートが第２選択信号ＳＥＬ１に、ドレインが第４のＰ型ＭＯＳトランジスタＱｐ４のドレインに夫々接続する第３のＮ型ＭＯＳトランジスタＱｎ３と、ソースが接地電圧ノードに、ゲートが制御信号ＣＴＬＢに、ドレインが出力ノードＮ１３，Ｎ２３に夫々接続する第４のＮ型ＭＯＳトランジスタＱｎ４を備えて構成されている。
第５実施形態の第１及び第２インバータ回路１６，２６では、第１及び第２のＰ型ＭＯＳトランジスタＱｐ１，Ｑｐ２がカレントミラー接続して、第２及び第３のＮ型ＭＯＳトランジスタＱｎ２，Ｑｎ３のオンオフの切り替えで、第１のＰ型ＭＯＳトランジスタＱｐ１及び第１のＮ型ＭＯＳトランジスタＱｎ１を流れる電流量を制御して、第１及び第２インバータ回路１６，２６の入力反転レベルを切り替え可能に構成されている。
第１実施形態と同様に、入力反転レベルが、参照セル選択回路５における３つの参照メモリセルの選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の入力によって切り替え可能な構成となっている。更に、第１及び第２インバータ回路１６，２６の非活性時に、出力ノードＮ１３，Ｎ２３の電圧レベルが低レベルとなって、第１及び第２カスケードトランジスタ１３，２３が完全にオフ状態となるとともに、第１及び第２インバータ回路１６，２６の直流パスも完全に遮断される構成となっている。第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１は第１実施形態と同じであり、制御信号ＣＴＬＢは、第３及び第４実施形態と同様に、第１及び第２インバータ回路１６，２６の非活性時に高レベルとなる制御信号である。
〈第６実施形態〉
次に、本発明装置の第６実施形態について説明する。第６実施形態に係る本発明装置は、第１乃至第５実施形態とは、第１及び第２電流電圧変換回路１０，２０を構成する第１及び第２インバータ回路１７，２７の回路構成が異なる。第１及び第２インバータ回路１７，２７以外の回路は、第１実施形態と同じであるので、重複する説明は割愛する。
第６実施形態の第１及び第２インバータ回路１７，２７は、図８に示すように、ソースが電源電圧ノードＶｃｃに接続する第１のＰ型ＭＯＳトランジスタＱｐ１と、ソースが第１のＰ型ＭＯＳトランジスタＱｐ１のドレインに、ゲートが制御信号ＣＴＬＢに、ドレインが第１及び第２インバータ回路１７，２７の出力ノードＮ１３，Ｎ２３に夫々接続する第２のＰ型ＭＯＳトランジスタＱｐ２と、ソースが電源電圧ノードＶｃｃに、ゲートが第１のＰ型ＭＯＳトランジスタＱｐ１のゲートに夫々接続する第３のＰ型ＭＯＳトランジスタＱｐ３と、ソースが第３のＰ型ＭＯＳトランジスタＱｐ３のドレイン及びゲートに、ゲートが第１選択信号ＳＥＬ０に夫々接続する第４のＰ型ＭＯＳトランジスタＱｐ４と、ソースが第３のＰ型ＭＯＳトランジスタＱｐ３のドレイン及びゲートに、ゲートが第２選択信号ＳＥＬ１に夫々接続する第５のＰ型ＭＯＳトランジスタＱｐ５と、ソースが接地電圧ノードに、ゲートが第１入力ノードＮ１１に、ドレインが出力ノードＮ１３，Ｎ２３に夫々接続する第１のＮ型ＭＯＳトランジスタＱｎ１と、ソースが接地電圧ノードに、ゲートが電源電圧ノードＶｃｃ（図８（Ａ）参照）または所定のバイアス電圧ノードＶｂｉａｓ（図８（Ｂ）参照）に、ドレインが第４のＰ型ＭＯＳトランジスタＱｐ４のドレインに夫々接続する第２のＮ型ＭＯＳトランジスタＱｎ２と、ソースが接地電圧ノードに、ゲートが第２のＮ型ＭＯＳトランジスタＱｎ２のゲートに、ドレインが第５のＰ型ＭＯＳトランジスタＱｐ５のドレインに夫々接続する第３のＮ型ＭＯＳトランジスタＱｎ３と、ソースが接地電圧ノードに、ゲートが制御信号ＣＴＬＢに、ドレインが出力ノードＮ１３，Ｎ２３に夫々接続する第４のＮ型ＭＯＳトランジスタＱｎ４を備えて構成されている。尚、上記バイアス電圧ノードＶｂｉａｓから供給されるバイアス電圧と、第２実施形態におけるバイアス電圧ノードＶｂｉａｓから供給されるバイアス電圧は、夫々独立したバイアス電圧であり、個々の回路構成に適合した電圧値となる。
第６実施形態の第１及び第２インバータ回路１７，２７では、第１及び第２のＰ型ＭＯＳトランジスタＱｐ１，Ｑｐ２がカレントミラー接続して、第４及び第５のＰ型ＭＯＳトランジスタＱｐ４，Ｑｐ５のオンオフの切り替えで、第１のＰ型ＭＯＳトランジスタＱｐ１及び第１のＮ型ＭＯＳトランジスタＱｎ１を流れる電流量を制御して、第１及び第２インバータ回路１７，２７の入力反転レベルを切り替え可能に構成されている。
第１実施形態と同様に、入力反転レベルが、参照セル選択回路５における３つの参照メモリセルの選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の入力によって切り替え可能な構成となっている。更に、第１及び第２インバータ回路１７，２７の非活性時に、出力ノードＮ１３，Ｎ２３の電圧レベルが低レベルとなって、第１及び第２カスケードトランジスタ１３，２３が完全にオフ状態となるとともに、第１及び第２インバータ回路１７，２７の直流パスも完全に遮断される構成となっている。第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１と制御信号ＣＴＬＢは、第３及び第４実施形態と同様に、第１及び第２インバータ回路１７，２７で共通に使用される信号であり、第３選択信号ＳＥＬ２と第４選択信号ＳＥＬ３と第２制御信号ＣＴＬから生成され、第１及び第２インバータ回路１７，２７の非活性時に高レベルとなる。
〈第７実施形態〉
次に、本発明装置の第７実施形態について説明する。第７実施形態に係る本発明装置は、第１乃至第６実施形態とは、第１及び第２電流電圧変換回路１０，２０を構成する第１及び第２インバータ回路１８，２８の回路構成が異なる。第１及び第２インバータ回路１８，２８以外の回路は、第１実施形態と同じであるので、重複する説明は割愛する。
第７実施形態の第１及び第２インバータ回路１８，２８は、図９に示すように、ソースが電源電圧ノードＶｃｃに、ゲートが第１入力ノードＮ１１に夫々接続する第１のＰ型ＭＯＳトランジスタＱｐ１と、ソースが第１のＰ型ＭＯＳトランジスタＱｐ１のドレインに、ゲートが制御信号ＣＴＬＢに、ドレインが第１及び第２インバータ回路１７，２７の出力ノードＮ１３，Ｎ２３に夫々接続する第２のＰ型ＭＯＳトランジスタＱｐ２と、ソースが接地電圧ノードに、ゲートが第１入力ノードＮ１１に夫々接続する第１のＮ型ＭＯＳトランジスタＱｎ１と、ソースが第１のＮ型ＭＯＳトランジスタＱｎ１のドレインに、ゲートが第１選択信号ＳＥＬ０に、ドレインが出力ノードＮ１３，Ｎ２３に夫々接続する第２のＮ型ＭＯＳトランジスタＱｎ２と、ソースが接地電圧ノードに、ゲートが第１入力ノードＮ１１に夫々接続する第３のＮ型ＭＯＳトランジスタＱｎ３と、ソースが第３のＮ型ＭＯＳトランジスタＱｎ３のドレインに、ゲートが第３選択信号ＳＥＬ１に、ドレインが出力ノードＮ１３，Ｎ２３に夫々接続する第４のＮ型ＭＯＳトランジスタＱｎ４と、ソースが接地電圧ノードに、ゲートが制御信号ＣＴＬＢに、ドレインが出力ノードＮ１３，Ｎ２３に夫々接続する第５のＮ型ＭＯＳトランジスタＱｎ５を備えて構成されている。
第１実施形態と同様に、入力反転レベルが、参照セル選択回路５における３つの参照メモリセルの選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の入力によって切り替え可能な構成となっている。更に、第１及び第２インバータ回路１８，２８の非活性時に、出力ノードＮ１３，Ｎ２３の電圧レベルが低レベルとなって、第１及び第２カスケードトランジスタ１３，２３が完全にオフ状態となるとともに、第１及び第２インバータ回路１８，２８の直流パスも完全に遮断される構成となっている。第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１は第１実施形態と同じであり、制御信号ＣＴＬＢは、第３及び第４実施形態と同様に、第１及び第２インバータ回路１６，２６の非活性時に高レベルとなる制御信号である。
〈第８実施形態〉
次に、本発明装置の第８実施形態について説明する。第８実施形態に係る本発明装置は、第７実施形態とは、第１及び第２電流電圧変換回路１０，２０を構成する第１及び第２インバータ回路１５，２５の回路構成が異なる。第１及び第２インバータ回路１５，２５以外の回路は、第１及び第７実施形態と同じであるので、重複する説明は割愛する。
第８実施形態の第１及び第２インバータ回路１９，２９は、図１０に示すように、図９に示す第７実施形態の第１及び第２インバータ回路１８，２８の第１のＰ型ＭＯＳトランジスタＱｐ１のゲートの接続先を第１及び第２入力ノードＮ１１，Ｎ２１から夫々接地電圧ノード（図１０（Ａ）参照）または所定のバイアス電圧ノードＶｂｉａｓ（図１０（Ｂ）参照）に変更した回路構成となっている。第７実施形態と同様に、入力反転レベルが、参照セル選択回路５における３つの参照メモリセルの選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の入力によって切り替え可能な構成となっている。尚、上記バイアス電圧ノードＶｂｉａｓから供給されるバイアス電圧と、第２または第６実施形態におけるバイアス電圧ノードＶｂｉａｓから供給されるバイアス電圧は、夫々独立したバイアス電圧であり、個々の回路構成に適合した電圧値となる。
図１０（Ｂ）に示すように、第１のＰ型ＭＯＳトランジスタＱｐ１のゲート電圧レベルを、電源電圧と接地電圧の中間レベルに設定して、第１のＰ型ＭＯＳトランジスタＱｐ１をより飽和領域近傍で動作させるようにすることで、電源電圧変動に対して第１及び第２インバータ回路１９，２９の入力反転レベルの変動をより抑制できるようになる。
次に、本発明の別実施形態について説明する。
〈１〉上記各実施形態では、第１及び第２インバータ回路の入力反転レベルを、第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の２つの選択信号の入力レベルによって切り替え可能な構成としたが、つまり、第１選択信号ＳＥＬ０がゲート入力となるトランジスタと第２選択信号ＳＥＬ１がゲート入力となるトランジスタとを択一的にオン状態として、オン状態となる一方のトランジスタによって形成される直流パスの電流量を変化させる構成としたが、１つの選択信号の入力レベルだけで、直流パスの電流量を変化させる構成としても構わない。例えば、第１選択信号ＳＥＬ０と第２選択信号ＳＥＬ１の何れか一方をゲート入力とするトランジスタを常時オン状態に固定しても良い。
更に、上記第５及び第６実施形態の第１及び第２インバータ回路の第４のＮ型ＭＯＳトランジスタＱｎ４、或いは、上記第７及び第８実施形態の第１及び第２インバータ回路の第５のＮ型ＭＯＳトランジスタＱｎ５は、必ずしも設けなくても構わない。この場合は、第１及び第２インバータ回路の非活性時に、出力ノードＮ１３，Ｎ２３の電圧レベルが低レベルとならずに、第１及び第２カスケードトランジスタ１３，２３が完全にオフ状態とならないが、第１及び第２インバータ回路の直流パスは完全に遮断される
更に、上記各実施形態では、第１及び第２電圧制限回路１２，２２は、夫々、Ｎ型ＭＯＳＦＥＴからなる第１及び第２カスケードトランジスタ１３，２３と、入力反転レベルが切り替え可能な第１及び第２インバータ回路１４，２４等を備えて構成されていたが、第１及び第２電圧制限回路１２，２２の回路構成は、第１及び第２入力ノードＮ１１，Ｎ２１の上限値を切り替え可能な所定の電圧レベルに規制でき、その電圧変動を抑制可能であれば、上記各実施形態で例示した回路構成以外にも、種々多様な回路構成が可能である。
〈２〉更に、上記各実施形態では、メモリアレイ１内の各メモリセルは４値データ（図１２参照）を記憶可能な場合を想定していたが、各メモリセルが記憶する多値データは４値に限定されるものではない。
〈３〉更に、上記各実施形態では、３つの参照メモリセルを選択する場合に、閾値電圧が最も低い第１参照メモリセルを選択する場合にのみ、第１及び第２入力ノードＮ１１，Ｎ２１の上限値を上昇させる切り替え制御を行ったが、閾値電圧が最も低い第１参照メモリセル以外の次に閾値電圧が低い第２参照メモリセルを選択する場合にも、第１及び第２入力ノードＮ１１，Ｎ２１の上限値を上昇させる切り替え制御を行うのも好ましい。この場合、第１参照メモリセルと第２参照メモリセルの当該上限値の上昇幅を同じにしても良いし、閾値電圧が低い場合ほど、上昇幅を大きくしても構わない。更に、複数の参照メモリセルを、参照メモリセル数より小さい複数のグループに区分して、閾値電圧が最も大きいグループを除いてグループ単位で、上記上昇幅を個別に設定するようにしても構わない。上記各実施形態では、３つの参照メモリセルを、第１参照メモリセルの第１グループと、第２及び第３参照メモリセルの第２グループに区分した場合に相当する。
本発明は、半導体記憶装置に利用可能であり、３値以上の多値データを記憶可能なメモリセルを備えてなる半導体記憶装置の読み出し動作マージンの改良及び読み出し速度の高速化に有用である。
本発明に係る半導体記憶装置の第１実施形態における概略のブロック構成を模式的に示すブロック図 本発明に係る半導体記憶装置の第１実施形態における第１及び第２電圧制限回路の回路構成を示す回路図 本発明に係る半導体記憶装置の第１実施形態における３つの参照メモリセルと第２電流電圧変換回路の電流電圧特性を模式的に示すＩＶ特性図 本発明に係る半導体記憶装置の第２実施形態における第１及び第２電圧制限回路の回路構成を示す回路図 本発明に係る半導体記憶装置の第３実施形態における第１及び第２電圧制限回路の回路構成を示す回路図 本発明に係る半導体記憶装置の第４実施形態における第１及び第２電圧制限回路の回路構成を示す回路図 本発明に係る半導体記憶装置の第５実施形態における第１及び第２電圧制限回路の回路構成を示す回路図 本発明に係る半導体記憶装置の第６実施形態における第１及び第２電圧制限回路の回路構成を示す回路図 本発明に係る半導体記憶装置の第７実施形態における第１及び第２電圧制限回路の回路構成を示す回路図 本発明に係る半導体記憶装置の第８実施形態における第１及び第２電圧制限回路の回路構成を示す回路図 メモリセル当たり２値データを記憶する場合のメモリアレイ内の各メモリセルの閾値電圧分布を模式的に示す閾値電圧分布図 メモリセル当たり４値データを記憶する場合のメモリアレイ内の各メモリセルの閾値電圧分布を模式的に示す閾値電圧分布図 従来の読み出し回路を備えた半導体記憶装置の概略のブロック構成を模式的に示すブロック図 図１３に示す半導体記憶装置における選択メモリセルと第１電流電圧変換回路の電流電圧特性を模式的に示すＩＶ特性図
符号の説明
１： メモリアレイ
２： 行選択回路（メモリセル選択回路）
３： 列選択回路（メモリセル選択回路）
４： 参照セルアレイ（参照電流発生回路）
５： 参照セル選択回路（参照電流発生回路）
１０： 第１電流電圧変換回路
１１： 第１負荷回路
１２： 第１電圧制限回路
１３： 第１カスケードトランジスタ
１４，１４ａ： 第１インバータ回路（第１実施形態、第３実施形態）
１５，１５ａ： 第１インバータ回路（第２実施形態、第４実施形態）
１６〜１９： 第１インバータ回路（第５〜第８実施形態）
２０： 第２電流電圧変換回路
２１： 第２負荷回路
２２： 第２電圧制限回路
２３： 第２カスケードトランジスタ
２４，２４ａ： 第２インバータ回路（第１実施形態、第３実施形態）
２５，２５ａ： 第２インバータ回路（第２実施形態、第４実施形態）
２６〜２９： 第２インバータ回路（第５〜第８実施形態）
３０： 比較回路
３１、３２： 否定論理積回路
３３： インバータ回路
４０： 第１電流電圧変換回路
４１： 第１負荷回路
４２： 第１電圧制限回路
４３、５３： カスケードトランジスタ
４４、５４： インバータ回路
５０： 第２電流電圧変換回路
５１： 第２負荷回路
５２： 第２電圧制限回路
Ａ〜Ｋ： 動作点
ＢＬ： ビット線
ＩＣＥＬＬ： メモリセル電流
ＩＲＥＦ： 参照電流
Ｌ１〜Ｌ１２： 電流電圧特性
Ｎ１１： 第１入力ノード
Ｎ１２： 第１出力ノード
Ｎ１３： 第１インバータ回路の出力ノード
Ｎ２１： 第２入力ノード
Ｎ２２： 第２出力ノード
Ｎ２３： 第２インバータ回路の出力ノード
Ｎ４１： 第１入力ノード
Ｎ４２： 第１出力ノード
Ｎ４３： 第１インバータ回路の出力ノード
Ｎ５１： 第２入力ノード
Ｎ５２： 第２出力ノード
Ｎ５３： 第２インバータ回路の出力ノード
Ｑｐ１〜Ｑｐ５： Ｐ型ＭＯＳＦＥＴ
Ｑｎ１〜Ｑｎ５： Ｎ型ＭＯＳＦＥＴ
ＳＥＬ０： 第１選択信号
ＳＥＬ１： 第２選択信号
ＳＥＬ２： 第３選択信号
ＳＥＬ３： 第４選択信号
ＣＴＬＢ： 第１制御信号
ＣＴＬ： 第２制御信号
Ｖｂｉａｓ： バイアス電圧ノード
Ｖａ〜Ｖｋ： 動作点の電圧レベル
Ｖｃｃ： 電源電圧ノード
ＶＣＣ： 電源電圧レベル
ＶＯＵＴ１： 第１読み出し電圧
ＶＯＵＴ２： 参照電圧
ＶＲＥＡＤ： 比較結果信号
ＶＲＥＦ、ＶＲＥＦＬ、ＶＲＥＦＭ、ＶＲＥＦＨ： 参照閾値電圧
ＷＬ： ワード線
ＷＬｒ： 参照ワード線

Claims (11)

  1. ３値以上の多値データを記憶可能なメモリセルを複数配列してなるメモリアレイと、
    前記メモリアレイの中から読み出し対象のメモリセルを選択するメモリセル選択回路と、
    複数の参照電流を選択的に発生可能な参照電流発生回路と、
    第１入力ノードから前記メモリセル選択回路によって選択された選択メモリセルに流れるメモリセル電流を第１読み出し電圧に変換して第１出力ノードから出力する第１電流電圧変換回路と、
    第２入力ノードから前記参照電流発生回路に流れる前記複数の参照電流の１つを参照電圧に変換して第２出力ノードから出力する前記第１電流電圧変換回路と等価な回路構成の第２電流電圧変換回路と、
    前記第１読み出し電圧と前記参照電圧を比較して第３出力ノードから比較結果信号を出力する比較回路と、を備えてなり、
    前記第１電流電圧変換回路が、前記第１出力ノードと前記第１入力ノードの間に前記第１入力ノードの電圧を所定の上限値以下に制限するとともに、前記第１入力ノードの電圧変動を抑制する第１電圧制限回路を備え、電源電圧ノードと前記第１出力ノードの間に前記第１電圧制限回路に電流供給する第１負荷回路を備えてなり、
    前記第２電流電圧変換回路が、前記第２出力ノードと前記第２入力ノードの間に前記第２入力ノードの電圧を前記上限値以下に制限するとともに、前記第２入力ノードの電圧変動を抑制する前記第１電圧制限回路と等価な第２電圧制限回路を備え、前記電源電圧ノードと前記第２出力ノードの間に前記第２電圧制限回路に電流供給する前記第１負荷回路と等価な第２負荷回路を備えてなり、
    前記第１電圧制限回路と前記第２電圧制限回路によって夫々制限される前記第１入力ノードと前記第２入力ノードの前記上限値の設定が、前記参照電流発生回路における前記複数の参照電流の選択状態に応じて切り替え可能に構成されていることを特徴とする半導体記憶装置。
  2. 前記複数の参照電流が電流値の大小に応じて少なくとも２つのグループに分類され、
    前記上限値が、前記グループ毎に、前記グループの電流値が小さい程、高電圧となるように設定されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１電圧制限回路が、
    ドレインが前記第１出力ノードに、ソースが前記第１入力ノードに夫々接続するＮ型ＭＯＳＦＥＴからなる第１カスケードトランジスタと、
    入力ノードが前記第１入力ノードに、出力ノードが前記第１カスケードトランジスタのゲートに夫々接続する第１インバータ回路と、を備えてなり、
    前記第２電圧制限回路が、
    ドレインが前記第２出力ノードに、ソースが前記第２入力ノードに夫々接続するＮ型ＭＯＳＦＥＴからなる第２カスケードトランジスタと、
    入力ノードが前記第２入力ノードに、出力ノードが前記第２カスケードトランジスタのゲートに夫々接続する第２インバータ回路と、を備えてなり、
    前記第１カスケードトランジスタと前記第２カスケードトランジスタのトランジスタ特性が同じで、
    前記第１インバータ回路と前記第２インバータ回路が同じインバータ回路で構成され、前記上限値を規定する前記インバータ回路の入力反転レベルが、前記参照電流発生回路における前記複数の参照電流の選択状態に応じて切り替え可能に構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記インバータ回路が、
    前記参照電流発生回路における前記複数の参照電流の選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号と第２選択信号の入力を受け付け、
    ソースが前記電源電圧ノードに、ゲートが前記インバータ回路の入力ノードに夫々接続する第１のＰ型ＭＯＳＦＥＴと、
    ソースが前記第１のＰ型ＭＯＳＦＥＴのドレインに、ゲートが前記第１選択信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第２のＰ型ＭＯＳＦＥＴと、
    ソースが前記電源電圧ノードに、ゲートが前記インバータ回路の入力ノードに、夫々接続する第３のＰ型ＭＯＳＦＥＴと、
    ソースが前記第３のＰ型ＭＯＳＦＥＴのドレインに、ゲートが前記第２選択信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第４のＰ型ＭＯＳＦＥＴと、
    ソースが接地電圧ノードに、ゲートが前記インバータ回路の入力ノードに、ドレインが前記インバータ回路の出力ノードに、夫々接続する第１のＮ型ＭＯＳＦＥＴと、を備えて構成されていることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記インバータ回路が、
    前記参照電流発生回路における前記複数の参照電流の選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号と第２選択信号の入力を受け付け、
    ソースが前記電源電圧ノードに、ゲートが接地電圧ノードまたは所定のバイアス電圧ノードに夫々接続する第１のＰ型ＭＯＳＦＥＴと、
    ソースが前記第１のＰ型ＭＯＳＦＥＴのドレインに、ゲートが前記第１選択信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第２のＰ型ＭＯＳＦＥＴと、
    ソースが前記電源電圧ノードに、ゲートが前記第１のＰ型ＭＯＳＦＥＴのゲートに、夫々接続する第３のＰ型ＭＯＳＦＥＴと、
    ソースが前記第３のＰ型ＭＯＳＦＥＴのドレインに、ゲートが前記第２選択信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第４のＰ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記インバータ回路の入力ノードに、ドレインが前記インバータ回路の出力ノードに、夫々接続する第１のＮ型ＭＯＳＦＥＴと、を備えて構成されていることを特徴とする請求項３に記載の半導体記憶装置。
  6. 前記第１選択信号と前記第２選択信号が、前記インバータ回路の非活性時に前記選択状態に関係なく高レベルとなるように構成され、
    前記インバータ回路が、更に、ソースが前記接地電圧ノードに、ゲートが前記インバータ回路の非活性時に高レベルとなる制御信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第２のＮ型ＭＯＳＦＥＴを備えて構成されていることを特徴とする請求項４または５に記載の半導体記憶装置。
  7. 前記インバータ回路が、
    前記参照電流発生回路における前記複数の参照電流の選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号と第２選択信号、及び、前記インバータ回路の非活性時に高レベルとなる制御信号の入力を受け付け、
    ソースが前記電源電圧ノードに接続する第１のＰ型ＭＯＳＦＥＴと、
    ソースが前記第１のＰ型ＭＯＳＦＥＴのドレインに、ゲートが前記制御信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第２のＰ型ＭＯＳＦＥＴと、
    ソースが前記電源電圧ノードに、ゲートが前記第１のＰ型ＭＯＳＦＥＴのゲートに、夫々接続する第３のＰ型ＭＯＳＦＥＴと、
    ソースが前記第３のＰ型ＭＯＳＦＥＴのドレイン及びゲートに、ゲートが前記制御信号に、夫々接続する第４のＰ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記インバータ回路の入力ノードに、ドレインが前記インバータ回路の出力ノードに、夫々接続する第１のＮ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記第１選択信号に、ドレインが前記第４のＰ型ＭＯＳＦＥＴのドレインに、夫々接続する第２のＮ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記第２選択信号に、ドレインが前記第４のＰ型ＭＯＳＦＥＴのドレインに、夫々接続する第３のＮ型ＭＯＳＦＥＴと、を備えて構成されていることを特徴とする請求項３に記載の半導体記憶装置。
  8. 前記インバータ回路が、
    前記参照電流発生回路における前記複数の参照電流の選択状態に応じて高低２つの電圧レベル間を遷移可能で、前記インバータ回路の非活性時に前記選択状態に関係なく高レベルとなる第１選択信号と第２選択信号、及び、前記インバータ回路の非活性時に高レベルとなる制御信号の入力を受け付け、
    ソースが前記電源電圧ノードに接続する第１のＰ型ＭＯＳＦＥＴと、
    ソースが前記第１のＰ型ＭＯＳＦＥＴのドレインに、ゲートが前記制御信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第２のＰ型ＭＯＳＦＥＴと、
    ソースが前記電源電圧ノードに、ゲートが前記第１のＰ型ＭＯＳＦＥＴのゲートに、夫々接続する第３のＰ型ＭＯＳＦＥＴと、
    ソースが前記第３のＰ型ＭＯＳＦＥＴのドレイン及びゲートに、ゲートが前記第１選択信号に、夫々接続する第４のＰ型ＭＯＳＦＥＴと、
    ソースが前記第３のＰ型ＭＯＳＦＥＴのドレイン及びゲートに、ゲートが前記第２選択信号に、夫々接続する第５のＰ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記インバータ回路の入力ノードに、ドレインが前記インバータ回路の出力ノードに、夫々接続する第１のＮ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記電源電圧ノードまたは所定のバイアス電圧ノードに、ドレインが前記第４のＰ型ＭＯＳＦＥＴのドレインに、夫々接続する第２のＮ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記第２のＮ型ＭＯＳＦＥＴのゲートに、ドレインが前記第５のＰ型ＭＯＳＦＥＴのドレインに、夫々接続する第３のＮ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記制御信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第４のＮ型ＭＯＳＦＥＴと、を備えて構成されていることを特徴とする請求項３に記載の半導体記憶装置。
  9. 前記インバータ回路が、
    前記参照電流発生回路における前記複数の参照電流の選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号と第２選択信号、及び、前記インバータ回路の非活性時に高レベルとなる制御信号の入力を受け付け、
    ソースが前記電源電圧ノードに、ゲートが前記インバータ回路の入力ノードに、夫々接続する第１のＰ型ＭＯＳＦＥＴと、
    ソースが前記第１のＰ型ＭＯＳＦＥＴのドレインに、ゲートが前記制御信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第２のＰ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記インバータ回路の入力ノードに、夫々接続する第１のＮ型ＭＯＳＦＥＴと、
    ソースが前記第１のＮ型ＭＯＳＦＥＴのドレインに、ゲートが前記第１選択信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第２のＮ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記インバータ回路の入力ノードに、夫々接続する第３のＮ型ＭＯＳＦＥＴと、
    ソースが前記第３のＮ型ＭＯＳＦＥＴのドレインに、ゲートが前記第２選択信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第４のＮ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記制御信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第５のＮ型ＭＯＳＦＥＴと、を備えて構成されていることを特徴とする請求項３に記載の半導体記憶装置。
  10. 前記インバータ回路が、
    前記参照電流発生回路における前記複数の参照電流の選択状態に応じて高低２つの電圧レベル間を遷移可能な第１選択信号と第２選択信号、及び、前記インバータ回路の非活性時に高レベルとなる制御信号の入力を受け付け、
    ソースが前記電源電圧ノードに、ゲートが接地電圧ノードまたは所定のバイアス電圧ノードに、夫々接続する第１のＰ型ＭＯＳＦＥＴと、
    ソースが前記第１のＰ型ＭＯＳＦＥＴのドレインに、ゲートが前記制御信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第２のＰ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記インバータ回路の入力ノードに、夫々接続する第１のＮ型ＭＯＳＦＥＴと、
    ソースが前記第１のＮ型ＭＯＳＦＥＴのドレインに、ゲートが前記第１選択信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第２のＮ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記インバータ回路の入力ノードに、夫々接続する第３のＮ型ＭＯＳＦＥＴと、
    ソースが前記第３のＮ型ＭＯＳＦＥＴのドレインに、ゲートが前記第２選択信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第４のＮ型ＭＯＳＦＥＴと、
    ソースが前記接地電圧ノードに、ゲートが前記制御信号に、ドレインが前記インバータ回路の出力ノードに、夫々接続する第５のＮ型ＭＯＳＦＥＴと、を備えて構成されていることを特徴とする請求項３に記載の半導体記憶装置。
  11. 前記メモリセルが、ソース、ドレイン、電荷保持領域、及び、制御ゲートからなるＭＯＳＦＥＴ構造を有し、前記電荷蓄積領域に保持される電荷量によって前記ＭＯＳＦＥＴ構造における閾値電圧が変化することで３値以上のデータを記憶可能な不揮発性メモリセルであることを特徴とする請求項１〜１０の何れか１項に記載の半導体記憶装置。
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