CN101800068B

CN101800068B - 一种读出放大电路

Info

Publication number: CN101800068B
Application number: CN 201010121433
Authority: CN
Inventors: 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-03-10
Filing date: 2010-03-10
Publication date: 2013-06-26
Anticipated expiration: 2030-03-10
Also published as: CN101800068A

Abstract

一种读出放大电路，包括差分放大器，连接差分放大器第一输入节点的电压控制电路，以差分放大器两输入节点作为输入端的第一运放，其中，第一运放的输出端连接第三晶体管的栅极，该第三晶体管连接在差分放大器第二输入节点与读出节点之间，所选存储单元的电流经由读出放大电路最终表现为流经第三晶体管的电流，并与参考电流进行比较，输出相应的输出信号。该读出放大电路克服了要保证读出放大电路正常工作对电源电压使用范围的限制，并防止了长沟道效应的发生，从而有效提高读出放大电路的读取速度，进一步保证其读取结果的可靠性。

Description

一种读出放大电路

技术领域

本发明涉及存储器读取结构，具体涉及一种读出放大器结构，属于存储器技术领域。

背景技术

许多电子电路都用到读出放大器。电性的差动读出放大器接收两路输入信号，并生成以输入信号间关系为特征的输出信号。随着普通电子器件工作电源电压的减小，现有读出放大电路开始遇到瓶颈。

图1为现有读出放大电路示意图。如图1所示，Ym为所选定的存储单元，其具有寄生电容Cbl。此时，存储单元Ym所在行的字线压降V_WL为高电压，由MOS晶体管Y1、Y2、Y3组成的选通电路导通，即选通信号YA、YB、YC均为高压信号，存储单元Ym上的存储信号被读取。晶体管Ms和运放I₁组成电压控制电路，晶体管Ms的源端与晶体管M1的源端连接，晶体管M1和晶体管M2组成一差分放大电路，流经存储单元Ym的电流作为该差分放大电路的输入电流，并表现为经由晶体管M2流出的输出电流，经由B点与参考电流Iref进行比较，根据比较结果，输出相应的输出信号DOUT。该读出电路中，差分放大电路输入端A点的电压V_A＝V_DD-Vth(m1)-Vdssat，其中，V_DD为电源电压，V th(m1)为晶体管M1的阈值电压，Vdssat为漏饱和电压。由此可知，A点电压即为存储单元Ym所处位线电压，且该电压受到晶体管M1阈值电压的限制。由于存储器的位线要保证一定的读出电流，因此位线电压必须达到特定的电压值，要使得读出放大电路正常工作，则A点电压不可低于该特定电压值，由上述分析可知，A点电压受到晶体管M1阈值电压的限制，随着电源电压的减小，这种读出放大电路结构严重限制了电源电压的使用范围。

为了克服这一问题，现有技术中提出了采用阈值电压钳制法代替高增益反馈法来控制位线电压的思路，从而降低晶体管阈值电压对位线电压的限制作用，图2即为改进型读出放大电路结构图。如图2所示，晶体管M1和晶体管M2组成差分放大电路201，将A点的电压转移到B点，B点电压即为存储单元所处位线电压，晶体管M3起到位线电压控制作用，晶体管M4为转换器晶体管，将流经M3的存储单元Ym读取电流转换为晶体管M5和晶体管M6组成的差分放大电路202的输入电流，并经由晶体管M6输出，流经C点，与参考电流Iref进行比较，根据比较结果，输出相应的输出信号DOUT。在该读出放大电路结构中，由于晶体管M2的电压可小于阈值电压，晶体管阈值电压对电源电压的限制作用得到一定的缓解，然而，该结构还存在以下缺点：(1)引入了更多的自偏置电流，使得存储单元读取电流增大，从而影响读取结果的可靠性；(2)由于晶体管M2必须工作在饱和区，B点的电压(即位线电压)仍然受到晶体管M2的漏饱和电压Vdssat的限制，随着常规半导体器件工作电压的进一步减小，该电路正常工作所需的电源电压受到限制；(3)采用阈值电压钳制法代替高增益反馈法来控制位线电压有可能会引起预充电过充现象，降低了存储单元数据读取速度。

发明内容

本发明要解决的技术问题是，提供一种读出放大电路，克服了现有读出放大电路对电源电压使用范围的限制，使得存储单元的工作电压得以进一步降低，从而提高电路读取速度，保证读取结果的可靠性。

为解决上述技术问题，本发明提供的读出放大电路包括：(a)差分放大器100，包括第一晶体管301、第二晶体管302以及第一输入节点311和第二输入节点312；(b)第一运算放大器310，其输入端分别连接差分放大器100的第一输入节点311和第二输入节点312；(c)连接在第二输入节点312和读出节点313之间的第三晶体管303，其栅极连接第一运算放大器310的输出端。其中，第一晶体管301、第二晶体管302、第三晶体管303均为PMOS晶体管。

本发明提供的读出放大电路还包括连接到读出节点313的参考电流源I300以及电压控制电路200。该电压控制电路200包括连接到第一输入节点311的第四晶体管304和第二运算放大器320，其中，第四晶体管304为NMOS晶体管，第二运算放大器的输入端分别连接第四晶体管304的源端和参考电压源V300，其输出端连接第四晶体管304的栅极。

本发明提供的读出放大电路中，第一运算放大器310使得第一晶体管301、第二晶体管302和第三晶体管303均工作在线性区，且第二晶体管302和第三晶体管303上的压降均小于200mV。

本发明提供的读出放大电路中，第一晶体管301和第二晶体管302的栅极电压相同，其栅极电压V_G范围为0V～V_DD-Vt，其中，V_DD为电源电压，Vt为所述第一晶体管301的阈值电压。

本发明的技术效果是，通过在差分放大电路100的两输入节点处和第三晶体管303之间引入一高增益运算放大器，使得第一输入节点311和第二输入节点312具有相同的电压，且第一晶体管301和第二晶体管302具有相同的电流。又由于第一晶体管301、第二晶体管302和第三晶体管303均工作在线性区，第二晶体管302和第三晶体管303上的压降非常小，通常小于200mV，这就使得第一输入节点311的电压与电源电压非常接近，克服了要保证读出放大电路正常工作对电源电压使用范围的限制。此外，由于第一运算放大器310的高增益作用，第二晶体管302和第三晶体管303的输出阻抗较小，防止了长沟道效应的发生，从而有效提高读出放大电路的读取速度，进一步保证其读取结果的可靠性。

附图说明

图1为现有读出放大电路示意图；

图2为现有读出放大电路改进示意图；

图3为本发明提供的读出放大电路示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图3为本发明提供的读出放大电路示意图。

如图3所示，读出放大电路包括：

(a)差分放大器100，包括第一晶体管301、第二晶体管302以及第一输入节点311和第二输入节点312；

(b)第一运算放大器310，其输入端分别连接差分放大器100的第一输入节点311和第二输入节点312；

(c)连接在第二输入节点312和读出节点313之间的第三晶体管303，其栅极连接第一运算放大器310的输出端。

其中，第一晶体管301、第二晶体管302、第三晶体管303均为PMOS晶体管。

进一步地，读出放大电路还包括连接到读出节点313的参考电流源I300以及电压控制电路200。该电压控制电路200包括连接到第一输入节点311的第四晶体管304和第二运算放大器320，其中，第四晶体管304为NMOS晶体管，第二运算放大器的输入端分别连接第四晶体管304的源端和参考电压源V300，其输出端连接第四晶体管304的栅极。

本具体实施方式中，第一运算放大器310的选择，要保证第一晶体管301、第二晶体管302和第三晶体管303均工作在线性区，此时，第二晶体管302和第三晶体管303上的压降均小于200mV。

进一步地，在本具体实施方式中，第一晶体管301和第二晶体管302的栅极电压相同，其栅极电压V_G范围为0V～～V_DD-Vt，其中，V_DD为电源电压，Vt为所述第一晶体管301的阈值电压。

在本具体实施方式中，如图3所示，Ym即为所选定的存储单元，其具有寄生电容Cbl。存储单元Ym所在行的字线压降V_WL为高电压时，所选存储单元Ym处于导通状态，与此同时，由MOS晶体管Y1、Y2、Y3组成的选通电路导通，即选通信号YA、YB、YC均为高压信号，存储单元Ym被选定，存储单元Ym上的存储信号被读取。

本具体实施方式提供的读出放大电路正常工作时，所选存储单元Ym上的电流经由第四晶体管304流到差分放大器100的第一输入节点311，其电流值与流经第一晶体管301的电流值相等。由于第一运算放大器310的作用，差分放大器100的第一输入节点311和第二输入节点312具有相同的电压值，且流经第一晶体管301和流经第二晶体管302的电流值相等，即：所选存储单元Ym的电流信号表现为差分放大器100流经第二输入节点312的电流，且其电流值与流经第三晶体管303的电流值相等。在本具体实施方式提供的读出放大电路中，参考电流源I300提供一参考电流Iref，流经第三晶体管303的电流与该参考电流Iref在读出节点313进行比较，并根据比较结果，输出相应的输出信号DOUT。

作为最佳实施方案，第一运算放大器310为高增益运算放大器，其同相输入端连接第一输入节点311，其反相输入端连接第二输入节点312。

作为又一实施方案，第一运算放大器310为普通运算放大器，其同相输入端连接第二输入节点312，其反相输入端连接第一输入节点311。

本具体实施方式提供的读出放大电路中，由于第一晶体管301、第二晶体管302和第三晶体管303均工作在线性区，读出放大电路正常工作时，第二晶体管302和第三晶体管303上的压降均非常小，通常小于200mV，因此，差分放大器100中第一输入节点311的电压与电源电压非常接近，成功克服了要保证读出放大电路正常工作对电源电压使用范围的限制。

此外，由于第一运算放大器310的高增益作用，第二晶体管302和第三晶体管303的输出阻抗较小，防止了长沟道效应的发生，从而有效提高读出放大电路的读取速度，进一步保证其读取结果的可靠性。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种读出放大电路，用于读出所选存储单元（Ym）中的数据，包括：

（a）差分放大器（100），包括第一晶体管（301）、第二晶体管（302）以及第一输入节点（311）和第二输入节点（312）；

（b）第一运算放大器（310），其输入端分别连接所述差分放大器（100）的第一输入节点（311）和第二输入节点（312）；

（c）第三晶体管（303），连接在所述第二输入节点（312）和读出节点（313）之间，所述第三晶体管（303）的栅极连接所述第一运算放大器（310）的输出端；

所述读出放大电路还包括电压控制电路（200），所述电压控制电路（200）包括连接到所述第一输入节点（311）的第四晶体管（304）和第二运算放大器（320），其中，所述第二运算放大器的输入端分别连接所述第四晶体管（304）的源端和参考电压源（V300），其输出端连接所述第四晶体管（304）的栅极。

2.根据权利要求1所述的读出放大电路，其特征在于，所述第一晶体管（301）、第二晶体管（302）、第三晶体管（303）均为PMOS晶体管。

3.根据权利要求1所述的读出放大电路，其特征在于，所述第四晶体管（304）为NMOS晶体管。

4.根据权利要求2或3所述的读出放大电路，其特征在于，所述读出放大电路还包括连接到所述读出节点（313）的参考电流源（I300）。

5.根据权利要求4所述的读出放大电路，其特征在于，所述第一运算放大器（310）使得所述第一晶体管（301）、第二晶体管（302）和第三晶体管（303）均工作在线性区。

6.根据权利要求5所述的读出放大电路，其特征在于，所述第一晶体管（301）和所述第二晶体管（302）的栅极电压相同。

7.根据权利要求6所述的读出放大电路，其特征在于，所述第一晶体管（301）和所述第二晶体管（302）的栅极电压V_G范围为0V～V_DD-Vt，其中，V_DD为电源电压，Vt为所述第一晶体管（301）的阈值电压。

8.根据权利要求5所述的读出放大电路，其特征在于，所述第二晶体管（302）和所述第三晶体管（303）的压降均小于200mV。