CN205103696U - 一种用于nand flash的不对称稳压电路 - Google Patents

Abstract

本实用新型公开了一种用于NAND？FLASH的不对称稳压电路，包括：偏置模块、误差放大模块和输出模块；偏置模块的输出端与误差放大模块的输入端连接，将外部输入电压转化为第一偏置电压、第二偏置电压、第三偏置电压及第四偏置电压并输入到误差放大模块；误差放大模块的输出端与输出模块的输入端连接，用于根据第一偏置电压、第二偏置电压、第三偏置电压及第四偏置压将差分信号放大；误差放大模块采用折叠式运放结构，其差分输出级采用不对称结构，差分输出的倍数至少为两倍；输出模块用于接收误差放大模块输入的差分放大信号并进行输出。通过对误差放大模块采用不对称的折叠式共源共栅结构，在相同功耗的条件下，产生更少的过冲电压。

Description

一种用于NAND FLASH的不对称稳压电路

技术领域

本实用新型涉及存储器稳压输出技术领域，尤其涉及一种用于NANDFLASH的不对称稳压电路。

背景技术

随着电子产品的不断发展，芯片技术也在发生着巨大的变化。资料存储型闪存(NANDFLASH)作为闪存的一种，由于其内部非线性宏单元模式为固态大容量内存的实现提供了廉价有效的解决方案。资料存储型闪存存储器具有容量较大，改写速度快等优点，适用于大量数据的存储，因而在业界得到了越来越广泛的应用，如嵌入式产品中包括数码相机、MP3随身听记忆卡、体积小巧的U盘等。

但NANDFLASH在其应用领域也存在一定的不足。NANDFLASH芯片内部需采用稳压电路对其内部输出信号进行输出，但目前现有技术中采用对称的折叠式共源共栅结构的稳压电路，在使用的过程中会造成较大的过冲电压。

实用新型内容

本实用新型是为了解决现有技术中的上述不足而完成的，本实用新型的目的在于提出一种用于资料存储型闪存的不对称稳压电路，该稳压电路能够减小NANDFLASH在使用过程中出现的过冲电压。

为达此目的，本实用新型采用以下技术方案：一种用于NANDFLASH闪存的不对称稳压电路，其特征在于，包括：偏置模块、误差放大模块和输出模块；

所述偏置模块的输出端与所述误差放大模块的输入端电连接，用于将外部输入电压转化为第一偏置电压、第二偏置电压、第三偏置电压及第四偏置电压并输入到误差放大模块；

所述误差放大模块的输出端与所述输出模块的输入端电连接，用于根据第一偏置电压、第二偏置电压、第三偏置电压及第四偏置电压将差分信号进行放大；误差放大模块采用折叠式运放结构，其差分输出级采用不对称结构，差分输出的倍数至少为两倍；

所述输出模块用于接收所述误差放大模块输入的差分放大信号并进行输出。

进一步地，所述偏置模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管；

其中，第一晶体管的栅极、第二晶体管的栅极与第一晶体管漏极电连接，用于接收外部输入电压；

第一晶体管的源极与第二晶体管的源极、第五晶体管的源极以及第六晶体管的源极电连接；

第二晶体管的漏极与第三晶体管的漏极、栅极以及第四晶体管的栅极电连接，第三晶体管的源极与第四晶体管的源极以及第七晶体管的源极电连接；

第四晶体管的漏极与第五晶体管的漏极、栅极电连接；

第七晶体管的栅极、漏极与第六晶体管的漏极电连接。

进一步地，第一晶体管、第二晶体管、第五晶体管和第六晶体管为N型MOS管，并且第二晶体管为两个N型MOS管并联；

第三晶体管、第四晶体管和第七晶体管为P型MOS管。

进一步地，所述误差放大模块包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；

其中，所述第八晶体管的栅极接收外部基准电压，第八晶体管的漏极与第十二晶体管的漏极以及第十四晶体管的源极电连接；第八晶体管的源极与第九晶体管的源极以及第十晶体管的漏极电连接；

第九晶体管的漏极与第十一晶体管的漏极以及第十三晶体管的源极电连接；

第十晶体管的栅极与第一晶体管的栅极以及第二晶体管的栅极电连接，第十晶体管的源极与第十七晶体管的源极、第十八晶体管的源极、第一晶体管的源极、第二晶体管的源极、第五晶体管的源极以及第六晶体管的源极电连接；

第十一晶体管的源极与第十二晶体管的源极、第三晶体管的源极、第四晶体管的源极以及第七晶体管的源极电连接；第十一晶体管的栅极与第十二晶体管的栅极、第三晶体管的漏极、栅极以及第四晶体管的栅极电连接；

第十三晶体管的栅极与第十四晶体管的栅极以及第七晶体管的栅极、漏极电连接；第十三晶体管的漏极与第十五晶体管的漏极、第十七晶体管的栅极以及第十八晶体管的栅极电连接；

第十四晶体管的漏极与第十六晶体管的漏极电连接；

第十五晶体管的栅极与第十六晶体管的栅极以及第五晶体管的栅极、漏极电连接；第十五晶体管的源极与第十七晶体管的漏极电连接；

第十六晶体管的源极与第十八晶体管的漏极电连接。

进一步地，所述第八晶体管、第九晶体管、第十晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管为N型MOS管，且均为至少两个N型MOS管并联；

第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管为P型MOS管，且均为至少两个P型MOS管并联。

进一步地，所述第十二晶体管的个数至少为第十一晶体管个数的两倍，所述第十四晶体管的个数至少为第十三晶体管个数的两倍，所述第十六晶体管的个数至少为第十五晶体管个数的两倍，所述第十八晶体管的个数至少为第十七晶体管个数的两倍；且上述四组倍数相同。

进一步地，所述输出模块包括第十九晶体管、第一电阻、第二电阻和第一电容；

其中，所述第十九晶体管的源极与所述第十一晶体管的源极、第十二晶体管的源极、第三晶体管的源极、第四晶体管的源极以及第七晶体管的源极电连接；第十九晶体管的栅极与第十四晶体管的漏极以及第十六晶体管的漏极电连接；

第十九晶体管的漏极与第一电阻的第一端以及第一电容的第一端电连接；第一电容的第二端与第十六晶体管的源极以及第十八晶体管的漏极电连接；

第一电阻的第二端与第二电阻的第一端以及第九晶体管的栅极电连接；

第二电阻的第二端与第十七晶体管的源极以及第十八晶体管的源极电连接。

本实用新型所述的一种用于NANDFLASH闪存的不对称稳压电路，通过对误差放大模块采用不对称的折叠式共源共栅结构，在相同功耗的条件下，产生更少的过冲电压。

附图说明

为了更加清楚地说明本实用新型示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本实用新型所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。

图1是本实用新型实施例一提供的一种用于NANDFLASH闪存的不对称稳压电路的结构示意图。

图2是本实用新型实施例二提供的一种用于NANDFLASH闪存的不对称稳压电路的电路示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，以下将结合本实用新型实施例中的附图，通过具体实施方式，完整地描述本实用新型的技术方案。显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例，基于本实用新型的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本实用新型的保护范围之内。

实施例一：

图1给出了本实施例一提供的一种用于NANDFLASH闪存的不对称稳压电路的结构示意图。

如图1，本实施例一提供的一种用于NANDFLASH闪存的不对称稳压电路，其特征在于，包括：偏置模块100、误差放大模块200、输出模块300和带隙基准电路400。

所述偏置模块100的输出端与所述误差放大模块200的输入端电连接，用于将外部输入电压转化为第一偏置电压、第二偏置电压、第三偏置电压及第四偏置电压并输入到误差放大模块200；

所述误差放大模块200的输出端与所述输出模块300的输入端电连接，用于根据第一偏置电压、第二偏置电压、第三偏置电压及第四偏置电压将差分信号进行放大；误差放大模块200采用折叠式运放结构，其差分输出级采用不对称结构，差分输出的倍数至少为两倍。

所述输出模块300用于接收所述误差放大模块200输入的差分放大信号并进行输出。

误差放大模块200接收第一偏置电压、第二偏置电压、第三偏置电压和第四偏置电压，将其作为其内部晶体管工作的启动电压。另外，误差放大模块200从外部带隙基准电路400获取基准电压，并将其与输出模块300的反馈电压进行比较后，将得到的差分信号进行放大。

这里关于晶体管倍数的设定最大为十倍。

所述输出模块300用于接收所述误差放大模块200输入的差分放大信号并进行输出。

这里需要指出的是，输出模块300对差分放大信号进行输出的时候内部会选择大功率晶体管，以保证其在高电压、大电流的工作条件下依然能稳定工作。

本实用新型实施例一提供的一种用于NANDFLASH闪存的不对称稳压电路，通过对误差放大模块中的折叠式结构所包括的晶体管采用不对称的折叠式共源共栅结构，差分输出的倍数至少为两倍，因此在相同功耗的条件下，可以产生更少的过冲电压，从而提高了电路的稳定度。

实施例二：

图2给出了本实施例二提供的一种用于NANDFLASH闪存的不对称稳压电路的电路示意图。

下面结合图2对本实施例二提供的一种用于NANDFLASH闪存的不对称稳压电路进行详细描述。

本实施例二提供的一种用于NANDFLASH闪存的不对称稳压电路，其中：

偏置模块100的作用在于将外部输入电压转化为第一偏置电压、第二偏置电压、第三偏置电压及第四偏置电压并输入到误差放大模块200。

所述偏置模块100包括第一晶体管101、第二晶体管102、第三晶体管103、第四晶体管104、第五晶体管105、第六晶体管106和第七晶体管107。

其中，第一晶体管101、第二晶体管102、第五晶体管105和第六晶体管106为N型MOS管，第三晶体管103、第四晶体管104和第七晶体管107为P型MOS管。

第一晶体管101的栅极、第二晶体管102的栅极与第一晶体管101漏极电连接，用于接收外部输入电压；

第一晶体管101的源极与第二晶体管102的源极、第五晶体管105的源极以及第六晶体管106的源极电连接。

此外，第一晶体管101与第二晶体管102的栅极还与误差放大模块200相连，将外部电压作为第一偏置电压加载到误差放大模块200相应的晶体管中。

第二晶体管102的漏极与第三晶体管103的漏极、栅极以及第四晶体管104的栅极电连接，第三晶体管103的源极与第四晶体管104的源极以及第七晶体管107的源极电连接。

第二晶体管102的漏极输出的电压经过第三晶体管103漏极、栅极以及第四晶体管104的栅极后作为第二偏置电压输入到误差放大模块200中。

第四晶体管104的漏极与第五晶体管105的漏极、栅极电连接。当第二晶体管输出电压经过第三晶体管103和第四晶体管104放大后，由第四晶体管104漏极输入到第五晶体管105的漏极、栅极，并由此作为第三偏置电压输入到误差放大模块200中。

第七晶体管107的栅极、漏极与第六晶体管106的漏极电连接。由于第六晶体管106的栅极与第一晶体管101的栅极以及第二晶体管102的栅极相连，因此，第一偏置电压会通过第六晶体管106的栅极加载到第六晶体管106中，并由第六晶体管106的漏极加载到第七晶体管107的栅极、漏极，并通过第七晶体管107的栅极、漏极作为第四偏置电压输入到误差放大模块200中。

这里需要补充的是第二晶体管为两个N型MOS管并联；第三晶体管为两个P型MOS管并联。这里之所以采用晶体管并联的形式，是为了满足其工作条件下可能产生的大电压及大电流。

进一步的，所述误差放大模块200包括第八晶体管201、第九晶体管202、第十晶体管203、第十一晶体管204、第十二晶体管205、第十三晶体管206、第十四晶体管207、第十五晶体管208、第十六晶体管209、第十七晶体管210和第十八晶体管211。

其中，所述第八晶体管201、第九晶体管202、第十晶体管203、第十五晶体管208、第十六晶体管209、第十七晶体管210和第十八晶体管211为N型MOS管；

第十一晶体管204、第十二晶体管205、第十三晶体管206和第十四晶体管207为P型MOS管。

所述第八晶体管201的栅极接收基准电压vref，第八晶体管201的漏极与第十二晶体管205的漏极以及第十四晶体管207的源极电连接；第八晶体管201的源极与第九晶体管202的源极以及第十晶体203管的漏极电连接；

第九晶体管202的漏极与第十一晶体管204的漏极以及第十三晶体管206的源极电连接。

第九晶体管202的栅极与输出模块300相连，用于接收输出模块300的反馈电压。此反馈电压与第八晶体管201的栅极接收的基准电压vref形成一组差分输入电压。而反馈电压经第九晶体管202放大后加载到第十一晶体管204的漏极以及第十三晶体管206的源极之间，而基准电压vref通过第八晶体管201放到后加载到第十二晶体管205的漏极以及第十四晶体管207的源极之间。

第十晶体管203的栅极与第一晶体管101的栅极以及第二晶体管102的栅极电连接，第十晶体管203的源极与第十七晶体管210的源极、第十八晶体管211的源极、第一晶体管101的源极、第二晶体管102的源极、第五晶体管105的源极以及第六晶体管106的源极电连接。此连接方式第十晶体管203的源极与上述其他晶体管对应电极处于相等电位。

第十晶体管203的作用在于控制第八晶体管201以及第九晶体管202的差分放大过程：只有当第十晶体管203在第一偏置电压的作用下处于导通状态，第八晶体管201和第九晶体管202才能处于差分放大过程。

第十一晶体管204的源极与第十二晶体管205的源极、第三晶体管103的源极、第四晶体管104的源极以及第七晶体管107的源极电连接；第十一晶体管204的栅极与第十二晶体管205的栅极、第三晶体管103的漏极、栅极以及第四晶体管104的栅极电连接。

值得注意的是，第十一晶体管204的源极与第十二晶体管205的源极、第三晶体管103的源极、第四晶体管104的源极以及第七晶体管107的源极处于等电位。此外，第三晶体管103的漏极、栅极以及第四晶体管104的栅极通过与第十一晶体管204的栅极、第十二晶体管205的栅极相连，将第二偏置电压传输至第十一晶体管204和第十二晶体管205，以保证其两者处于正常的工作状态。

第十三晶体管206的栅极与第十四晶体管207的栅极以及第七晶体管107的栅极、漏极电连接；第十三晶体管206的漏极与第十五晶体208管的漏极、第十七晶体管210的栅极以及第十八晶体管211的栅极电连接；

第十四晶体207管的漏极与第十六晶体管209的漏极电连接。

其中，第十三晶体管206的栅极与第十四晶体管207的栅极通过与第七晶体管107的栅极、漏极相连进而接收第四偏置电压以保证两者处于正常工作状态。

而第十三晶体管206的漏极与第十五晶体208管的漏极、第十七晶体管210的栅极以及第十八晶体管211的栅极电连接。这里的连接起到两方面的作用：首先，第十三晶体管206的漏极与第十五晶体208管的漏极相连，通过实现晶体管间的串联从而增大电压输出；另外，第十三晶体管206的漏极与第十七晶体管210的栅极以及第十八晶体管211的栅极相连用于对第十七晶体管210以及第十八晶体管211提供偏置电压以保证其正常工作。此连接方式为差分输入单项输出的工作方式。

而第十四晶体207管的漏极与第十六晶体管209的漏极电连接为通过实现晶体管间的串联从而增大运放增益。

第十五晶体管208的栅极与第十六晶体209管的栅极以及第五晶体管105的栅极、漏极电连接；第十五晶体管208的源极与第十七晶体管210的漏极电连接；

第十六晶体管209的源极与第十八晶体管211的漏极电连接。

其中，第十五晶体管208的栅极与第十六晶体209管的栅极通过与第五晶体管105的栅极、漏极连接，接收第三偏置电压以保证其正常工作。而第十五晶体管208的源极与第十七晶体管210的漏极电连接；第十六晶体管209的源极与第十八晶体管211的漏极电连接，则是为通过实现晶体管间的串联从而增大运放增益。

此外，所述第八晶体管201、第九晶体管202、第十晶体管203、第十五晶体管208、第十六晶体管209、第十七晶体管210和第十八晶体管211均为至少两个N型MOS管并联；

第十一晶体管204、第十二晶体管205、第十三晶体管206和第十四晶体管207均为至少两个P型MOS管并联。

另外，所述第十二晶体管205的个数至少为第十一晶体管204个数的两倍，所述第十四晶体管207的个数至少为第十三晶体管206个数的两倍，所述第十六晶体管209的个数至少为第十五晶体管208个数的两倍，所述第十八晶体管211的个数至少为第十七晶体管210个数的两倍；且上述四组倍数相同。

其中，第十一晶体管204、第十三晶体管206、第十五晶体管208和第十七晶体管210组成第一级；第十二晶体管205、第十四晶体管207、第十六晶体管209和第十八晶体管211组成第二级。相较于第一级的晶体管数目与第二级的晶体管数目为1：1的情况，第二级采用至少二倍于第一级的方式能够更好的缓解过冲电压。

优选的，第八晶体管201包括8个N型MOS管并联，第九晶体管202包括2个N型MOS管并联、第十晶体管203包括10个N型MOS管并联、第十五晶体管208包括6个N型MOS管并联、第十六晶体管209包括24个N型MOS管并联、第十七晶体管210包括6个N型MOS管并联和第十八晶体管211包括24个N型MOS管并联。

第十一晶体管204包括8个P型MOS管并联、第十二晶体管205包括32个P型MOS管并联、第十三晶体管206包括6个P型MOS管并联和第十四晶体管207包括24个P型MOS管并联。

此外，所述输出模块300包括第十九晶体管301、第一电阻302、第二电阻303和第一电容304；

其中，所述第十九晶体管301的源极与所述第十一晶体管204的源极、第十二晶体管205的源极、第三晶体管103的源极、第四晶体管104的源极以及第七晶体管107的源极电连接；第十九晶体管301的栅极与第十四晶体管207的漏极以及第十六晶体管209的漏极电连接；

第十九晶体管301的漏极与第一电阻302的第一端以及第一电容304的第一端电连接；第一电容304的第二端与第十六晶体管209的源极以及第十八晶体管211的漏极电连接；

其中，第十九晶体管301采用大功率晶体管以保证其在高电压、大电流的工作条件下依然能稳定工作。第一电容304作用在于提供密勒补偿，减小甚至抵消零点对系统稳定性的影响。

第一电阻302的第二端与第二电阻303的第一端以及第九晶体管202的栅极电连接。此连接用于向第九晶体管202提供反馈电压。

第二电阻303的第二端与第十七晶体管210的源极以及第十八晶体管211的源极电连接。此连接表示第二电阻303的第二端与第十七晶体管210的源极以及第十八晶体管211的源极电位相同。

本实用新型所述的一种用于NANDFLASH闪存的不对称稳压电路与现有的对称稳压电路相比具有下述优点：通过对误差放大模块中的采用二级晶体管数目至少两倍于一级晶体管数目的并联方式，从而在相同功耗的情况下，产生更小的过冲电压，同时由于输出模块采用cascode补偿，改善了输出相位裕度的问题，从而提高了电路的稳定度。

上述仅为本实用新型的较佳实施例及所运用的技术原理。本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行的各种明显变化、重新调整及替代均不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由权利要求的范围决定。

Claims (7)

1.一种用于NANDFLASH的不对称稳压电路，其特征在于，包括：偏置模块、误差放大模块和输出模块；

所述偏置模块的输出端与所述误差放大模块的输入端电连接，用于将外部输入电压转化为第一偏置电压、第二偏置电压、第三偏置电压及第四偏置电压并输入到误差放大模块；

所述误差放大模块的输出端与所述输出模块的输入端电连接，用于根据第一偏置电压、第二偏置电压、第三偏置电压及第四偏置电压将差分信号进行放大；误差放大模块采用折叠式运放结构，其差分输出级采用不对称结构，差分输出的倍数至少为两倍；

所述输出模块用于接收所述误差放大模块输入的差分放大信号并进行输出。

2.根据权利要求1所述的不对称稳压电路，其特征在于，所述偏置模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管；

其中，第一晶体管的栅极、第二晶体管的栅极与第一晶体管漏极电连接，用于接收外部输入电压；

第一晶体管的源极与第二晶体管的源极、第五晶体管的源极以及第六晶体管的源极电连接；

第二晶体管的漏极与第三晶体管的漏极、栅极以及第四晶体管的栅极电连接，第三晶体管的源极与第四晶体管的源极以及第七晶体管的源极电连接；

第四晶体管的漏极与第五晶体管的漏极、栅极电连接；

第七晶体管的栅极、漏极与第六晶体管的漏极电连接。

3.根据权利要求2所述的不对称稳压电路，其特征在于，第一晶体管、第二晶体管、第五晶体管和第六晶体管为N型MOS管，并且第二晶体管为两个N型MOS管并联；

第三晶体管、第四晶体管和第七晶体管为P型MOS管。

4.根据权利要求2所述的不对称稳压电路，其特征在于，所述误差放大模块包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；

其中，所述第八晶体管的栅极接收外部基准电压，第八晶体管的漏极与第十二晶体管的漏极以及第十四晶体管的源极电连接；第八晶体管的源极与第九晶体管的源极以及第十晶体管的漏极电连接；

第九晶体管的漏极与第十一晶体管的漏极以及第十三晶体管的源极电连接；

第十晶体管的栅极与第一晶体管的栅极以及第二晶体管的栅极电连接，第十晶体管的源极与第十七晶体管的源极、第十八晶体管的源极、第一晶体管的源极、第二晶体管的源极、第五晶体管的源极以及第六晶体管的源极电连接；

第十一晶体管的源极与第十二晶体管的源极、第三晶体管的源极、第四晶体管的源极以及第七晶体管的源极电连接；第十一晶体管的栅极与第十二晶体管的栅极、第三晶体管的漏极、栅极以及第四晶体管的栅极电连接；

第十三晶体管的栅极与第十四晶体管的栅极以及第七晶体管的栅极、漏极电连接；第十三晶体管的漏极与第十五晶体管的漏极、第十七晶体管的栅极以及第十八晶体管的栅极电连接；

第十四晶体管的漏极与第十六晶体管的漏极电连接；

第十五晶体管的栅极与第十六晶体管的栅极以及第五晶体管的栅极、漏极电连接；第十五晶体管的源极与第十七晶体管的漏极电连接；

第十六晶体管的源极与第十八晶体管的漏极电连接。

5.根据权利要求4所述的不对称稳压电路，其特征在于，所述第八晶体管、第九晶体管、第十晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管为N型MOS管，且均为至少两个N型MOS管并联；

第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管为P型MOS管，且均为至少两个P型MOS管并联。

6.根据权利要求5所述的不对称稳压电路，其特征在于，所述第十二晶体管的个数至少为第十一晶体管个数的两倍，所述第十四晶体管的个数至少为第十三晶体管个数的两倍，所述第十六晶体管的个数至少为第十五晶体管个数的两倍，所述第十八晶体管的个数至少为第十七晶体管个数的两倍；且上述四组倍数相同。

7.根据权利要求4所述的不对称稳压电路，其特征在于，所述输出模块包括第十九晶体管、第一电阻、第二电阻和第一电容；

其中，所述第十九晶体管的源极与所述第十一晶体管的源极、第十二晶体管的源极、第三晶体管的源极、第四晶体管的源极以及第七晶体管的源极电连接；第十九晶体管的栅极与第十四晶体管的漏极以及第十六晶体管的漏极电连接；

第十九晶体管的漏极与第一电阻的第一端以及第一电容的第一端电连接；第一电容的第二端与第十六晶体管的源极以及第十八晶体管的漏极电连接；

第一电阻的第二端与第二电阻的第一端以及第九晶体管的栅极电连接；

第二电阻的第二端与第十七晶体管的源极以及第十八晶体管的源极电连接。