JP5431066B2 - 半導体装置 - Google Patents
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Description
20 周辺回路領域
100 半導体チップ
100a〜100c 半導体チップの周縁部
101a〜101c パッドエリア
102a〜102c 回路領域
110T,110B 内部配線
120 マルチプレクサ
130 イコライザ
140 ゲート回路
200 リード回路
201〜204 トランジスタ
205 ラッチ回路
211,212 インバータ
221,222 マルチプレクサ
300 プリチャージ回路
301,302 トランジスタ
303 制御回路
400 アシスト回路
401 トランジスタ
402 NOR回路
403 NAND回路
501〜504 トランジスタ
BANK0〜BANK3 メモリバンク
LIO ローカルI/Oライン
MIO メインI/Oライン
MD ドライバ回路
Claims (8)
- 一方向に並べて配置された複数のメモリバンクと、
前記複数のメモリバンクのうち一方の端部に位置する第1のメモリバンクに沿って配置された第1の周辺回路領域と、
前記複数のメモリバンクのうち他方の端部に位置する第2のメモリバンクに沿って配置された第2の周辺回路領域と、
前記複数のメモリバンクのいずれかから読み出されたリードデータを前記第1の周辺回路領域に伝達するように構成された第1のI/Oラインと、
前記複数のメモリバンクのいずれかから読み出されたリードデータを前記第2の周辺回路領域に伝達するように構成された第2のI/Oラインと、
前記第1の周辺回路領域に配置され、前記第1のI/Oラインに伝達された前記リードデータを受け付けるように構成された第1のリード回路と、
前記第2の周辺回路領域に配置され、前記第2のI/Oラインに伝達された前記リードデータを受け付けるように構成された第2のリード回路と、
前記第2の周辺回路領域に配置され、前記第1のI/Oラインに伝達された前記リードデータを増幅するように構成された第1のアシスト回路と、
前記第1の周辺回路領域に配置され、前記第2のI/Oラインに伝達された前記リードデータを増幅するように構成された第2のアシスト回路と、を備えることを特徴とする半導体装置。 - 前記第1のI/Oラインは、前記複数のメモリバンクのいずれかから読み出された前記リードデータを受信する第1のローカルI/Oラインと、前記第1のローカルI/Oライン上の前記リードデータに応じて駆動される第1のメインI/Oラインとを含み、
前記第2のI/Oラインは、前記複数のメモリバンクのいずれかから読み出された前記リードデータを受信する第2のローカルI/Oラインと、前記第2のローカルI/Oライン上の前記リードデータに応じて駆動される第2のメインI/Oラインとを含み、
前記第1のリード回路及び前記第1のアシスト回路は、前記第1のメインI/Oラインに接続され、
前記第2のリード回路及び前記第2のアシスト回路は、前記第2のメインI/Oラインに接続されることを特徴とする請求項1に記載の半導体装置。 - 前記第1のリード回路は、前記第1のI/Oラインを介して伝達された前記リードデータをラッチする第1のラッチ回路を含み、
前記第2のリード回路は、前記第2のI/Oラインを介して伝達された前記リードデータをラッチする第2のラッチ回路を含んでいることを特徴とする請求項1又は2に記載の半導体装置。 - 前記第1及び第2のメインI/Oラインはそれぞれシングルエンド型のI/Oラインを含むことを特徴とする請求項2に記載の半導体装置。
- 前記第1及び第2のアシスト回路はそれぞれ前記第1及び第2のメインI/Oラインの電位が所定値を超えたことに応答して前記リードデータを増幅することを特徴とする請求項4に記載の半導体装置。
- 前記第1のローカルI/Oライン上の前記リードデータに応答した電位変化が前記第1のメインI/Oライン上に現れるように前記第1のローカルI/Oライン上の前記リードデータに応答して前記第1のメインI/Oラインを駆動する第1のドライバ回路と、
前記第2のローカルI/Oライン上の前記リードデータに応答した電位変化が前記第2のメインI/Oライン上に現れるように前記第2のローカルI/Oライン上の前記リードデータに応答して前記第2のメインI/Oラインを駆動する第2のドライバ回路と、
前記第1及び第2のメインI/Oラインをそれぞれプリチャージする第1及び第2のプリチャージ回路と、をさらに備え、
前記第1のドライバ回路は、前記第1のローカルI/Oラインに伝達された前記リードデータが一方の論理レベルである場合に前記第1のメインI/Oラインをディスチャージし、
前記第2のドライバ回路は、前記第2のローカルI/Oラインに伝達された前記リードデータが前記一方の論理レベルである場合に前記第2のメインI/Oラインをディスチャージし、
前記第1のアシスト回路は、前記第1のドライバ回路によって前記第1のメインI/Oラインが前記所定値未満の電位にディスチャージされたことに応答して、前記第1のメインI/Oラインをさらにディスチャージし、
前記第2のアシスト回路は、前記第2のドライバ回路によって前記第2のメインI/Oラインが前記所定値未満の電位にディスチャージされたことに応答して、前記第2のメインI/Oラインをさらにディスチャージすることを特徴とする請求項5に記載の半導体装置。 - 前記第1及び第2のアシスト回路は、少なくともライト動作時においては非活性化されることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
- 前記第1の周辺回路領域に配置され、前記第1のI/Oラインを介して読み出された前記リードデータを外部装置に出力するように構成された第1のデータI/Oピンと、
前記第2の周辺回路領域に配置され、前記第2のI/Oラインを介して読み出された前記リードデータを前記外部装置に出力するように構成された第2のデータI/Oピンと、をさらに備えることを特徴とする請求項1に記載の半導体装置。
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2009
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