JPH0512187A - 半導体集積回路システムのバス動作制御装置 - Google Patents
半導体集積回路システムのバス動作制御装置Info
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- JPH0512187A JPH0512187A JP16678491A JP16678491A JPH0512187A JP H0512187 A JPH0512187 A JP H0512187A JP 16678491 A JP16678491 A JP 16678491A JP 16678491 A JP16678491 A JP 16678491A JP H0512187 A JPH0512187 A JP H0512187A
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Abstract
(57)【要約】
【目的】 コンピュータシステムのバスに複数のバス
マスター信号が存在する場合に、１チップメモリコント
ローラ５の端子数の増加を最小限に抑えることである。 【構成】コンピュータシステムのバス動作制御装置にお
いて、ＣＰＵ１、２、Ethernetコントローラ３及びＤＭ
Ａコントローラ４等の必要とするアドレス信号のビット
数の異なる機能ブロックが、アドレス信号の全てのビッ
トを必要とするＤＭＡコントローラ４と、アドレス信号
の上位ビットを必要としないＣＰＵ１、２、Ethernetコ
ントローラ３から成り、前記メモリコントローラ１１の
入力と各機能ブロックの出力との間に、後者の機能ブロ
ックのバスマスター信号とＤＭＡコントローラのアドレ
ス信号の上位ビットとを多重化するマルチプレクサ１０
が接続され、このマルチプレクサ１０がＤＭＡコントロ
ーラからのバスマスター信号を受けて、前記後者の機能
ブロックのバスマスター信号とＤＭＡコントローラのア
ドレス信号の上位ビットとの切替えを行う。
マスター信号が存在する場合に、１チップメモリコント
ローラ５の端子数の増加を最小限に抑えることである。 【構成】コンピュータシステムのバス動作制御装置にお
いて、ＣＰＵ１、２、Ethernetコントローラ３及びＤＭ
Ａコントローラ４等の必要とするアドレス信号のビット
数の異なる機能ブロックが、アドレス信号の全てのビッ
トを必要とするＤＭＡコントローラ４と、アドレス信号
の上位ビットを必要としないＣＰＵ１、２、Ethernetコ
ントローラ３から成り、前記メモリコントローラ１１の
入力と各機能ブロックの出力との間に、後者の機能ブロ
ックのバスマスター信号とＤＭＡコントローラのアドレ
ス信号の上位ビットとを多重化するマルチプレクサ１０
が接続され、このマルチプレクサ１０がＤＭＡコントロ
ーラからのバスマスター信号を受けて、前記後者の機能
ブロックのバスマスター信号とＤＭＡコントローラのア
ドレス信号の上位ビットとの切替えを行う。
Description
【０００１】
【産業上の利用分野】本発明は、複数の半導体集積回路
の機能ブロックで構成されるコンピュータシステムのよ
うな半導体集積回路システムにおいて、これらの機能ブ
ロックの一部が、ある特定の時点においてそのシステム
のバスを専有していることを示すバスマスター信号を発
生させ、そのバスマスター信号をメモリコントローラに
送ってバス動作を制御するようになっているバス動作制
御装置、特に、コンピュータシステムの１つのバスに複
数のバスマスター信号が存在する場合に、信号線の数を
減らせるバス動作制御装置に関する。
の機能ブロックで構成されるコンピュータシステムのよ
うな半導体集積回路システムにおいて、これらの機能ブ
ロックの一部が、ある特定の時点においてそのシステム
のバスを専有していることを示すバスマスター信号を発
生させ、そのバスマスター信号をメモリコントローラに
送ってバス動作を制御するようになっているバス動作制
御装置、特に、コンピュータシステムの１つのバスに複
数のバスマスター信号が存在する場合に、信号線の数を
減らせるバス動作制御装置に関する。
【０００２】
【従来の技術】従来の技術によれば、例えば「Micropro
cessorand Peripheral Hand book 」intel corp. Volum
e 1-Microprocessor Page 2-7〜2-10 に記載されてい
るように、米国のインテル社の８０８６ＣＰＵでは、ア
ドレス信号にデータ、又はバスの状態信号が時分割多重
化されていた。ＬＳＩの端子数はパッケージとコストの
制約からなるべく少ない方が良く、それには上述の方法
は良い方法であった。
cessorand Peripheral Hand book 」intel corp. Volum
e 1-Microprocessor Page 2-7〜2-10 に記載されてい
るように、米国のインテル社の８０８６ＣＰＵでは、ア
ドレス信号にデータ、又はバスの状態信号が時分割多重
化されていた。ＬＳＩの端子数はパッケージとコストの
制約からなるべく少ない方が良く、それには上述の方法
は良い方法であった。
【０００３】ところでコンピュータシステムにおいて
は、バスマスター、即ち、ある時点でバスを専有して使
用する機能ブロック、はＣＰＵだけでなく、例えばＤＭ
Ａコントローラや他のプロセッサなどが存在するのが普
通である。バスに接続される周辺装置がバスマスターの
種類に応じて異なった動作を要求される場合、どのバス
マスターがバスを専有しているのかを周辺装置に知らせ
る信号が必要であるが、従来技術ではこれは単独で供給
されていた。
は、バスマスター、即ち、ある時点でバスを専有して使
用する機能ブロック、はＣＰＵだけでなく、例えばＤＭ
Ａコントローラや他のプロセッサなどが存在するのが普
通である。バスに接続される周辺装置がバスマスターの
種類に応じて異なった動作を要求される場合、どのバス
マスターがバスを専有しているのかを周辺装置に知らせ
る信号が必要であるが、従来技術ではこれは単独で供給
されていた。
【０００４】このような従来技術による構成例を図１に
示す。バスマスターとしては、本来のＣＰＵ１と、別の
目的で使われる補助のＣＰＵ２、Ethernetコントローラ
３、及びＤＭＡコントローラ４の４種の機能ブロックが
存在する。これらはメモリコントローラ５を介してメモ
リ６に接続されている。メモリコントローラ５と４種の
機能ブロック１、２、３及び４の各々の間は、アドレス
とデータを多重化した信号を伝送する多重化信号バス７
と、アドレス信号を伝送するアドレスバス８と、バスマ
スター信号Ｍ１、Ｍ２、Ｍ３およびＭ０を伝送するバス
マスター信号線９により接続されている。これらの４種
の機能ブロックは、それぞれ異なった方法でメモリ６に
アクセスを行うので、現在どのバスマスターがバスを使
っているかを示すバスマスター信号Ｍ１、Ｍ２、Ｍ３及
びＭ０がバスマスター信号線９を通してメモリコントロ
ーラ５にそれぞれ供給されている。この例ではバスマス
ターが４種いるので、４本のバスマスター信号Ｍ１、Ｍ
２、Ｍ３およびＭ０がメモリコントローラ５に入力され
ることになる。
示す。バスマスターとしては、本来のＣＰＵ１と、別の
目的で使われる補助のＣＰＵ２、Ethernetコントローラ
３、及びＤＭＡコントローラ４の４種の機能ブロックが
存在する。これらはメモリコントローラ５を介してメモ
リ６に接続されている。メモリコントローラ５と４種の
機能ブロック１、２、３及び４の各々の間は、アドレス
とデータを多重化した信号を伝送する多重化信号バス７
と、アドレス信号を伝送するアドレスバス８と、バスマ
スター信号Ｍ１、Ｍ２、Ｍ３およびＭ０を伝送するバス
マスター信号線９により接続されている。これらの４種
の機能ブロックは、それぞれ異なった方法でメモリ６に
アクセスを行うので、現在どのバスマスターがバスを使
っているかを示すバスマスター信号Ｍ１、Ｍ２、Ｍ３及
びＭ０がバスマスター信号線９を通してメモリコントロ
ーラ５にそれぞれ供給されている。この例ではバスマス
ターが４種いるので、４本のバスマスター信号Ｍ１、Ｍ
２、Ｍ３およびＭ０がメモリコントローラ５に入力され
ることになる。
【０００５】バスマスター毎に必要とされるアドレス線
は異なっており、例えば、ＣＰＵ１、ＣＰＵ２及びEthe
rnetコントローラ３はアドレス信号の上位ビットがＡ16
−19の４ビットであるのに対し、ＤＭＡコントローラ４
だけはＡ16−24の９ビット必要としている。メモリコン
トローラ１１には、このアドレス信号の最大ビットまで
入力される必要がある。この為に従来技術では、アドレ
ス線として９端子、バスマスター識別用のバスマスター
信号線として４端子必要であった。
は異なっており、例えば、ＣＰＵ１、ＣＰＵ２及びEthe
rnetコントローラ３はアドレス信号の上位ビットがＡ16
−19の４ビットであるのに対し、ＤＭＡコントローラ４
だけはＡ16−24の９ビット必要としている。メモリコン
トローラ１１には、このアドレス信号の最大ビットまで
入力される必要がある。この為に従来技術では、アドレ
ス線として９端子、バスマスター識別用のバスマスター
信号線として４端子必要であった。
【０００６】
【発明が解決しようとする課題】ところで、メモリコン
トローラ５を１つのＬＳＩで実現する場合、４つの信号
もそのまま入れるということは、端子を４つ使うことに
なり、端子数の制限が厳しいＬＳＩとしては、いかにも
無駄であるばかりでなく、コスト増の要因にもなりう
る。本発明はこの端子数の増加を最小限に抑えることを
目的としている。
トローラ５を１つのＬＳＩで実現する場合、４つの信号
もそのまま入れるということは、端子を４つ使うことに
なり、端子数の制限が厳しいＬＳＩとしては、いかにも
無駄であるばかりでなく、コスト増の要因にもなりう
る。本発明はこの端子数の増加を最小限に抑えることを
目的としている。
【０００７】
【課題を解決するための手段】本発明によれば、複数の
半導体集積回路の機能ブロックで構成される半導体集積
回路システムにおいて、これらの機能ブロックの一部
に、ある特定の時点においてそのシステムのバスを専有
していることを示すバスマスター信号を発生させ、その
バスマスター信号をメモリコントローラに送ってバス動
作を制御するようになっているバス動作制御装置におい
て、前記一部の機能ブロックが、アドレス信号の全ての
ビットを必要とする第１の機能ブロックと、前記アドレ
ス信号の上位ビットを必要としない少なくとも１つの第
２の機能ブロックから成り、前記メモリコントローラの
入力と各機能ブロックの出力との間に、前記第２の機能
ブロックのバスマスター信号と前記第１の機能ブロック
のアドレス信号の上位ビットとを多重化するマルチプレ
クサが接続され、このマルチプレクサが前記第１の機能
ブロックからのバスマスター信号を受けて、前記第２の
機能ブロックのバスマスター信号と前記第１の機能ブロ
ックのアドレス信号の上位ビットとの切替えを行うこと
を特徴とする半導体集積回路が提供される。
半導体集積回路の機能ブロックで構成される半導体集積
回路システムにおいて、これらの機能ブロックの一部
に、ある特定の時点においてそのシステムのバスを専有
していることを示すバスマスター信号を発生させ、その
バスマスター信号をメモリコントローラに送ってバス動
作を制御するようになっているバス動作制御装置におい
て、前記一部の機能ブロックが、アドレス信号の全ての
ビットを必要とする第１の機能ブロックと、前記アドレ
ス信号の上位ビットを必要としない少なくとも１つの第
２の機能ブロックから成り、前記メモリコントローラの
入力と各機能ブロックの出力との間に、前記第２の機能
ブロックのバスマスター信号と前記第１の機能ブロック
のアドレス信号の上位ビットとを多重化するマルチプレ
クサが接続され、このマルチプレクサが前記第１の機能
ブロックからのバスマスター信号を受けて、前記第２の
機能ブロックのバスマスター信号と前記第１の機能ブロ
ックのアドレス信号の上位ビットとの切替えを行うこと
を特徴とする半導体集積回路が提供される。
【０００８】すなわち、本発明によれば、コンピュータ
システムのような半導体集積回路システムにおいて、１
つのバスに複数のバスマスターが存在する場合に、バス
マスター信号をアドレス信号に重畳することにより、信
号線の数を減らせることを特徴としている。
システムのような半導体集積回路システムにおいて、１
つのバスに複数のバスマスターが存在する場合に、バス
マスター信号をアドレス信号に重畳することにより、信
号線の数を減らせることを特徴としている。
【０００９】
【実施例】図２に本発明の１実施例の構成例を示す。な
お、図１に示した回路と同じものには同じ参照符号を使
用している。ＤＭＡコントローラ４は本発明におけるア
ドレス信号の全てのビットを必要とする第１の機能ブロ
ックを構成し、ＣＰＵ１、２とEthernetコントローラ３
とは、アドレス信号の上位ビットを必要としない少なく
とも１つの第２の機能ブロックを構成する。
お、図１に示した回路と同じものには同じ参照符号を使
用している。ＤＭＡコントローラ４は本発明におけるア
ドレス信号の全てのビットを必要とする第１の機能ブロ
ックを構成し、ＣＰＵ１、２とEthernetコントローラ３
とは、アドレス信号の上位ビットを必要としない少なく
とも１つの第２の機能ブロックを構成する。
【００１０】メモリコントローラ１１の入力とＣＰＵ
１、２、Ethernetコントローラ３及びＤＭＡコントロー
ラ４の出力との間に、マルチプレクサ１０が接続されて
いる。このマルチプレクサ１０は、ＣＰＵ１、２、Ethe
rnetコントローラ３のバスマスター信号ＭとＤＭＡコン
トローラ４が発生するアドレス信号の上位ビットＡ22−
24とを多重化するものである。このマルチプレクサ１０
には、ＤＭＡコントローラ４のＳ端子にはバスマスター
信号Ｍ０が入力され、このバスマスター信号を受けて、
後述するように前記バスマスター信号Ｍ１、Ｍ２及びＭ
３とアドレス信号の上位ビットＡ22−24との切替えを行
うようになっている。すなわち、マルチプレクサ１０か
らは、バスマスター信号Ｍ１、Ｍ２及びＭ３とアドレス
信号の上位ビットＡ22−24のいずれかが出力され、メモ
リコントローラのＡ／Ｍ端子に入力される。この実施例
では、これによりメモリコントローラ１１の端子数を３
端子減らすことができる。
１、２、Ethernetコントローラ３及びＤＭＡコントロー
ラ４の出力との間に、マルチプレクサ１０が接続されて
いる。このマルチプレクサ１０は、ＣＰＵ１、２、Ethe
rnetコントローラ３のバスマスター信号ＭとＤＭＡコン
トローラ４が発生するアドレス信号の上位ビットＡ22−
24とを多重化するものである。このマルチプレクサ１０
には、ＤＭＡコントローラ４のＳ端子にはバスマスター
信号Ｍ０が入力され、このバスマスター信号を受けて、
後述するように前記バスマスター信号Ｍ１、Ｍ２及びＭ
３とアドレス信号の上位ビットＡ22−24との切替えを行
うようになっている。すなわち、マルチプレクサ１０か
らは、バスマスター信号Ｍ１、Ｍ２及びＭ３とアドレス
信号の上位ビットＡ22−24のいずれかが出力され、メモ
リコントローラのＡ／Ｍ端子に入力される。この実施例
では、これによりメモリコントローラ１１の端子数を３
端子減らすことができる。
【００１１】ところで、バスマスターがＤＭＡコントロ
ーラ４以外の時にはアドレス信号の上位ビットＡ20−24
は不要である。従ってこの時にはここがバスマスターを
表す信号になるようにすることができる。この様子を図
３及び図４に示す。バスマスター信号Ｍ０がアクティブ
（Ｈ）の時にはバスマスターがＤＭＡコントローラ１１
であることを示している。このとき、マルチプレクサ１
０では、入力端子Ｂ０〜Ｂ２とＺ０〜Ｚ２とがそれぞれ
接続され、メモリコントローラ１１のＭ１／Ａ24〜Ｍ３
／Ａ22入力端子にはアドレス信号のビットＡ22〜Ａ24が
供給される。すなわち、図４に示すように、Ｍ１−３／
Ａ24−22は切り替えられて、アドレス信号のビットＡ24
−22となる。
ーラ４以外の時にはアドレス信号の上位ビットＡ20−24
は不要である。従ってこの時にはここがバスマスターを
表す信号になるようにすることができる。この様子を図
３及び図４に示す。バスマスター信号Ｍ０がアクティブ
（Ｈ）の時にはバスマスターがＤＭＡコントローラ１１
であることを示している。このとき、マルチプレクサ１
０では、入力端子Ｂ０〜Ｂ２とＺ０〜Ｚ２とがそれぞれ
接続され、メモリコントローラ１１のＭ１／Ａ24〜Ｍ３
／Ａ22入力端子にはアドレス信号のビットＡ22〜Ａ24が
供給される。すなわち、図４に示すように、Ｍ１−３／
Ａ24−22は切り替えられて、アドレス信号のビットＡ24
−22となる。
【００１２】一方バスマスター信号がノンアクティブ
（Ｌ）の時は、マルチプレクサ１０では、入力端子Ａ０
〜Ａ２とＺ０〜Ｚ２とがそれぞれ接続され、メモリコン
トローラ１１のＭ１／Ａ24〜Ｍ３／Ａ22入力端子にはバ
スマスター信号Ｍ１〜Ｍ３が供給される。この構成で
は、メモリコントローラは、従来のものに比べて３端子
少なくても、どのバスマスターがアクティブであるかを
識別できる。
（Ｌ）の時は、マルチプレクサ１０では、入力端子Ａ０
〜Ａ２とＺ０〜Ｚ２とがそれぞれ接続され、メモリコン
トローラ１１のＭ１／Ａ24〜Ｍ３／Ａ22入力端子にはバ
スマスター信号Ｍ１〜Ｍ３が供給される。この構成で
は、メモリコントローラは、従来のものに比べて３端子
少なくても、どのバスマスターがアクティブであるかを
識別できる。
【００１３】本発明の実施例では、バスマスターが４つ
の場合を示し、メモリコントローラ１１の端子数が３個
減ることを示したが、バスマスターがもっと多い場合に
は、それに応じて、端子数の削減効果はより大きくなる
ことは容易に推測できる。但し、本発明の例で示したよ
うな必要とされるアドレス線の本数の差が５の場合は最
大５である。
の場合を示し、メモリコントローラ１１の端子数が３個
減ることを示したが、バスマスターがもっと多い場合に
は、それに応じて、端子数の削減効果はより大きくなる
ことは容易に推測できる。但し、本発明の例で示したよ
うな必要とされるアドレス線の本数の差が５の場合は最
大５である。
【００１４】例えば、アドレス線を最多数ＮA 本必要と
するバスマスターをＡ、２番目に多くＮB 本必要とする
バスマスターをＢ、３番目に多くＮc 本必要とするバス
マスターをＣ、及び、４番目に多くＮD 本必要とするバ
スマスターをＤとすると、 ＮA −ＮB ≧１ ＮA −Ｎc ≧２ ＮA −ＮD ≧３ となるシステムに適用できる。例として、ＮA ＝２４、
ＮB ＝２３、Ｎc ＝２２、ＮD ＝２１の場合を図５に示
す。
するバスマスターをＡ、２番目に多くＮB 本必要とする
バスマスターをＢ、３番目に多くＮc 本必要とするバス
マスターをＣ、及び、４番目に多くＮD 本必要とするバ
スマスターをＤとすると、 ＮA −ＮB ≧１ ＮA −Ｎc ≧２ ＮA −ＮD ≧３ となるシステムに適用できる。例として、ＮA ＝２４、
ＮB ＝２３、Ｎc ＝２２、ＮD ＝２１の場合を図５に示
す。
【００１５】
【発明の効果】以上説明したように本発明のバス動作制
御装置では、前記メモリコントローラの入力と各機能ブ
ロックの出力との間に、前記第２の機能ブロックのバス
マスター信号と前記第１の機能ブロックのアドレス信号
の上位ビットとを多重化するマルチプレクサが接続され
ているので、各機能ブロックのバスマスター信号とアド
レス信号を別々にＬＳＩに供給する場合に比べ、多重化
した分だけＬＳＩの端子数を減らすことができる。
御装置では、前記メモリコントローラの入力と各機能ブ
ロックの出力との間に、前記第２の機能ブロックのバス
マスター信号と前記第１の機能ブロックのアドレス信号
の上位ビットとを多重化するマルチプレクサが接続され
ているので、各機能ブロックのバスマスター信号とアド
レス信号を別々にＬＳＩに供給する場合に比べ、多重化
した分だけＬＳＩの端子数を減らすことができる。
【図１】従来技術によるコンピュータシステムのバス動
作制御装置の構成例を示すブロック図である。
作制御装置の構成例を示すブロック図である。
【図２】本発明の一実施例によるコンピュータシステム
のバス動作制御装置の構成例を示すブロック図である。
のバス動作制御装置の構成例を示すブロック図である。
【図３】図２のバス動作制御装置の要部を示すブロック
図である。
図である。
【図４】図３に示す本発明の実施例において、バスマス
ター信号とアドレス信号の上位ビットを多重化するタイ
ミングを示す信号波形図である。
ター信号とアドレス信号の上位ビットを多重化するタイ
ミングを示す信号波形図である。
【図５】本発明の別の実施例において、バスマスター信
号とアドレス信号の上位ビットを多重化するタイミング
を示す信号波形図である。
号とアドレス信号の上位ビットを多重化するタイミング
を示す信号波形図である。
１、２ ＣＰＵ ３ Ethernetコントローラ ４ ＤＭＡコントローラ ５、１１ メモリコントローラ ６ メモリ ７ 多重化信号バス ８ アドレスバス ９ バスマスター信号線 １０ マルチプレクサ
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数の半導体集積回路の機能ブロックで
構成される半導体集積回路システムにおいて、これらの
機能ブロックの一部に、ある特定の時点においてそのシ
ステムのバスを専有していることを示すバスマスター信
号を発生させ、そのバスマスター信号をメモリコントロ
ーラに送ってバス動作を制御するようになっているバス
動作制御装置において、 前記一部の機能ブロックが、アドレス信号の全てのビッ
トを必要とする第１の機能ブロックと、前記アドレス信
号の上位ビットを必要としない少なくとも１つの第２の
機能ブロックから成り、前記メモリコントローラの入力
と各機能ブロックの出力との間に、前記第２の機能ブロ
ックのバスマスター信号と前記第１の機能ブロックのア
ドレス信号の上位ビットとを多重化するマルチプレクサ
が接続され、このマルチプレクサが前記第１の機能ブロ
ックからのバスマスター信号を受けて、前記第２の機能
ブロックのバスマスター信号と前記第１の機能ブロック
のアドレス信号の上位ビットとの切替えを行うことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16678491A JP3200821B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体集積回路システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16678491A JP3200821B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体集積回路システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512187A true JPH0512187A (ja) | 1993-01-22 |
| JP3200821B2 JP3200821B2 (ja) | 2001-08-20 |
Family
ID=15837615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16678491A Expired - Fee Related JP3200821B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体集積回路システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200821B2 (ja) |
-
1991
- 1991-07-08 JP JP16678491A patent/JP3200821B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3200821B2 (ja) | 2001-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |