JPH0962616A - 半導体回路及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作速度を遅らせることなく信号の衝突を防
止する半導体集積回路の提供。 【解決手段】 半導体装置１ａにおいて、制御信号が有
効状態である場合に内部データを出力し、制御信号が無
効状態である場合に出力を高抵抗状態とするバスドライ
バ４ａ₀₀〜４ａ₁₅と、他の半導体装置１ｂ、１ｘ等につ
いての各装置選択信号信号２ｂ₀ 、２ｘ₀ 等及び自らの
装置選択信号２ａ₀ を入力し、他の半導体装置１ｂ、１
ｘ等についての各装置選択信号２ｂ₀ ，２ｘ₀ のいずれ
もが非選択状態かつ自らの装置選択信号２ａ₀ が選択状
態である場合に有効状態となる制御信号を制御出力手段
２ａ₂ に供給する選択状態検出手段６ａ及び７ａと、を
備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、共通のデータバス
を介してデータの双方向通信を行う複数の半導体装置を
備えたシステムの障害防止に関する。

【０００２】ＭＰＵ（micro processor unit）やＤＳＰ
（digital signal processor）等の半導体装置におい
て、内外のバスにおいて生ずる各信号間の無視できない
遅延差から、同時に複数のバスドライバが出力状態とな
り、同一バスに出力されるべきでない出力信号が同時に
出力されてしまう、いわゆるバスのコンフリクト（衝
突）が生ずることがあった。これらコンフリクトは予想
外のハザードや誤動作を引き起こす危険性があるため、
半導体装置やコンピュータシステムの設計上問題となっ
ている。

【０００３】

【従来の技術】図４に、従来の双方向データバスの接続
例を示す。図４において、符号１ａ、１ｂ、…、１ｘ
は、ＡＬＵ（arithmetic and logicunit ）、ＦＰＵ（f
loating point unit ）、ＲＡＭ、ＲＯＭ、Ｉ／Ｏ等の
独立した機能を有するブロック（以下これら半導体装置
を「機能ブロック」と呼ぶ）である。機能ブロックの個
数は任意であるが、図４では説明の便宜のため３個のみ
記載してある。符号８は、機能ブロック間でデータの送
受信を行うための双方向データバスである。バスは複数
の信号線（例えば、１６本）からなるものとする。機能
ブロック１ａの内部において、バスドライバを４ａ_XXで
示す（ＸＸはバスの番号（０〜１５）とする）。バスド
ライバの制御入力２ａがＬレベルのときバスドライバ４
ａ_XXがアクティブ状態となって、機能ブロック内の回路
からデータ１ａ_XXを双方向データバス８へ出力する。制
御入力２ａがＨレベルのときはバスドライバ４ａ_XXがイ
ンアクティブ状態となって、バスドライバ４ａ_XXの出力
はハイインピーダンス状態となり、データ１ａ_XXは双方
向データバス８から電気的に切り離される。ゲート５ａ
_XXは、常時双方向データバス８のデータを機能ブロック
内部に取り込む。他の機能ブロックｂ〜ｘについても、
同様の構成を備える。

【０００４】図５（Ａ）に、図４のような従来の双方向
データバスの接続を行った場合の波形図を示す。図５に
おいて、時刻ｔ₀ 〜ｔ₁ の間は機能ブロック１ａが双方
向データバス８に対してアクティブとなるサイクル、時
刻ｔ₁ 〜ｔ₂ の間は機能ブロック１ｂが双方向データバ
ス８に対してアクティブとなるサイクルである。時刻ｔ
₀ の後に機能ブロック１ａの内部で出力すべきデータ１
ａ_XXが用意され、時刻ｔ₁₀において制御入力２ａがＬレ
ベルになるとバスドライバ４ａ_XXがアクティブ状態とな
って双方向データバス８にデータが出力される。機能ブ
ロック１ｂについてのデータ１ｂ_XXが用意されると、時
刻ｔ₁₁において制御入力２ａは再びＨレベルに戻り、バ
スドライバ４ａ_XXはハイインピーダンス状態（インアク
ティブ状態）となる。その代わりに、時刻ｔ₂₀におい
て、制御入力２ｂがＬレベルとなってバスドライバ４ｂ
_XXがアクティブ状態となり、機能ブロック１ｂについて
の内部データ１ｂ_XXが双方向データバス８に出力され
る。

【０００５】このように、各機能ブロックのバスドライ
バが交互にアクティブ状態となることによって、機能ブ
ロック毎に内部データが双方向データバスに出力され
る。

【０００６】

【発明が解決しようとする課題】ところが、回路の規模
が増大した場合に、二以上の機能ブロックについてのバ
スドライバが同時にアクティブ状態となり、双方向デー
タバス上で信号の衝突が生ずるという問題があった。こ
の現象を図４の回路を例にとって以下に説明する。

【０００７】図５（Ｂ）は双方向データバス８上で信号
の衝突が生じる場合の波形図である。従来の回路におい
て、各機能ブロックについての制御入力は、互いに同時
にＬレベルにならないように設計されているが、回路の
規模が大きくなり配線長が長くなると、各機能ブロック
の制御入力の信号に遅延が生じ、場合によっては複数の
機能ブロックで制御入力が同時にＬレベルとなる場合が
ある。図５（Ｂ）では、機能ブロック１ａのデータをイ
ンアクティブ状態とするために制御入力２ａをＨレベル
にする時刻ｔ₁₁が、機能ブロック１ｂのデータをアクテ
ィブ状態とするために制御入力２ｂをＬレベルにする時
刻ｔ₂₀より遅れている。通常は、時刻ｔ ₁₁は時刻ｔ₂₀よ
り時間的に前に存在しなければならない。

【０００８】複数の機能ブロック間でバスドライバが同
時にアクティブ状態となると、双方向データバス８のデ
ータの論理が不定になるばかりでなく、バスドライバが
ショートして大きな直流電流が流れて多大に電力を消費
することにもなる。

【０００９】特開平５−１８９３８７号公報には、この
ような信号の衝突を防止するための発明が開示されてい
る。かかる発明は、ＮＡＮＤゲートと遅延素子を各機能
ブロック（ＣＰＵボード）に設け、いずれかの機能ブロ
ックにバス占有要求信号が発生したときは他の機能ブロ
ックのバス占有要求信号の発生を防止することにより、
バス占有要求が同時になされないように構成したもので
ある。

【００１０】しかしながら、上記公知発明では他の機能
ブロックのバス占有要求信号を遅延させ、遅延させたバ
ス占有要求信号の変化を受けて自己のバス占有要求信号
を出力するため、大きな遅延が生ずるという問題があ
る。このため、高速動作を要求される半導体装置におい
ては、動作速度を犠牲にしなければならないという問題
がある。

【００１１】上記問題に鑑み本願発明は、動作速度を遅
らせることなく信号の衝突を防止する半導体装置を提供
することを課題とする。

【００１２】

【課題を解決するための手段】請求項１に記載の半導体
回路（ワンチップマイコン等）は、内部バスを介して接
続され個々に独立した機能を有する複数の機能ブロック
（チップ内部のＡＬＵ、ＦＰＵ、ＲＡＭ、ＲＯＭ、Ｉ／
Ｏ等）と、各機能ブロックについての内部データが出力
される内部バスと、各機能ブロックを選択するためのブ
ロック選択信号により構成される選択信号バスと、を備
えた半導体回路であって、各機能ブロックは、制御信号
が有効状態である場合に内部データを内部バスへ出力
し、制御信号が無効状態である場合に内部データの出力
を禁止するバスドライバと、選択信号バスより他の機能
ブロックについての各ブロック選択信号及び自らのブロ
ック選択信号を入力し、他の機能ブロックについての各
ブロック選択信号のいずれもが非選択状態かつ自らのブ
ロック選択信号が選択状態である場合に有効状態となる
制御信号をバスドライバに供給する選択状態検出部とを
備えて構成される。

【００１３】請求項２に記載の半導体回路（ＣＰＵ、Ｒ
ＯＭ、ＲＡＭ、コントローラ、又は、１ボードマイコ
ン、１ボードメモリ等）は、制御信号が有効状態である
場合に内部データを出力し、制御信号が無効状態である
場合に内部データの出力を禁止するバスドライバと、他
の半導体回路についての各回路選択信号及び自らの回路
選択信号を入力し、他の半導体回路についての各回路選
択信号のいずれもが非選択状態かつ自らの回路選択信号
が選択状態である場合に有効状態となる制御信号をバス
ドライバに供給する選択状態検出部と、を備えたインタ
ーフェース手段を備えて構成される。

【００１４】請求項３に記載の発明は、請求項２に記載
の半導体回路を複数備えた半導体装置（ＣＰＵ、メモリ
等により構成されるコンピュータシステム、個々が独立
した機能を有する複数のボードで構成されるコンピュー
タシステム等）において、各半導体回路についてのバス
ドライバの内部データが出力される共通バスと、各半導
体回路についての回路選択信号が出力される選択信号バ
スと、を備え、各半導体回路についての選択状態検出部
の各々は、選択信号バスに出力される各半導体回路につ
いての回路選択信号に基づいて自らのバスドライバへ制
御信号を供給する。

【００１５】請求項１に記載の発明によれば、各機能ブ
ロックの選択状態検出部は、他の機能ブロックの内部デ
ータの出力を要求するためのブロック選択信号と自らの
ブロック選択信号に基づいてデータを出力する。つま
り、各選択状態検出部は、自らが内部データを出力する
場合に、他の機能ブロックがデータを出力していないこ
と、すなわち、他の機能ブロックについてのブロック選
択信号が選択状態でないことを検出してバスドライバに
出力を許可する。

【００１６】したがって、各ブロック選択信号を他の機
能ブロックに供給する選択信号バスにおける無視できな
い遅延の影響により、他のブロック選択信号が選択状態
から非選択状態に戻る前に自らを選択するブロック選択
信号が選択状態になる場合が生じても、他のブロック選
択信号が非選択状態に戻るまでは自らのバスドライバの
出力が禁止される。このため、内部バス上で複数の機能
ブロックのデータが同時に出力されるという信号の衝突
が回避される。

【００１７】請求項２に記載の発明によれば、各半導体
回路に備えたインターフェース手段において、選択状態
検出部は、他の半導体回路の内部データの出力を要求す
るための回路選択信号と自らを選択する回路選択信号に
基づいてデータを出力する。つまり、各選択状態検出部
は、自らが内部データを出力する場合に、他の半導体回
路がデータを出力していないこと、すなわち、他の半導
体回路についての回路選択信号が選択状態でないことを
検出して、バスドライバに出力を許可する。

【００１８】したがって、請求項３に記載の発明のよう
に、共通バス上で各回路選択信号を他の半導体回路に供
給する選択信号バスにおける無視できない遅延の影響に
より、他の回路選択信号が選択状態から非選択状態に戻
る前に自らの回路選択信号が選択状態になる場合が生じ
ても、各半導体回路においては、他の回路選択信号が非
選択状態に戻るまでは自らのバスドライバの出力が禁止
される。このため、共通バス上で複数の半導体回路のデ
ータが同時に出力されるという信号の衝突が回避され
る。

【００１９】なお、各半導体回路は、各々がＣＰＵ、Ｒ
ＡＭ、ＲＯＭ等の独立した機能を有する半導体集積回路
であっても、複数の１ボードマイコンやメモリボードを
汎用バスで接続してなるコンピュータシステムにおける
各ボードのような独立した回路であってもよい。

【００２０】

【発明の実施の形態】本発明の好適な実施の形態を図面
を参照して説明する。第１形態 図１に、本第１形態における半導体集積回路の構成図を
示す。本形態における半導体集積回路１００は、例え
ば、ワンチップマイクロコンピュータに代表されるよう
に、ＡＬＵ、ＦＰＵ、ＲＡＭ、ＲＯＭ等が独立した機能
ブロックとして一つのシリコンチップ上に配置された集
積回路に関する。

【００２１】図１に示すように、本第１形態の半導体集
積回路１００は、各機能ブロック１ａ〜１ｘを内部バス
８で相互に通信可能に接続して構成される。内部バス８
は、当該半導体集積回路が取扱い可能なデータのビット
幅により本数が異なる。例えば、当該回路が１６ビット
マイクロコンピュータであれば１６本の信号線で構成さ
れる。内部バス８に並行して選択信号バス２が設けられ
ている。選択信号バス２は、各機能ブロックについての
内部データの出力を要求するため各機能ブロックから出
力されるブロック選択信号により構成される。

【００２２】各機能ブロック１ａは、各々がＡＬＵ、Ｆ
ＰＵ、ＲＡＭ、ＲＯＭ、Ｉ／Ｏ等のコンピュータシステ
ムを構成する個々のブロックに相当する。図１では各機
能ブロックの個々の構成は図示せず、全ての機能ブロッ
クに共通の回路要素のみを図示してある。各機能ブロッ
クについての共通の回路要素はいずれも同様の構成をし
ているので、以下、機能ブロック１ａについて説明する
こととする。

【００２３】バスドライバ４ａ₀₀〜４ａ₁₅は、機能ブロ
ック１ａの内部データ１ａ₀₀〜１ａ ₁₅の各々を内部バス
８へ出力する。各バスドライバには制御入力信号２ａ₂
が共通して入力されている。当該制御信号２ａ₂ がＬレ
ベルであるとき、出力は有効状態となって内部データ１
ａ₀₀〜１ａ₁₅が内部バス８に出力される。当該制御信号
２ａ₂ がＨレベルであるとき出力が禁止され（例えば、
出力側がハイインピーダンス状態となる）、他の機能ブ
ロックからデータの出力が可能となる。

【００２４】ブロック選択信号２ａ₀ は当該機能ブロッ
ク１ａを選択して内部データの出力を要求するための信
号であり、選択信号バス２の一部として他の機能ブロッ
クにも供給されている。

【００２５】ゲート５ａ₀₀〜５ａ₁₅は内部バス８に出力
されているデータを当該機能ブロック１ａに取り込む。
ＮＡＮＤゲート７ａは選択状態検出手段として働き、選
択信号バス２から他の機能ブロック１ｂ〜１ｘについて
のブロック選択信号２ｂ₀ 〜２ｘ₀ を入力する。インバ
ータ６ａは自らのブロック選択信号２ａ₀ を入力し、Ｎ
ＡＮＤゲート７ａに出力する。これらＮＡＮＤゲート７
ａ及びインバータ６ａにより、他の機能ブロックについ
てのブロック選択信号が非選択状態（例えば、Ｈレベ
ル）且つ自らのブロック選択信号が選択状態（例えば、
Ｌレベル）のとき、前記制御信号２ａ₂ はＬレベル（有
効状態）となる。また、他の機能ブロックのいずれかが
Ｈレベルのとき、制御信号２ａ₂ はＨレベル（無効状
態）となる。

【００２６】上記したように、他の機能ブロック１ｂ〜
１ｘについても構成はほぼ同様である。つまり、他の各
機能ブロック１ｂ〜１ｘも、自らのブロック選択信号が
選択状態（Ｌレベル）且つ自分以外の機能ブロックのブ
ロック選択信号が非選択状態（Ｈレベル）であるとき、
自らの制御信号を有効状態（Ｌレベル）とし、内部デー
タを出力する。それ以外の状態のとき、バスドライバの
出力を禁止する。

【００２７】なお、本半導体集積回路１００における機
能ブロックの個数に制限はなく、必要な機能の種類に応
じた機能ブロックを選択して構成すればよい。集積回路
の用途も本形態のようにマイクロコンピュータに拘束さ
れることなく、バスコントローラ、メモリコントロー
ラ、各種のコントローラ等に適用可能である。

【００２８】次に、本第１形態の動作を図２の波形図に
基づいて説明する。図２において、機能ブロック１ａに
ついては、時刻ｔ₁₀からｔ₁₁までの間はブロック選択信
号２ａ₀ がＬレベルとなり、機能ブロック１ａについて
データの出力が要求される。機能ブロック１ｂについて
は、時刻₂₀からｔ₂₁までの間はブロック選択信号２ｂ₀
がＬレベルになり、機能ブロック１ｂについてデータの
出力が要求される。このため、これらブロック選択信号
に基づいてそのまま各機能ブロックがデータを出力する
と、従来例で説明したように、時刻ｔ₂₀〜ｔ₁₁の期間中
にデータが内部バス８上で衝突する。

【００２９】そこで、本形態では、インバータ６ａ、６
ｂの作用、ＮＡＮＤゲート７ａ、７ｂの作用により、互
いに同時に出力されることを禁止するための制御信号２
ａ₂及び２ｂ₂ を生成し、データの衝突を回避する。

【００３０】すなわち、機能ブロック１ａでは、インバ
ータ６ａがブロック選択信号２ａ₀の論理を反転し、Ｎ
ＡＮＤゲート７ａに入力する。ＮＡＮＤゲート７ａは入
力が全てＨレベルのときのみ出力をＬレベルにする。そ
のため自らのブロック選択信号２ａ₀ が選択状態（Ｌレ
ベル）となっても機能ブロック１ｂからのブロック選択
信号２ｂ₀ が非選択状態（Ｈレベル）でない限り、制御
信号２ａ₂ はＬレベル（有効状態）とはならない。した
がって、期間ｔ₂₀〜ｔ₁₁のように、ブロック選択信号２
ａ₀ が選択状態から非選択状態に遷移する前にブロック
選択信号２ｂ₀が先に選択状態になった場合には、制御
信号２ａ₂ は有効状態から無効状態に戻り、内部データ
１ａ₀₀〜１ａ₁₅は出力されない。

【００３１】一方、機能ブロック１ｂにおいても、イン
バータ６ｂがブロック選択信号２ｂ ₀ の論理を反転し、
ＮＡＮＤゲート７ｂに入力する。ＮＡＮＤゲート７ｂは
入力が全てＨレベルのときのみ出力をＬレベルにする。
そのため自らのブロック選択信号２ｂ₀ が選択状態（Ｌ
レベル）となっても機能ブロック１ａからのブロック選
択信号２ａ₀ が非選択状態（Ｈレベル）でない限り、制
御信号２ｂ₂ はＬレベル（有効状態）とはならない。し
たがって、期間ｔ₂₀〜ｔ₁₁のように、機能ブロック１ａ
のブロック選択信号２ａ₀ が非選択状態に戻る前に機能
ブロック１ｂのブロック選択信号２ｂ₀ が選択状態とな
っても、ＮＡＮＤゲート７ｂから出力される制御信号２
ｂ₂ は有効状態とならず、内部データ１ｂ₀₀〜１ｂ₁₅は
出力されない。そして、機能ブロック１ａからのブロッ
ク選択信号２ａ₀ が非選択状態になった時に初めて制御
信号２ｂ₂ が有効状態となり、内部データ１ｂ₀₀〜１ｂ
₁₅が出力される。

【００３２】以上の通り、本第１形態によれば、互いに
離れた機能ブロック間において信号の無視できない遅延
等が生じた場合でも、内部バス上で信号の衝突、いわゆ
るバスコンフリクトが発生しない。バスコンフリクトが
発生しないので、バスドライバの衝突による電力の浪費
が回避される。第２形態 図３に、本第２形態におけるコンピュータシステムの構
成図を示す。本形態におけるコンピュータシステム２０
０は、例えば、ＣＰＵ、ＲＡＭ、ＲＯＭ等の独立した半
導体回路としてのチップにより構成したコンピュータシ
ステム（半導体装置）に関する。

【００３３】図３に示すように、本第２形態のコンピュ
ータシステム２００は、複数のチップ１０ａ〜１０ｘを
共通バス８’で相互に通信可能に接続して構成される。
共通バス８’は、第１形態と同様に、当該各チップが取
扱い可能なデータのビット幅により本数が異なる（ここ
では１６ビットバスとする。）。共通バス８’に並行し
て選択信号バス２’が設けられている。選択信号バス
２’は、各チップについての内部データの出力を要求す
る各チップからのブロック選択信号により構成される。

【００３４】各チップ１０ａ〜１０ｘには、各々共通バ
ス８’及び選択信号バス２’と各チップとの間のデータ
等の入出力を行うインターフェース（Ｉ／Ｏ）部１ａ’
〜１ｘ’を含む。各インターフェース部１ａ’〜１ｘ’
は上記第１形態で説明した各機能ブロック１ａ〜１ｘと
同様の動作を行う。つまり、チップ１０ａを例にとれ
ば、図１を参照しても判るように、各チップから共通バ
ス８’に出力する内部データ１ａ₀₀〜１ａ₁₅がインター
フェース部１ａ’を介して共通バス８’に出力され、共
通バス８’に出力されているデータがインターフェース
部１ａ’を介してチップ１０ａ内部に入力される。ま
た、当該チップ１０ａの出力を要求する場合のチップ選
択信号（第１形態のブロック選択信号に相当）２ａ₀ が
インターフェース部１ａ’を介して選択信号バス２’に
出力される。

【００３５】なお、本形態は、各チップをシリコンチ
ップとしシリコンチップ間をバスで結線したハイブリッ
ドＩＣ、各チップをＣＰＵ、ＲＡＭ、ＲＯＭ等の独立
したデバイスとし各デバイス間をバスで接続したコンピ
ュータシステム、各チップとして１ボードマイクロコ
ンピュータやメモリボードを採用し各ボード間を汎用バ
スで接続したシステム等に適用が可能である。

【００３６】具体的な動作は、第１形態における各機能
ブロック１ａと内部バス８及び選択信号バス２との間に
おける動作と同様に行われる。信号の波形図も第１形態
の図２をそのまま適用できる。

【００３７】以上の通り、本第２形態によれば、互いに
離れたチップ間において信号の無視できない遅延等が生
じた場合でも、内部バス上で信号の衝突、いわゆるバス
コンフリクトが発生しない。バスコンフリクトが発生し
ないので、各チップの電力消費が減少できる。

【００３８】特に、本形態は全体の大きさが第１形態に
比べて大きく選択信号バスにおける信号の遅延も大きく
なるので、本形態のように本発明を適用した場合の効果
が大きい。その他の形態 本発明の上記形態に限らず種々の変形が可能である。

【００３９】例えば、選択状態検出手段の形態は、上記
各形態のようにＮＡＮＤゲートとインバータで構成する
他に、他の機能ブロック（チップ）についての装置選
択信号が非選択状態であること、及び、当該機能ブロ
ック（チップ）の装置選択信号が選択状態であること、
を検出して制御信号を有効状態とするものであれば、他
の形態であってもよい。

【００４０】また、他の機能ブロック（チップ）の動作
状態を検出するための信号は、装置選択信号に限られる
ことはなく、他の機能ブロック（チップ）の動作を示す
信号であれば、他の信号であってもよい。

【００４１】

【発明の効果】本願発明によれば、従来の発明のように
優先順位を規定するために遅延素子を用いることがない
ので、動作速度自体を遅らせることがない。また、他の
機能ブロック（チップ）の動作状態を検出するので、バ
ス上における信号の衝突を確実に防止する半導体回路及
び半導体装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１形態の半導体集積回路における構
成図である。

【図２】本発明の第１形態の半導体集積回路における波
形図である。

【図３】本発明の第２形態のコンピュータシステムにお
ける構成図である。

【図４】従来例の半導体装置における構成図である。

【図５】従来例の半導体装置における波形図である。

【符号の説明】

１ａ、１ｂ、１ｘ…機能ブロック １ａ’、１ｂ’、１ｘ’…インターフェース（Ｉ／Ｏ）
部 １ａ₀₀〜１ａ₁₅、１ｂ₀₀〜１ｂ₁₅、１ｘ₀₀〜１ｘ₁₅…内
部データ ２…選択信号バス ２ａ、２ａ₁ 、２ａ₂ 、２ｂ、２ｂ₁ 、２ｂ₂ 、２ｘ、
２ｘ₁ 、２ｘ₂ …制御入力 ３ａ₀₀〜３ａ₁₅、３ｂ₀₀〜３ｂ₁₅、３ｘ₀₀〜３ｘ₁₅…入
力データ ４ａ₀₀〜４ａ₁₅、４ｂ₀₀〜４ｂ₁₅、４ｘ₀₀〜４ｘ₁₅…バ
スドライバ ５ａ₀₀〜５ａ₁₅、５ｂ₀₀〜５ｂ₁₅、５ｘ₀₀〜５ｘ₁₅…ゲ
ート ６ａ、６ｂ、６ｘ…インバータ ７ａ、７ｂ、７ｘ…ＮＡＮＤゲート ８…内部バス ８’…共通バス １０ａ、１０ｂ、１０ｘ…チップ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 内部バスを介して接続され個々に独立し
   た機能を有する複数の機能ブロックと、各前記機能ブロ
   ックについての内部データが出力される前記内部バス
   と、各前記機能ブロックを選択するためのブロック選択
   信号により構成される選択信号バスと、を備えた半導体
   回路であって、 各前記機能ブロックは、制御信号が有効状態である場合
   に前記内部データを前記内部バスへ出力し、前記制御信
   号が無効状態である場合に前記内部データの出力を禁止
   するバスドライバと、前記選択信号バスより他の前記機
   能ブロックについての各前記ブロック選択信号及び自ら
   のブロック選択信号を入力し、他の前記機能ブロックに
   ついての各ブロック選択信号のいずれもが非選択状態か
   つ前記自らのブロック選択信号が選択状態である場合に
   有効状態となる前記制御信号を前記バスドライバに供給
   する選択状態検出部とを備えたことを特徴とする半導体
   回路。
2. 【請求項２】 制御信号が有効状態である場合に内部デ
   ータを出力し、前記制御信号が無効状態である場合に前
   記内部データの出力を禁止するバスドライバと、他の半
   導体回路についての各回路選択信号及び自らの回路選択
   信号を入力し、前記他の半導体回路についての各回路選
   択信号のいずれもが非選択状態かつ前記自らの回路選択
   信号が選択状態である場合に有効状態となる前記制御信
   号を前記バスドライバに供給する選択状態検出部と、を
   有するインターフェース手段を備えたことを特徴とする
   半導体回路。
3. 【請求項３】 請求項２に記載の半導体回路を複数備え
   た半導体装置において、 各前記半導体回路についての前記バスドライバの内部デ
   ータが出力される共通バスと、各前記半導体回路につい
   ての前記回路選択信号が出力される選択信号バスと、を
   備え、 各前記半導体回路についての前記選択状態検出部の各々
   は、前記選択信号バスに出力される各前記半導体回路に
   ついての前記回路選択信号に基づいて自らの前記バスド
   ライバへ前記制御信号を供給することを特徴とする半導
   体装置。