KR19990086858A

KR19990086858A - 프로세서 중재 장치

Info

Publication number: KR19990086858A
Application number: KR1019980020030A
Authority: KR
Inventors: 박영섭
Original assignee: 강병호; 대우통신 주식회사
Priority date: 1998-05-30
Filing date: 1998-05-30
Publication date: 1999-12-15

Abstract

본 발명은 프로세서 중재 장치에 관한 것으로, 두 개의 마스터 프로세서가 억세스하는 어드레스중 하나의 어드레스를 변환시켜 줌으로써 동일한 부팅용 메모리 소자를 사용할 수 있고, 두 개의 프로세서에게 균등한 버스 사용 권한을 부여함으로써 버스도 공동으로 사용할 수 있다. 따라서, 부팅용 메모리 소자를 공유함으로써 높은 성능과 자원의 활용이 매우 효율적일 뿐만 아니라 프로세서를 모두 마스터로 사용하는 경우 마스터로서의 유용한 기능을 모두 활용할 수 있게 되는 효과가 있다.

Description

프로세서 중재 장치

본 발명은 프로세서 중재 장치에 관한 것으로, 특히 두 개의 프로세서가 버스와 부팅용 메모리 소자를 공유하여 동시에 명령을 처리할 수 있도록 한 프로세서의 중재 장치에 관한 것이다.

통상적으로, 각종 전기, 전자, 컴퓨터, 통신 시스템은 시스템의 효율 향상을 위하여 각종 명령을 처리하고 다수의 기능을 수행하는 멀티 프로세서 구조를 가지고 있다.

이러한 멀티 프로세서 시스템은 하나의 프로세서를 마스터로 사용하고 다른 나머지 프로세서를 슬레이브로 사용하며, 중재부에 의해 하나의 부팅용 메모리 소자를 마스터와 슬레이브 프로세서가 공유하게 하는 방법과, 각각의 프로세서마다 부팅용 메모리 소자를 두고 디피램(DPRAM) 또는 버퍼(Buffer)를 이용하여 버스를 분리하고 인터페이스함으로써 모든 프로세서를 마스터로 사용하는 방법이 있다.

그러나, 모든 프로세서를 마스터로 사용하는 멀티 프로세서 시스템은 각 프로세서마다 부팅용 메모리 소자를 일대일 대응시켜 사용해야 하고, 각각의 프로세서 와 연결된 버스를 인터페이스하여 사용하기 위한 디피램 또는 버퍼와 같은 메모리 소자를 사용해야 하기 때문에 전체적인 회로가 복잡해지게 됨은 물론 각 프로세서의 처리 시간이 지연되어 전체 시스템의 성능에 악영향을 끼치는 문제점이 있었다.

본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 마스터로 동작하는 멀티 프로세서가 동일한 부팅용 메모리 소자를 사용하고, 각 프로세서에게 균등한 버스 사용 권한을 부여함으로써 공동으로 버스를 사용할 수 있도록 한 중재 장치를 제공함에 있다.

이러한 목적을 달성하기 위한 본 발명에서 프로세서 중재 장치는 제1, 제2 프로세서의 초기 구동에 필요한 부팅용 프로그램이 저장되어 있는 메모리 소자와; 제1, 2 프로세서의 초기 구동과 동시에 버스 사용 요구가 발생되면, 순차적으로 메모리 소자내에 저장된 부팅 프로그램을 억세스할 수 있는 버스 사용권을 중재하는 중재부와; 제1, 제2 프로세서중 어느 하나의 프로세서에 접속되어 메모리 소자내 저장된 부팅용 프로그램을 억세스하기 위해 제1 또는 제2 프로세서로부터 출력된 어드레스를 변환하는 어드레스 변환부를 포함한다.

도 1은 본 발명에 의한 프로세서 중재 장치에 대한 블록 구성도,

도 2는 본 발명에 의한 프로세서 중재 장치의 부분 타이밍도.

<도면의 주요부분에 대한 부호의 설명>

10 : 제1 프로세서 20 : 제2 프로세서

30 : 중재부 40 : 어드레스 변환부

50 : 메모리 소자 60 : 버스

이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세히 설명하기로 한다.

도 1은 본 발명에 의한 멀티 프로세서 시스템의 블록 구성도로서, 제1, 제2 프로세서(10, 20)와, 중재부(30)와, 어드레스 변환부(40)와, 메모리 소자(50)와, 버스(60)를 포함한다.

마스터로 동작하는 제1, 제2 프로세서(10, 20)는 메모리 소자(50)내 저장된 부팅용 프로그램을 억세스하는데 필요한 어드레스를 발생한다. 제2 프로세서(20)에 접속된 어드레스 변환부(40)는 인버터 회로를 구비하며, 인버터 회로에 의해 제2 프로세서(20)에서 발생된 어드레스를 변환하는 기능을 수행한다.

중재부(30)는 마스터로 동작하는 제1 프로세서(10)와 제2 프로세서(20)가 버스(60)를 공유하여 메모리 소자(50)내에 저장된 부팅용 프로그램을 억세스할 수 있도록 중재한다. 이러한 중재부(30)는 시분할 방식으로 버스(60)의 사용 권한을 동일하게 부여하도록 중재한다.

즉, 제1 프로세서(10)와 제2 프로세서(20)내에 외부 운용자로부터 초기화 신호가 인가되면, 각기 메모리 소자(50)내 부팅용 프로그램을 리드하기 위해 스택 포인터를 적재하는 어드레스 즉, "0"값을 갖는 어드레스를 출력한다.

제1 프로세서(10)로부터 출력된 제로번지 "0"값을 갖는 어드레스는 버스(60)를 통해 직접 메모리 소자(50)로 출력되며 제2 프로세서(20)로부터 출력된 제로번지 "0"값을 갖는 어드레스는 어드레스 변환부(40)를 통하여 메모리 소자(50)로 제공된다.

이때, 어드레스 변환부(40)는 인버터 회로에 의해 제2 프로세서(20)에서 출력되는 어드레스를 "1111"값을 갖는 어드레스로 반전하여 버스(60)를 통해 메모리 소자(50)로 제공한다. 따라서, 메모리 소자(50)에 프로그램 카운터 및 스택 포인터를 적재하기 위한 어드레스가 중복되는 것을 방지하도록 한다.

메모리 소자(50)는 제1, 제2 프로세서(10,20)가 초기화시 필요로 하는 부팅용 프로그램이 저장되어 있다.

도 2에 도시된 타이밍도를 참조하여 본 발명에 의한 프로세서 중재 장치에 대한 동작을 보다 상세히 설명한다.

제1, 제2 프로세서(10, 20)가 마스터로 동작하여 각종 명령을 처리하는 도중에 시스템 장애 등으로 인하여 제1, 제2 프로세서(10, 20)에서 에러가 발생하면, 모두 마스터로 동작할 수 있도록 운용자에 의해 리셋되는 경우, 도 2a에 도시된 바와 같은 리셋 신호가 제1, 제2 프로세서(10, 20)에 인가된다.

외부로부터 리셋 신호(도 2a)가 인가되면, 제1, 제2 프로세서(10, 20)는 각기 메모리 소자(50)내 부팅용 프로그램을 리드하기 위해 스택 포인터를 적재하기 위한 어드레스 즉, "0"값을 갖는 어드레스를 출력함과 동시에 도 2b 및 도 2c에 도시된바와 같은 버스 점유 요구 신호를 출력한다. 제1 프로세서(10)로부터 출력된 "0"값을 갖는 어드레스를 버스(60)를 통해 직접 메모리 소자(50)에 입력되는 반면에 제2 프로세서(20)로부터 출력된 "0"값을 갖는 어드레스를 어드레스 변환부(40)를 거쳐 "1111"값을 갖는 어드레스로 변환된후에 버스(60)를 통해 메모리 소자(50)에 입력된다.

이때, 중재부(30)는 시분할 방식으로 제1, 제2 프로세서(10, 20)로 버스(60) 권한을 동일하게 부여하고, 제1 및 제2 프로세서(10, 20)로 우선 순위를 할당하는 버스 사용 권한을 균등하게 부여하도록 중재한다.

이러한 중재부(30)의 중재 동작에 의해 도 2d 및 도 2f에 도시된바와 같은 버스 승인 신호가 제1, 제2 프로세서(10, 20)에 제공된다.

즉, 중재부(30)의 중재 동작에 의해 버스 승인 신호(도 2d)를 전송받은 제1 프로세서(10)는 스택 포인터를 적재하기 위한 "0"의 값을 갖는 어드레스를 버스(60)를 통해 메모리 소자(50)로 전송하고, 메모리 소자(50)에 저장된 부팅용 프로그램(도 2e)을 리드하므로, 초기화되어 동작한다.

다음으로 중재부(30)의 중재 동작에 의해 버스 승인 신호(도 2f)를 전송받은 제2 프로세서(20)는 스택 포인터를 적재하기 위한 "0"의 값을 갖는 어드레스를 어드레스 변환부(40)로 전송한다. 어드레스 변환부(40)는 "0"의 값을 갖는 어드레스를 "1111"의 값을 갖는 어드레스로 변환하여 버스(60)를 통해 메모리 소자(50)로 전송하고, 메모리 소자(50)에 저장된 부팅용 프로그램(도 2g)을 리드하므로, 초기화되어 동작한다.

상기와 같이 설명한 본 발명은 부팅용 메모리 소자를 공유함으로써 높은 성능과 자원의 활용이 매우 효율적일 뿐만 아니라 프로세서를 모두 마스터로 사용하는 경우 마스터로서의 유용한 기능을 모두 활용할 수 있게 되는 효과가 있다.

Claims

마스터로 동작하는 적어도 두 개의 제1 및 제2 프로세서를 구비하는 멀티 프로세서 시스템의 프로세서 중재 장치에 있어서,

상기 제1, 제2 프로세서의 초기 구동에 필요한 부팅용 프로그램이 저장되어 있는 메모리 소자;

상기 제1, 제2 프로세서의 초기 구동과 동시에 버스 사용 요구가 발생되면, 순차적으로 상기 메모리 소자내에 저장된 부팅 프로그램을 억세스할 수 있는 버스 사용권을 중재하는 중재부;

상기 제1, 제2 프로세서중 어느 하나의 프로세서에 접속되어 상기 메모리 소자내 저장된 부팅용 프로그램을 억세스하기 위해 상기 제1 또는 제2 프로세서로부터 출력된 어드레스를 변환하는 어드레스 변환부를 포함하는 것을 특징으로 하는 프로세서 중재 장치.
제 1 항에 있어서,

상기 중재부는 시분할 방식으로 상기 제1, 제2 프로세서에게 버스 사용 권한을 중재하도록 하는 것을 특징으로 하는 프로세서 중재 장치.
제 1 항에 있어서,

상기 중재부는 선택적으로 상기 제1 및 제2 프로세서에 우선 순위를 할당하는 버스 사용 권한을 부여하도록 중재하는 것을 특징으로 하는 프로세서 중재 장치.
제 1 항에 있어서,

상기 어드레스 변환부는 인버터 회로를 포함하는 것을 특징으로 하는 프로세서 중재 장치.