WO2020230412A1 - 情報処理装置 - Google Patents

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WO2020230412A1
WO2020230412A1 PCT/JP2020/008577 JP2020008577W WO2020230412A1 WO 2020230412 A1 WO2020230412 A1 WO 2020230412A1 JP 2020008577 W JP2020008577 W JP 2020008577W WO 2020230412 A1 WO2020230412 A1 WO 2020230412A1
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data
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PCT/JP2020/008577
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俊規 玉井
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オムロン株式会社
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    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus

Definitions

  • the present invention relates to an information processing device that operates in cooperation with a control device that executes control of a controlled object.
  • an industrial control system in which various units operating in cooperation with the controller are used in combination is known.
  • the controller and the unit share the same memory, and the controller or the unit often accesses the shared memory to read and write data.
  • controllers and units are allowed to access shared memory in a disorderly manner, "memory contention" occurs due to the occurrence of each access at the same timing, and as a result, data that should be processed preferentially. Problems such as delayed reading and writing can occur.
  • Patent Documents 1 and 2 for example.
  • Patent Document 1 describes a first control means that outputs a request signal for permission to use a shared memory at random timing, and a second control means that outputs a request signal for permission to use the shared memory at regular intervals.
  • a memory access arbitration device including the first control means and the arbitration means for arbitrating the request signal output from the second control means, the output of the request signal from the second control means is received.
  • the arbitration means includes a determination means for outputting an ack prohibition signal that prohibits the arbitration means from outputting an ack signal to the first control means.
  • Patent Document 2 describes the plurality of devices subject to arbitration in an arbitration system in which usage requests for shared resources from a plurality of devices are arbitrated according to a predetermined priority and the use of the shared resources is selectively permitted.
  • the time from the start of the use request permission of the specific device that needs to transfer data within a certain time to the start of the next use request permission is timed, and the selection of the use request permission of the specific device is performed for a predetermined time.
  • a timekeeping means that generates a timeout signal when it is detected that the timekeeping means is not present, and the specific device by changing the priority of the specific device to the highest or at least the second highest according to the time-out signal from the timekeeping means.
  • a arbitration system is disclosed, which comprises an arbitration means for permitting a request for use of the above at regular intervals.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2005-115421
  • Japanese Patent Publication Japanese Patent Laid-Open No. 9-9119
  • both the first control means and the second control means need to access the arbitration means to arbitrate the access to the memory. Therefore, for example, when the first control means is the CPU of an industrial controller, the processing load (request transmission, ACK reception, etc.) of the CPU for arbitration increases, so that the control cycle of the CPU becomes long. As a result, there arises a problem that the CPU cannot execute the process at a constant cycle.
  • the present invention has been made to solve the above-mentioned problems, and an object of the present invention is to prevent the occurrence of memory contention without causing the arithmetic unit of the control device to execute arbitration processing for preventing memory contention. There is.
  • the information processing device includes a first memory connected to the serial bus, a first counter that outputs a first signal at regular intervals, and the first counter connected to the serial bus.
  • An information processing device connected to a control device including a first communication unit that communicates with the first memory via the serial bus at predetermined control cycles based on a signal, and is the first counter.
  • the first communication unit is connected to the serial bus and the first communication unit in the control cycle based on the second signal and the second counter that outputs the second signal at regular intervals.
  • the configuration includes a second communication unit that communicates with the first memory via the serial bus.
  • the unit 20 is an information processing device connected to the PLC 10 in the control system 1 and operates in cooperation with the PLC 10.
  • the DMAC 31 in the unit 20 shares the memory 12 in the PLC 10 with the CPU 11 in the PLC 10, and both communicate with the memory 12 via the serial bus 14. That is, the CPU 11 and the DMAC 31 share the memory 12.
  • the control system 1 has a mechanism for preventing memory contention between the CPU 11 and the DMAC 31.
  • the unit 20 periodically communicates with the memory 12 at predetermined control cycles based on the signal output from the time counter 13 in the PLC 10. As a result, the control data for controlling the control target in the control system 1 is read from the memory 12 and transmitted to the control target.
  • the time counter 33 operates in synchronization with the time counter 13, and outputs an instruction signal at regular time intervals at the same timing as the time counter 13.
  • the transfer control unit 32 in the unit 20 generates a mask signal for designating whether or not communication with the memory 12 is possible based on the mask signal output from the time counter 33, and outputs the mask signal to the DMAC 31.
  • the signal level of the mask signal is maintained at a high level during at least a period T1 superimposed on the period during which the CPU 11 communicates with the memory 12, and is maintained at a low level during a period T2 starting after the period T1.
  • the DMAC 31 does not communicate with the memory 12 during the high level of the mask signal and communicates with the memory 12 during the low level. As a result, when the CPU 11 communicates with the memory 12, the DMAC 31 does not communicate with the memory 12, so that memory contention does not occur.
  • the DMAC 31 communicates with the memory 12. At this time, the CPU 11 may or may not communicate with the memory 12. Therefore, the occurrence of memory contention is allowed in the period T2. From these facts, it is guaranteed that only the CPU 11 can communicate with the memory 12 while the mask signal is at a high level, so that the CPU 11 can access the memory 12 without delay.
  • the CPU 11 can periodically access the memory 12 without executing the arbitration process for preventing the memory conflict. Since the DMAC 31 determines whether or not to access the memory 12 according to the mask signal generated based on the output of the time counter 33 synchronized with the time counter 13, the arbitration process for preventing the memory conflict is performed like the CPU 11. No need to run. As described above, the unit 20 according to the present embodiment can avoid causing a memory conflict between the CPU 11 and the DMAC 31 without causing the CPU 11 to execute an arbitration process for preventing the memory conflict.
  • FIG. 1 is a block diagram showing a main configuration of the control system 1 according to the present embodiment.
  • the control system 1 includes a PLC (Programmable Logic Controller) 10 (control device) and a unit 20.
  • the PLC 10 of FIG. 1 includes a CPU (Central Processing Unit) 11 (first communication unit), a memory 12 (first memory), a time counter 13 (first counter), and a serial bus 14.
  • the unit 20 of FIG. 1 includes an MPU 21, a memory 22 (second memory), and a transfer unit 23.
  • the transfer unit 23 of FIG. 1 includes a DMAC (Direct Memory Access Controller) 31 (second communication unit), a transfer control unit 32, a time counter 33 (second counter), and a serial bus 24.
  • DMAC Direct Memory Access Controller
  • the control system 1 is a system for controlling production equipment in which a plurality of control targets such as various devices or equipment (not shown) are installed.
  • the PLC 10 is a kind of controller configured to control these controlled objects in the control system 1.
  • the PLC 10 and the control target are connected to a control system network such as a field network (not shown).
  • the PLC 10 transmits and receives various control data to and from the control target by periodically communicating with the control target via the control system network, thereby controlling the production equipment. Further, the PLC 10 generates a large amount of data used for statistical processing such as the operation status of the control system 1 based on the data collected from each control target, and stores it in the memory 12.
  • the unit 20 is a device that is connected to the PLC 10 and operates in cooperation with the PLC 10.
  • the unit 20 is in charge of various processes applied to a large amount of data generated by the PLC 10, for example, in order to reduce the processing load of the CPU 11 of the PLC 10. Examples of such processing include packet division processing and abnormal processing.
  • the serial bus 14 is a communication path on which serial communication is executed, and is, for example, a PCIe (Peripheral Component Interconnect express) bus.
  • PCIe Peripheral Component Interconnect express
  • the CPU 11 is a processor that comprehensively controls the operation of the PLC 10.
  • the memory 12 is various non-volatile storage media such as RAM (Read Only Memory).
  • the time counter 13 has clock and timer elements.
  • the memory 12 stores control data for controlling the control target in the control system 1.
  • the CPU 11 periodically reads the control data from the memory 12 and periodically transmits the control data to the control target.
  • the periodicity is realized by the time counter 13.
  • a predetermined initial setting time is set in the time counter 13.
  • the PLC 10 starts operating, it starts counting the time starting from the initial set time. Then, when the count number reaches the reference number, in other words, when a certain time elapses after the start of counting, an instruction signal (first signal) instructing the CPU 11 to perform a periodic operation is output to the CPU 11.
  • the CPU 11 starts one control cycle triggered by the reception of the instruction signal. Then, while the control cycle continues, various controls (for example, transmission of control data) to be executed within the cycle are executed.
  • the time counter 13 continues counting the time. Then, when the number counted after the transmission of the instruction signal reaches a new reference number, the instruction signal is newly transmitted to the CPU 11. In this way, the time counter 13 is set to repeatedly output the instruction signal to the CPU 11 at regular intervals.
  • the CPU 11 receives a new instruction signal, the CPU 11 ends the current control cycle and immediately starts the next control cycle. In this way, the CPU 11 continues to control the control target at regular intervals.
  • control cycle of the CPU 11 is, for example, a short time of 125 microseconds or less. That is, the control system 1 of the present embodiment is a system in which the PLC 10 periodically controls the control target with high frequency.
  • the MPU 21, the memory 22, and the DMAC 31 are connected to the serial bus 24.
  • the DMAC 31 is also connected to the serial bus 14.
  • the serial bus 24 is, for example, a PCIe (Peripheral Component Interconnect express) bus.
  • PCIe Peripheral Component Interconnect express
  • the MPU (Micro Processing Unit) 21 is a processor that comprehensively controls the operation of the unit 20.
  • the MPU 21 executes various processes such as the packet division process and the error process described above.
  • the memory 22 is various non-volatile storage media such as a RAM (Read Only Memory). A large amount of data or the like transferred from the unit 20 is stored in the memory 22.
  • the transfer unit 23 executes data transfer between the PLC 10 and the unit 20 under the control of the MPU 21 or the CPU 11.
  • the DMAC 31 in the transfer unit 23 is in charge of communication with the memory 12 via the serial bus 14.
  • the DMAC 31 is a controller that reads and writes a large amount of data to and from the memory 12 by directly accessing the memory 12 without going through the CPU 11.
  • the DMAC 31 writes a large amount of data read from the memory 12 to the memory 22 by transferring it to the DMAC 31 by serial communication on the serial bus 14 and further transferring it to the memory 22 by serial communication on the serial bus 24.
  • the DMAC 31 can also be written to the memory 12 by transferring a large amount of data read from the memory 22 to the memory 12 by serial communication on the serial bus 14.
  • the DMAC 31 is realized as an integrated circuit formed independently of the CPU 11.
  • the PLC 10 and the unit 20 each have an independent substrate
  • the CPU 11 is formed on the substrate constituting the PLC 10
  • the DMAC 31 is formed on the substrate constituting the unit 20.
  • the CPU 11 and the DMAC 31 are different devices (devices) independent of each other.
  • the time counter 33 has clock and timer elements.
  • the time counter 33 of the unit 20 operates in synchronization with the time counter 13 of the PLC 10. That is, the time counter 33 is set with the same initial set time and reference number as the initial set time and reference number set in the time counter 13.
  • the unit 20 starts the operation at the same time as the PLC 10. This ensures that the time counter 33 starts counting the time at the same time as the time counter 13.
  • the time counter 33 starts counting the time starting from the initial set time.
  • an instruction signal for instructing the transfer control unit 32 to output a mask signal to the transfer control unit 32. Is output to the transfer control unit 32.
  • the output timing of the mask signal is set at the same time as the timing when the CPU 11 starts the transfer of control data. Therefore, for example, in the embodiment in which the transfer of the control data is started immediately after the CPU 11 receives the instruction signal, the output timing of the mask signal is set at the same time as the output timing of the instruction signal from the time counter 13 to the CPU 11. On the other hand, in the embodiment in which the CPU 11 first executes a specific process when the CPU 11 receives the instruction signal and then starts the transfer of the control data, the output timing of the mask signal is set from the output timing of the instruction signal from the time counter 13 to the CPU 11. However, it may be set at a later time point by the time required to execute the specific process.
  • the transfer control unit 32 outputs a predetermined mask signal to the DMAC 31 with the reception of the instruction signal as a trigger.
  • the mask signal is a signal instructing the DMAC 31 whether or not to transfer a large amount of data, and takes either a high level or an off level signal level. While the mask signal is at a high level, the transfer of large volumes of data by the DMAC31 is prohibited, and while the mask signal is at a low level, the transfer of large volumes of data by the DMAC31 is permitted.
  • FIG. 2 is a sequence diagram showing an example of a processing flow by the control system 1 according to the present embodiment.
  • the time counter 13 outputs an instruction signal to the CPU 11 at time t1.
  • the CPU 11 starts the control cycle C1 at the time t1, thereby starting the processing of the control data.
  • a process of reading the control data from the memory 12 in other words, a process of transferring the control data in the memory 12 from the memory 12 to the CPU 11 by serial communication on the serial bus 14 is executed.
  • the time counter 33 is synchronized with the time counter 13. Therefore, the time counter 33 outputs an instruction signal to the transfer control unit 32 at time t1.
  • the transfer control unit 32 outputs a high-level mask signal to the DMAC 31 at time t1. This prohibits the DMAC 31 from transferring a large amount of data to the memory 12. Therefore, the DMAC 31 does not access the memory 12 at time t1. As a result, at time t1, no memory conflict with the memory 12 occurs.
  • Information representing the processing time Tcpu required for the CPU 11 to process the control data in each control cycle is preset in the unit 20. Based on this information, the transfer control unit 32 determines a period T1 (first period) for continuing the output of the high-level mask signal in each control cycle.
  • the period T1 may be longer than the processing time Tcpu, and in the example of FIG. 2, the lengths of both are equal to each other. Further, the period T1 may be at least superposed on the period occupied by the processing time Tcpu in the control cycle C1, and in the example of FIG. 2, both are completely superposed on each other.
  • the CPU 11 continues the transfer of control data from the time t1 to the time t2, which is a processing time Tcpu after the time t1.
  • the transfer control unit 32 continues to output the high-level mask signal from the time t1 to the time t2, which is the period T1 later. As a result, the transfer of a large amount of data by the DMAC 31 is prohibited from the time t1 to the time t2, so that the CPU 11 can read the control data from the memory 12 without causing a memory conflict.
  • the CPU 11 ends the transfer of control data and executes other processing.
  • the transfer control unit 32 ends the period T1 and starts the period T2 (second period) in which the output of the low-level mask signal is continued in each control cycle. That is, the transfer control unit 32 outputs a low-level mask signal to the DMAC 31 at time t2.
  • the transfer control unit 32 maintains the mask signal at a low level until the next instruction signal is input from the time counter 33, that is, until the end of the control cycle C1.
  • the CPU 11 can access the memory 12 as needed from the time t2 to the time t3 (equal to the period T2). Therefore, the occurrence of memory contention is allowed in the period T2.
  • the DMAC 31 can continue the transfer of a large amount of data from the memory 12 to the DMAC 31 without delay in the period T2 without causing a memory conflict with the CPU 11.
  • the DMAC 31 can continue the transfer of a large amount of data while causing a memory conflict with the CPU 11. At this time, there may be some delay in the transfer of the large amount of data, but such a delay does not pose a big problem for the unit 20.
  • the time counter 13 outputs the next instruction signal to the CPU 11, whereby the control cycle C1 ends.
  • the CPU 11 starts the next control cycle C2 at the time t3, thereby starting the processing of the control data at the time t3.
  • the time counter 33 outputs the next instruction signal to the transfer control unit 32 at time t3.
  • the transfer control unit 32 outputs a high-level noise signal to the DMAC 31.
  • control cycle C2 The procedure for transferring control data and large-capacity data in control cycle C2 is the same as that in control cycle C1.
  • the mask signal is maintained at a high level, so that the CPU 11 reads the control data from the memory 12 without causing a memory conflict with the DMAC31. be able to.
  • time t4 and time t5 that is, during the remaining period T2 after time t4 in the control cycle C1, memory contention may occur to some extent, but the DMAC 31 steadily transfers a large amount of data from the memory 12. Can be transferred to.
  • the PLC 10 and the unit 20 execute the same processing as the control cycles C1 and C2 in each control cycle after the control cycle C2. Therefore, during the period T1 within each control cycle, the CPU 11 can exclusively execute the control data transfer process without causing a memory conflict with the DMAC 31.
  • control data can be transferred without causing a memory conflict during the period T1 in which the control data is transferred within each control cycle. can do. Therefore, there is no control data transfer delay due to memory contention. Further, since it is not necessary to execute the arbitration process for preventing the memory conflict on the CPU 11, each control cycle of the CPU 11 is not delayed by the execution of the adjustment process. As described above, since the delay of the control cycle due to the memory contention or the arbitration process does not occur, the CPU 11 can control the control target with a stable control cycle.
  • the identity and stability of each control cycle can be further enhanced by eliminating the need for necessary adjustment processing for several microseconds. Further, even when the CPU 11 and the DMAC 31 are used as separate devices (implemented as separate integrated circuits), the control cycle of the CPU 11 can be maintained correctly.
  • the DMAC 31 does not need to output a request signal requesting the output of the mask signal to the transfer control unit 32. Therefore, the DMAC 31 from the transfer control unit 32 issues an ACK that allows the transfer control unit 32 to output the mask signal. There is no need to receive it. Therefore, the processing load of the DMAC 31 can be reduced.
  • the DMAC 31 may periodically mirror a large amount of data between the memory 12 and the memory 22.
  • the large-capacity data stored in the memory 12 and the large-capacity data stored in the memory 22 can be made the same on a regular basis. This mirroring is performed during period T2 within each control cycle.
  • FIG. 3 is a block diagram showing a configuration of a main part of the control system 1A according to the present embodiment.
  • the control system 1 includes a PLC 10, a unit 20, and a unit 20A. Since the internal configurations of the PLC 10 and the unit 20 of FIG. 3 are the same as the internal configurations of the PLC 10 and the unit 20 of FIG. 1, the detailed description will not be repeated.
  • the unit 20A is the same device as the unit 20, and the internal configuration of the unit 20A is the same as the internal configuration of the unit 20. That is, it can be said that the control system 1A is a system including a plurality of units 20.
  • a reference number of A is additionally assigned to each member included in the unit 20A.
  • the MPU 21A is an MPU included in the unit 20A.
  • the CPU 11, DMAC 31, and DMAC 31A are connected to the serial bus 14. As a result, the CPU 11, the DMAC 31, and the DMAC 31A share the memory 12.
  • the DMAC31A is realized as an integrated circuit formed independently of the CPU 11.
  • Each of the DMACs 31 and 31A is also realized as an integrated circuit formed independently of each other.
  • the control system 1A time-divides the period T2 during which the units 20 and 20A access the memory 12. That is, the period T2 is assigned to a different control cycle for each unit 20. Specifically, in one control cycle C1, a period T2 is assigned to the unit 20, and in another control cycle C2, a period T2 is assigned to the unit 20A. These controls allow units 20 and 20A to access memory 12 at different times (during different periods T2). At that time, during the period T1, the CPU 11, the DMAC31, and the DMAC31A do not cause a memory conflict. Further, in each period T2, the units 20 and 20A do not cause a memory conflict.
  • FIG. 4 is a sequence diagram showing an example of the processing flow by the control system 1A according to the present embodiment.
  • the time counter 13 outputs an instruction signal to the CPU 11.
  • the CPU 11 starts the control cycle C1 at time t1 and starts processing the control data.
  • the time counters 33 and 33A are synchronized with the time counter 13. Therefore, the time counter 33 outputs the instruction signal to the transfer control unit 32 at the time t1, and the time counter 33A outputs the instruction signal to the transfer control unit 32A at the time t1.
  • the transfer control unit 32 outputs the mask signal and the common mask signal to the DMAC 31 at time t1.
  • the common mask signal is a signal that instructs the DMAC 31 whether or not to transfer a large amount of data.
  • the transfer of a large amount of data by the DMAC 31 is prohibited.
  • both the mask signal and the common mask signal are low level, the transfer of a large amount of data by the DMAC 31 is permitted.
  • the transfer control unit 32A outputs the mask signal A and the common mask signal A to the DMAC31A at time t1.
  • the common mask signal A is a signal instructing the DMAC31A whether or not to transfer a large amount of data.
  • the transfer of a large amount of data by the DMAC31A is prohibited.
  • both the mask signal A and the common mask signal A are low level, the transfer of a large amount of data by the DMAC31A is permitted.
  • the common mask signal and the common mask signal A have the same waveforms as each other. In that sense, these signals can be said to be signals that specify a period during which the transfer of large volumes of data is prohibited in common for both the DMAC 31 and 31A.
  • the transfer control unit 32 outputs a high-level mask signal and a low-level common mask signal to the DMAC 31 at time t1. This prohibits the DMAC 31 from transferring a large amount of data to the memory 12.
  • the transfer control unit 32A outputs a high-level mask signal A and a high-level common mask signal A to the DMAC 31A at time t1. As a result, the process of the DMAC 31A transferring a large amount of data to the memory 12 is also prohibited. Therefore, the DMACs 31 and 31A do not access the memory 12 at time t1. As a result, at time t1, no memory conflict with the memory 12 occurs, so that the CPU 11 can read the control data from the memory 12 without delay.
  • the processing of the CPU 11 in each control cycle is the same as that of the first embodiment.
  • the CPU 11 continues to transfer control data from time t1 to time t2. Since the current output level of each mask signal is maintained from time t1 to time t2, memory contention does not occur.
  • the CPU 11 ends the transfer of control data at time t2.
  • the transfer control unit 32 outputs a low-level common mask signal to the DMAC 31 at time t2, and maintains the output of the low-level mask signal.
  • the transfer of a large amount of data by the DMAC 31 is permitted. Therefore, the DMAC 31 starts transferring a large amount of data from the memory 12 to the DMAC 31 at time t2.
  • the transfer control unit 32A outputs the low-level common mask signal A to the DMAC31A at time t2, and maintains the output of the high-level mask signal A.
  • the prohibition of transfer of a large amount of data by the DMAC31A is maintained. Therefore, the DMAC31A does not start transferring a large amount of data at time t2.
  • the transfer control unit 32 maintains the current output levels of the mask signal and the common mask signal until the next instruction signal is input, that is, until the time t3, which is the end time of the control cycle C1.
  • the transfer control unit 32A also maintains the current output levels of the mask signal A and the common mask signal A until the next instruction signal is input, that is, until the time t3, which is the end time of the control cycle C1.
  • the CPU 11 does not access the memory 12 from the time t2 to the time t3.
  • the DMAC 31 continues to transfer a large amount of data from the memory 12 to the DMAC 31 from the time t2 to the time t3 without causing a memory conflict with the CPU 11 and the DMAC 31A.
  • the time counter 13 outputs the next instruction signal to the CPU 11
  • the time counter 33 outputs the next instruction signal to the transfer control unit 32
  • the time counter 33A outputs the next instruction signal to the transfer control unit 32A.
  • the control cycle C1 ends.
  • the CPU 11 starts the next control cycle C2 at time t3 and starts transferring control data.
  • the transfer control unit 32 outputs a high-level mask signal and a high-level common mask signal to the DMAC 31 at time t3. This prohibits the DMAC 31 from transferring a large amount of data to the memory 12.
  • the transfer control unit 32A outputs a high-level mask signal A and a low-level common mask signal A to the DMAC 31A at time t3. As a result, the process of the DMAC 31A transferring a large amount of data to the memory 12 is also prohibited. Therefore, the DMACs 31 and 31A do not access the memory 12 at time t3. As a result, at time t3, no memory conflict with the memory 12 occurs, so that the CPU 11 can read the control data from the memory 12 without delay.
  • the CPU 11 continues to transfer control data from time t3 to time t4. Since the current output level of each mask signal is maintained from time t3 to time t4, memory contention does not occur.
  • the CPU 11 ends the transfer of control data at time t4.
  • the transfer control unit 32 outputs a low-level common mask signal to the DMAC 31 at time t4, and maintains the output of the high-level mask signal. As a result, the prohibition of transfer of a large amount of data by the DMAC 31 is maintained. Therefore, the DMAC 31 does not start transferring a large amount of data at time t4.
  • the transfer control unit 32A outputs a low-level common mask signal and a low-level mask signal to the DMAC 31A at time t4. As a result, the transfer of a large amount of data by the DMAC31A is permitted. Therefore, the DMAC31A starts transferring a large amount of data at time t4.
  • the transfer control unit 32 maintains the current output levels of the mask signal and the common mask signal until the next instruction signal is input, that is, until the time t5, which is the end time of the control cycle C2.
  • the transfer control unit 32A also maintains the current output levels of the mask signal A and the common mask signal A until the next instruction signal is input, that is, until the time t5, which is the end time of the control cycle C2.
  • the CPU 11 does not access the memory 12 from the time t4 to the time t5.
  • the DMAC 31A continues to transfer a large amount of data from the memory 12 to the DMAC 31A from the time t4 to the time t5 without causing a memory conflict with the CPU 11 and the DMAC 31.
  • control data can be transferred without causing memory contention during the period T1 within each control cycle. .. Therefore, since the transfer delay of the control data due to the memory contention does not occur, each control cycle is not delayed. Further, since it is not necessary to execute the arbitration process for preventing the memory conflict on the CPU 11, each control cycle is not delayed by the execution of the adjustment process. Therefore, since each control cycle is not delayed, the PLC 10 can control the control target with a stable cycle. In particular, when the CPU 11 accesses the memory 12 in a cycle of 125 microseconds or less, the identity and stability of each cycle can be further improved by eliminating the need for adjustment processing requiring several microseconds.
  • the DMAC31 and 31A stably transfer a large amount of data during the period T2 assigned to each of them without delay. Can be done.
  • the configuration of the control system 1A according to the present embodiment is the same as that of the second embodiment.
  • the DMAC 31 and 31A simultaneously transfer a large amount of data within the same control cycle as each other.
  • the period during which the units 20 and 20A access the memory 12 is time-divisioned in units of the minimum payload of large-capacity data.
  • the transfer control units 32 and 32A do not output the common mask signal, but output only the mask signal or the mask signal A.
  • the length of the period T1 and the start timing of the period T2 in the same control cycle are different for each unit 20.
  • the start timing of the period T2 in the certain control cycle C1 and the period T2 in the other control cycle C2 are different from each other.
  • FIG. 5 is a sequence diagram showing an example of a processing flow by the control system 1A according to the present embodiment.
  • the processing of the control data by the CPU 11 is the same as that of the first embodiment. That is, the CPU 11 transfers control data from time t1 to time t2.
  • the transfer control unit 32 outputs a high-level mask signal to the DMAC 31 from time t1 to time t2.
  • the transfer control unit 32A outputs a high-level mask signal to the DMAC 31A from time t1 to time t2. As a result, control data is transferred without causing a memory conflict with the CPU 11.
  • the transfer control unit 32 outputs a low-level mask signal to the DMAC 31 at time t2. As a result, the DMAC 31 starts transferring a large amount of data at time t2. On the other hand, the transfer control unit 32A maintains the output of the high-level mask signal A at time t2. As a result, the DMAC31A does not start transferring control data at time t2.
  • the transfer control units 32 and 32A are set with the transfer time Tpd required to transfer the data having the minimum payload size (hereinafter referred to as the minimum payload data) among the large volumes of data.
  • the minimum payload data is the smallest unit of data communicated during serial communication on the serial bus 14.
  • the DMAC 31 divides a large amount of data to be transferred into a plurality of minimum payload data, and sequentially executes transfer processing on the serial bus 14 for each minimum payload data.
  • the transfer control unit 32 maintains the output of the low-level mask signal from time t2 to time t3.
  • the transfer control unit 32A continues to output the high-level mask signal A from the time t2 to the time t21, which is the time t2 plus the transfer time Tpd.
  • the DMAC 31 can complete the transfer of the minimum payload data between the time t2 and the time t21.
  • the DMAC31A outputs a low-level mask signal A to the DMAC31A at time t21. As a result, the DMAC31A starts transferring a large amount of data. At this time, since the DMAC 31 is also executing the transfer of a large amount of data, a memory conflict occurs between the DMAC 31 and the DMAC 31A. As a result, the DMAC 31A and the DMAC 31 alternately transfer the minimum payload data from the memory 12. That is, after the time t21, the DMAC 31A first transfers the minimum payload data from the memory 12, and after the completion, the DMAC 31 transfers the minimum payload data from the memory 12. Each of these processes is executed alternately between the time t21 and the time t3. Therefore, as shown in FIG. 5, in the control cycle C1, the DMAC 31 succeeds in transferring the three minimum payload data, and the DMAC 31A succeeds in transferring the two minimum payload data.
  • the control cycle C2 is started, and the CPU 11 transfers control data from time t3 to time t4.
  • the CPU 11 can read the control data from the memory without causing a memory conflict.
  • the transfer control unit 32A outputs a low-level mask signal A to the DMAC31A at time t4. As a result, the DMAC31A starts transferring a large amount of data at time t4. The transfer control unit 32A maintains the output of the low-level mask signal A from the time t4 to the time t5. The transfer control unit 32 continues to output the high-level mask signal from the time t4 to the time t41, which is the time t4 plus the transfer time Tpd. As a result, the DMAC 31A can complete the transfer of the minimum payload data between the time t4 and the time t41 without causing a memory conflict between the CPU 11 and the DMAC 31.
  • the DMAC31 outputs a low-level mask signal A to the DMAC31 at time t41.
  • the DMAC 31 starts transferring a large amount of data.
  • the DMAC31A is also executing the transfer of a large amount of data, a memory conflict occurs.
  • the DMAC 31A and the DMAC 31 alternately transfer the minimum payload data from the memory 12. That is, after the time t41, the DMAC 31 first transfers the minimum payload data from the memory 12, and after the completion, the DMAC 31A transfers the minimum payload data from the memory 12.
  • Each of these processes is executed alternately between the time t21 and the time t3. Therefore, as shown in FIG. 5, in the control cycle C2, the DMAC31 succeeds in transferring the two minimum payload data, and the DMAC31A succeeds in transferring the three minimum payload data.
  • each unit 20 the timing to start transferring a large amount of data is different for each control cycle.
  • only one of the units 20 or 20A does not preferentially transfer more data, so that the transfer speed in each unit 20 can be made uniform.
  • FIG. 6 is a block diagram showing a configuration of a main part of the control system 1B according to the present embodiment.
  • the control system 1 includes a PLC 10 and a unit 20B. Since the internal configuration of the PLC 10 of FIG. 6 is the same as the internal configuration of the PLC 10 of FIG. 1, the detailed description will not be repeated.
  • the unit 20B further includes a DMAC34 in addition to the members included in the unit 20 of the first embodiment.
  • the DMAC 34 is provided in the transfer unit 23 and is connected to the serial bus 14 and the serial bus 24.
  • the highest priority data (specific data) is stored in the memory 22, and the DMAC 34 has a role of transferring the highest priority data to the PLC 10 under the control of the MPU 21.
  • the highest priority data is data that the control system 1B needs to process with the highest priority, for example, data that instructs an emergency stop of the system. Even if the mask signal is at a high level, the DMAC 34 can ignore the mask signal and transfer the highest priority data to the memory 12 through the serial bus 14.
  • FIG. 7 is a sequence diagram showing an example of a processing flow by the control system 1A according to the present embodiment.
  • the time counter 13 outputs an instruction signal to the CPU 11.
  • the CPU 11 starts the control cycle C1 at time t1 and starts processing the control data.
  • the time counter 33 outputs an instruction signal to the transfer control unit 32 at time t1, whereby the transfer control unit 32 outputs a high-level mask signal to the DMAC 31. Therefore, the DMAC 31 does not start transferring a large amount of data at time t1.
  • the mask signal is not output to the DMAC31B.
  • the MPU 21 detects that an event for transferring the highest priority data to the PLC 10 has occurred at time t1. As a result, the MPU 21 instructs the DMAC 34 to transfer the highest priority data. In response to this, the DMAC 34 starts transferring the highest priority data to the memory 12 at time t1. At time t1, the CPU 11 starts transferring the control data, but since the highest priority data is transferred to the memory 12 in preference to the control data, the actual transfer start of the control data is the highest priority data to the memory 12. Is delayed until the time t11 when the transfer is completed. That is, when the transfer of the highest priority data is completed at time t1, the transfer of the control data is started again. Since the transfer of the control data is delayed by the time required for the transfer of the highest priority data, it is not yet completed even at the time t2.
  • the transfer control unit 32 outputs a low-level mask signal to the DMAC 31 at time t2.
  • the DMAC 31 starts transferring a large amount of data at time t2.
  • memory contention occurs because the control data is still being transferred.
  • writing of the large amount of data to the memory 12 is started after the transfer of the control data is completed.
  • the control cycle C1 is also extended by that amount.
  • the time counter 13 and the time counter 33 output the instruction signal before the control cycle C1 is completed, so that the correct end time of the control cycle C1 and the correct start time of the control cycle C2 do not match. .. Therefore, the CPU 11 corrects (delays) the timing of outputting the instruction signal by a time corresponding to the transfer delay time of the control data, at an arbitrary time before the end of the control cycle C1, through the serial bus 14. Output to the time counter 13 and DMAC 31, respectively.
  • the DMAC 31 outputs the received correction instruction to the time counter 33 via the transfer control unit 32.
  • the time counter 13 and the time counter 33 correct the timing at which the instruction signal is output next based on the received correction instruction. For example, the count number is changed by subtracting the transfer delay time from the current count number. As a result, it is possible to eliminate the number of counts that have advanced during the transfer delay of the control data, so that it is possible to output an instruction signal for starting the next control cycle C2 at the correct timing when the control cycle C1 ends. it can. Furthermore, a high-level mask signal can be output at the start of the next control cycle C2.
  • the time counter 13 outputs the next instruction signal to the CPU 11 at the time t31, which is the transfer delay time after the time t3.
  • the time counter 33 outputs an instruction signal to the transfer control unit 32 at time t31.
  • the transfer control unit 32 outputs a high-level mask signal to the DMAC 31 at time t31.
  • the transfer period of the control data and the high level maintenance period of the mask signal coincide with each other, so that the CPU 11 can transfer the control data from the memory 12 without causing a memory conflict.
  • the DMAC 31 can transfer a large amount of data from the memory 12 without causing a memory conflict.
  • the highest priority data to be processed by the control system 1B with the highest priority is transferred to the PLC 10 with the highest priority regardless of the signal level of the mask signal. Therefore, it is possible to prevent the transfer of the highest priority data to the PLC 10 from being delayed. it can. As a result, the control system 1B can reliably and quickly respond to an emergency situation or the like, so that the stability of the control system 1B can be improved.
  • the highest priority data may be included in the data transferred by the DMAC 31 that receives the transfer control by the mask signal. In this case, a flag that can ignore the mask signal is set for the highest priority data.
  • the DMAC 31 finds the highest priority data in which such a flag is set in each data to be transferred, the DMAC 31 changes the transfer order of the highest priority data to the highest level and the mask signal is at a high level. However, this is ignored and the highest priority data is transferred to the memory 12 through the serial bus 14. As a result, the highest priority data can be written to the memory 12 in preference to the control data and the large capacity data. Therefore, even in this example, the same advantages as those in the present embodiment can be obtained.
  • the information processing device includes a first memory connected to the serial bus, a first counter that outputs a first signal at regular intervals, and the first counter connected to the serial bus.
  • An information processing device connected to a control device including a first communication unit that communicates with the first memory via the serial bus at predetermined control cycles based on a signal, and is the first counter.
  • the first communication unit is connected to the serial bus and the first communication unit in the control cycle based on the second signal and the second counter that outputs the second signal at regular intervals.
  • the configuration includes a second communication unit that communicates with the first memory via the serial bus.
  • the information processing apparatus does not cause the memory contention without causing the first communication unit of the control device to execute the arbitration process for preventing the memory contention. As a result, the load on the first communication unit can be reduced.
  • the information processing device in the above configuration, a plurality of information processing devices are connected to the control device, and the second period is set in a different control cycle for each information processing device. It is an assigned configuration.
  • a plurality of information processing devices are connected to the control device, and each of the information processing devices has the same first control cycle.
  • the length of the period and the start timing of the second period are different from each other.
  • the information processing device has a configuration in which the start timing of the second period is different from each other in a certain control cycle and another control cycle for each information processing device. is there.
  • the information processing device has a configuration in which the second communication unit transmits specific data to the first memory even during the first period.
  • specific data for example, the highest priority data to be processed by the control system with the highest priority
  • the control device can reliably and quickly respond in the event of an emergency, so that the stability of the control system can be improved.
  • the information processing apparatus includes a second memory in the above configuration, and the second communication unit periodically mirrors between the first memory and the second memory. It is a configuration to be executed.
  • the data stored in the first memory and the second memory can be made the same periodically.
  • control blocks (particularly the transfer unit 23 and the DMAC34) of the units 20, 20A, and 20B may be realized by a logic circuit (hardware) formed in an integrated circuit (IC chip) or the like, or may be realized by software. May be good.
  • the units 20, 20A, and 20B include a computer that executes a program instruction, which is software that realizes each function.
  • the computer includes, for example, one or more processors and a computer-readable recording medium that stores the program. Then, in the computer, the object of the present invention is achieved by the processor reading the program from the recording medium and executing the program.
  • the processor for example, a CPU (Central Processing Unit) can be used.
  • the recording medium in addition to a “non-temporary tangible medium” such as a ROM (Read Only Memory), a tape, a disk, a card, a semiconductor memory, a programmable logic circuit, or the like can be used.
  • a RAM Random Access Memory
  • the program may be supplied to the computer via an arbitrary transmission medium (communication network, broadcast wave, etc.) capable of transmitting the program.
  • a transmission medium communication network, broadcast wave, etc.
  • one aspect of the present invention can also be realized in the form of a data signal embedded in a carrier wave, in which the program is embodied by electronic transmission.

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Abstract

メモリ競合を防止するための調停処理を制御装置の演算部に実行させることなく 、メモリ競合の発生を防止する。ＰＬＣの時刻カウンタに同期して動作する時刻カウンタから出力される信号に基づいて、ＣＰＵ（１１）の制御周期（Ｃ１）においてＣＰＵ（１１）がメモリ（１２）と通信する期間（Ｔｃｐｕ）に少なくとも重畳する期間（Ｔ１）中に、シリアルバスを介してメモリ（１２）と通信せず、期間（Ｔ１）の後に開始される期間（Ｔ２）中に、シリアルバスを介してメモリ（１２）と通信するＤＭＡＣ（３１）を備えているユニット（２０）。

Description

情報処理装置
　本発明は、制御対象の制御を実行する制御装置と協働して動作する情報処理装置に関する。
　従来、産業用コントローラの処理負荷を低減させるために、コントローラと協働して動作する各種のユニットを併用する形態の産業用制御システムが知られている。このようなシステムでは、コントローラおよびユニットが同一のメモリを共有しており、コントローラまたはユニットがそれぞれ共有メモリにアクセスしてデータを読み書きする、という形で運用されることも良くある。しかし、共有メモリに対してコントローラおよびユニットが無秩序にアクセスできるようにすると、それぞれのアクセスが同一のタイミングで発生することによる「メモリ競合」が起こり、その結果として、優先して処理すべきデータの読み書きが遅延してしまうといった問題が生じ得る。
　そこで従来、このようなメモリ競合の発生を避けるための技術の例が、例えば特許文献１および２に提案されている。
　特許文献１には、共有メモリの使用許可を求めるリクエスト信号をランダムなタイミングで出力する第１制御手段と、前記共有メモリの使用許可を求めるリクエスト信号を一定サイクル毎に出力する第２制御手段と、前記第１制御手段、及び第２制御手段からそれぞれ出力される前記リクエスト信号を調停する調停手段とを備えたメモリアクセス調停装置において、前記第２制御手段からのリクエスト信号の出力を受けて、前記調停手段に対し、該調停手段が前記第１制御手段に対してａｃｋ信号を出力するのを禁止するａｃｋ禁止信号を出力する判定手段を備える、ことを特徴とするメモリアクセス調停装置が開示される。
　特許文献２には、共用資源に対する複数のデバイスからの使用要求を予め定めた優先順位により調停して選択的に前記共用資源の使用許可をする調停システムにおいて、調停の対象となる前記複数のデバイスの中で一定時間内にデータを転送する必要のある特定デバイスの使用要求許可開始から次の使用要求許可開始までの時間を計時して、前記特定のデバイスの使用要求許可の選択が所定時間されていないことを検知するとタイムアウト信号を発生する計時手段と、前記計時手段からの前記タイムアウト信号に応じて前記特定のデバイスの優先順位を最も高く、または少なくとも２番目に高く変更することで前記特定デバイスの使用要求を一定時間毎に許可する調停手段とを具備したことを特徴とする調停システムが開示される。
日本国公開特許公報「特開２００５－１１５４２１号」 日本国公開特許公報「特開平９－９１１９４号」
　特許文献１の技術では、第１制御手段および第２制御手段がいずれも調停手段にアクセスして、メモリへのアクセスを調停して貰う必要がある。そのため、例えば第１制御手段を産業用コントローラのＣＰＵとした場合、調停のためのＣＰＵの処理負荷（リクエスト送信、ＡＣＫ受信など）が増えるため、ＣＰＵの制御周期が長くなってしまう。その結果、ＣＰＵが一定の周期で処理を実行できなくなる問題が発生する。
　特許文献２の技術でも、複数のデバイスと、１つのＣＰＵとが、メモリ競合を避けるために調停回路にアクセスする必要がある。これにより、調停のためのＣＰＵの処理負荷（リクエスト送信、ＡＣＫ受信など）が増えるため、ＣＰＵの制御周期が長くなってしまう。その結果、ＣＰＵが一定の周期で処理を実行できなくなる問題が発生する。
　本発明は、前記の課題を解決するためになされたものであり、その目的は、メモリ競合を防止するための調停処理を制御装置の演算部に実行させることなく、メモリ競合の発生を防止することにある。
　本発明の一態様に係る情報処理装置は、シリアルバスに接続される第１メモリと、一定時間ごとに第１信号を出力する第１カウンタと、前記シリアルバスに接続されると共に、前記第１信号に基づいて、所定の制御周期ごとに前記シリアルバスを介して前記第１メモリと通信する第１通信部とを備えている制御装置に接続される情報処理装置であって、前記第１カウンタに同期して動作すると共に、前記一定時間ごとに第２信号を出力する第２カウンタと、前記シリアルバスに接続されると共に、前記第２信号に基づいて、前記制御周期において前記第１通信部が前記第１メモリと通信する期間に少なくとも重畳する第１期間中に、前記シリアルバスを介して前記第１メモリとシリアル通信せず、前記第１期間の後に開始される第２期間中に、前記シリアルバスを介して前記第１メモリと通信する第２通信部とを備えている構成である。
　本発明の一態様によれば、メモリ競合を防止するための調停処理を制御装置の演算部に実行させることなく、メモリ競合の発生を防止することができるという効果を奏する。
本発明の実施形態１に係る制御システムの要部構成を示すブロック図である。 本発明の実施形態１に係る制御システムによる処理の流れの一例を示すシーケンス図である。 本発明の実施形態２に係る制御システムの要部構成を示すブロック図である。 本発明の実施形態２に係る制御システムによる処理の流れの一例を示すシーケンス図である。 本発明の実施形態３に係る制御システムによる処理の流れの一例を示すシーケンス図である。 本発明の実施形態４に係る制御システムの要部構成を示すブロック図である。 本発明の実施形態４に係る制御システムによる処理の流れの一例を示すシーケンス図である。
　〔実施形態１〕
　以下、本発明の一側面に係る実施の形態（以下、「本実施形態」とも表記する）を、図面に基づいて説明する。
　§１　適用例
　まず、図１および２を参照して、本発明が適用される場面の一例について説明する。図１に示すように、本実施形態に係るユニット２０は、制御システム１においてＰＬＣ１０に接続され、ＰＬＣ１０と協働して動作する情報処理装置である。ユニット２０内のＤＭＡＣ３１は、ＰＬＣ１０内のＣＰＵ１１と、ＰＬＣ１０内のメモリ１２を共有しており、いずれもシリアルバス１４を介してメモリ１２と通信する。すなわち、ＣＰＵ１１およびＤＭＡＣ３１はメモリ１２を共有している。制御システム１には、ＣＰＵ１１とＤＭＡＣ３１とによるメモリ競合を防止するための仕組みが導入されている。
　図２に示すように、ユニット２０は、ＰＬＣ１０内の時刻カウンタ１３から出力される信号に基づいて、所定の制御周期ごとにメモリ１２と周期的に通信する。これにより、制御システム１内の制御対象を制御するための制御データをメモリ１２から読み出し、制御対象に送信する。
　ユニット２０では、時刻カウンタ３３が時刻カウンタ１３と同期して動作しており、時刻カウンタ１３と同一のタイミングで一定時間ごとに指示信号を出力する。ユニット２０内の転送制御部３２は、時刻カウンタ３３から出力されたマスク信号に基づいて、メモリ１２との通信の可否を指定するマスク信号を生成し、ＤＭＡＣ３１に出力する。マスク信号の信号レベルは、ＣＰＵ１１がメモリ１２と通信する期間に少なくとも重畳する期間Ｔ１中にハイレベルに維持され、期間Ｔ１の後に開始される期間Ｔ２にローレベルに維持される。ＤＭＡＣ３１は、マスク信号がハイレベルの間、メモリ１２と通信せず、ローレベルの間、メモリ１２と通信する。これにより、ＣＰＵ１１がメモリ１２と通信する際に、ＤＭＡＣ３１がメモリ１２と通信しないので、メモリ競合が発生しない。
　ＣＰＵ１１がメモリ１２との通信を終了した後に、ＤＭＡＣ３１はメモリ１２と通信する。この際、ＣＰＵ１１はメモリ１２と通信しても良いし、あるいはしなくても良い。したがって、期間Ｔ２ではメモリ競合の発生が許容される。これらのことから、マスク信号がハイレベルの間は、ＣＰＵ１１のみがメモリ１２と通信できることが保証されるので、ＣＰＵ１１は遅延無くメモリ１２にアクセスすることができる。
　以上のように、ＣＰＵ１１は、メモリ競合を防止するための調停処理を実行することなく、周期的にメモリ１２にアクセスすることができる。ＤＭＡＣ３１は、時刻カウンタ１３と同期している時刻カウンタ３３の出力に基づき生成されるマスク信号に従って、メモリ１２へのアクセス有無を決定するため、ＣＰＵ１１と同様に、メモリ競合を防止するための調停処理を実行する必要がない。このように、本実施形態に係るユニット２０は、メモリ競合を防止するための調停処理をＣＰＵ１１に実行させることなく、ＣＰＵ１１とＤＭＡＣ３１との間でメモリ競合を起こさずに済むことができる。
　§２　構成例
　（制御システム１の構成）
　図１は、本実施形態に係る制御システム１の要部構成を示すブロック図である。この図の例では、制御システム１は、ＰＬＣ（Programmable Logic Controller）１０（制御装置）およびユニット２０を備えている。図１のＰＬＣ１０は、ＣＰＵ（Central Processing Unit）１１（第１通信部）、メモリ１２（第１メモリ）、時刻カウンタ１３（第１カウンタ）、およびシリアルバス１４を備えている。図１のユニット２０は、ＭＰＵ２１、メモリ２２（第２メモリ）、および転送部２３を備えている。図１の転送部２３は、ＤＭＡＣ（Direct Memory Access Controller）３１（第２通信部）、転送制御部３２、時刻カウンタ３３（第２カウンタ）、およびシリアルバス２４を備えている。
　制御システム１は、図示しない各種の機器または設備などの複数の制御対象が設置される生産設備を制御するためのシステムである。ＰＬＣ１０は、制御システム１においてこれらの制御対象を制御するように構成されるコントローラの一種である。ＰＬＣ１０および制御対象は、図示しないフィールドネットワーク等の制御系のネットワークに接続されている。ＰＬＣ１０は、制御系のネットワークを介して制御対象と周期的に通信することによって、各種の制御データを制御対象に送受信し、これにより生産設備を制御する。ＰＬＣ１０は、さらに、各制御対象から収集したデータに基づいて、制御システム１の運用状況などの統計処理などに用いられる大容量データを生成し、メモリ１２に格納する。
　ユニット２０は、ＰＬＣ１０に接続され、かつＰＬＣ１０と協働的に動作するデバイスである。本実施形態では、ユニット２０は、例えばＰＬＣ１０のＣＰＵ１１の処理負荷を低減させるために、ＰＬＣ１０によって生成される大容量データに対して適用される各種の処理を担当する。このような処理として、例えばパケット分割処理および異常処理などが挙げられる。
　（ＰＬＣ１０の詳細構成）
　ＰＬＣ１０において、ＣＰＵ１１、メモリ１２、および時刻カウンタ１３が、それぞれシリアルバス１４に接続されている。シリアルバス１４の一端は、ユニット２０のＤＭＡＣ３１に接続されている。シリアルバス１４は、シリアル通信を実行される通信経路であり、例えばＰＣＩｅ（Peripheral Component Interconnect express）バスである。
　ＣＰＵ１１は、ＰＬＣ１０の動作を統括的に制御するプロセッサである。メモリ１２は、ＲＡＭ（Read Only Memory）などの各種の不揮発性記憶媒体である。時刻カウンタ１３は、時計およびタイマーの要素を有する。
　メモリ１２には、制御システム１における制御対象を制御するための制御データが格納されている。ＣＰＵ１１は、制御データをメモリ１２から周期的に読み出し、かつ周期的に制御対象に送信する。その周期性は、時刻カウンタ１３によって実現される。時刻カウンタ１３には、所定の初期設定時刻が設定されている。ＰＬＣ１０が動作を開始すると、初期設定時刻を起点として時刻のカウントを開始する。そして、カウント数が基準数に達すると、言い換えればカウント開始後に一定時間が経過すると、ＣＰＵ１１に対して周期動作を指示する指示信号（第１信号）をＣＰＵ１１に出力する。ＣＰＵ１１は、指示信号の受信をトリガーとして、１つの制御周期を開始させる。そして、制御周期が継続する間、当該周期内に実行すべき各種の制御（例えば制御データの送信など）を実行する。
　時刻カウンタ１３は、指示信号を送信した場合、時刻のカウントを継続する。そして、指示信号の送信後にカウントした数が新たに基準数に達すると、指示信号を新たにＣＰＵ１１に送信する。このように、時刻カウンタ１３は一定の周期で指示信号を繰り返しＣＰＵ１１に出力するように設定されている。ＣＰＵ１１は、新しい指示信号を受信した場合、現在の制御周期を終了させ、直ちに次の制御周期を開始させる。このようにして、ＣＰＵ１１は、一定周期で制御対象を制御し続ける。
　本実施形態では、ＣＰＵ１１の制御周期は、例えば１２５マイクロ秒以下の短い時間である。すなわち本実施形態の制御システム１は、ＰＬＣ１０が高頻度で制御対象を周期的に制御するシステムである。
　（ユニット２０の詳細構成）
　ユニット２０において、ＭＰＵ２１、メモリ２２、およびＤＭＡＣ３１が、シリアルバス２４に接続されている。ＤＭＡＣ３１は、さらにシリアルバス１４にも接続されている。シリアルバス２４は、例えばＰＣＩｅ（Peripheral Component Interconnect express）バスである。ＣＰＵ１１およびＤＭＡＣ３１の双方がシリアルバス１４を介してメモリ１２に接続されることによって、ＣＰＵ１１およびＤＭＡＣ３１はメモリ１２を共有している。
　ＭＰＵ（Micro Processing Unit）２１は、ユニット２０の動作を統括的に制御するプロセッサである。ＭＰＵ２１は、例えば上述したパケット分割処理および異常処理などの各種の処理を実行する。メモリ２２は、ＲＡＭ（Read Only Memory）などの各種の不揮発性記憶媒体である。メモリ２２には、ユニット２０から転送される大容量データなどが格納される。
　転送部２３は、ＭＰＵ２１またはＣＰＵ１１による制御に従って、ＰＬＣ１０とユニット２０との間のデータ転送を実行する。転送部２３内のＤＭＡＣ３１が、シリアルバス１４を介したメモリ１２との通信を担当する。ＤＭＡＣ３１は、ＣＰＵ１１を介さずにメモリ１２に直接アクセスすることによって、メモリ１２に大容量データを読み書きするコントローラである。ＤＭＡＣ３１は、例えば、メモリ１２から読み出した大容量データをシリアルバス１４上のシリアル通信によってＤＭＡＣ３１まで転送し、さらにシリアルバス２４上のシリアル通信によってメモリ２２まで転送することによって、メモリ２２に書き込む。ＤＭＡＣ３１は、あるいは、メモリ２２から読み出した大容量データを、シリアルバス１４上のシリアル通信によってメモリ１２まで転送することによって、メモリ１２に書き込むこともできる。
　ＤＭＡＣ３１は、ＣＰＵ１１から独立して個別に形成される集積回路として実現される。言い換えれば、ＰＬＣ１０およびユニット２０はそれぞれ独立した個別の基板を備えており、ＣＰＵ１１はＰＬＣ１０を構成する基板上に形成され、ＤＭＡＣ３１は、ユニット２０を構成する基板上に形成される。このように、ＣＰＵ１１およびＤＭＡＣ３１は、互いに独立した別のデバイス（装置）である。
　時刻カウンタ３３は、時計およびタイマーの要素を有する。本実施形態では、ユニット２０の時刻カウンタ３３は、ＰＬＣ１０の時刻カウンタ１３に同期して動作する。すなわち、時刻カウンタ３３には、時刻カウンタ１３に設定される初期設定時刻および基準数と同一の初期設定時刻および基準数が設定されている。制御システム１の動作開始時に、ユニット２０はＰＬＣ１０と同時に動作を開始する。これにより、時刻カウンタ３３が時刻カウンタ１３と同時に時刻のカウントを開始することが担保される。時刻カウンタ３３は、ユニット２０が動作を開始すると、初期設定時刻を起点として時刻のカウントを開始する。そして、カウント数が基準数に達すると、言い換えればカウント開始後に所定の時刻が経過すると、転送制御部３２に対して、転送制御部３２にマスク信号の出力を指示する指示信号（第２信号）を転送制御部３２に出力する。
　マスク信号の出力タイミングは、ＣＰＵ１１が制御データの転送を開始するタイミングと同一の時点に設定する。したがって、例えばＣＰＵ１１が指示信号を受信すると直ちに制御データの転送を開始する態様では、マスク信号の出力タイミングを、時刻カウンタ１３からＣＰＵ１１への指示信号の出力タイミングと同一の時点に設定する。一方、ＣＰＵ１１が指示信号を受信するとまず特定の処理を実行してからその後に制御データの転送を開始する態様では、マスク信号の出力タイミングを、時刻カウンタ１３からＣＰＵ１１への指示信号の出力タイミングよりも、当該特定の処理の実行に要する時間だけ後の時点に、設定すればよい。
　転送制御部３２は、指示信号の受信をトリガーとして、所定のマスク信号をＤＭＡＣ３１に出力する。マスク信号は、大容量データ転送の可否をＤＭＡＣ３１に指示する信号であり、ハイレベルおよびオフレベルのいずれかの信号レベルを取る。マスク信号がハイレベルの間、ＤＭＡＣ３１による大容量データの転送は禁止され、マスク信号がローレベルの間、ＤＭＡＣ３１による大容量データの転送は許可される。これらの詳細は後に図２などを参照して詳細に説明する。
　（データ転送の流れ）
　図２は、本実施形態に係る制御システム１による処理の流れの一例を示すシーケンス図である。時刻カウンタ１３は、時刻ｔ１において指示信号をＣＰＵ１１に出力する。ＣＰＵ１１は、時刻ｔ１において制御周期Ｃ１を開始させ、これにより制御データの処理を開始する。ここでは、制御データをメモリ１２から読み出す処理、言い換えれば、メモリ１２内の制御データをシリアルバス１４上のシリアル通信によってメモリ１２からＣＰＵ１１まで転送する処理を、実行する。
　時刻カウンタ３３は時刻カウンタ１３に同期している。したがって、時刻カウンタ３３は時刻ｔ１において指示信号を転送制御部３２に出力する。転送制御部３２は、時刻ｔ１において、ハイレベルのマスク信号をＤＭＡＣ３１に出力する。これにより、ＤＭＡＣ３１が大容量データをメモリ１２に転送する処理が禁止される。したがって、ＤＭＡＣ３１は時刻ｔ１においてメモリ１２にアクセスすることがない。これにより、時刻ｔ１において、メモリ１２に対するメモリ競合が発生しない。
　ユニット２０には、各制御周期においてＣＰＵ１１が制御データを処理するために必要な処理時間Ｔｃｐｕを表す情報が、予め設定されている。転送制御部３２は、この情報に基づいて、各制御周期においてハイレベルのマスク信号の出力を継続する期間Ｔ１（第１期間）を決定する。期間Ｔ１は処理時間Ｔｃｐｕよりも長ければよく、図２の例では両者の長さは互いに等しい。また、期間Ｔ１は、制御周期Ｃ１における処理時間Ｔｃｐｕが占める期間に少なくとも重畳すればよく、図２の例では両者は互いに完全に重畳している。ＣＰＵ１１は、時刻ｔ１から、時刻ｔ１よりも処理時間Ｔｃｐｕだけ後の時刻ｔ２までの間、制御データの転送を継続する。転送制御部３２は、時刻ｔ１から期間Ｔ１だけ後の時刻ｔ２までの間、ハイレベルのマスク信号の出力を継続する。これにより、時刻ｔ１から時刻ｔ２までの間、ＤＭＡＣ３１による大容量データの転送が禁止されるので、ＣＰＵ１１は、メモリ競合を起こすことなく制御データをメモリ１２から読み出すことができる。
　ＣＰＵ１１は、時刻ｔ２の後、制御データの転送を終了し、他の処理を実行する。転送制御部３２は、時刻ｔ２において、期間Ｔ１を終了し、各制御周期においてローレベルのマスク信号の出力を継続する期間Ｔ２（第２期間）を開始させる。すなわち転送制御部３２は、時刻ｔ２において、ローレベルのマスク信号をＤＭＡＣ３１に出力する。これにより、時刻ｔ２においてＤＭＡＣ３１による大容量データの転送が許可される。したがって、ＤＭＡＣ３１は、時刻ｔ２において、大容量データの転送を開始する。転送制御部３２は、次の指示信号が時刻カウンタ３３から入力されるまで、すなわち制御周期Ｃ１の終了時点まで、マスク信号をローレベルに維持する。
　ＣＰＵ１１は、時刻ｔ２から時刻ｔ３までの間（期間Ｔ２に等しい）、必要に応じてメモリ１２にアクセスすることができる。したがって、期間Ｔ２ではメモリ競合の発生が許容される。期間Ｔ２においてＣＰＵ１１がメモリ１２にアクセスしない場合、ＤＭＡＣ３１は、期間Ｔ２において、ＣＰＵ１１とのメモリ競合を起こすこと無く、メモリ１２からＤＭＡＣ３１への大容量データの転送を遅延無く継続することができる。一方、期間Ｔ２においてＣＰＵ１１がメモリ１２にアクセスする場合、ＤＭＡＣ３１は、ＣＰＵ１１との間でメモリ競合を起こしつつも、大容量データの転送を継続することができる。この際、大容量データの転送に多少の遅延が生じることもあり得るが、ユニット２０にとってそのような遅延は大きな問題にならない。
　時刻ｔ３において、時刻カウンタ１３が次の指示信号をＣＰＵ１１に出力し、これにより、制御周期Ｃ１が終了する。ＣＰＵ１１は、時刻ｔ３において次の制御周期Ｃ２を開始させ、これにより時刻ｔ３において制御データの処理を開始する。時刻カウンタ３３は、時刻ｔ３において次の指示信号を転送制御部３２に出力する。これにより、転送制御部３２はハイレベルのノイズ信号をＤＭＡＣ３１に出力する。
　制御周期Ｃ２における制御データおよび大容量データの転送の手順は、制御周期Ｃ１におけるそれと同一である。結果、制御周期Ｃ２における時刻ｔ３から時刻ｔ４（時刻ｔ３＋Ｔｃｐｕ）までの期間Ｔ１では、マスク信号がハイレベルに維持されるので、ＣＰＵ１１はＤＭＡＣ３１とメモリ競合を起こすことなく、制御データをメモリ１２から読み出すことができる。また、時刻ｔ４から時刻ｔ５までの間、すなわち制御周期Ｃ１における時刻ｔ４以降の残りの期間Ｔ２では、メモリ競合の発生が多少は起こる可能性もあるが、ＤＭＡＣ３１は大容量データをメモリ１２から着実に転送することができる。
　ＰＬＣ１０およびユニット２０は、制御周期Ｃ２よりも後の各制御周期においても、制御周期Ｃ１およびＣ２と同様の処理を実行する。したがって、各制御周期内の期間Ｔ１において、ＣＰＵ１１はＤＭＡＣ３１とのメモリ競合を起こさずに、制御データの転送処理を独占的に実行できる。
　（主要な作用効果）
　本実施形態では、ユニット２０およびＣＰＵ１１がメモリ１２を共有する場合であっても、各制御周期内で制御データが転送される期間Ｔ１においては、メモリ競合を起こすことなく制御データの転送を可能にすることができる。したがって、メモリ競合を原因とする制御データの転送遅延が生じない。さらには、メモリ競合を防止するための調停処理をＣＰＵ１１に対して実行する必要がないため、ＣＰＵ１１の各制御周期が調整処理の実行により遅延することもない。このように、メモリ競合または調停処理を原因とする制御周期の遅延が発生しないため、ＣＰＵ１１は安定した制御周期で制御対象を制御することができる。特に、ＣＰＵ１１が１２５マイクロ秒以下の制御周期でメモリ１２にアクセスする場合、数マイクロ秒は必要な調整処理が不要になることにより、各制御周期の同一性および安定性をより高めることができる。また、ＣＰＵ１１およびＤＭＡＣ３１をそれぞれ別デバイスとする（別の集積回路として実装する）場合でも、ＣＰＵ１１の制御周期を正しく維持することができる。
　なお、ＤＭＡＣ３１は、転送制御部３２に対してマスク信号の出力を要求するリクエスト信号を出力する必要がなく、したがって転送制御部３２がマスク信号の出力を許可するＡＣＫを転送制御部３２からＤＭＡＣ３１が受信する必要もない。したがって、ＤＭＡＣ３１の処理負荷を軽減することもできる。
　（変形例）
　ＤＭＡＣ３１は、メモリ１２とメモリ２２との間で大容量データを定期的にミラーリングしてもよい。これにより、メモリ１２に格納される大容量データと、メモリ２２に格納される大容量データとを、定期的に同一にすることができる。このミラーリングは、各制御周期内の期間Ｔ２において実行される。
　〔実施形態２〕
　以下、本発明の他の側面に係る実施の形態（以下、「本実施形態」とも表記する）を、図面に基づいて説明する。
　§２　構成例
　（制御システム１Ａの構成）
　図３は、本実施形態に係る制御システム１Ａの要部構成を示すブロック図である。この図の例では、制御システム１は、ＰＬＣ１０、ユニット２０、およびユニット２０Ａを備えている。図３のＰＬＣ１０およびユニット２０の内部構成は、それぞれ図１のＰＬＣ１０およびユニット２０の内部構成と同一であるため、詳細な説明を繰り返さない。ユニット２０Ａはユニット２０と同一のデバイスであり、ユニット２０Ａの内部構成はユニット２０の内部構成と同一である。すなわち、制御システム１Ａは、複数のユニット２０を備えているシステムであるとも言える。本実施形態では、両者を区別するため、ユニット２０Ａが備える各部材にはＡの参照番号を追加で付与する。例えば、ＭＰＵ２１Ａは、ユニット２０Ａが備えるＭＰＵである。
　制御システム１Ａにおいて、ＣＰＵ１１、ＤＭＡＣ３１、およびＤＭＡＣ３１Ａが、シリアルバス１４に接続される。これにより、ＣＰＵ１１、ＤＭＡＣ３１、およびＤＭＡＣ３１Ａが、メモリ１２を共有している。ＤＭＡＣ３１Ａは、ＤＭＡＣ３１と同様に、ＣＰＵ１１から独立して個別に形成される集積回路として実現される。ＤＭＡＣ３１および３１Ａのそれぞれも、互いに独立して個別に形成される集積回路として実現される。
　（データ転送の流れ）
　本実施形態に係る制御システム１Ａは、ユニット２０および２０Ａがメモリ１２にアクセスする期間Ｔ２を、時分割する。すなわち、ユニット２０ごとに異なる制御周期に期間Ｔ２を割り当てる。詳細には、ある制御周期Ｃ１ではユニット２０に期間Ｔ２を割り当て、他の制御周期Ｃ２ではユニット２０Ａに期間Ｔ２を割り当てる。これらの制御によって、ユニット２０および２０Ａは、異なるタイミングで（異なる期間Ｔ２に）メモリ１２にアクセスできるようにする。その際、期間Ｔ１では、ＣＰＵ１１、ＤＭＡＣ３１、およびＤＭＡＣ３１Ａがメモリ競合を起こすことはない。また、各期間Ｔ２では、ユニット２０および２０Ａがメモリ競合を起こすことはない。
　図４は、本実施形態に係る制御システム１Ａによる処理の流れの一例を示すシーケンス図である。時刻ｔ１において、時刻カウンタ１３が指示信号をＣＰＵ１１に出力する。これにより、ＣＰＵ１１は、時刻ｔ１において制御周期Ｃ１を開始させ、制御データの処理を開始する。時刻カウンタ３３および３３Ａは、時刻カウンタ１３に同期している。したがって、時刻カウンタ３３は時刻ｔ１において指示信号を転送制御部３２に出力し、時刻カウンタ３３Ａは時刻ｔ１において指示信号を転送制御部３２Ａに出力する。
　本実施形態では、転送制御部３２は、時刻ｔ１において、マスク信号および共通マスク信号をＤＭＡＣ３１に出力する。共通マスク信号は、大容量データの転送可否をＤＭＡＣ３１に指示する信号である。マスク信号および共通マスク信号のうち少なくとも一方がハイレベルである場合、ＤＭＡＣ３１による大容量データの転送が禁止される。マスク信号および共通マスク信号の双方がローレベルである場合、ＤＭＡＣ３１による大容量データの転送が許可される。
　転送制御部３２Ａは、時刻ｔ１において、マスク信号Ａおよび共通マスク信号ＡをＤＭＡＣ３１Ａに出力する。共通マスク信号Ａは、大容量データの転送可否をＤＭＡＣ３１Ａに指示する信号である。マスク信号Ａおよび共通マスク信号Ａのうち少なくとも一方がハイレベルである場合、ＤＭＡＣ３１Ａによる大容量データの転送が禁止される。マスク信号Ａおよび共通マスク信号Ａの双方がローレベルである場合、ＤＭＡＣ３１Ａによる大容量データの転送が許可される。
　図４に示すように、共通マスク信号および共通マスク信号Ａは、互いに同一の波形を有する。その意味では、これらの信号は、ＤＭＡＣ３１および３１Ａの双方に対して共通に大容量データの転送を禁止する期間を指定する信号であると言える。
　転送制御部３２は、時刻ｔ１において、ハイレベルのマスク信号およびローレベルの共通マスク信号をＤＭＡＣ３１に出力する。これにより、ＤＭＡＣ３１が大容量データをメモリ１２に転送する処理が禁止される。転送制御部３２Ａは、時刻ｔ１において、ハイレベルのマスク信号Ａおよびハイレベルの共通マスク信号ＡをＤＭＡＣ３１Ａに出力する。これにより、ＤＭＡＣ３１Ａが大容量データをメモリ１２に転送する処理も禁止される。したがって、ＤＭＡＣ３１および３１Ａは時刻ｔ１においてメモリ１２にアクセスすることがない。これにより、時刻ｔ１において、メモリ１２に対するメモリ競合が発生しないので、ＣＰＵ１１はメモリ１２から制御データを遅延なく読み出すことができる。
　各制御周期におけるＣＰＵ１１の処理は、実施形態１と同一である。ＣＰＵ１１は、時刻ｔ１から時刻ｔ２までの間、制御データの転送を続ける。時刻ｔ１から時刻ｔ２までの間、各マスク信号の現在出力レベルが維持されるので、メモリ競合が発生することはない。
　ＣＰＵ１１は、時刻ｔ２において制御データの転送を終了する。転送制御部３２は、時刻ｔ２において、ローレベルの共通マスク信号をＤＭＡＣ３１に出力すると共に、ローレベルのマスク信号の出力を維持する。これにより、ＤＭＡＣ３１による大容量データの転送が許可される。したがって、ＤＭＡＣ３１は、時刻ｔ２において、メモリ１２からＤＭＡＣ３１への大容量データの転送を開始する。一方、転送制御部３２Ａは、時刻ｔ２において、ローレベルの共通マスク信号ＡをＤＭＡＣ３１Ａに出力すると共に、ハイレベルのマスク信号Ａの出力を維持する。これにより、ＤＭＡＣ３１Ａによる大容量データの転送禁止が維持される。したがって、ＤＭＡＣ３１Ａは、時刻ｔ２において、大容量データの転送を開始しない。
　転送制御部３２は、次の指示信号が入力されるまで、すなわち制御周期Ｃ１の終了時点である時刻ｔ３まで、マスク信号および共通マスク信号の現在出力レベルを維持する。転送制御部３２Ａも、次の指示信号が入力されるまで、すなわち制御周期Ｃ１の終了時点である時刻ｔ３まで、マスク信号Ａおよび共通マスク信号Ａの現在出力レベルを維持する。一方、ＣＰＵ１１は、時刻ｔ２から時刻ｔ３までの間、メモリ１２にアクセスしない。これによりＤＭＡＣ３１は、時刻ｔ２から時刻ｔ３までの間、ＣＰＵ１１およびＤＭＡＣ３１Ａとのメモリ競合を起こすこと無く、メモリ１２からＤＭＡＣ３１に大容量データを転送し続ける。
　時刻ｔ３において、時刻カウンタ１３が次の指示信号をＣＰＵ１１に出力し、時刻カウンタ３３が次の指示信号を転送制御部３２に出力し、時刻カウンタ３３Ａが次の指示信号を転送制御部３２Ａに出力する。これにより、制御周期Ｃ１が終了する。ＣＰＵ１１は、時刻ｔ３において次の制御周期Ｃ２を開始させ、制御データの転送を開始する。
　転送制御部３２は、時刻ｔ３において、ハイレベルのマスク信号およびハイレベルの共通マスク信号をＤＭＡＣ３１に出力する。これにより、ＤＭＡＣ３１が大容量データをメモリ１２に転送する処理が禁止される。転送制御部３２Ａは、時刻ｔ３において、ハイレベルのマスク信号Ａおよびローレベルの共通マスク信号ＡをＤＭＡＣ３１Ａに出力する。これにより、ＤＭＡＣ３１Ａが大容量データをメモリ１２に転送する処理も禁止される。したがって、ＤＭＡＣ３１および３１Ａは時刻ｔ３においてメモリ１２にアクセスすることがない。これにより、時刻ｔ３において、メモリ１２に対するメモリ競合が発生しないので、ＣＰＵ１１はメモリ１２から制御データを遅延なく読み出すことができる。
　ＣＰＵ１１は、時刻ｔ３から時刻ｔ４までの間、制御データの転送を続ける。時刻ｔ３から時刻ｔ４までの間、各マスク信号の現在出力レベルが維持されるので、メモリ競合が発生することはない。
　ＣＰＵ１１は、時刻ｔ４において、制御データの転送を終了する。転送制御部３２は、時刻ｔ４において、ローレベルの共通マスク信号をＤＭＡＣ３１に出力すると共に、ハイレベルのマスク信号の出力を維持する。これにより、ＤＭＡＣ３１による大容量データの転送禁止が維持される。したがって、ＤＭＡＣ３１は、時刻ｔ４において、大容量データの転送を開始しない。一方、転送制御部３２Ａは、時刻ｔ４において、ローレベルの共通マスク信号およびローレベルのマスク信号をＤＭＡＣ３１Ａに出力する。これにより、ＤＭＡＣ３１Ａによる大容量データの転送が許可される。したがって、ＤＭＡＣ３１Ａは、時刻ｔ４において、大容量データの転送を開始する。
　転送制御部３２は、次の指示信号が入力されるまで、すなわち制御周期Ｃ２の終了時点である時刻ｔ５まで、マスク信号および共通マスク信号の現在出力レベルを維持する。転送制御部３２Ａも、次の指示信号が入力されるまで、すなわち制御周期Ｃ２の終了時点である時刻ｔ５まで、マスク信号Ａおよび共通マスク信号Ａの現在出力レベルを維持する。一方、ＣＰＵ１１は、時刻ｔ４から時刻ｔ５までの間、メモリ１２にアクセスしない。これによりＤＭＡＣ３１Ａは、時刻ｔ４から時刻ｔ５までの間、ＣＰＵ１１およびＤＭＡＣ３１とのメモリ競合を起こすこと無く、メモリ１２からＤＭＡＣ３１Ａに大容量データを転送し続ける。
　（主要な作用効果）
　本実施形態では、複数のユニット２０および２０ＡがＣＰＵ１１と共にメモリ１２を共有する場合であっても、各制御周期内の期間Ｔ１においてメモリ競合を起こすことなく制御データの転送を可能にすることができる。したがって、メモリ競合を原因とする制御データの転送遅延が生じないため、各制御周期が遅延することがない。さらには、メモリ競合を防止するための調停処理をＣＰＵ１１に対して実行する必要がないため、各制御周期が調整処理の実行により遅延することもない。したがって、各制御周期が遅延することがないため、ＰＬＣ１０は安定した周期で制御対象を制御することができる。特に、ＣＰＵ１１が１２５マイクロ秒以下の周期でメモリ１２にアクセスする場合、数マイクロ秒が必要な調整処理が不要になることにより、各周期の同一性および安定性をよりよく高めることができる。
　さらには、各制御周期内の期間Ｔ２においてＤＭＡＣ３１とＤＭＡＣ３１Ａとの間でメモリ競合が発生しないので、ＤＭＡＣ３１および３１Ａはそれぞれに割り当てられた期間Ｔ２中に大容量データを遅延無く安定して転送することができる。
　〔実施形態３〕
　以下、本発明の他の側面に係る実施の形態（以下、「本実施形態」とも表記する）を、図面に基づいて説明する。
　§２　構成例
　本実施形態に係る制御システム１Ａの構成は、実施形態２と同一である。ただし、ＤＭＡＣ３１および３１Ａは、互いに同一の制御周期内に同時に大容量データを転送する。その際、ユニット２０および２０Ａがメモリ１２にアクセスする期間を、大容量データの最小ペイロード単位で時分割する。転送制御部３２および３２Ａは、共通マスク信号を出力せずに、マスク信号またはマスク信号Ａのみを出力する。また、ユニット２０ごとに、同一の制御周期における期間Ｔ１の長さおよび期間Ｔ２の開始タイミングが互いに異なっている。さらに、ユニット２０およびユニット２０Ａのそれぞれについて、ある制御周期Ｃ１における期間Ｔ２の開始タイミングと、他の制御周期Ｃ２における期間Ｔ２とが、互いに異なっている。
　（データ転送の流れ）
　図５は、本実施形態に係る制御システム１Ａによる処理の流れの一例を示すシーケンス図である。ＣＰＵ１１による制御データの処理は、実施形態１などと同一である。すなわち、ＣＰＵ１１は時刻ｔ１から時刻ｔ２までの間、制御データを転送する。転送制御部３２は、時刻ｔ１から時刻ｔ２までの間、ハイレベルのマスク信号をＤＭＡＣ３１に出力する。転送制御部３２Ａは、時刻ｔ１から時刻ｔ２までの間、ハイレベルのマスク信号をＤＭＡＣ３１Ａに出力する。これにより、ＣＰＵ１１との間のメモリ競合を起こすことなく、制御データを転送する。
　転送制御部３２は、時刻ｔ２において、ローレベルのマスク信号をＤＭＡＣ３１に出力する。これによりＤＭＡＣ３１は、時刻ｔ２において大容量データの転送を開始する。一方、転送制御部３２Ａは、時刻ｔ２において、ハイレベルのマスク信号Ａの出力を維持する。これにより、ＤＭＡＣ３１Ａは、時刻ｔ２において制御データの転送を開始しない。
　転送制御部３２および３２Ａには、大容量データのうち最小ペイロードサイズのデータ（以下、最小ペイロードデータ）を転送するために必要な転送時間Ｔｐｄが設定されている。最小ペイロードデータは、シリアルバス１４上のシリアル通信時に通信される最小単位のデータのことである。ＤＭＡＣ３１は、転送対象の大容量データを複数の最小ペイロードデータに分割して、最小ペイロードデータごとにシリアルバス１４上での転送処理を順に実行する。
　転送制御部３２は、時刻ｔ２から時刻ｔ３までの間、ローレベルのマスク信号の出力を維持する。転送制御部３２Ａは、時刻ｔ２から、時刻ｔ２に転送時間Ｔｐｄを加えた時刻ｔ２１までの間、ハイレベルのマスク信号Ａの出力を続ける。これにより、ＤＭＡＣ３１は、時刻ｔ２から時刻ｔ２１までの間に、最小ペイロードデータの転送を完了することができる。
　ＤＭＡＣ３１Ａは、時刻ｔ２１において、ローレベルのマスク信号ＡをＤＭＡＣ３１Ａに出力する。これにより、ＤＭＡＣ３１Ａは、大容量データの転送を開始する。このとき、ＤＭＡＣ３１も大容量データの転送を実行しているので、ＤＭＡＣ３１とＤＭＡＣ３１Ａとの間でメモリ競合が発生する。これにより、ＤＭＡＣ３１ＡとＤＭＡＣ３１とが、最小ペイロードデータを交互にメモリ１２から転送するようになる。すなわち、時刻ｔ２１の後、まずＤＭＡＣ３１Ａがメモリ１２から最小ペイロードデータを転送し、その完了後に、ＤＭＡＣ３１が最小ペイロードデータをメモリ１２から転送する。これらの各処理が、時刻ｔ２１から時刻ｔ３までの間に交互に実行される。したがって、図５に示すように、制御周期Ｃ１では、ＤＭＡＣ３１は３つの最小ペイロードデータの転送に成功し、ＤＭＡＣ３１Ａは２つの最小ペイロードデータの転送に成功する。
　時刻ｔ３において、制御周期Ｃ２が開始され、ＣＰＵ１１は時刻ｔ３から時刻ｔ４までの間、制御データを転送する。この際、マスク信号およびマスク信号Ａはいずれもハイレベルに維持されているので、ＣＰＵ１１は、メモリ競合を起こすことなく、制御データをメモリから読み出すことができる。
　転送制御部３２Ａは、時刻ｔ４において、ローレベルのマスク信号ＡをＤＭＡＣ３１Ａに出力する。これによりＤＭＡＣ３１Ａは、時刻ｔ４において大容量データの転送を開始する。転送制御部３２Ａは、時刻ｔ４から時刻ｔ５までの間、ローレベルのマスク信号Ａの出力を維持する。転送制御部３２は、時刻ｔ４から、時刻ｔ４に転送時間Ｔｐｄを加えた時刻ｔ４１までの間、ハイレベルのマスク信号の出力を続ける。これにより、ＤＭＡＣ３１Ａは、時刻ｔ４から時刻ｔ４１までの間に、ＣＰＵ１１およびＤＭＡＣ３１との間でメモリ競合を起こすことなく、最小ペイロードデータの転送を完了することができる。
　ＤＭＡＣ３１は、時刻ｔ４１において、ローレベルのマスク信号ＡをＤＭＡＣ３１に出力する。これにより、ＤＭＡＣ３１は、大容量データの転送を開始する。このとき、ＤＭＡＣ３１Ａも大容量データの転送を実行しているので、メモリ競合が発生する。これにより、ＤＭＡＣ３１ＡとＤＭＡＣ３１とが、最小ペイロードデータを交互にメモリ１２から転送するようになる。すなわち、時刻ｔ４１の後、まずＤＭＡＣ３１がメモリ１２から最小ペイロードデータを転送し、その完了後に、ＤＭＡＣ３１Ａが最小ペイロードデータをメモリ１２から転送する。これらの各処理が、時刻ｔ２１から時刻ｔ３までの間に交互に実行される。したがって、図５に示すように、制御周期Ｃ２では、ＤＭＡＣ３１は２つの最小ペイロードデータの転送に成功し、ＤＭＡＣ３１Ａは３つの最小ペイロードデータの転送に成功する。
　（主要な作用効果）
　制御データの転送完了後、制御周期Ｃ１では時刻ｔ２においてＤＭＡＣ３１のみが大容量データの転送をまず開始し、制御周期Ｃ２では時刻ｔ４においてＤＭＡＣ３１Ａのみが大容量データの転送をまず開始する。これにより、大容量データの転送が開始された直後に、複数のユニット２０による通信がシリアルバス１４に集中することを防止することができる。
　各ユニット２０において、大容量データの転送を開始するタイミングが制御周期ごとに異なっている。これにより、各制御周期においてユニット２０または２０Ａのいずれかのみが優先してより多くのデータを転送することがなくなるため、各ユニット２０における転送速度を均一にすることができる。実際、図５に示すように、制御周期Ｃ１およびＣ２における最小ペイロードデータの転送数をユニット２０ごとに合算すると、ユニット２０では３個＋２個＝５個であり、ユニット２０Ａでは３個＋２個＝５個であり、両者は等しい。そのため、各ユニット２０における所定期間内の最小ペイロードデータの転送数は、ユニット２０ごとに同一になり、これは大容量データの転送速度がユニット２０によらず同一であることを意味する。
　〔実施形態４〕
　以下、本発明の他の側面に係る実施の形態（以下、「本実施形態」とも表記する）を、図面に基づいて説明する。
　§２　構成例
　（制御システム１Ｂの構成）
　図６は、本実施形態に係る制御システム１Ｂの要部構成を示すブロック図である。この図の例では、制御システム１は、ＰＬＣ１０およびユニット２０Ｂを備えている。図６のＰＬＣ１０の内部構成は、図１のＰＬＣ１０の内部構成と同一であるため、詳細な説明を繰り返さない。ユニット２０Ｂは、実施形態１のユニット２０が備える各部材に加えて、さらに、ＤＭＡＣ３４を備えている。
　ＤＭＡＣ３４は、転送部２３に設けられており、シリアルバス１４およびシリアルバス２４に接続されている。本実施形態ではメモリ２２に最優先データ（特定のデータ）が格納されており、ＤＭＡＣ３４は、ＭＰＵ２１による制御に従って、この最優先データをＰＬＣ１０に転送する役割を有する。最優先データは、制御システム１Ｂが最優先に処理する必要があるデータであり、例えばシステムの緊急停止を指示するデータである。ＤＭＡＣ３４は、マスク信号がハイレベルであっても、これを無視してシリアルバス１４を通じて最優先データをメモリ１２に転送することができる。
　（データ転送の流れ）
　図７は、本実施形態に係る制御システム１Ａによる処理の流れの一例を示すシーケンス図である。以下では、ＤＭＡＣ３１が大容量データをメモリ２２からメモリ１２に転送する例を説明する。時刻ｔ１において、時刻カウンタ１３が指示信号をＣＰＵ１１に出力する。これにより、ＣＰＵ１１は、時刻ｔ１において制御周期Ｃ１を開始させ、制御データの処理を開始する。時刻カウンタ３３は時刻ｔ１において指示信号を転送制御部３２に出力し、これにより、転送制御部３２はハイレベルのマスク信号をＤＭＡＣ３１に出力する。したがって、ＤＭＡＣ３１は時刻ｔ１において大容量データの転送を開始しない。なお、マスク信号はＤＭＡＣ３１Ｂには出力されない。
　ＭＰＵ２１は、時刻ｔ１において、最優先データをＰＬＣ１０に転送すべき事象が生じたことを検出する。これによりＭＰＵ２１は、最優先データの転送をＤＭＡＣ３４に指示する。ＤＭＡＣ３４は、これを受けて、時刻ｔ１においてメモリ１２に対する最優先データの転送を開始する。時刻ｔ１ではＣＰＵ１１が制御データの転送を開始しているが、最優先データが制御データに優先してメモリ１２に転送されるため、制御データの実際の転送開始は、メモリ１２への最優先データの転送が完了する時刻ｔ１１まで遅延される。すなわち、時刻ｔ１において最優先データの転送が完了すると、制御データの転送が改めて開始される。制御データの転送は、最優先データの転送に必要に時間だけ遅延しているため、時刻ｔ２になってもまだ完了しない。
　転送制御部３２は、時刻ｔ２において、ローレベルのマスク信号をＤＭＡＣ３１に出力する。ＤＭＡＣ３１は、時刻ｔ２において大容量データの転送を開始する。この際、制御データがまだ転送中であるため、メモリ競合が発生する。これにより、メモリ１２への大容量データの書き込みは、制御データの転送が完了した後から開始される。
　図７では、制御周期Ｃ１において制御データの転送が遅延したことから、制御周期Ｃ１もその分だけ延長されることになる。このままでは、制御周期Ｃ１が完了する前に、時刻カウンタ１３および時刻カウンタ３３が指示信号を出力することになるので、制御周期Ｃ１の正しい終了時点と制御周期Ｃ２の正しい開始時点とが一致しなくなる。そこで、ＣＰＵ１１は、指示信号を出力するタイミングを、制御データの転送遅延時間に相当する時間だけ修正する（遅らせる）修正指示を、制御周期Ｃ１が終了する前の任意の時点で、シリアルバス１４を通じて時刻カウンタ１３およびＤＭＡＣ３１にそれぞれ出力する。ＤＭＡＣ３１は、受信した修正指示を、転送制御部３２を介して時刻カウンタ３３に出力する。時刻カウンタ１３および時刻カウンタ３３は、受信した修正指示に基づいて、次に指示信号を出力するタイミングを修正する。例えば、現在のカウント数から、転送遅延時間を減算することによって、カウント数を変更する。これにより、制御データの転送遅延中に進んでしまったカウント数を無くすことができるので、制御周期Ｃ１が終了する正しいタイミングで、次の制御周期Ｃ２を開始するための指示信号を出力することができる。さらには、次の制御周期Ｃ２の開始時点において、ハイレベルのマスク信号を出力することもできる。
　図７の例では、時刻カウンタ１３は、時刻ｔ３よりも転送遅延時間だけ後の時刻ｔ３１において、次の指示信号をＣＰＵ１１に出力する。時刻カウンタ３３は、時刻ｔ３１において、指示信号を転送制御部３２に出力する。これにより、転送制御部３２は、時刻ｔ３１において、ハイレベルのマスク信号をＤＭＡＣ３１に出力する。これらの結果、制御周期Ｃ２では制御データの転送期間と、マスク信号のハイレベル維持期間とが一致するので、ＣＰＵ１１はメモリ競合を起こすことなく制御データをメモリ１２から転送することができる。また、制御データの転送終了後、ＤＭＡＣ３１はメモリ競合を起こすことなく、大容量データをメモリ１２から転送することができる。
　（主要な作用効果）
　制御システム１Ｂが最優先で処理すべき最優先データについては、マスク信号の信号レベルに関わらず、ＰＬＣ１０に最優先で転送するため、ＰＬＣ１０に対する最優先データの転送が遅延することを防止することができる。これにより、緊急事態の発生時などに制御システム１Ｂが確実に素早く対応できるので、制御システム１Ｂの安定性を高めることができる。
　（変形例）
　マスク信号による転送制御を受けるＤＭＡＣ３１が転送するデータの中に、最優先データを含めても良い。この場合、最優先データにはマスク信号を無視できるフラグを設定する。ＤＭＡＣ３１は、転送対象の各データの中に、このようなフラグが設定された最優先データを発見した場合、この最優先データの転送順位を最上位に変更すると共に、マスク信号がハイレベルであってもこれを無視してシリアルバス１４を通じて最優先データをメモリ１２に転送する。これにより、最優先データを制御データおよび大容量データよりも優先してメモリ１２に書き込むことができる。したがって、この例であっても、本実施形態と同様の利点が得られる。
　〔まとめ〕
　本発明の一態様に係る情報処理装置は、シリアルバスに接続される第１メモリと、一定時間ごとに第１信号を出力する第１カウンタと、前記シリアルバスに接続されると共に、前記第１信号に基づいて、所定の制御周期ごとに前記シリアルバスを介して前記第１メモリと通信する第１通信部とを備えている制御装置に接続される情報処理装置であって、前記第１カウンタに同期して動作すると共に、前記一定時間ごとに第２信号を出力する第２カウンタと、前記シリアルバスに接続されると共に、前記第２信号に基づいて、前記制御周期において前記第１通信部が前記第１メモリと通信する期間に少なくとも重畳する第１期間中に、前記シリアルバスを介して前記第１メモリとシリアル通信せず、前記第１期間の後に開始される第２期間中に、前記シリアルバスを介して前記第１メモリと通信する第２通信部とを備えている構成である。
　前記の構成によれば、各制御周期内の第１期間中に、第２通信部が第１メモリと通信せずに、第１通信部のみが第１メモリと通信することが保証される。一方、各制御周期内の第２期間中では、第２通信部は第１メモリと通信することができ、さらには第１通信部は第１メモリと通信してもしなくても良い。これらのことから、各制御周期内の第１期間において、第１通信部および第２通信部が第１メモリに対するメモリ競合を起こすことがない。この際、メモリ競合の回避は、第１カウンタに同期する第２カウンタの出力に基づいて実現されており、したがってメモリ競合を回避するための調整処理を第１通信部が実行する必要はない。このように、本発明の一態様に係る情報処理装置は、メモリ競合を防止するための調停処理を制御装置の第１通信部に実行させることなく、メモリ競合を起こさずに済む。これにより、第１通信部の負荷を低減することもできる。
　本発明の一態様に係る情報処理装置は、前記の構成において、複数の情報処理装置が、前記制御装置に接続されており、前記情報処理装置ごとに、異なる前記制御周期に前記第２期間が割り当てられる構成である。
　前記の構成によれば、各制御周期において、いずれかの情報処理装置の第２通信部のみがシリアルバスを介して通信することが担保されるため、各情報処理装置の第２通信部が互いにメモリ競合を起こすことを防止できる。
　本発明の一態様に係る情報処理装置は、前記の構成において、複数の情報処理装置が、前記制御装置に接続されており、前記情報処理装置ごとに、同一の前記制御周期内における前記第１期間の長さおよび前記第２期間の開始タイミングが互いに異なる構成である。
　前記の構成によれば、各制御周期において、複数の情報処理装置が同一のタイミングで通信を開始することがないため、複数の情報処理装置による通信がシリアルバスに集中することを防止できる。
　本発明の一態様に係る情報処理装置は、前記の構成において、前記情報処理装置ごとに、ある前記制御周期と、他の前記制御周期とにおいて、前記第２期間の開始タイミングが互いに異なる構成である。
　前記構成によれば、各制御周期において特定の情報処理装置のみが優先して通信することがないため、各情報処理装置における通信速度を均一にすることができる。
　本発明の一態様に係る情報処理装置は、前記の構成において、前記第２通信部は、特定のデータについては前記第１期間中であっても前記第１メモリに送信する構成である。
　前記の構成によれば、特定のデータ、例えば制御システムが最優先で処理すべき最優先データについては、第１通信部が第１メモリにアクセスする期間であっても第１メモリに送信されるので、特定のデータの送信が遅延することを防止することができる。これにより、緊急事態の発生時などに制御装置が確実に素早く対応できるので、制御システムの安定性を高めることができる。
　本発明の一態様に係る情報処理装置は、前記構成において、第２メモリを備えており、前記第２通信部は、定期的に、前記第１メモリと前記第２メモリとの間のミラーリングを実行する構成である。
　前記の構成によれば、第１メモリおよび第２メモリにそれぞれ格納されるデータを定期的に同一にすることができる。
　〔ソフトウェアによる実現例〕
　ユニット２０、２０Ａ、および２０Ｂの制御ブロック（特に転送部２３およびＤＭＡＣ３４）は、集積回路（ＩＣチップ）等に形成された論理回路（ハードウェア）によって実現してもよいし、ソフトウェアによって実現してもよい。
　後者の場合、ユニット２０、２０Ａ、および２０Ｂは、各機能を実現するソフトウェアであるプログラムの命令を実行するコンピュータを備えている。このコンピュータは、例えば１つ以上のプロセッサを備えていると共に、前記プログラムを記憶したコンピュータ読み取り可能な記録媒体を備えている。そして、前記コンピュータにおいて、前記プロセッサが前記プログラムを前記記録媒体から読み取って実行することにより、本発明の目的が達成される。前記プロセッサとしては、例えばＣＰＵ（Central Processing Unit）を用いることができる。前記記録媒体としては、「一時的でない有形の媒体」、例えば、ＲＯＭ（Read Only Memory）等の他、テープ、ディスク、カード、半導体メモリ、プログラマブルな論理回路などを用いることができる。また、前記プログラムを展開するＲＡＭ（Random Access Memory）などをさらに備えていてもよい。また、前記プログラムは、該プログラムを伝送可能な任意の伝送媒体（通信ネットワークや放送波等）を介して前記コンピュータに供給されてもよい。なお、本発明の一態様は、前記プログラムが電子的な伝送によって具現化された、搬送波に埋め込まれたデータ信号の形態でも実現され得る。
　本発明は前述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態も、本発明の技術的範囲に含まれる。各実施形態にそれぞれ開示された技術的手段を組み合わせることによって、新しい技術的特徴を形成することもできる。
１、１Ａ、１Ｂ　制御システム
１０　ＰＬＣ
１１、１１Ａ　ＣＰＵ
１２、２２　メモリ
１３、３３、３３Ａ　時刻カウンタ
１４、２４　シリアルバス
２０、２０Ａ、２０Ｂ　ユニット
２１　ＭＰＵ
２３　転送部
３１、３１Ａ、３１Ｂ、３４　ＤＭＡＣ
３２、３２Ａ　転送制御部

Claims (6)

  1. 　シリアルバスに接続される第１メモリと、一定時間ごとに第１信号を出力する第１カウンタと、前記シリアルバスに接続されると共に、前記第１信号に基づいて、所定の制御周期ごとに前記シリアルバスを介して前記第１メモリと通信する第１通信部とを備えている制御装置に接続される情報処理装置であって、
    　前記第１カウンタに同期して動作すると共に、前記一定時間ごとに第２信号を出力する第２カウンタと、
    　前記シリアルバスに接続されると共に、前記第２信号に基づいて、前記制御周期において前記第１通信部が前記第１メモリと通信する期間に少なくとも重畳する第１期間中に、前記シリアルバスを介して前記第１メモリとシリアル通信せず、前記第１期間の後に開始される第２期間中に、前記シリアルバスを介して前記第１メモリと通信する第２通信部とを備えている情報処理装置。
  2. 　複数の情報処理装置が、前記制御装置に接続されており、
    　前記情報処理装置ごとに、異なる前記制御周期に前記第２期間が割り当てられる請求項１に記載の情報処理装置。
  3. 　複数の情報処理装置が、前記制御装置に接続されており、
    　前記情報処理装置ごとに、同一の前記制御周期内における前記第１期間の長さおよび前記第２期間の開始タイミングが互いに異なる請求項１に記載の情報処理装置。
  4. 　前記情報処理装置ごとに、ある前記制御周期と、他の前記制御周期とにおいて、前記第２期間の開始タイミングが互いに異なる請求項３に記載の情報処理装置。
  5. 　前記第２通信部は、特定のデータについては前記第１期間中であっても前記第１メモリに送信する請求項１に記載の情報処理装置。
  6. 　第２メモリを備えており、
    　前記第２通信部は、定期的に、前記第１メモリと前記第２メモリとの間のミラーリングを実行する請求項１に記載の情報処理装置。
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