CN104137063A - 控制装置以及控制装置的控制方法 - Google Patents

控制装置以及控制装置的控制方法 Download PDF

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CN104137063A CN201280070602.3A CN201280070602A CN104137063A CN 104137063 A CN104137063 A CN 104137063A CN 201280070602 A CN201280070602 A CN 201280070602A CN 104137063 A CN104137063 A CN 104137063A
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石桥直义
田中道春
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Abstract

该控制装置(100)具有信号处理模块(30、30a)，该信号处理模块(30、30a)包含现场可编程门阵列(33)、和存储现场可编程门阵列的配置信息的易失性存储器(32)。现场可编程门阵列构成为在配置后也能够对易失性存储器进行访问。

Description

控制装置以及控制装置的控制方法
技术领域
本发明涉及控制装置以及控制装置的设定方法，特别涉及具有信号处理模块的控制装置以及控制装置的控制方法，该信号处理模块包含现场可编程门阵列。
背景技术
以往，公知具有信号处理模块的控制装置，该信号处理模块包含现场可编程门阵列。这样的控制装置例如在日本特开2000－105759号公报中被公开。
在上述日本特开2000－105759号公报中公开了具有如下部件的集成电路：FPGA(现场可编程门阵列)；以及非易失性的PROM(可编程只读存储器)，其存储有用于将FPGA编程为CPU内核(运算处理部)的逻辑数据(配置信息)。这样的集成电路被用于控制装置的信号处理模块等。另外，通常将把FPGA编程为具有期望功能的电路的过程称作配置。
现有技术文献
专利文献
专利文献1：日本特开2000-105759号公报
发明内容
发明所要解决的课题
但是，在上述日本特开2000－105759号公报所公开的集成电路中，认为为了使配置后的FPGA(现场可编程门阵列)作为CPU内核(运算处理部)进行工作，需要与存储在FPGA的配置中使用的逻辑数据(配置信息)的非易失性PROM独立地设置用于存储包含CPU内核的工作程序等的各种数据的存储器。因此，存在装置(使用了集成电路的信号处理模块)大型化的问题。
本发明正是为了解决上述那样的问题而完成的，本发明的1个目的在于提供一种能够实现装置的小型化的控制装置以及控制装置的控制方法。
用于解决课题的手段
第1方面的控制装置具有信号处理模块，该信号处理模块包含现场可编程门阵列、和存储现场可编程门阵列的配置信息的易失性存储器，现场可编程门阵列构成为在配置后也能够对易失性存储器进行访问。
在第1方面的控制装置中，如上所述，在控制装置的信号处理模块中设置存储现场可编程门阵列的配置信息的易失性存储器，将现场可编程门阵列构成为在配置后也能够对易失性存储器进行访问。由此，还能够将存储现场可编程门阵列的配置信息的易失性存储器用作用于存储在配置后的现场可编程门阵列工作时使用的各种数据的存储器。其结果，不需要与存储现场可编程门阵列的配置信息的存储器独立地设置用于存储在配置后的现场可编程门阵列工作时使用的各种数据的存储器，因此能够相应地实现装置的小型化。
第2方面的控制装置的控制方法是具有控制模块、和信号处理模块的控制装置的控制方法，所述信号处理模块包含现场可编程门阵列和易失性存储器，在所述控制装置的控制方法中，具有以下步骤：从控制模块取得现场可编程门阵列的配置信息并存储到易失性存储器中；通过根据易失性存储器所存储的配置信息进行配置，使现场可编程门阵列作为信号处理模块的运算处理部执行功能；以及使得能够从运算处理部对易失性存储器进行访问，通过运算处理部进行运算处理。
在第2方面的控制装置的控制方法中，如上所述，具有以下步骤：通过根据信号处理模块的易失性存储器所存储的配置信息进行配置，使现场可编程门阵列作为信号处理模块的运算处理部执行功能；以及使得能够从运算处理部对易失性存储器进行访问，通过运算处理部进行运算处理。由此，还能够将存储现场可编程门阵列的配置信息的易失性存储器用作用于存储在配置后的现场可编程门阵列作为运算处理部进行工作时使用的各种数据的存储器。其结果，不需要与存储现场可编程门阵列的配置信息的存储器独立地设置用于存储在配置后的现场可编程门阵列作为运算处理部进行工作时使用的各种数据的存储器，因此能够提供可相应地实现装置的小型化的控制装置的控制方法。
发明的效果
根据上述控制装置以及控制装置的控制方法，能够实现装置的小型化。
附图说明
图1是示出第1实施方式的PLC(可编程逻辑控制器)的整体结构的框图。
图2是示出第1实施方式的PLC的CPU模块和信号处理模块的具体结构的框图。
图3是示出在第1实施方式的PLC的电源接通时进行信号处理模块的FPGA(现场可编程门阵列)的配置时的CPU模块侧的处理流程的流程图。
图4是示出在第1实施方式的PLC的电源接通时进行信号处理模块的FPGA的配置时的信号处理模块(图像处理模块)侧的处理流程的流程图。
图5是示出第2实施方式的PLC的CPU模块和信号处理模块的具体结构的框图。
图6是示出第1实施方式的第1变形例的PLC的CPU模块和信号处理模块的具体结构的框图。
图7是示出第1实施方式的第2变形例的PLC的CPU模块和信号处理模块的具体结构的框图。
图8是示出第1实施方式的第3变形例的PLC的CPU模块和信号处理模块的具体结构的框图。
具体实施方式
下面，根据附图说明实施方式。
(第1实施方式)
首先，参照图1和图2说明第1实施方式的PLC(可编程逻辑控制器)100的结构。另外，PLC100是“控制装置”的一例。
如图1所示，PLC100具有：用于向PLC100整体提供电源的电源模块10；用于进行PLC100整体的控制的CPU模块20；以及与电源模块10和CPU模块20连接的多个信号处理模块30。另外，CPU模块20是“控制模块”的一例。
多个信号处理模块30分别构成为可连接各种外部输入装置(例如图2所示的照相机200)，并构成为能够进行与从这各种外部输入装置输入的各种信号(例如从照相机200输入的图像数据)对应的各种信号处理(例如图像处理)。另外，对于多个信号处理模块30，各自的连接有外部输入装置的接口部分(参照图2的I/F电路31)以外的结构是相同的。由此，仅通过对接口部分的结构进行各种变更，就能够使多个信号处理模块30对应各种外部输入装置。
这里，多个信号处理模块30分别具有：RAM(随机存取存储器)32；以及能够通过配置编程为具有期望功能的电路的FPGA(现场可编程门阵列)33。另外，在第1实施方式中，如后所述，在PLC100的电源接通时进行FPGA33的配置。
以下，如图2所示，说明多个信号处理模块30(参照图1)中的1个信号处理模块30作为对从照相机200输入的图像数据进行图像处理的图像处理模块30a执行功能的情况。即，说明如下例子：通过对多个信号处理模块30中的1个信号处理模块30的FPGA33进行配置，将该FPGA33编程为作为图像处理模块30a的CPU内核33a执行功能。另外，CPU内核33a是“运算处理部”的一例。
如图2所示，CPU模块20和作为图像处理模块30a执行功能的信号处理模块30经由并行总线41连接。另外，虽然图2中未图示，但在该并行总线41上，还连接有作为图像处理模块30a执行功能的信号处理模块30以外的多个信号处理模块30(参照图1)。
CPU模块20构成为包含：用于进行CPU模块20整体的控制的CPU21；存储有CPU21的工作程序等的主存储器22；以及非易失性且可改写的闪存23。
这里，在第1实施方式中，在闪存23中存储有配置数据231a和程序数据232a，所述配置数据231a包含用于将信号处理模块30的FPGA33编程为作为图像处理模块30a的CPU内核33a执行功能的信息(配置信息)；所述程序数据232a包含用于使配置后的FPGA33作为CPU内核33a进行工作的工作程序。另外，虽然图2中未图示，但在闪存23中还存储有与作为图像处理模块30a执行功能的信号处理模块30以外的多个信号处理模块30(参照图1)各自具有的FPGA33对应的配置数据和程序数据。此外，配置数据是指用于确定FPGA33的各元件的逻辑结构、配置以及布线关系等的元件结构信息。
此外，在第1实施方式中，CPU模块20的CPU21构成为在PLC100的电源接通时，将存储在闪存23中的配置数据231a和程序数据232a发送到作为图像处理模块30a执行功能的信号处理模块30，并将配置数据231a和程序数据232a存储到作为图像处理模块30a执行功能的信号处理模块30的RAM32中。并且，CPU21构成为在将配置数据231a和程序数据232a存储到了作为图像处理模块30a执行功能的信号处理模块30的RAM32后，向作为图像处理模块30a执行功能的信号处理模块30的FPGA33输出指示为开始配置的信号(配置开始指示(参照图3和图4))。
此外，在第1实施方式中，CPU模块20的CPU21构成为在进行了作为图像处理模块30a执行功能的信号处理模块30的FPGA33的配置时，与该配置并行地进行自诊断。这里，自诊断是指主存储器22和闪存23所存储的各数据的有效性检査、和CPU21的工作是否没有异常的检査等。在包含作为图像处理模块30a执行功能的信号处理模块30的多个信号处理模块30(参照图1)的各个FPGA33的配置相互并列进行的情况下，与多个信号处理模块30各自的FPGA33的配置并行地进行该自诊断。
另外，在第1实施方式中，CPU模块20的CPU21构成为在信号处理模块30的FPGA33的配置时，在产生了一些错误(配置错误)时检测到从信号处理模块30输出的配置错误通知(参照图3和图4)的情况下，停止PLC100整体而停止FPGA33的配置。此外，CPU模块20的CPU21构成为在信号处理模块30的FPGA33的配置已完成时检测到从信号处理模块30输出的配置完成通知(参照图3和图4)的情况下，进行与配置后的FPGA33(CPU内核33a)之间的连接是否正常的连接确认。
如图2所示，图像处理模块30a(信号处理模块30)构成为包含I/F电路31、RAM32、FPGA33、访问控制部34和DMA(直接存储器访问)控制器35。另外，DMA控制器35是“直接存储器访问控制部”的一例。
I/F电路31构成为能够经由缆线42连接照相机200。该I/F电路31构成为包含A/D转换器(模拟/数字转换器)等，该A/D转换器用于将从照相机200经由缆线42输入的模拟方式的图像数据转换为数字方式的图像数据。
RAM32是易失性的随机存取存储器。该RAM32构成为在PLC100的电源接通时存储从CPU模块20发送的配置数据231a和程序数据232a。
FPGA33是SRAM方式的现场可编程门阵列。该FPGA33构成为通过根据RAM32所存储的配置数据231a进行的配置，被编程为进行图像处理的CPU内核33a。并且，这样被编程为进行图像处理的CPU内核33a的FPGA33构成为，根据RAM32所存储的程序数据232a进行工作。
这里，在第1实施方式中，配置后的FPGA33(CPU内核33a)构成为能够对RAM32进行访问。即，RAM32被用作配置后的FPGA33(CPU内核33a)进行图像处理时的作业用存储器。另外，RAM32构成为不仅能够从配置后的FPGA33(CPU内核33a)进行访问，还能够从CPU模块20的CPU21进行访问。
访问控制部34被设置成控制作为图像处理模块30a执行功能的信号处理模块30从外部对RAM32的访问。具体而言，访问控制部34构成为具有以下功能：许可或不许可FPGA33经由总线36a和36b对RAM32进行访问，许可或不许可CPU模块20的CPU21经由并行总线41、总线36c和36b对RAM32进行访问。即，访问控制部34由PLD(程序逻辑器件)构成，PLD被编程为具有对与RAM32连接的总线36b的使用权竞争进行协调的功能。
例如，访问控制部34构成为在PLC100的电源接通时，使与RAM32连接的总线36b的使用权对总线36c侧(CPU模块20侧)开放。由此，在PLC100的电源接通时从CPU模块20经由并行总线41传送的配置数据231a和程序数据232a经由总线36c和36b被传送到RAM32侧并存储到RAM32中。
此外，访问控制部34构成为在RAM32中存储了配置数据231a和程序数据232a后、且从CPU模块20输出了配置开始指示(参照图3和图4)时，将与RAM32连接的总线36b的使用权对总线36a侧(FPGA33侧)开放。由此，在开始用于将FPGA33编程为CPU内核33a的配置时，将RAM32所存储的配置数据231a经由总线36b和36a传送到FPGA33侧。
另外，在第1实施方式中，RAM32构成为不仅能够存储在上述PLC100的电源接通时从CPU模块20发送的配置数据231a和程序数据232a，还能够存储从照相机200输入的图像数据。这里，在图像处理模块30a中设置有DMA控制器35，该DMA控制器35用于使得与图像处理模块30a连接的照相机200能够不经由CPU内核33a地对RAM32进行访问。
即，在第1实施方式中，从照相机200输入的图像数据通常从I/F电路31经由总线36d被传送到CPU内核33a，并从CPU内核33a经由总线36a、访问控制部34和总线36b被传送到RAM32。但是，在从照相机200输入的图像数据的数据量大的情况、以及该图像数据的传送速度为高速的情况下，图像数据在不经由CPU内核33a的情况下，从I/F电路31经由总线36e、DMA控制器35、总线36f、总线36a、访问控制部34和总线36b被传送到RAM32。
此外，在第1实施方式中，构成为在上述那样的FPGA33的配置时产生了一些错误(配置错误)的情况下，从FPGA33将用于通知产生了配置错误的信号(配置错误通知(参照图3和图4))输出到CPU模块20。此外，构成为在完成了FPGA33的配置的情况下，从FPGA33将用于通知配置已完成的信号(配置完成通知(参照图3和图4))输出到CPU模块20。
此外，在上述那样的FPGA33的配置中，FPGA33可以作为主部件进行工作，FPGA33还可以作为从部件进行工作。即，信号处理模块30可以是FPGA33为主体来进行配置的结构，也可以是FPGA33以外的例如访问控制部34为主体来对FPGA33进行配置的结构。
接着，参照图3和图4，分为CPU模块20侧和信号处理模块30(图像处理模块30a)侧对在PLC100的电源接通时进行信号处理模块30的FPGA33的配置时的PLC100的处理流程进行说明。
下面，说明如下例子：PLC100具有的多个信号处理模块30中的1个信号处理模块30的FPGA33通过配置被编程为作为图像处理模块30a的CPU内核33a执行功能。
首先，参照图3说明PLC100的电源接通时的CPU模块20侧的处理流程。
如图3所示，在CPU模块20侧，首先在步骤S1中，将设置于CPU模块20内部的CPU21的外围电路(例如总线控制器等)初始化。然后，进入到步骤S2。
接着，在步骤S2中，朝向信号处理模块30的RAM32发送闪存23所存储的配置数据231a和程序数据232a。这样从CPU模块20发送到信号处理模块30的配置数据231a和程序数据232a被存储到信号处理模块30的RAM32中。然后，进入到步骤S3。
进而，在步骤S3中，从CPU21向信号处理模块30的FPGA33输出指示为开始配置的信号(配置开始指示)。然后，进入到步骤S4。
进而，在步骤S4中，进行CPU21的自诊断。具体而言，进行主存储器22和闪存23所存储的各数据的有效性检査、和CPU21的工作是否没有异常的检査等。另外，该步骤S4中的自诊断处理与信号处理模块30的FPGA33的配置处理(参照后述的图4的步骤S12～S18)并行地进行。然后，进入到步骤S5。
另外，在第1实施方式中，可以将CPU21构成为在通过上述步骤S4中的自诊断在主存储器22和闪存23所存储的各数据中检测到一些异常、或者在CPU21的工作中检测到一些异常的情况下，进行使PLC100整体停止的处理。
接着，在步骤S5中，在信号处理模块30的FPGA33的配置中产生了一些错误(配置错误)时，判断是否在CPU模块20侧检测到从信号处理模块30输出的配置错误通知(参照后述的图4的步骤S14和S15)。
这里，在步骤S5中检测到配置错误通知的情况下，进入到步骤S6。然后，在步骤S6中，进行停止PLC100整体的处理，并结束处理。
另一方面，在步骤S5中未检测到配置错误通知的情况下，进入到步骤S7。然后，在步骤S7中，在完成了信号处理模块30的FPGA33的配置时判断是否检测到从信号处理模块30输出的配置完成通知(参照后述的图4的步骤S16和S17)。
反复步骤S7中的处理直到检测到配置完成通知为止。并且，在步骤S7中检测到配置完成通知的情况下，进入到步骤S8。
接着，在步骤S8中，进行与配置后的FPGA33(CPU内核33a)之间的连接是否正常的连接确认。然后结束处理。另外，在第1实施方式中，可以将CPU21构成为在该步骤S8中检测到与CPU内核33a之间的连接有一些异常的情况下，进行使PLC100整体停止的处理。
接着，参照图4说明PLC100的电源接通时的信号处理模块30侧的处理流程。
如图4所示，在信号处理模块30侧，首先在步骤S11中，将FPGA33内的SRAM等初始化。然后，在信号处理模块30侧检测到在上述图3的步骤S2中从CPU模块20发送并被存储到RAM32中、且在上述图3的步骤S3中从CPU模块20输出的配置开始指示的情况下，进入到步骤S12。
接着，在步骤S12中，从RAM32读出在上述图3的步骤S2中从CPU模块20发送且被存储到RAM32中的配置数据231a。然后，进入到步骤S13。
接着，在步骤S13中，根据在上述步骤S12中从RAM32读出的配置数据231a，开始FPGA33的配置。然后，进入到步骤S14。
接着，在步骤S14中，判断在FPGA33的配置时是否产生了一些错误(配置错误)。这里，在步骤S14中判断为产生了配置错误的情况下，进入到步骤S15。然后，在步骤S15中，向CPU模块20输出用于通知产生了配置错误的信号(配置错误通知)，并结束处理。
另一方面，在步骤S14中判断为未产生配置错误的情况下，进入到步骤S16。然后，在步骤S16中判断配置是否已完成。反复该步骤S16的处理直到判断为配置完成为止。
在步骤S16中判断为配置已完成的情况下，进入到步骤S17。然后，在步骤S17中，向CPU模块20输出用于通知配置已完成的信号(配置完成通知)，并进入到步骤S18。
进而，在步骤S18中，根据在上述图3的步骤S2中从CPU21发送并被存储到RAM32中的程序数据232a，开始FPGA33的作为CPU内核33a的工作，并结束处理。另外，上述步骤S12～S18中的处理(FPGA33的配置处理)与上述图3的步骤S4中的CPU模块20的自诊断处理并行地进行。
在第1实施方式中，如上所述，在PLC100的信号处理模块30(图像处理模块30a)中设置易失性的RAM32，RAM32存储从PLC100的CPU模块20取得的配置数据231a(用于将信号处理模块30的FPGA33编程为作为图像处理模块30a的CPU内核33a执行功能的配置信息)。并且，将通过配置而作为CPU内核33a执行功能的FPGA33构成为可对RAM32进行访问。由此，还能够将存储FPGA33的配置数据231a的信号处理模块30的易失性的RAM32用作如下存储器，该存储器用于存储在将配置后的FPGA33作为CPU内核33a进行工作时使用的各种数据。其结果，不需要与存储FPGA33的配置数据231a的存储器独立地设置用于存储在将配置后的FPGA33作为CPU内核33a进行工作时使用的各种数据的存储器，因此能够相应地实现信号处理模块30的小型化。
此外，在第1实施方式中，在信号处理模块30(图像处理模块30a)的RAM32中还存储CPU内核33a的程序数据232a，并根据RAM32所存储的程序数据232a使CPU内核33a工作。由此，不需要与RAM32独立地设置用于存储CPU内核33a的程序数据232a的存储器，因此能够进一步实现信号处理模块30的小型化。
此外，在第1实施方式中，如上所述，将信号处理模块30(图像处理模块30a)的RAM32用作CPU内核33a的作业用存储器。由此，不需要与RAM32独立地设置CPU内核33a的作业用存储器，因此能够进一步实现信号处理模块30的小型化。
此外，在第1实施方式中，如上所述，将信号处理模块30(图像处理模块30a)的RAM32构成为也能够从CPU模块20的CPU21进行访问。由此，与将信号处理模块30(图像处理模块30a)的RAM32构成为不可从CPU模块20的CPU21进行访问的情况不同，能够提高控制的便利性。
此外，在第1实施方式中，如上所述，信号处理模块30(图像处理模块30a)的访问控制部34通过对与RAM32连接的总线36b的使用权竞争进行协调，控制对RAM32的访问。由此，能够通过访问控制部34容易地避免对RAM32的访问产生竞争。
此外，在第1实施方式中，如上所述，构成为与CPU模块20的自诊断并行地进行信号处理模块30(图像处理模块30a)的FPGA33的配置。由此，能够高效地进行信号处理模块30(图像处理模块30a)的FPGA33的配置、和CPU模块20的自诊断。
此外，在第1实施方式中，如上所述，构成为设置多个信号处理模块30，与CPU模块20的自诊断并行地进行多个信号处理模块30各自的FPGA33的配置。由此，即使在具有多个信号处理模块30的情况下，也能够高效地进行多个信号处理模块30各自的FPGA33的配置、和CPU模块20的自诊断。
此外，在第1实施方式中，如上所述，在信号处理模块30(图像处理模块30a)中设置了DMA控制器35，该DMA控制器35用于使得与信号处理模块30(图像处理模块30a)连接的照相机200能够不经由CPU内核33a地对RAM32进行访问。由此，例如在照相机200与信号处理模块30之间传送的图像数据的数据量大的情况、以及该图像数据的传送速度为高速的情况下，能够通过DMA控制器35不经由CPU内核33a地在照相机200与RAM32之间直接传送该图像数据。其结果，能够使照相机200与信号处理模块30(图像处理模块30a)之间的图像数据的传送高速化，并且能够减轻图像数据传送时的CPU内核33a的负担。
此外，在第1实施方式中，如上所述，在信号处理模块30(图像处理模块30a)的RAM32中还存储从与信号处理模块30(图像处理模块30a)连接的照相机200输入的图像数据。由此，不需要与RAM32独立地设置用于存储从照相机200输入的图像数据的存储器，因此能够进一步实现信号处理模块30的小型化。
(第2实施方式)
接着，参照图5说明第2实施方式的PLC(可编程逻辑控制器)101的结构。在该第2实施方式中，与在信号处理模块30上连接有照相机200的上述第1实施方式不同，说明在信号处理模块30上连接有与电机301以及编码器302连接的电机控制装置303的例子。另外，PLC101是“控制装置”的一例。此外，电机控制装置303是“外部输入装置”的一例。
如图5所示，在第2实施方式的PLC101的信号处理模块30上，经由缆线43连接有与电机301以及编码器302连接的电机控制装置303。在该第2实施方式中，通过在PLC101的电源接通时进行的配置，将信号处理模块30的FPGA33编程为作为信号处理模块30b的CPU内核33b执行功能，该信号处理模块30b用于对来自编码器302的反馈等进行信号处理。
这里，在第2实施方式中，信号处理模块30的I/F电路31b构成为包含如下电路，该电路与经由缆线43输出到电机控制装置303的模拟信号以及PWM信号等对应。
此外，在第2实施方式中，在PLC101的CPU模块20的闪存23中存储有配置数据231b和程序数据232b：所述配置数据231b包含用于将信号处理模块30的FPGA33编程为作为CPU内核33b执行功能的信息(配置信息)；所述程序数据232b包含用于使配置后的FPGA33作为CPU内核33b进行工作的工作程序。这些配置数据231b和程序数据232b与上述第1实施方式同样，在PLC101的电源接通时从CPU模块20侧朝向信号处理模块30b侧被发送，并被存储到信号处理模块30b的RAM32中。
此外，在第2实施方式中，与上述第1实施方式同样，在信号处理模块30中设置有作为易失性的随机存取存储器的RAM32、和作为SRAM方式的现场可编程门阵列的FPGA33。FPGA33构成为通过根据RAM32所存储的配置数据231b进行的配置，被编程为用于对来自编码器302的反馈等进行信号处理(电机控制)的CPU内核33b。并且，这样被编程为进行信号处理的CPU内核33b的FPGA33构成为，根据RAM32所存储的程序数据232b进行工作。
此外，在该第2实施方式中，与第1实施方式同样，配置后的FPGA33(CPU内核33b)构成为能够对RAM32进行访问。即，RAM32被用作配置后的FPGA33(CPU内核33b)对来自编码器302的反馈等进行信号处理时的作业用存储器。
另外，第2实施方式的其它结构与上述第1实施方式(参照图1和图2)相同。
此外，第2实施方式的PLC101的电源接通时的处理流程(通过配置将FPGA33编程为作为CPU内核33b执行功能时的处理流程)也与上述第1实施方式(参照图3和图4)相同。
此外，第2实施方式的效果也与上述第1实施方式相同。
另外，应该认为此次公开的实施方式在所有方面都是例示的，而不是限制性的。本发明的范围不通过上述实施方式的说明而通过权利要求书表示，还包含与权利要求书同等的意思和范围内的所有变更。
例如，在上述第1和第2实施方式中，示出如下PLC(控制装置)，其具有包含CPU的CPU模块(控制模块)、以及包含FPGA(现场可编程门阵列)和RAM(易失性存储器)的信号处理模块，但也可以是通常的信号处理装置，其具有包含现场可编程门阵列和易失性存储器的信号处理模块。
此外，在上述第1实施方式中，如图2所示，示出使PLC100的信号处理模块30作为连接有照相机200的图像处理模块30a执行功能的例子，但也可以如图6所示的第1实施方式的第1变形例那样，使PLC102的信号处理模块30作为连接有图像处理装置400的信号处理模块30c执行功能，该图像处理装置400包含照相机401、A/D转换器(模拟/数字转换器)402、存储器403和图像处理部404。另外，PLC102是“控制装置”的一例。此外，图像处理装置400是“外部输入装置”的一例。
在图6所示的第1变形例中，信号处理模块30的FPGA33通过配置，被编程为作为信号处理模块30c的CPU内核33c执行功能，该信号处理模块30c对由图像处理装置404内的A/D转换器402和图像处理部404进行图像处理后的图像数据进行规定的信号处理。此外，在图6所示的第1变形例中，信号处理模块30的I/F电路31c构成为包含具有串行通信功能的电路。
这里，图6所示的第1变形例的配置与图1～图4所示的上述第1实施方式同样，根据从CPU模块20的闪存23被传送并存储到信号处理模块30(30c)的易失性RAM32中的配置数据231c进行。此外，图6所示的第1变形例的配置后的FPGA33(CPU内核33c)根据从CPU模块20的闪存23被传送并存储到信号处理模块30(30c)的RAM32中的程序数据232c进行工作。
另外，在图6所示的第1变形例中，也与图1～图4所示的上述第1实施方式同样，配置后的FPGA33(CPU内核33c)构成为能够对RAM32进行访问。即，RAM32被用作配置后的FPGA33(CPU内核33b)进行规定的信号处理时的作业用存储器。
在图6所示的第1变形例中，向信号处理模块30c输入由图像处理装置400的图像处理部404进行图像处理后的数据，因此输入到信号处理模块30c的数据的数据量比较小。因此，在图6所示的第1变形例中，与图1～图4所示的上述第1实施方式不同，不需要在信号处理模块30c中设置DMA控制器(直接存储器访问控制部)，因此能够简化装置结构，该DMA控制器用于使得图像处理装置400能够不经由FPGA33(CPU内核33b)地对RAM32进行访问。
此外，在上述第1实施方式中，如图2所示，示出使PLC100的信号处理模块30作为连接有照相机200的图像处理模块30a执行功能的例子，但也可以如图7所示的第1实施方式的第2变形例那样，使PLC103的信号处理模块30作为连接有通信装置500的通信处理模块30d执行功能。另外，PLC103是“控制装置”的一例。此外，通信装置500是“外部输入装置”的一例。
在图7所示的第2变形例中，信号处理模块30的FPGA33通过配置被编程为作为对从通信装置500输入的数据等进行规定的信号处理的通信处理模块30d的CPU内核33d执行功能。此外，在图7所示的第2变形例中，信号处理模块30的I/F电路31d构成为包含具有串行通信功能的电路。
这里，图7所示的第2变形例的配置与图1～图4所示的上述第1实施方式同样，根据从CPU模块20的闪存23被传送并存储到信号处理模块30d的易失性的RAM32中的配置数据231d进行。此外，图7所示的第2变形例的配置后的FPGA33(CPU内核33d)根据从CPU模块20的闪存23被传送并存储到信号处理模块30d的RAM32中的程序数据232d进行工作。
另外，在图7所示的第2变形例中，也与图1～图4所示的上述第1实施方式同样，配置后的FPGA33(CPU内核33d)构成为能够对RAM32进行访问。即，RAM32被用作配置后的FPGA33(CPU内核33d)对从通信装置500输入的数据等进行信号处理时的作业用存储器。
在图7所示的第2变形例中，在通信装置500为进行高速通信的装置的情况下，从通信装置500输入到信号处理模块30(通信处理模块30d)的数据的数据量变得比较大。因此，在该图7所示的第2变形例中，与图1～图4所示的上述第1实施方式同样，在信号处理模块30(通信处理模块30d)中设置有DMA控制器35。由此，在从通信装置500输入的数据的数据量大的情况、以及该数据的传送速度为高速的情况下，能够不经由CPU内核33d地将该数据量大的数据直接传送到RAM32。其结果，能够使信号处理模块30(通信处理模块30d)内的数据传送高速化，并且能够减轻数据传送时的CPU内核33d的负担。
此外，在上述第2实施方式中，如图5所示，示出使PLC100的信号处理模块30作为连接有与电机301以及编码器302连接的电机控制装置303的信号处理模块30b执行功能的例子，但也可以如图8所示的第1实施方式的第3变形例那样，使PLC104的信号处理模块30作为与编码器302直接连接的信号处理模块30e执行功能。另外，PLC104是“控制装置”的一例。此外，编码器302是“外部输入装置”的一例。
在图8所示的第3变形例中，信号处理模块30的FPGA33通过配置被编程为作为对从编码器302输入的信号进行规定的信号处理的信号处理模块30e的CPU内核33e执行功能。此外，在图8所示的第3变形例中，信号处理模块30的I/F电路31d构成为包含与从编码器302输入的信号对应的电路。
图8所示的第3变形例的配置与图1～图4所示的上述第1实施方式同样，根据从CPU模块20的闪存23被传送并存储到信号处理模块30(30e)的易失性的RAM32中的配置数据231e进行。此外，图8所示的第3变形例的配置后的FPGA33(CPU内核33e)根据从CPU模块20的闪存23被传送并存储到信号处理模块30(30e)的RAM32中的程序数据232e进行工作。
另外，在图8所示的第3变形例中，也与图1～图4所示的上述第1实施方式同样，配置后的FPGA33(CPU内核33e)构成为能够对RAM32进行访问。即，RAM32被用作配置后的FPGA33(CPU内核33e)进行规定的信号处理时的作业用存储器。
在图8所示的第3变形例中，从编码器302输入到信号处理模块30e的数据由脉冲信号等构成，因此其数据量比较小。因此，在图8所示的第3变形例中，与图1～图4所示的上述第1实施方式不同，不需要在信号处理模块30e中设置DMA控制器(直接存储器访问控制部)，因此能够简化装置结构，该DMA控制器用于使得编码器302能够不经由FPGA33(CPU内核33e)地对RAM32进行访问。
此外，在上述第1和第2实施方式中，示出由PLD(程序逻辑器件)构成的例子，但也可以不通过PLD、而通过专用的器件构成，所述PLD被编程为使得访问控制部34具有对与RAM32连接的总线36b的使用权竞争进行协调的功能。

Claims (12)

1.一种控制装置(100、101、102、103、104)，其中，
所述控制装置(100、101、102、103、104)具有信号处理模块(30、30a、30b、30c、30d、30e)，所述信号处理模块(30、30a、30b、30c、30d、30e)包含现场可编程门阵列(33)；以及存储所述现场可编程门阵列的配置信息(231a、231b、231c、231d、231e)的易失性存储器(32)，
所述现场可编程门阵列构成为在配置后也能够对所述易失性存储器进行访问。
2.根据权利要求1所述的控制装置，其中，
所述现场可编程门阵列构成为，通过根据所述易失性存储器所存储的所述配置信息进行配置，作为所述信号处理模块的运算处理部(33a、33b、33c、33d、33e)执行功能，
所述易失性存储器构成为还存储所述运算处理部的工作程序(232a、232b、232c、232d、232e)，
所述运算处理部构成为根据所述易失性存储器所存储的所述工作程序进行工作。
3.根据权利要求2所述的控制装置，其中，
所述易失性存储器构成为被用作所述运算处理部的作业用存储器。
4.根据权利要求1～3中的任意一项所述的控制装置，其中，
所述控制装置还具有包含CPU(21)的控制模块(20)，
所述易失性存储器构成为还能够从所述CPU进行访问。
5.根据权利要求1～4中的任意一项所述的控制装置，其中，
所述信号处理模块还包含访问控制部(34)，该访问控制部(34)控制对所述易失性存储器的访问。
6.根据权利要求5所述的控制装置，其中，
所述访问控制部构成为通过协调与所述易失性存储器连接的总线(36b)的使用权的竞争，控制对所述易失性存储器的访问。
7.根据权利要求1～6中的任意一项所述的控制装置，其中，
所述控制装置还具有包含CPU(21)的控制模块(20)，
所述现场可编程门阵列的配置构成为与所述控制模块的自诊断并行地进行。
8.根据权利要求7所述的控制装置，其中，
所述信号处理模块设置有多个，
多个所述信号处理模块各自的所述现场可编程门阵列的配置构成为与所述控制模块的自诊断并行地进行。
9.根据权利要求1～8中的任意一项所述的控制装置，其中，
所述现场可编程门阵列构成为，通过根据所述易失性存储器所存储的所述配置信息进行配置，作为所述信号处理模块的运算处理部(33a、33d)执行功能，
所述信号处理模块还包含直接存储器访问控制部(35)，所述直接存储器访问控制部(35)用于使得与所述信号处理模块连接的外部输入装置(200、500)能够不经由所述运算处理部地对所述易失性存储器进行访问。
10.根据权利要求1～9中的任意一项所述的控制装置，其中，
所述易失性存储器构成为还存储从与所述信号处理模块连接的外部输入装置(200、302、303、400、500)输入的数据。
11.根据权利要求1～10中的任意一项所述的控制装置，其中，
所述现场可编程门阵列是SRAM方式的现场可编程门阵列。
12.一种控制装置(100、101、102、103、104)的控制方法，所述控制装置(100、101、102、103、104)具有：包含CPU(21)的控制模块(20)；以及包含现场可编程门阵列(33)和易失性存储器(32)的信号处理模块(30、30a、30b、30c、30d、30e)，在所述控制装置的控制方法中，具有以下步骤：
从所述控制模块取得所述现场可编程门阵列的配置信息(231a、231b、231c、231d、231e)并存储到所述易失性存储器中；
通过根据所述易失性存储器所存储的所述配置信息进行配置，使所述现场可编程门阵列作为所述信号处理模块的运算处理部(33a、33b、33c、33d、33e)执行功能；以及
使得能够从所述运算处理部对所述易失性存储器进行访问，通过所述运算处理部进行运算处理。
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