CN210573744U - 一种多颗fpga芯片的bmc在线升级装置 - Google Patents

Abstract

本申请公开了一种多颗FPGA芯片的BMC在线升级装置，该装置包括：主板模块，选通隔离模块以及多个升级模块；主板模块中包括CPU单元和BMC单元，CPU单元的镜像发送端连接于BMC单元的数据端，BMC单元的控制Pin口设置于主板模块的控制端，BMC单元的SPI总线口连接于主板模块的镜像输出端；选通隔离模块的镜像接收端连接于主板模块的镜像输出端，选通隔离模块的信号接收端连接于主板模块的控制端，选通隔离模块设置有多组选通接口；任一个升级模块中包括FPGA芯片和RAM单元，FPGA芯片通过选通接口连接于RAM单元。通过本申请中的技术方案，在实现多颗FPGA芯片在线升级的同时，提高了FPGA芯片在线升级的升级速度。

Description

一种多颗FPGA芯片的BMC在线升级装置

技术领域

本申请涉及数据处理装置的技术领域，具体而言，涉及一种多颗FPGA芯片的BMC在线升级装置。

背景技术

随着电子设备的逐渐发展，现场可编程门阵列(Field-Programmable GateArray，FPGA)在数据处理设备中得到了广泛的应用。在FPGA芯片进行逻辑块升级时，一般是通过联合测试工作组(Joint Test Action Group，JTAG)下载线，在断电的情况下，进行烧写板载升级，而这种方式，只适用于FPGA芯片的开发调试阶段。一旦将FPGA芯片装入机箱，交付客户使用，在客户的现场使用环境中，很难再插入JTAG下载线，并且很多设备是不允许断电。

而现有技术中，通常是由服务器的基板管理控制器(Baseboard ManagementController，BMC)，利用以太网封装JTAG协议的数据格式，并通过复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)的GPIO接口，对单颗FPGA芯片实现烧录升级数据。此过程需要CPLD、可编程逻辑器件(Programmable Logic Device，PLD)、BMC等器件配合，一同实现对单颗FPGA芯片的升级，且由于该升级过程中采用的总线协议为JTAG协议，导致升级过程中物理资源占用较多，存在影响设备正常运行的可能，且升级过程的设计较复杂、升级速度缓慢。

实用新型内容

本申请的目的在于：在实现多颗FPGA芯片在线升级的同时，提高了FPGA芯片在线升级的升级速度，简化了升级过程的设计，避免了FPGA芯片在线升级对设备正常运行的影响。

本申请的技术方案是：提供了一种多颗FPGA芯片的BMC在线升级装置，该装置包括：主板模块，选通隔离模块以及多个升级模块；主板模块中包括CPU单元和BMC单元，CPU单元的镜像发送端连接于BMC单元的数据端，BMC单元的控制Pin口设置于主板模块的控制端，BMC单元的SPI总线口连接于主板模块的镜像输出端；选通隔离模块的镜像接收端连接于主板模块的镜像输出端，选通隔离模块的信号接收端连接于主板模块的控制端，选通隔离模块设置有多组选通接口；任一个升级模块中包括FPGA芯片和RAM单元，FPGA芯片通过选通接口连接于RAM单元。

上述任一项技术方案中，进一步地，选通隔离模块的任一组选通接口处设置有第一隔离开关，第一隔离开关设置有三个开关通道，其中，第一开关通道未动作时与第二开关通道导通，第一开关通道动作时与第三开关通道导通，第一开关通道连接于RAM单元，第二开关通道连接于FPGA芯片，第三开关通道连接于选通隔离模块的镜像接收端；第一隔离开关的指令接口连接于选通隔离模块的信号接收端。

上述任一项技术方案中，进一步地，第一开关通道与RAM单元之间、以及第二开关通道与FPGA芯片之间，通过QSPI总线连接。

上述任一项技术方案中，进一步地，选通隔离模块包括两个第一隔离开关，选通隔离模块还包括：第二隔离开关；第二隔离开关设置于第一隔离开关的第三开关通道和选通隔离模块的镜像接收端之间，其中，第二隔离开关的第一开关通道连接于选通隔离模块的镜像接收端，第二隔离开关的第二开关通道和第三开关通道分别连接于两个第一隔离开关的第三开关通道；第二隔离开关的指令接口连接于选通隔离模块的信号接收端。

上述任一项技术方案中，进一步地，第二隔离开关通过SPI总线连接于第一隔离开关的第三开关通道和选通隔离模块的镜像接收端之间。

本申请的有益效果是：

1.实现了多颗FPGA芯片的在线升级。当装有FPGA芯片的主板装入机箱交付客户之后，在对设备进行维护升级时，仅需对BMC的控制Pin进行配置，在选通隔离模块2内部形成传输通道，将FPGA芯片升级所需的FPGA镜像文件，发送至指定的RAM单元，无需拆卸机箱，再将主板从机箱拿出，节省设备维护的工时以及人力成本。

2.提高了FPGA芯片在线升级的升级速度，简化了升级过程的设计，避免了JTAG烧录工具的使用，降低了设备维护的成本，同时，仅对需要升级的FPGA芯片进行升级重启，而其余FPGA芯片的工作不受影响，降低了维护升级对设备正常运行的影响。

3.特别是在进行远程设备维护升级时，无需维护人员到场，通过对BMC的GPIO控制Pin进行配置，即可实现指定FPGA芯片的升级，为设备远程维护奠定基础，并且可以快速解决客户现场的问题，提升客户整体的设备使用体验。

附图说明

本申请的上述和/或附加方面的优点在结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本申请的一个实施例的多颗FPGA芯片的BMC在线升级装置的示意框图；

图2是根据本申请的一个实施例的隔离开关的示意图。

具体实施方式

为了能够更清楚地理解本申请的上述目的、特征和优点，下面结合附图和具体实施方式对本申请进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互结合。

在下面的描述中，阐述了很多具体细节以便于充分理解本申请，但是，本申请还可以采用其他不同于在此描述的其他方式来实施，因此，本申请的保护范围并不受下面公开的具体实施例的限制。

如图1所示，本实施例提供了一种多颗FPGA芯片的BMC在线升级装置，该装置包括：主板模块1，选通隔离模块2以及多个升级模块3；主板模块1中包括CPU单元11和BMC单元12，CPU单元11的镜像发送端连接于BMC单元12的数据端，BMC单元12的控制Pin口设置于主板模块1的控制端，BMC单元12的SPI总线口连接于主板模块1的镜像输出端；

具体的，在需要对FPGA芯片31进行升级时，通过CPU单元11的镜像发送端，将升级需要的FPGA镜像文件，发送到BMC单元12的数据端，存储至BMC单元12，对BMC单元12的GPIO控制Pin进行配置(可使用BMC工具gpiotool)，将配置后的GPIO控制Pin作为控制指令，其中，对GPIO控制Pin进行配置，为现有技术，此处不再赘述。

由控制Pin口发送GPIO控制Pin至主板模块1的控制端，以便于选择FPGA镜像文件的传输通道，确定好通道之后，由BMC单元12的SPI总线口向升级模块3提供FPGA镜像文件，实现对FPGA芯片31的升级，即对RAM单元32中存储的逻辑进行升级。

任一个升级模块3中包括FPGA芯片31和RAM单元32，在FPGA芯片31正常作业的情况下，FPGA芯片31需要在RAM单元32中抓取其存储的逻辑，因此，正常作业的情况下，FPGA芯片31和RAM单元32处于导通状态，而本实施例为了实现对多颗FPGA芯片的BMC在线升级，利用选通隔离模块2中的选通接口，连接FPGA芯片31和RAM单元32，即FPGA芯片31通过选通接口连接于RAM单元32。

选通隔离模块2的镜像接收端连接于主板模块1的镜像输出端，即BMC单元12的SPI总线口，选通隔离模块2的信号接收端连接于主板模块1的控制端，即BMC单元12的控制Pin口，选通隔离模块2设置有多组选通接口，每一组选通接口的常闭端连通于FPGA芯片31和RAM单元32，以保证正常作业情况下，FPGA芯片31和RAM单元32之间的通信，此时，通过BMC工具gpiotool，将BMC单元12中对应的GPIO控制Pin配置为Low状态。

当需要对FPGA芯片31(升级模块3)进行升级时，通过BMC工具gpiotool，将BMC单元12中对应的GPIO控制Pin设置为High状态，控制选通接口的选择端导通，常闭端断开，此时，RAM单元32与BMC单元12的SPI总线口连通，BMC单元12将FPGA镜像文件发送至RAM单元32，当FPGA镜像文件传输完成后，再次将GPIO控制Pin设置为Low状态，恢复FPGA芯片31与RAM单元32的导通，完成对FPGA芯片31的升级。

进一步的，本实施例示出一种选通隔离模块2的实现方式，选通隔离模块2的任一组选通接口处设置有第一隔离开关21，第一隔离开关21设置有三个开关通道，其中，第一开关通道未动作时与第二开关通道导通，第一开关通道动作时与第三开关通道导通，通过第一开关通道中使能触点的动作，在第二开关通道和第三开关通道之间进行选通。

具体的，如图2所示，第一开关通道的使能触点在未动作(GPIO控制Pin为Low状态)时，第一开关通道和第二开关通道连通，形成隔离开关(选通接口)的常闭端，第一开关通道与第三开关通道断开，形成隔离开关(选通接口)的选择端；当第一开关通道的使能触点动作(GPIO控制Pin为High状态)时，第一开关通道和第二开关通道断开，第一开关通道与第三开关通道导通，即隔离开关的选择端导通。此处，仅是通过GPIO控制Pin的状态配置，实现对隔离开关的动作进行选择。

第一开关通道连接于RAM单元32，第二开关通道连接于FPGA芯片31，第三开关通道连接于选通隔离模块2的镜像接收端；第一隔离开关21的指令接口连接于选通隔离模块2的信号接收端。

优选的，第一开关通道与RAM单元32之间、以及第二开关通道与FPGA芯片31之间，通过QSPI总线连接。

因此，通过上述设置的第一隔离开关21，每设置一个第一隔离开关21即可对一个FPGA芯片31的升级进行控制，即正常作业情况下，RAM单元32通过第一隔离开关21中导通的第一开关通道和第二开关通道，与FPGA芯片31进行数据通信，FPGA芯片31在RAM单元32中抓取其存储的逻辑；当需要对FPGA芯片31进行升级时，将第一开关通道和第三开关通道连通，由BMC单元12的SPI总线口向RAM单元32发送FPGA镜像文件，更新RAM单元32中存储的逻辑，以供FPGA芯片31进行升级。

更进一步的，为了提高选通隔离模块2发送FPGA镜像文件的准确性，设置第二隔离开关22，其中，每两个第一隔离开关21，共用一个第二隔离开关22，利用二隔离开关22对升级的FPGA芯片31进行选择，以便于准确地实现多颗FPGA芯片进行升级。

本实施例以两个第一隔离开关21为例，在上述实施例的基础上，又示出一种选通隔离模块2的实现方式，在选通隔离模块2中设置第二隔离开关22，第二隔离开关22设置于第一隔离开关21的第三开关通道和选通隔离模块2的镜像接收端之间，其中，第二隔离开关22的第一开关通道连接于选通隔离模块2的镜像接收端，第二隔离开关22的第二开关通道和第三开关通道分别连接于两个第一隔离开关21的第三开关通道；第二隔离开关22的指令接口连接于选通隔离模块2的信号接收端。

优选的，第二隔离开关22通过SPI总线连接于第一隔离开关21的第三开关通道和选通隔离模块2的镜像接收端之间。

具体的，本实施例采用TI TS3A44159PWR SWITCH作为隔离开关，以实现低压1.8V下2转1通道之间切换。因此，每两个升级模块3位一组，由一个第二隔离开关22和两个第一隔离开关21组成选通隔离模块2的一组选通接口，由第二隔离开关22和第一隔离开关21的选通，形成传输通道，实现对升级模块3中待升级FPGA芯片31的选择。因此，设置多组第二隔离开关22和第一隔离开关21，即可实现多颗FPGA芯片的BMC在线升级。

对于SPI总线而言，设定该总线默认连接BIOS颗粒，只有需要镜像升级时，SPI总线从BIOS颗粒切换到RAM单元32。由于QSPI总线向下兼容SPI总线，在镜像升级的时候，通过GPIO控制Pin的配置，对第二隔离开关22和第一隔离开关21的选通进行调整，将BMC单元12的SPI总线口与RAM单元32连通，即将QSPI总线的DCLK信号和SPI总线CLK信号连接，将QSPI总线的NCS信号和SPI总线CS信号连接，将QSPI总线的DATA0信号和SPI信号DO信号连接，将QSPI总线DATA1信号和SPI信号DI信号连接，将QSPI总线的DATA2和DATA3信号断开。

本发明通过BMC单元12自身所具备的SPI总线，来进行FPGA芯片31的升级，并通过BMC单元12现有的GPIO控制Pin信号，来调节FPGA镜像文件的传输，从而实现了利用较少的电子元器件，完成对多颗FPGA配置文件的在线更新，避免了FPGA配置文件在线升级时，需要额外物理资源的情况发生，降低了FPGA配置文件在线升级时的投入成本。

以上结合附图详细说明了本申请的技术方案，本申请提出了一种多颗FPGA芯片的BMC在线升级装置，主板模块，选通隔离模块以及多个升级模块；主板模块中包括CPU单元和BMC单元，CPU单元的镜像发送端连接于BMC单元的数据端，BMC单元的控制Pin口设置于主板模块的控制端，BMC单元的SPI总线口连接于主板模块的镜像输出端；选通隔离模块的镜像接收端连接于主板模块的镜像输出端，选通隔离模块的信号接收端连接于主板模块的控制端，选通隔离模块设置有多组选通接口；任一个升级模块中包括FPGA芯片和RAM单元，FPGA芯片通过选通接口连接于RAM单元。通过本申请中的技术方案，在实现多颗FPGA芯片在线升级的同时，提高了FPGA芯片在线升级的升级速度。

在本申请中，术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

附图中的各个部件的形状均是示意性的，不排除与其真实形状存在一定差异，附图仅用于对本申请的原理进行说明，并非意在对本申请进行限制。

尽管参考附图详地公开了本申请，但应理解的是，这些描述仅仅是示例性的，并非用来限制本申请的应用。本申请的保护范围由附加权利要求限定，并可包括在不脱离本申请保护范围和精神的情况下针对实用新型所作的各种变型、改型及等效方案。

Claims (5)

1.一种多颗FPGA芯片的BMC在线升级装置，其特征在于，该装置包括：主板模块(1)，选通隔离模块(2)以及多个升级模块(3)；

所述主板模块(1)中包括CPU单元(11)和BMC单元(12)，所述CPU单元(11)的镜像发送端连接于所述BMC单元(12)的数据端，所述BMC单元(12)的控制Pin口设置于所述主板模块(1)的控制端，所述BMC单元(12)的SPI总线口连接于所述主板模块(1)的镜像输出端；

所述选通隔离模块(2)的镜像接收端连接于所述主板模块(1)的所述镜像输出端，所述选通隔离模块(2)的信号接收端连接于所述主板模块(1)的所述控制端，所述选通隔离模块(2)设置有多组选通接口；

任一个所述升级模块(3)中包括FPGA芯片(31)和RAM单元(32)，所述FPGA芯片(31)通过所述选通接口连接于所述RAM单元(32)。

2.如权利要求1所述的多颗FPGA芯片的BMC在线升级装置，其特征在于，所述选通隔离模块(2)的任一组所述选通接口处设置有第一隔离开关(21)，所述第一隔离开关(21)设置有三个开关通道，其中，第一开关通道未动作时与第二开关通道导通，所述第一开关通道动作时与第三开关通道导通，

所述第一开关通道连接于所述RAM单元(32)，所述第二开关通道连接于所述FPGA芯片(31)，所述第三开关通道连接于所述选通隔离模块(2)的镜像接收端；

所述第一隔离开关(21)的指令接口连接于所述选通隔离模块(2)的信号接收端。

3.如权利要求2所述的多颗FPGA芯片的BMC在线升级装置，其特征在于，

所述第一开关通道与所述RAM单元(32)之间、以及所述第二开关通道与所述FPGA芯片(31)之间，通过QSPI总线连接。

4.如权利要求2所述的多颗FPGA芯片的BMC在线升级装置，其特征在于，所述选通隔离模块(2)包括两个所述第一隔离开关(21)，所述选通隔离模块(2)还包括：第二隔离开关(22)；

所述第二隔离开关(22)设置于所述第一隔离开关(21)的第三开关通道和所述选通隔离模块(2)的镜像接收端之间，其中，所述第二隔离开关(22)的第一开关通道连接于所述选通隔离模块(2)的镜像接收端，所述第二隔离开关(22)的第二开关通道和第三开关通道分别连接于两个所述第一隔离开关(21)的第三开关通道；

所述第二隔离开关(22)的指令接口连接于所述选通隔离模块(2)的信号接收端。

5.如权利要求4所述的多颗FPGA芯片的BMC在线升级装置，其特征在于，所述第二隔离开关(22)通过SPI总线连接于所述第一隔离开关(21)的第三开关通道和所述选通隔离模块(2)的镜像接收端之间。

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