CN114996177B - 一种访问管理板Flash芯片的系统、方法及服务器 - Google Patents

一种访问管理板Flash芯片的系统、方法及服务器 Download PDF

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Abstract

本发明公开了一种访问管理板Flash芯片的系统、方法及服务器，系统包括：主板，所述主板上设置有主板芯片；与所述主板连接的管理板，所述管理板上设置有单片机，分别与所述单片机连接的EFUSE和Flash芯片；所述单片机配置为检测所述Flash芯片的在位信号，响应于所述Flash芯片在位，使能所述EFUSE以对所述Flash芯片进行供电；在对所述Flash芯片进行供电后，所述单片机还配置为接收并解析所述主板芯片输出的信号，并将解析后的信号发送到Flash芯片。通过本发明的方案，缩短了从主板端到管理板Flash芯片的信号链路，实现了将信号无延时的转发给Flash芯片，并且适用于不同的服务器系统平台。

Description

一种访问管理板Flash芯片的系统、方法及服务器
技术领域
本发明涉及服务器技术领域，尤其涉及一种访问管理板Flash芯片的系统、方法及服务器。
背景技术
随着服务器主芯片CPU(Central Processing Unit，中央处理器)的换代升级，至M7这一代，为节省成本，与提高复用率、Debug的需求，分板成了必然趋势。且不只是IntelX86平台，AMD、ARM也会使用分板式的设计。分板后将BMC(Baseboard ManagementController，基板管理控制器)放置在DC-SCM上，视为管理板，将BMC相关的网口、TPM、Flash、USB等功能放置在管理板上。
以M7分板设计为例：因DC-SCM板规范定义，要将BMC单独拿出做管理板。因此不论Intel平台的PCH(Platform Controller Hub，平台控制器中心，是intel公司的集成南桥)、AMD平台的CPU要访问Flash芯片加载代码，都需要主板经由连接器从管理板访问Flash(闪存，一种存储芯片)，链路很长，信号失真，信号经过长距离传送频率降低，严重者会造成无法开机，访问失败等问题。且链路长会给研发人员的走线造成极大困难，需要再设计阶段反复评估仿真，增加工作量。
发明内容
有鉴于此，本发明提出了一种访问管理板Flash芯片的系统、方法及服务器，解决了分板式服务器主板访问管理板Flash芯片时链路长、信号失真、信号经长距离传送频率降低、Layout(布局)走线困难且耗时长等问题，并且本发明的系统能够同时兼容多个服务器系统平台，例如Intel平台、AMD平台等平台，减少了人力与资源的浪费。
基于上述目的，本发明实施例的一方面提供了一种访问管理板Flash芯片的系统，系统具体包括：
主板，所述主板上设置有主板芯片；
与所述主板连接的管理板，所述管理板上设置有单片机，分别与所述单片机连接的EFUSE和Flash芯片；
所述单片机配置为检测所述Flash芯片的在位信号，响应于所述Flash芯片在位，使能所述EFUSE以对所述Flash芯片进行供电；
在对所述Flash芯片进行供电后，所述单片机还配置为接收并解析所述主板芯片输出的信号，并将解析后的信号发送到Flash芯片。
在一些实施方式中，所述主板芯片包括PCH；
所述单片机包括PSOC芯片；
所述Flash芯片包括对应于PCH的Flash芯片；
所述PSOC芯片配置为检测所述对应于PCH的Flash芯片的在位信号，响应于所述对应于PCH的Flash芯片在位，使能所述EFUSE以对所述对应于PCH的Flash芯片进行供电；
在对所述对应于PCH的Flash芯片进行供电后，所述PSOC芯片还配置为接收并解析所述主板芯片输出的SPI信号，并将解析后的SPI信号发送到对应于PCH的Flash芯片。
在一些实施方式中，所述主板芯片包括CPU；
所述单片机包括PSOC芯片；
所述Flash芯片包括对应于CPU的Flash芯片；
响应于所述主板芯片为CPU，所述主板上还设置有电平转换单元，所述对应于CPU的Flash芯片通过所述电平转换单元与所述PSOC芯片连接；
所述PSOC芯片配置为检测所述对应于CPU的Flash芯片的在位信号，响应于所述对应于CPU的Flash芯片在位，使能所述EFUSE以对所述对应于CPU的Flash芯片进行供电；
在对所述对应于CPU的Flash芯片进行供电后，所述PSOC芯片还配置为接收并解析所述主板芯片输出的SPI信号，并将解析后的SPI信号的电压经所述电平转换单元转换后发送到所述对应于CPU的Flash芯片。
在一些实施方式中，所述管理板上还设置有主端设备，响应于所述主端设备需要对所述Flash芯片进行刷新，所述主端设备配置为发送切换信号到所述PSOC芯片，其中，所述主端设备包括BMC；
所述PSOC芯片配置为接收到所述切换信号后，将对所述Flash芯片SPI链路的控制权由所述主板芯片切换到所述主端设备。
在一些实施方式中，所述管理板上还设置有拨码开关，所述拨码开关配置为生成对应Flash芯片的在位信号，并将所述对应Flash芯片的在位信号发送给PSOC芯片。
在一些实施方式中，所述主板上还设置有连接器，所述管理板上还设置有金手指，所述连接器与所述金手指可插拔连接以实现所述主板与所述管理板的连接或断开。
在一些实施方式中，系统还包括定义模块，所述定义模块配置为定义金手指的PIN序以实现金手指统一规范。
本发明实施例的另一方面，还提供了一种访问管理板Flash芯片的方法，方法具体包括如下步骤：
在主板上设置主板芯片；
在与所述主板连接的管理板上设置单片机，以及分别与所述单片机连接的EFUSE和Flash芯片；
基于所述单片机检测所述Flash芯片的在位信号，响应于所述Flash芯片在位，使能所述EFUSE以对所述Flash芯片进行供电；
在对所述Flash芯片进行供电后，基于所述单片机接收并解析所述主板芯片输出的信号，并将解析后的信号发送到Flash芯片。
在一些实施方式中，所述主板芯片包括PCH；
所述单片机包括PSOC芯片；
所述Flash芯片包括对应于PCH的Flash芯片；
所述PSOC芯片检测所述对应于PCH的Flash芯片的在位信号，响应于所述对应于PCH的Flash芯片在位，使能所述EFUSE以对所述对应于PCH的Flash芯片进行供电；
在对所述对应于PCH的Flash芯片进行供电后，所述PSOC芯片接收并解析所述主板芯片输出的SPI信号，并将解析后的SPI信号发送到对应于PCH的Flash芯片。
本发明实施例的另一方面，还提供了一种服务器，包括如上所述的访问管理板Flash芯片的系统。
本发明至少具有以下有益技术效果：解决了分板式服务器主板访问管理板Flash芯片时链路长、信号失真、信号频率降低、Layout走线困难且耗时长等问题。将从主板端到Flash的SPI链路缩减一半，且信号无延时，能及时转发给Flash芯片；并且能够同时兼容多个服务器系统平台，例如Intel平台、AMD平台等平台，减少了人力与资源的浪费。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明提供的访问管理板Flash芯片的系统的一实施例的结构示意图；
图2为本发明提供的板间金手指PIN序的一实施例的示意图；
图3为本发明提供的访问管理板Flash芯片的系统的又一实施例的结构示意图；
图4为本发明提供的访问管理板Flash芯片的方法的一实施例的框图；
图5为本发明提供的服务器的一实施例的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
现有方案下，因管理板分板的趋势，无论哪一个平台，在正常使用服务器访问加载BIOS Flash的SPI(Serial Peripheral Interface，串行外围接口)链路将会过长。链路设计上，SPI线路对走线要求极为严格，超长的链路首先不满足平台pdg(指南)规范；其次长链路会降低信号频率，SPI信号对频率要求是16M-25MHz，长链路后的信号频率远不能满足访问需要；而且因链路会经由管理板与主板的夹板连接器，因插拔连接器带来的损耗与阻抗匹配不满足等不可控情况，均会造成概率性访问失败，甚至严重者宕机，加载Flash失败等问题。研发人员在设计链路时，因要平衡PCIE(Peripheral Component InterfaceExpress，总线和接口标准)、eSPI(Enhanced Serial Peripheral Interface，增强型串行外围接口)等各种高速总线的走线需求，也会因SPI链路的超长，给Layout走线带来极大工作量，增加公司投入人力与时间。
基于上述目的，本发明实施例的第一个方面，提出了一种访问管理板Flash芯片的系统的实施例。如图1所示，系统包括：
主板10，主板上设置有主板芯片110；
与主板10连接的管理板20，管理板20上设置有单片机210，分别与单片机210连接的EFUSE 220和Flash芯片230；
单片机210配置为检测Flash芯片230的在位信号，响应于Flash芯片230在位，使能EFUSE 220以对Flash芯片230进行供电；
在对Flash芯片230进行供电后，单片机210还配置为接收并解析所述主板芯片110输出的信号，并将解析后的信号发送到Flash芯片230。
针对原先分板式链路超长的问题，在管理板上增加单片机，例如PSOC芯片(PowerSystem on a Chip，可编程化系统单芯片)或FPGA(Field Programmable Gate Array，可编程阵列逻辑)，做驱动，相当于在链路中间重新对信号增强驱动能力，能解决链路超长带来的信号失真、频率降低等问题。
为了适配不同的平台，在管理板上开发一块区域用于装载各个平台对应Flash芯片，例如，将适配Intel平台的3V3供电Flash(Intel 3V3 BIOS FLASH)与适配AMD平台的1V8供电Flash(AMD 1V8 BIOS FLASH)在板子上做Collay(Flash芯片装载区)。Flash类型不同，对应连接的EFUSE不同，PSOC识别板载Flash的类型，用以使能对应的EFUSE给不同的Flash供电。
在管理板上设置金手指，与主板上的连接器连接，以此实现管理板与主板的连接。同时，为了适配不同的平台，在本发明实施例中重新定义板间金手指PIN序，固定Power电信号、BMC_I2C、eSPI、BMC_I2C、SGPIO、CLK、PCIE等信号的位置，制定统一规范以对金手指进行管控。这样在适配不同平台的主板时，只需要主板端设计人员以管理板为准去适配主板端连接器PIN序，可以实现跨平台的不同项目共用一个管理板，以此节省人力和物力资源。
如图2所示，假设左侧为主板，主板上设置有Genz 4C连接器，右侧是管理板，管理板上设置有金手指。预先将不同平台设计上的乱序pin定义，通过统一的规范来对PIN序进行重新定义，以形成统一规范。方便在实际应该过程中对金手指的PIN序进行管控。图2中，仅示出了部分需要经由连接器的信号的位置，包括：Power、SPI、BMC_I2C、eSPI、SGPIO、CLK、PCIE，但不限于此，其中不同类型的信号之间需用GND(地信号)形成回流，以避免信号之间出现干扰。
定义好金手指的PIN序后，在后续通过管理板对FLASH进行访问时，基于管理板上的BMC和PSOC芯片对金手指进行管控，通过金手指的通路进行信号传输。
在一具体实施例中，单片机采用PSOC芯片，主板芯片输出的信号为SPI信号。
从主板芯片输出的SPI信号首先进入PSOC芯片中，PSOC芯片接收并解析SPI信号，并将解析后的SPI信号输出给Flash芯片以对Flash芯片进行访问。基于上述方案解决了分板式服务器主板访问管理板Flash芯片时链路长、信号失真、信号频率降低、Layout走线困难且耗时长等问题。将从主板端到Flash的SPI链路缩减一半，且信号无延时，能及时转发给Flash芯片。并且能够同时兼容多个服务器系统平台，例如Intel平台、AMD平台等平台，减少了人力与资源的浪费。
在又一具体实施例中，单片机采用FPGA芯片，主板芯片输出的信号为SPI信号。
从主板芯片输出的SPI信号首先进入FPGA芯片中，FPGA芯片接收并解析SPI信号，并将解析后的SPI信号输出给Flash芯片以对Flash芯片进行访问。基于上述方案将从主板端到Flash的SPI链路缩减一半，且信号无延时，能及时转发给Flash芯片。基于上述方案解决了分板式服务器主板访问管理板Flash芯片时链路长、信号失真、信号频率降低、Layout走线困难且耗时长等问题。将从主板端到Flash的SPI链路缩减一半，且信号无延时，能及时转发给Flash芯片。并且能够同时兼容多个服务器系统平台，例如Intel平台、AMD平台等平台，减少了人力与资源的浪费。
在一些实施方式中，所述主板芯片包括PCH；
所述单片机包括PSOC芯片；
所述Flash芯片包括对应于PCH的Flash芯片；
所述PSOC芯片配置为检测所述对应于PCH的Flash芯片的在位信号，响应于所述对应于PCH的Flash芯片在位，使能所述EFUSE以对所述对应于PCH的Flash芯片进行供电；
在对所述对应于PCH的Flash芯片进行供电后，所述PSOC芯片还配置为接收并解析所述主板芯片输出的SPI信号，并将解析后的SPI信号发送到对应于PCH的Flash芯片。
如图3所示，为本发明提供的访问管理板Flash芯片的系统的又一实施例的结构示意图。
系统包括：
主板，主板上设置有主板芯片；
与主板连接的管理板，管理板上设置有PSOC芯片，分别与PSOC芯片连接的EFUSE和Flash芯片，为满足不同类型Flash芯片的供电需求，EFUSE为多个，所述Flash芯片与对应的EFUSE连接。
本发明实施例可应用于Intel平台的SPI链路，因此基于Intel平台主板上设置的主板芯片为PCH，PCH输出SPI信号，管理板上设置的Flash芯片为对应于PCH的，供电需求为3V3的Flash芯片。
上述系统的工作过程如下：
当服务器开机时，管理板正常起电，PSOC芯片激活在正常工作状态。PSOC识别到Flash芯片(3V3_FLASH)在位，向对应的EFUSE(P3V3_STBY EFUSE)发送使能信号(3V3_FLASH_EN)，并且关断对应的EFUSE(P1V8_STBY EFUSE)的使能信号(1V8_FLASH_EN)；通过EFUSE将3V3的电给到后端Flash芯片，保证SPI链路供电。
在Flash芯片通电后，PCH发出的SPI信号经过主板的路径与板间连接器，给到PSOC芯片；PSOC芯片接收到SPI的6组信号后，解析上行指令，直接将信号以16M-25M Hz频率发给后端的Flash芯片。
本发明实施例，基于上述方案缩短了从主板端到管理板Flash的SPI链路，且SPI信号无延时，能及时转发给Flash芯片。
在一些实施方式中，所述主板芯片包括CPU；
所述单片机包括PSOC芯片；
所述Flash芯片包括对应于CPU的Flash芯片；
响应于所述主板芯片为CPU，所述主板上还设置有电平转换单元，所述对应于CPU的Flash芯片通过所述电平转换单元与所述PSOC芯片连接；
所述PSOC芯片配置为检测所述对应于CPU的Flash芯片的在位信号，响应于所述对应于CPU的Flash芯片在位，使能所述EFUSE以对所述对应于CPU的Flash芯片进行供电；
在对所述对应于CPU的Flash芯片进行供电后，所述PSOC芯片还配置为接收并解析所述主板芯片输出的SPI信号，并将解析后的SPI信号的电压经所述电平转换单元转换后发送到所述对应于CPU的Flash芯片。
结合图3，系统包括：
主板，主板上设置有主板芯片；
与主板连接的管理板，管理板上设置有PSOC芯片，分别与PSOC芯片连接的EFUSE和Flash芯片，所述Flash芯片为满足不同类型Flash芯片的供电需求，EFUSE为多个，所述Flash芯片与对应的EFUSE连接。
本发明实施例可应用于AMD平台，因此基于AMD平台主板上设置的主板芯片为CPU，管理板上设置的Flash芯片为对应于CPU的，供电需求为1V8的Flash芯片。
上述系统的工作过程如下：
当服务器开机时，管理板正常起电，PSOC芯片激活在正常工作状态。PSOC识别到Flash芯片(1V8_FLASH)在位，向对应的EFUSE(P1V8_STBY EFUSE)发送使能信号(1V8_FLASH_EN)，并且关断对应的EFUSE(P3V3_STBY EFUSE)的使能信号(3V3_FLASH_EN)；通过EFUSE将1V8的电给到后端Flash芯片，保证SPI链路供电。
在Flash芯片通电后，PCH发出的SPI信号经过主板的路径与板间连接器，给到PSOC芯片；PSOC芯片接收到SPI的6组信号后，解析上行指令，由于PSOC芯片的供电电压为3V3，SPI信号经解析后，解析后的信号对应的电压约为3V3，若是直接将此信号发送到后端的Flash芯片，会导致Flash芯片因供电电压不一致出现IO口击穿的问题，因此防止Flash芯片出现供电不一致的问题，引入电平转换单元(Level Shift)，通过电平转换单元(LevelShift)将SPI信号的电平由3V3转换为1V8后，发给后端的Flash芯片。
本发明实施例，基于上述方案缩短了从主板端到管理板Flash的SPI链路，且SPI信号无延时，能及时转发给Flash芯片，同时，还解决了系统应用于AMD平台，Flash芯片出现供电不一致导致的Flash芯片IO口击穿的问题。
在一些实施方式中，所述管理板上还设置有主端设备，响应于所述主端设备需要对所述Flash芯片进行刷新，所述主端设备配置为发送切换信号到所述PSOC芯片，其中，所述主端设备包括BMC；
所述PSOC芯片配置为接收到所述切换信号后，将对所述Flash芯片SPI链路的控制权由所述主板芯片切换到所述主端设备。
具体的，结合图3，系统包括：
主板，主板上设置有主板芯片；
与主板连接的管理板，管理板上设置有PSOC芯片，分别与PSOC芯片连接的多个EFUSE、Flash芯片和主端设备，Flash芯片与对应的EFUSE连接，其中，主端设备包括BMC、CPLD等需要访问Flash芯片的设备，本发明实施例仅以BMC作为主端设备时进行说明。
上述系统的工作过程如下：
在BMC需要对Flash芯片进行更新时，BMC发送切换信号给PSOC芯片，PSOC芯片将对Flash的SPI链路访问权由主板上的CPU或PCH转交给BMC，之后，BMC可以向PSOC芯片发送SPI信号以对Flash芯片进行更新。基于上述方案，满足了多主端设备对Flash芯片的访问需求。
在一些实施方式中，所述管理板上还设置有拨码开关，所述拨码开关配置为生成对应Flash芯片的在位信号，并将所述对应Flash芯片的在位信号发送给PSOC芯片。
结合图3，在一具体实施例中，系统包括：
主板，主板上设置有主板芯片；
与主板连接的管理板，管理板上设置有PSOC芯片，分别与PSOC芯片连接的多个EFUSE、Flash芯片和拨码开关，Flash芯片与对应的EFUSE连接。
拨码开关用于指示对应Flash芯片的在位状态。
假设当前系统应用于Intel平台，因此主板芯片为PCH，Flash芯片为对应于PCH的，供电需求为3V3的Flash芯片。
上述系统的工作过程如下：
在对服务器开机上电前，基于服务器的应用平台拨动拨码开关，此时，拨码开关生成了3V3的Flash芯片的在位信息。
当服务器开机时，管理板正常起电，PSOC芯片激活在正常工作状态。PSOC芯片基于拨码开关检测到3V3的Flash芯片(3V3_FLASH)的在位信息后，向对应的EFUSE(P3V3_STBYEFUSE)发送使能信号(3V3_FLASH_EN)，并且关断对应的EFUSE(P1V8_STBY EFUSE)的使能信号(1V8_FLASH_EN)；通过EFUSE将3V3的电给到后端Flash芯片，保证SPI链路供电。
在一些实施方式中，所述主板上还设置有连接器，所述管理板上还设置有金手指，所述连接器与所述金手指可插拔连接以实现所述主板与所述管理板的连接或断开。
在一些实施方式中，系统还包括定义模块，所述定义模块配置为定义金手指的PIN序以实现金手指统一规范。
基于同一发明构思，根据本发明的另一个方面，如图4所示，本发明的实施例还提供了一种访问管理板Flash芯片的方法，方法具体包括如下步骤：
S10、在主板上设置主板芯片；
S20、在与所述主板连接的管理板上设置单片机，以及分别与所述单片机连接的EFUSE和Flash芯片；
S30、基于所述单片机检测所述Flash芯片的在位信号，响应于所述Flash芯片在位，使能所述EFUSE以对所述Flash芯片进行供电；
S40、在对所述Flash芯片进行供电后，基于所述单片机接收并解析所述主板芯片输出的信号，并将解析后的信号发送到Flash芯片。
本发明实施例，通过在主板上设置主板芯片；在与主板连接的管理板上设置单片机，以及分别与单片机连接的EFUSE和Flash芯片；基于单片机检测Flash芯片的在位信号，响应于Flash芯片在位，使能EFUSE以对Flash芯片进行供电；在对Flash芯片进行供电后，基于单片机接收并解析主板芯片输出的信号，并将解析后的信号发送到Flash芯片，解决了分板式服务器主板访问管理板Flash芯片时链路长、信号失真、信号频率降低、Layout走线困难且耗时长等问题，缩短了从主板到管理板Flash芯片的SPI链路，且信号无延时，能及时转发给Flash芯片，并且能够同时兼容多个服务器系统平台，例如Intel平台、AMD平台等平台，减少了人力与资源的浪费。
在一些实施方式中，所述主板芯片包括PCH；
所述单片机包括PSOC芯片；
所述Flash芯片包括对应于PCH的Flash芯片；
所述PSOC芯片检测所述对应于PCH的Flash芯片的在位信号，响应于所述对应于PCH的Flash芯片在位，使能所述EFUSE以对所述对应于PCH的Flash芯片进行供电；
在对所述对应于PCH的Flash芯片进行供电后，所述PSOC芯片接收并解析所述主板芯片输出的SPI信号，并将解析后的SPI信号发送到对应于PCH的Flash芯片。
基于同一发明构思，根据本发明的另一个方面，如图5所示，本发明的实施例还提供了一种服务器40，服务器40包括如上所述的访问管理板Flash芯片的系统410。
本发明实施例还可以包括相应的计算机设备。计算机设备包括存储器、至少一个处理器以及存储在存储器上并可在处理器上运行的计算机程序，处理器执行程序时执行上述任意一种方法。
其中，存储器作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本申请实施例中的所述访问管理板Flash芯片的方法对应的程序指令/模块。处理器通过运行存储在存储器中的非易失性软件程序、指令以及模块，从而执行装置的各种功能应用以及数据处理，即实现上述方法实施例的访问管理板Flash芯片的方法。
存储器可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据装置的使用所创建的数据等。此外，存储器可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (7)

1.一种访问管理板Flash芯片的系统，其特征在于，包括：
主板，所述主板上设置有主板芯片；
与所述主板连接的管理板，所述管理板上设置有单片机，分别与所述单片机连接的EFUSE和Flash芯片；
所述单片机配置为检测所述Flash芯片的在位信号，响应于所述Flash芯片在位，使能所述EFUSE以对所述Flash芯片进行供电；
在对所述Flash芯片进行供电后，所述单片机还配置为接收并解析所述主板芯片输出的信号，并将解析后的信号发送到Flash芯片，
所述主板芯片包括PCH；
所述单片机包括PSOC芯片；
所述Flash芯片包括对应于PCH的Flash芯片；
所述PSOC芯片配置为检测所述对应于PCH的Flash芯片的在位信号，响应于所述对应于PCH的Flash芯片在位，使能所述EFUSE以对所述对应于PCH的Flash芯片进行供电；
在对所述对应于PCH的Flash芯片进行供电后，所述PSOC芯片还配置为接收并解析所述主板芯片输出的SPI信号，并将解析后的SPI信号发送到对应于PCH的Flash芯片；
所述管理板上还设置有主端设备，响应于所述主端设备需要对所述Flash芯片进行刷新，所述主端设备配置为发送切换信号到所述PSOC芯片，其中，所述主端设备包括BMC；
所述PSOC芯片配置为接收到所述切换信号后，将对所述Flash芯片SPI链路的控制权由所述主板芯片切换到所述主端设备。
2.根据权利要求1所述的系统，其特征在于，所述主板芯片包括CPU；
所述单片机包括PSOC芯片；
所述Flash芯片包括对应于CPU的Flash芯片；
响应于所述主板芯片为CPU，所述主板上还设置有电平转换单元，所述对应于CPU的Flash芯片通过所述电平转换单元与所述PSOC芯片连接；
所述PSOC芯片配置为检测所述对应于CPU的Flash芯片的在位信号，响应于所述对应于CPU的Flash芯片在位，使能所述EFUSE以对所述对应于CPU的Flash芯片进行供电；
在对所述对应于CPU的Flash芯片进行供电后，所述PSOC芯片还配置为接收并解析所述主板芯片输出的SPI信号，并将解析后的SPI信号的电压经所述电平转换单元转换后发送到所述对应于CPU的Flash芯片。
3.根据权利要求1或2所述的系统，其特征在于，所述管理板上还设置有拨码开关，所述拨码开关配置为生成对应Flash芯片的在位信号，并将所述对应Flash芯片的在位信号发送给PSOC芯片。
4.根据权利要求1所述的系统，其特征在于，所述主板上还设置有连接器，所述管理板上还设置有金手指，所述连接器与所述金手指可插拔连接以实现所述主板与所述管理板的连接或断开。
5.根据权利要求4所述的系统，其特征在于，还包括定义模块，所述定义模块配置为定义金手指的PIN序以实现金手指统一规范。
6.一种访问管理板Flash芯片的方法，其特征在于，包括：
在主板上设置主板芯片；
在与所述主板连接的管理板上设置单片机，以及分别与所述单片机连接的EFUSE和Flash芯片；
基于所述单片机检测所述Flash芯片的在位信号，响应于所述Flash芯片在位，使能所述EFUSE以对所述Flash芯片进行供电；
在对所述Flash芯片进行供电后，基于所述单片机接收并解析所述主板芯片输出的信号，并将解析后的信号发送到Flash芯片，
所述主板芯片包括PCH；
所述单片机包括PSOC芯片；
所述Flash芯片包括对应于PCH的Flash芯片；
所述PSOC芯片配置为检测所述对应于PCH的Flash芯片的在位信号，响应于所述对应于PCH的Flash芯片在位，使能所述EFUSE以对所述对应于PCH的Flash芯片进行供电；
在对所述对应于PCH的Flash芯片进行供电后，所述PSOC芯片还配置为接收并解析所述主板芯片输出的SPI信号，并将解析后的SPI信号发送到对应于PCH的Flash芯片；
所述管理板上还设置有主端设备，响应于所述主端设备需要对所述Flash芯片进行刷新，所述主端设备配置为发送切换信号到所述PSOC芯片，其中，所述主端设备包括BMC；
所述PSOC芯片配置为接收到所述切换信号后，将对所述Flash芯片SPI链路的控制权由所述主板芯片切换到所述主端设备。
7.一种服务器，其特征在于，包括如权利要求1-5任一项所述的访问管理板Flash芯片的系统。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN206460370U (zh) * 2017-02-16 2017-09-01 郑州云海信息技术有限公司 一种服务器管理板
CN113626359A (zh) * 2021-07-29 2021-11-09 苏州浪潮智能科技有限公司 一种服务器的闪存芯片的信号切换装置及方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102236621B (zh) * 2010-04-28 2014-12-24 国网浙江富阳市供电公司 计算机接口信息配置系统及方法
US10747565B2 (en) * 2017-04-18 2020-08-18 Amazon Technologies, Inc. Virtualization of control and status signals

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN206460370U (zh) * 2017-02-16 2017-09-01 郑州云海信息技术有限公司 一种服务器管理板
CN113626359A (zh) * 2021-07-29 2021-11-09 苏州浪潮智能科技有限公司 一种服务器的闪存芯片的信号切换装置及方法

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