CN113711191A - 信息处理装置 - Google Patents

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Abstract

无须使控制装置的运算部执行用于防止存储器冲突的调停处理，便可防止存储器冲突的发生。单元(20)包括DMAC(31)，所述DMAC(31)基于从与PLC的时刻计数器同步地运行的时刻计数器输出的信号，在CPU(11)的控制周期(C1)内至少跟CPU(11)与存储器(12)进行通信的期间(Tcpu)重叠的期间(T1)中，不经由串行总线来与存储器(12)进行通信，在期间(T1)之后开始的期间(T2)中，经由串行总线来与存储器(12)进行通信。

Description

信息处理装置
技术领域
本发明涉及一种与执行控制对象的控制的控制装置协作地运行的信息处理装置。
背景技术
以往，已知有下述实施例的工业控制系统，即，为了降低工业控制器的处理负载，而并用与控制器协作地运行的各种单元。此种系统中，也可以下述实施例来运用，即，控制器以及单元共享同一个存储器，控制器或单元分别访问共享存储器来读写数据。然而，若控制器以及单元能够无秩序地访问共享存储器，则会引起因各自的访问在同一时机发生所造成的“存储器冲突”，作为其结果，可能产生应优先处理的数据的读写造成延迟的问题。
因此，以往，例如在专利文献1以及专利文献2中提出了用于避免此种存储器冲突的发生的技术示例。
专利文献1中公开了一种存储器访问调停装置，其包括：第一控制部件，在随机的时机输出请求共享存储器的使用许可的请求信号；第二控制部件，每隔固定周期而输出请求所述共享存储器的使用许可的请求信号；以及调停部件，对从所述第一控制部件以及第二控制部件分别输出的所述请求信号进行调停，所述存储器访问调停装置的特征在于包括判定部件，所述判定部件接受来自所述第二控制部件的请求信号的输出，并对所述调停部件输出确认字符(acknowledge character，ack)禁止信号，所述ack禁止信号禁止所述调停部件对所述第一控制部件输出ack信号。
专利文献2中公开了一种调停系统，其根据预先规定的优先顺位，对来自多个设备的针对共享资源的使用请求进行调停，以选择性地进行所述共享资源的使用许可，所述调停系统的特征在于包括：计时部件，对从作为调停对象的所述多个设备中必须在固定时间内传输数据的特定设备的使用请求许可开始直至下个使用请求许可开始为止的时间进行计时，当探测到在规定时间未进行所述特定设备的使用请求许可的选择时，产生超时信号；以及调停部件，根据来自所述计时部件的所述超时信号，将所述特定设备的优先顺位变更为最高或至少第二高，由此，每隔固定时间而许可所述特定设备的使用请求。
现有技术文献
专利文献
专利文献1：日本公开专利公报“特开2005-115421号”
专利文献1：日本公开专利公报“特开平9-91194号”
发明内容
发明所要解决的问题
专利文献1的技术中，第一控制部件以及第二控制部件均必须访问调停部件，以调停对存储器的访问。因此，例如在将第一控制部件设为工业控制器的中央处理器(CentralProcessing Unit，CPU)的情况下，用于调停的CPU的处理负载(请求发送、ACK接收等)增加，因此会导致CPU的控制周期变长。其结果，发生CPU无法以固定的周期来执行处理的问题。
专利文献2的技术中，多个设备与一个CPU为了避免存储器冲突，也必须访问调停电路。由此，用于调停的CPU的处理负载(请求发送、ACK接收等)增加，因此会导致CPU的控制周期变长。其结果，发生CPU无法以固定的周期来执行处理的问题。
本发明是为了解决所述问题而完成，其目的在于，无须使控制装置的运算部执行用于防止存储器冲突的调停处理，便能防止存储器冲突的发生。
解决问题的技术手段
本发明的一实施例的信息处理装置为下述结构，即，其连接于控制装置，所述控制装置包括第一存储器、第一计数器及第一通信部，所述第一存储器连接于串行总线，所述第一计数器每隔固定时间而输出第一信号，所述第一通信部连接于所述串行总线，并且基于所述第一信号，在规定的每个控制周期经由所述串行总线来与所述第一存储器进行通信，所述信息处理装置包括：第二计数器，与所述第一计数器同步地运行，并且每隔所述固定时间而输出第二信号；以及第二通信部，连接于所述串行总线，并且基于所述第二信号，在所述控制周期内至少跟所述第一通信部与所述第一存储器进行通信的期间重叠的第一期间中，不经由所述串行总线来与所述第一存储器进行串行通信，在所述第一期间之后开始的第二期间中，经由所述串行总线来与所述第一存储器进行通信。
发明的效果
根据本发明的一实施例，起到下述效果：无须使控制装置的运算部执行用于防止存储器冲突的调停处理，便能防止存储器冲突的发生。
附图说明
图1是表示本发明的实施方式1的控制系统的主要部分结构的框图。
图2是表示本发明的实施方式1的控制系统所进行的处理的流程的一例的序列图。
图3是表示本发明的实施方式2的控制系统的主要部分结构的框图。
图4是表示本发明的实施方式2的控制系统所进行的处理的流程的一例的序列图。
图5是表示本发明的实施方式3的控制系统所进行的处理的流程的一例的序列图。
图6是表示本发明的实施方式4的控制系统的主要部分结构的框图。
图7是表示本发明的实施方式4的控制系统所进行的处理的流程的一例的序列图。
具体实施方式
〔实施方式1〕
以下，基于附图来说明本发明的一方面的实施方式(以下也称作“本实施方式”)。
§1适用例
首先，参照图1以及2来说明适用本发明的场景的一例。如图1所示，本实施方式的单元20是在控制系统1中连接于可编程逻辑控制器(Programmable Logic Controller，PLC)10，与PLC10协作地运行的信息处理装置。单元20内的直接存储器访问控制器(DirectMemory Access Controller，DMAC)31与PLC10内的CPU11共享PLC10内的存储器12，均经由串行总线14来与存储器12进行通信。即，CPU11以及DMAC31共享存储器12。在控制系统1中，导入了用于防止因CPU11与DMAC31引起的存储器冲突的结构。
如图2所示，单元20基于从PLC10内的时刻计数器13输出的信号，在规定的每个控制周期而与存储器12周期性地进行通信。由此，将用于对控制系统1内的控制对象进行控制的控制数据从存储器12予以读出，并发送至控制对象。
单元20中，时刻计数器33是与时刻计数器13同步地运行，在与时刻计数器13相同的时机，每隔固定时间而输出指示信号。单元20内的传输控制部32基于从时刻计数器33输出的屏蔽(mask)信号，生成指定可否与存储器12通信的屏蔽信号，并输出至DMAC31。屏蔽信号的信号电平在至少跟CPU11与存储器12进行通信的期间重叠的期间T1中维持为高电平，在期间T1之后开始的期间T2维持为低电平。DMAC31在屏蔽信号为高电平的期间，不与存储器12进行通信，在屏蔽信号为低电平的期间，与存储器12进行通信。由此，在CPU11与存储器12进行通信时，DMAC31不与存储器12进行通信，因此不会发生存储器冲突。
在CPU11结束了与存储器12的通信后，DMAC31与存储器12进行通信。此时，CPU11既可与存储器12进行通信，或者也可不进行通信。因此，在期间T2，容许存储器冲突的发生。由于这些原因，在屏蔽信号为高电平的期间，保证只有CPU11能够与存储器12进行通信，因此CPU11能够无延迟地访问存储器12。
如上所述，CPU11无须执行用于防止存储器冲突的调停处理，而能够周期性地访问存储器12。DMAC31根据基于与时刻计数器13同步的时刻计数器33的输出而生成的屏蔽信号，来确定对存储器12的访问的有无，因此与CPU11同样，不需要执行用于防止存储器冲突的调停处理。这样，本实施方式的单元20无须使CPU11执行用于防止存储器冲突的调停处理，便能够不会在CPU11与DMAC31之间引起存储器冲突。
§2结构例
(控制系统1的结构)
图1是表示本实施方式的控制系统1的主要部分结构的框图。本图的示例中，控制系统1包括可编程逻辑控制器(Programmable Logic Controller，PLC)10(控制装置)以及单元20。图1的PLC10包括中央处理器(Central Processing Unit，CPU)11(第一通信部)、存储器12(第一存储器)、时刻计数器13(第一计数器)以及串行总线14。图1的单元20包括微处理器(Micro Processing Unit，MPU)21、存储器22(第二存储器)以及传输部23。图1的传输部23包括直接存储器访问控制器(Direct Memory Access Controller，DMAC)31(第二通信部)、传输控制部32、时刻计数器33(第二计数器)以及串行总线24。
控制系统1是用于对设置未图示的各种机器或设备等多个控制对象的生产设备进行控制的系统。PLC10是构成为在控制系统1中对这些控制对象进行控制的控制器的一种。PLC10以及控制对象连接于未图示的现场网络等控制系统的网络。PLC10经由控制系统的网络来与控制对象周期性地进行通信，从而对控制对象收发各种控制数据，由此来控制生产设备。PLC10进而基于从各控制对象收集的数据，生成被用于控制系统1的运用状况等的统计处理等中的大容量数据，并保存至存储器12。
单元20是连接于PLC10，且与PLC10协作地运行的设备。本实施方式中，例如为了降低PLC10的CPU11的处理负载，单元20负责对由PLC10所生成的大容量数据适用的各种处理。作为此类处理，例如可列举数据包分割处理以及异常处理等。
(PLC10的详细结构)
PLC10中，CPU11、存储器12以及时刻计数器13分别连接于串行总线14。串行总线14的一端连接于单元20的DMAC31。串行总线14是执行串行通信的通信路径，例如是外围设备互连高速(Peripheral Component Interconnect express，PCIe)总线。
CPU11是统括地控制PLC10的动作的处理器。存储器12是只读存储器(Read OnlyMemory，RAM)等各种非易失性存储介质。时刻计数器13具有时钟以及定时器的元件。
在存储器12中，保存有用于对控制系统1中的控制对象进行控制的控制数据。CPU11从存储器12周期性地读出控制数据，且周期性地发送至控制对象。所述周期性是通过时刻计数器13来实现。对于时刻计数器13，设定有规定的初始设定时刻。当PLC10开始运行时，以初始设定时刻为起点而开始时刻的计数。并且，当计数数值达到基准数时，换言之，当在计数开始后经过了固定时间时，将对CPU11指示周期动作的指示信号(第一信号)输出至CPU11。CPU11以指示信号的接收作为触发来开始一个控制周期。并且，在控制周期持续的期间，执行在所述周期内应执行的各种控制(例如控制数据的发送等)。
时刻计数器13在发送了指示信号的情况下，继续时刻的计数。并且，当在指示信号的发送后所计数的数值重新达到基准数时，将指示信号重新发送至CPU11。这样，时刻计数器13被设定为，以固定的周期来将指示信号反复输出至CPU11。CPU11在收到新的指示信号时，结束当前的控制周期，并立即开始下个控制周期。这样，CPU11以固定周期来持续对控制对象进行控制。
本实施方式中，CPU11的控制周期例如为125微秒以下的短的时间。即，本实施方式的控制系统1是PLC10以高频率来周期性地对控制对象进行控制的系统。
(单元20的详细结构)
单元20中，MPU21、存储器22以及DMAC31连接于串行总线24。DMAC31还进而连接于串行总线14。串行总线24例如为外围设备互连高速(Peripheral Component Interconnectexpress，PCIe)总线。CPU11以及DMAC31这两者经由串行总线14而连接于存储器12，由此，CPU11以及DMAC31共享存储器12。
微处理器(Micro Processing Unit，MPU)21是统括地控制单元20的动作的处理器。MPU21例如执行所述的数据包分割处理以及异常处理等各种处理。存储器22是只读存储器(Read Only Memory，RAM)等各种非易失性存储介质。在存储器22中，保存从单元20传输的大容量数据等。
传输部23通过MPU21或CPU11所进行的控制，执行PLC10与单元20之间的数据传输。传输部23内的DMAC31负责经由串行总线14的、与存储器12的通信。DMAC31是不经由CPU11而直接访问存储器12，从而对存储器12读写大容量数据的控制器。DMAC31例如将从存储器12读出的大容量数据通过串行总线14上的串行通信而传输至DMAC31为止，进而通过串行总线24上的串行通信而传输至存储器22为止，由此来写入至存储器22。或者，DMAC31也可通过将从存储器22读出的大容量数据通过串行总线14上的串行通信而传输至存储器12，从而写入至存储器12。
DMAC31是作为与CPU11独立而各自地形成的集成电路来实现。换言之，PLC10以及单元20分别包括独立的各自的基板，CPU11形成在构成PLC10的基板上，DMAC31形成在构成单元20的基板上。这样，CPU11以及DMAC31是彼此独立的不同设备(装置)。
时刻计数器33具有时钟以及定时器的元件。本实施方式中，单元20的时刻计数器33是与PLC10的时刻计数器13同步地运行。即，对于时刻计数器33，设定有与对时刻计数器13所设定的初始设定时刻及基准数相同的初始设定时刻及基准数。在控制系统1的运行开始时，单元20与PLC10同时地开始运行。由此，确保时刻计数器33与时刻计数器13同时地开始时刻的计数。时刻计数器33在单元20开始运行时，以初始设定时刻为起点来开始时刻的计数。并且，当计数数值达到基准数时，换言之，当在计数开始后经过了规定的时刻时，针对传输控制部32，将对传输控制部32指示屏蔽信号的输出的指示信号(第二信号)输出至传输控制部32。
屏蔽信号的输出时机是设定为与CPU11开始控制数据的传输的时机相同的时间点。因此，例如在当CPU11收到指示信号时立即开始控制数据的传输的形态中，将屏蔽信号的输出时机设定为与从时刻计数器13向CPU11的指示信号的输出时机相同的时间点。另一方面，在当CPU11收到指示信号时，先执行特定的处理，随后开始控制数据的传输的形态中，只要将屏蔽信号的输出时机设定为比从时刻计数器13向CPU11的指示信号的输出时机往后推迟所述特定的处理的执行所需的时间的时间点即可。
传输控制部32以指示信号的接收为触发，来将规定的屏蔽信号输出至DMAC31。屏蔽信号是对DMAC31指示大容量数据传输的可否的信号，取高电平以及截止电平中的任一种信号电平。在屏蔽信号为高电平的期间，禁止DMAC31对大容量数据的传输，在屏蔽信号为低电平的期间，许可DMAC31对大容量数据的传输。它们的详细内容将在后文参照图2等来详细说明。
(数据传输的流程)
图2是表示本实施方式的控制系统1所进行的处理的流程的一例的序列图。时刻计数器13在时刻t1将指示信号输出至CPU11。CPU11在时刻t1开始控制周期C1，由此来开始控制数据的处理。此处，执行从存储器12读出控制数据的处理，换言之，执行将存储器12内的控制数据通过串行总线14上的串行通信而从存储器12传输至CPU11为止的处理。
时刻计数器33与时刻计数器13同步。因此，时刻计数器33在时刻t1将指示信号输出至传输控制部32。传输控制部32在时刻t1将高电平的屏蔽信号输出至DMAC31。由此，DMAC31将大容量数据传输至存储器12的处理被禁止。因此，DMAC31在时刻t1不会访问存储器12。由此，在时刻t1，不会发生针对存储器12的存储器冲突。
对于单元20，预先设定有表示在各控制周期中CPU11对控制数据进行处理所需的处理时间Tcpu的信息。传输控制部32基于所述信息来决定在各控制周期中持续高电平的屏蔽信号的输出的期间T1(第一期间)。期间T1只要比处理时间Tcpu长即可，在图2的示例中，两者的长度彼此相等。而且，期间T1只要至少与控制周期C1中的处理时间Tcpu所占的期间重叠即可，图2的示例中，两者彼此完全重叠。CPU11在从时刻t1直至比时刻t1往后推迟了处理时间Tcpu的时刻t2为止的期间，持续控制数据的传输。传输控制部32在从时刻t1直至往后推迟了期间T1的时刻t2为止的期间，持续高电平的屏蔽信号的输出。由此，在从时刻t1直至时刻t2为止的期间，禁止DMAC31对大容量数据的传输，因此CPU11不会引起存储器冲突而能够从存储器12读出控制数据。
CPU11在时刻t2之后，结束控制数据的传输，而执行其他处理。传输控制部32在时刻t2，结束期间T1，而开始在各控制周期中持续低电平的屏蔽信号的输出的期间T2(第二期间)。即，传输控制部32在时刻t2，将低电平的屏蔽信号输出至DMAC31。由此，在时刻t2许可DMAC31对大容量数据的传输。因此，DMAC31在时刻t2开始大容量数据的传输。传输控制部32将屏蔽信号维持为低电平，直至从时刻计数器33输入下个指示信号为止，即，直至控制周期C1的结束时间点为止。
CPU11在从时刻t2直至时刻t3为止的期间(等于期间T2)，能够根据需要来访问存储器12。因此，在期间T2容许存储器冲突的发生。若在期间T2内CPU11未访问存储器12，则DMAC31在期间T2不会引起与CPU11的存储器冲突，能够无延迟地持续从存储器12向DMAC31的大容量数据的传输。另一方面，若在期间T2内CPU11访问存储器12，则DMAC31会与CPU11之间引起存储器冲突，且能够持续大容量数据的传输。此时，大容量数据的传输有可能产生稍许的延迟，但对于单元20而言，此种延迟不会造成大的问题。
在时刻t3，时刻计数器13将下个指示信号输出至CPU11，由此，控制周期C1结束。CPU11在时刻t3中开始下个控制周期C2，由此，在时刻t3开始控制数据的处理。时刻计数器33在时刻t3将下个指示信号输出至传输控制部32。由此，传输控制部32将高电平的噪声信号输出至DMAC31。
控制周期C2内的控制数据以及大容量数据的传输的流程与控制周期C1内的流程相同。结果，在控制周期C2内的从时刻t3直至时刻t4(时刻t3+Tcpu)为止的期间T1中，屏蔽信号被维持为高电平，因此CPU11不会与DMAC31引起存储器冲突，而能够从存储器12读出控制数据。而且，在从时刻t4直至时刻t5为止的期间，即，在控制周期C1内的时刻t4以后的剩余期间T2中，也有可能会少许引起存储器冲突的发生，但DMAC31能够从存储器12切实地传输大容量数据。
PLC10以及单元20在控制周期C2之后的各控制周期中，也执行与控制周期C1及C2同样的处理。因此，在各控制周期内的期间T1中，CPU11不会引起与DMAC31的存储器冲突，而能够独占地执行控制数据的传输处理。
(主要的作用效果)
本实施方式中，即使在单元20以及CPU11共享存储器12的情况下，在各控制周期内传输控制数据的期间T1内，也不会引起存储器冲突而能够进行控制数据的传输。因此，不会产生以存储器冲突为原因的控制数据的传输延迟。进而，由于不需要使CPU11执行用于防止存储器冲突的调停处理，因此CPU11的各控制周期也不会因调整处理的执行而延迟。这样，由于不会发生以存储器冲突或调停处理为原因的控制周期的延迟，因此CPU11能够以稳定的控制周期来对控制对象进行控制。尤其，在CPU11以125微秒以下的控制周期来访问存储器12的情况下，无须进行需要数微秒的调整处理，由此，能够进一步提高各控制周期的同一性以及稳定性。而且，即使在将CPU11以及DMAC31分别设为不同设备(作为不同的集成电路而安装)的情况下，也能够准确地维持CPU11的控制周期。
另外，DMAC31不需要对传输控制部32输出请求屏蔽信号的输出的请求信号，因此，DMAC31也不需要从传输控制部32接收传输控制部32许可屏蔽信号的输出的ACK。因此，也能够减轻DMAC31的处理负载。
(变形例)
DMAC31也可在存储器12与存储器22之间定期地对大容量数据进行镜像。由此，能够定期地使保存在存储器12中的大容量数据与保存在存储器22中的大容量数据变得相同。所述镜像是在各控制周期内的期间T2中执行。
〔实施方式2〕
以下，基于附图来说明本发明的另一方面的实施方式(以下也称作“本实施方式”)。
§2结构例
(控制系统1A的结构)
图3是表示本实施方式的控制系统1A的主要部分结构的框图。本图的示例中，控制系统1包括PLC10、单元20以及单元20A。图3的PLC10以及单元20的内部结构分别与图1的PLC10以及单元20的内部结构相同，因此不再重复详细的说明。单元20A是与单元20相同的设备，单元20A的内部结构与单元20的内部结构相同。即，控制系统1A也可以说是包括多个单元20的系统。本实施方式中，为了区别两者，对于单元20A所包括的各构件追加赋予参照编号A。例如，MPU21A是单元20A所包括的MPU。
控制系统1A中，CPU11、DMAC31以及DMAC31A连接于串行总线14。由此，CPU11、DMAC31以及DMAC31A共享存储器12。DMAC31A与DMAC31同样，是作为与CPU11独立地各自形成的集成电路而实现。DMAC31以及31A分别也是作为彼此独立地各自形成的集成电路而实现。
(数据传输的流程)
本实施方式的控制系统1A对单元20以及20A访问存储器12的期间T2进行分时。即，针对每个单元20，对不同的控制周期分配期间T2。详细而言，在某个控制周期C1中，对单元20分配期间T2，而在另一控制周期C2中，对单元20A分配期间T2。通过这些控制，单元20以及20A能够在不同的时机(在不同的期间T2)访问存储器12。此时，期间T1中，CPU11、DMAC31以及DMAC31A不会引起存储器冲突。而且，在各期间T2中，单元20以及20A不会引起存储器冲突。
图4是表示本实施方式的控制系统1A所进行的处理的流程的一例的序列图。在时刻t1，时刻计数器13将指示信号输出至CPU11。由此，CPU11在时刻t1开始控制周期C1，从而开始控制数据的处理。时刻计数器33以及33A与时刻计数器13同步。因此，时刻计数器33在时刻t1将指示信号输出至传输控制部32，时刻计数器33A在时刻t1将指示信号输出至传输控制部32A。
本实施方式中，传输控制部32在时刻t1将屏蔽信号以及共同屏蔽信号输出至DMAC31。共同屏蔽信号是对DMAC31指示大容量数据的传输可否的信号。在屏蔽信号以及共同屏蔽信号中的至少一者为高电平的情况下，禁止DMAC31对大容量数据的传输。在屏蔽信号以及共同屏蔽信号这两者为低电平的情况下，许可DMAC31对大容量数据的传输。
传输控制部32A在时刻t1将屏蔽信号A以及共同屏蔽信号A输出至DMAC31A。共同屏蔽信号A是对DMAC31A指示大容量数据的传输可否的信号。在屏蔽信号A以及共同屏蔽信号A中的至少一者为高电平的情况下，禁止DMAC31A对大容量数据的传输。在屏蔽信号A以及共同屏蔽信号A这两者为低电平的情况下，许可DMAC31A对大容量数据的传输。
如图4所示，共同屏蔽信号以及共同屏蔽信号A具有彼此相同的波形。在此含义下，这些信号可以说是指定对DMAC31以及31A这两者共同禁止大容量数据的传输的期间的信号。
传输控制部32在时刻t1将高电平的屏蔽信号以及低电平的共同屏蔽信号输出至DMAC31。由此，禁止DMAC31将大容量数据传输至存储器12的处理。传输控制部32A在时刻t1将高电平的屏蔽信号A以及高电平的共同屏蔽信号A输出至DMAC31A。由此，也禁止DMAC31A将大容量数据传输至存储器12的处理。因此，DMAC31以及31A在时刻t1不会访问存储器12。由此，在时刻t1，不会发生针对存储器12的存储器冲突，因此CPU11能够从存储器12无延迟地读出控制数据。
各控制周期中的CPU11的处理与实施方式1相同。CPU11在从时刻t1直至时刻t2为止的期间，持续控制数据的传输。在从时刻t1直至时刻t2为止的期间，维持各屏蔽信号的当前输出电平，因此不会发生存储器冲突。
CPU11在时刻t2结束控制数据的传输。传输控制部32在时刻t2将低电平的共同屏蔽信号输出至DMAC31，并且维持低电平的屏蔽信号的输出。由此，许可DMAC31对大容量数据的传输。因此，DMAC31在时刻t2开始从存储器12向DMAC31的大容量数据的传输。另一方面，传输控制部32A在时刻t2，将低电平的共同屏蔽信号A输出至DMAC31A，并且维持高电平的屏蔽信号A的输出。由此，维持DMAC31A对大容量数据的传输禁止。因此，DMAC31A在时刻t2不开始大容量数据的传输。
传输控制部32维持屏蔽信号以及共同屏蔽信号的当前输出电平，直至输入下个指示信号为止，即，直至控制周期C1的结束时间点即时刻t3为止。传输控制部32A也维持屏蔽信号A以及共同屏蔽信号A的当前输出电平，直至输入下个指示信号为止，即，直至控制周期C1的结束时间点即时刻t3为止。另一方面，CPU11在从时刻t2直至时刻t3为止的期间，不访问存储器12。由此，DMAC31在从时刻t2直至时刻t3为止的期间，不会引起与CPU11以及DMAC31A的存储器冲突，而从存储器12将大容量数据持续传输至DMAC31。
在时刻t3，时刻计数器13将下个指示信号输出至CPU11，时刻计数器33将下个指示信号输出至传输控制部32，时刻计数器33A将下个指示信号输出至传输控制部32A。由此，控制周期C1结束。CPU11在时刻t3开始下个控制周期C2，从而开始控制数据的传输。
传输控制部32在时刻t3将高电平的屏蔽信号以及高电平的共同屏蔽信号输出至DMAC31。由此，禁止DMAC31将大容量数据传输至存储器12的处理。传输控制部32A在时刻t3，将高电平的屏蔽信号A以及低电平的共同屏蔽信号A输出至DMAC31A。由此，也禁止DMAC31A将大容量数据传输至存储器12的处理。因此，DMAC31以及31A在时刻t3不会访问存储器12。由此，在时刻t3，不会发生针对存储器12的存储器冲突，因此CPU11能够从存储器12无延迟地读出控制数据。
CPU11在从时刻t3直至时刻t4为止的期间，持续控制数据的传输。在从时刻t3直至时刻t4为止的期间，维持各屏蔽信号的当前输出电平，因此不会发生存储器冲突。
CPU11在时刻t4结束控制数据的传输。传输控制部32在时刻t4将低电平的共同屏蔽信号输出至DMAC31，并且维持高电平的屏蔽信号的输出。由此，维持DMAC31对大容量数据的传输禁止。因此，DMAC31在时刻t4不开始大容量数据的传输。另一方面，传输控制部32A在时刻t4将低电平的共同屏蔽信号以及低电平的屏蔽信号输出至DMAC31A。由此，许可DMAC31A对大容量数据的传输。因此，DMAC31A在时刻t4开始大容量数据的传输。
传输控制部32维持屏蔽信号以及共同屏蔽信号的当前输出电平，直至输入下个指示信号为止，即，直至控制周期C2的结束时间点即时刻t5为止。传输控制部32A也维持屏蔽信号A以及共同屏蔽信号A的当前输出电平，直至输入下个指示信号为止，即，直至控制周期C2的结束时间点即时刻t5为止。另一方面，CPU11在从时刻t4直至时刻t5为止的期间，不访问存储器12。由此，DMAC31A在从时刻t4直至时刻t5为止的期间，不会引起与CPU11以及DMAC31的存储器冲突，而从存储器12将大容量数据持续传输至DMAC31A。
(主要的作用效果)
本实施方式中，即使在多个单元20以及20A与CPU11一同共享存储器12的情况下，在各控制周期内的期间T1中，也不会引起存储器冲突而能够进行控制数据的传输。因此，不会产生以存储器冲突为原因的控制数据的传输延迟，因此各控制周期不会延迟。进而，由于不需要使CPU11执行用于防止存储器冲突的调停处理，因此各控制周期也不会因调整处理的执行而延迟。因此，各控制周期不会延迟，因此PLC10能够以稳定的周期来对控制对象进行控制。尤其，在CPU11以125微秒以下的控制周期来访问存储器12的情况下，无须进行需要数微秒的调整处理，由此，能够进一步提高各周期的同一性以及稳定性。
进而，由于在各控制周期内的期间T2中，在DMAC31与DMAC31A之间不会发生存储器冲突，因此DMAC31以及31A能够在分配给各自的期间T2中无延迟且稳定地传输大容量数据。
〔实施方式3〕
以下，基于附图来说明本发明的另一方面的实施方式(以下也称作“本实施方式”)。
§2结构例
本实施方式的控制系统1A的结构与实施方式2相同。但是，DMAC31以及31A在彼此相同的控制周期内同时传输大容量数据。此时，以大容量数据的最小有效负载为单位来对单元20以及20A访问存储器12的期间进行分时。传输控制部32以及32A不输出共同屏蔽信号，而仅输出屏蔽信号或屏蔽信号A。而且，每个单元20中，同一控制周期内的期间T1的长度以及期间T2的开始时机互不相同。进而，关于单元20以及单元20A的各个，某个控制周期C1内的期间T2的开始时机与另一控制周期C2内的期间T2互不相同。
(数据传输的流程)
图5是表示本实施方式的控制系统1A所进行的处理的流程的一例的序列图。CPU11对控制数据的处理与实施方式1等相同。即，CPU11在从时刻t1直至时刻t2为止的期间传输控制数据。传输控制部32在从时刻t1直至时刻t2为止的期间，将高电平的屏蔽信号输出至DMAC31。传输控制部32A在从时刻t1直至时刻t2为止的期间，将高电平的屏蔽信号输出至DMAC31A。由此，不会引起与CPU11之间的存储器冲突而可传输控制数据。
传输控制部32在时刻t2将低电平的屏蔽信号输出至DMAC31。由此，DMAC31在时刻t2开始大容量数据的传输。另一方面，传输控制部32A在时刻t2维持高电平的屏蔽信号A的输出。由此，DMAC31A在时刻t2不开始控制数据的传输。
对于传输控制部32以及32A，设定有对大容量数据中的最小有效负载尺寸的数据(以下称作最小有效负载数据)进行传输所需的传输时间Tpd。最小有效负载数据是在串行总线14上的串行通信时进行通信的最小单位的数据。DMAC31将作为传输对象的大容量数据分割为多个最小有效负载数据，对于每个最小有效负载数据，依序执行串行总线14上的传输处理。
传输控制部32在从时刻t2直至时刻t3为止的期间，维持低电平的屏蔽信号的输出。传输控制部32A在从时刻t2直至将时刻t2加上传输时间Tpd的时刻t21为止的期间，持续高电平的屏蔽信号A的输出。由此，DMAC31能够在从时刻t2直至时刻t21为止的期间，完成最小有效负载数据的传输。
DMAC31A在时刻t21将低电平的屏蔽信号A输出至DMAC31A。由此，DMAC31A开始大容量数据的传输。此时，由于DMAC31也正在执行大容量数据的传输，因此在DMAC31与DMAC31A之间发生存储器冲突。由此，DMAC31A与DMAC31将交替地从存储器12传输最小有效负载数据。即，在时刻t21之后，首先DMAC31A从存储器12传输最小有效负载数据，在其完成后，DMAC31从存储器12传输最小有效负载数据。这些各处理是在从时刻t21直至时刻t3为止的期间交替地执行。因此，如图5所示，在控制周期C1中，DMAC31成功完成三个最小有效负载数据的传输，DMAC31A成功完成两个最小有效负载数据的传输。
在时刻t3，控制周期C2开始，CPU11在从时刻t3直至时刻t4为止的期间传输控制数据。此时，屏蔽信号以及屏蔽信号A均被维持为高电平，因此CPU11不会引起存储器冲突而能够从存储器读出控制数据。
传输控制部32A在时刻t4将低电平的屏蔽信号A输出至DMAC31A。由此，DMAC31A在时刻t4开始大容量数据的传输。传输控制部32A在从时刻t4直至时刻t5为止的期间，维持低电平的屏蔽信号A的输出。传输控制部32在从时刻t4直至对时刻t4加上传输时间Tpd的时刻t41为止的期间，持续高电平的屏蔽信号的输出。由此，DMAC31A在从时刻t4直至时刻t41为止的期间，不会与CPU11以及DMAC31之间引起存储器冲突，而能够完成最小有效负载数据的传输。
DMAC31在时刻t41将低电平的屏蔽信号A输出至DMAC31。由此，DMAC31开始大容量数据的传输。此时，DMAC31A也正在执行大容量数据的传输，因此发生存储器冲突。由此，DMAC31A与DMAC31将交替地从存储器12传输最小有效负载数据。即，在时刻t41之后，首先DMAC31从存储器12传输最小有效负载数据，在其完成后，DMAC31A从存储器12传输最小有效负载数据。这些各处理是在从时刻t21直至时刻t3为止的期间内交替地执行。因此，如图5所示，在控制周期C2中，DMAC31成功完成两个最小有效负载数据的传输，DMAC31A成功完成三个最小有效负载数据的传输。
(主要的作用效果)
在控制数据的传输完成后，在控制周期C1内，在时刻t2，仅DMAC31首先开始大容量数据的传输，在控制周期C2内，在时刻t4，仅DMAC31A首先开始大容量数据的传输。由此，能够防止在大容量数据的传输刚刚开始之后，多个单元20所进行的通信集中于串行总线14。
各单元20中，开始大容量数据的传输的时机在每个控制周期中不同。由此，不会发生下述现象，即，在各控制周期中，仅单元20或20A中的任一者优先传输更多的数据，因此能够使各单元20中的传输速度变得均匀。实际上，如图5所示，若针对每个单元20来合计控制周期C1以及C2内的最小有效负载数据的传输数，则在单元20中为3个+2个＝5个，在单元20A中为3个+2个＝5个，两者相等。因此，各单元20中的规定期间内的最小有效负载数据的传输数在每个单元20中变得相同，这意味着，大容量数据的传输速度不取决于单元20而为相同。
〔实施方式4〕
以下，基于附图来说明本发明的另一方面的实施方式(以下也称作“本实施方式”)。
§2结构例
(控制系统1B的结构)
图6是表示本实施方式的控制系统1B的主要部分结构的框图。本图的示例中，控制系统1包括PLC10以及单元20B。图6的PLC10的内部结构与图1的PLC10的内部结构相同，因此不再重复详细的说明。单元20B除了实施方式1的单元20所包括的各构件以外，还进一步包括DMAC34。
DMAC34被设于传输部23，连接于串行总线14以及串行总线24。本实施方式中，在存储器22中保存有最优先数据(特定的数据)，DMAC34具有下述作用，即，通过MPU21的控制，将所述最优先数据传输至PLC10。最优先数据是控制系统1B必须最优先处理的数据，例如是指示系统的紧急停止的数据。即便屏蔽信号为高电平，DMAC34也能够忽略所述屏蔽信号而通过串行总线14来将最优先数据传输至存储器12。
(数据传输的流程)
图7是表示本实施方式的控制系统1A所进行的处理的流程的一例的序列图。以下，对DMAC31将大容量数据从存储器22传输至存储器12的示例进行说明。在时刻t1，时刻计数器13将指示信号输出至CPU11。由此，CPU11在时刻t1开始控制周期C1，从而开始控制数据的处理。时刻计数器33在时刻t1将指示信号输出至传输控制部32，由此，传输控制部32将高电平的屏蔽信号输出至DMAC31。因此，DMAC31在时刻t1不开始大容量数据的传输。另外，屏蔽信号不被输出至DMAC31B。
MPU21在时刻t1检测到产生了应将最优先数据传输至PLC10的事态。由此，MPU21对DMAC34指示最优先数据的传输。DMAC34收到此指示，在时刻t1开始最优先数据对存储器12的传输。在时刻t1，CPU11已开始了控制数据的传输，但为了将最优先数据优先于控制数据而传输至存储器12，控制数据的实际的传输开始将延迟至最优先数据向存储器12的传输完成的时刻t11为止。即，在时刻t1，当最优先数据的传输完成时，改为开始控制数据的传输。控制数据的传输延迟了最优先数据的传输所需的时间，因此即使到达时刻t2也未完成。
传输控制部32在时刻t2将低电平的屏蔽信号输出至DMAC31。DMAC31在时刻t2开始大容量数据的传输。此时，由于控制数据尚在传输中，因此发生存储器冲突。由此，大容量数据向存储器12的写入将从控制数据的传输完成后开始。
图7中，在控制周期C1中，控制数据的传输发生了延迟，因此控制周期C1也将相应地延长。这样，在控制周期C1完成之前，时刻计数器13以及时刻计数器33便会输出指示信号，因此控制周期C1的正确的结束时间点与控制周期C2的正确的开始时间点将变得不一致。因此，CPU11在控制周期C1结束前的任意的时间点，通过串行总线14来对时刻计数器13以及DMAC31分别输出修正指示，所述修正指示是将输出指示信号的时机修正(延迟)与控制数据的传输延迟时间相当的时间。DMAC31将所接收的修正指示经由传输控制部32而输出至时刻计数器33。时刻计数器13以及时刻计数器33基于所接收的修正指示来修正接下来输出指示信号的时机。例如，通过从当前的计数数值减去传输延迟时间，从而变更计数数值。由此，能够消除在控制数据的传输延迟过程中增进的计数数值，因此能够在控制周期C1结束的正确的时机，输出用于开始下个控制周期C2的指示信号。进而，也能够在下个控制周期C2的开始时间点输出高电平的屏蔽信号。
图7的示例中，时刻计数器13在比时刻t3往后推迟了传输延迟时间的时刻t31，将下个指示信号输出至CPU11。时刻计数器33在时刻t31将指示信号输出至传输控制部32。由此，传输控制部32在时刻t31将高电平的屏蔽信号输出至DMAC31。它们的结果是，在控制周期C2，控制数据的传输期间与屏蔽信号的高电平维持期间一致，因此CPU11不会引起存储器冲突而能够从存储器12传输控制数据。而且，在控制数据的传输结束后，DMAC31不会引起存储器冲突而能够从存储器12传输大容量数据。
(主要的作用效果)
对于控制系统1B应最优先处理的最优先数据，不论屏蔽信号的信号电平如何，均最优先传输至PLC10，因此能够防止最优先数据对PLC10的传输发生延迟。由此，在紧急事态的发生等时，控制系统1B能够切实地快速应对，因此能够提高控制系统1B的稳定性。
(变形例)
在受到基于屏蔽信号的传输控制的DMAC31所传输的数据中，也可包含最优先数据。此时，对于最优先数据，设定可忽略屏蔽信号的标记。DMAC31在作为传输对象的各数据中发现了设定有此种标记的最优先数据时，将所述最优先数据的传输顺位变更为最上位，并且，即便屏蔽信号为高电平，也忽略所述屏蔽信号而通过串行总线14来将最优先数据传输至存储器12。由此，能够将最优先数据优先于控制数据以及大容量数据而写入至存储器12。因此，本例中，也可获得与本实施方式同样的优点。
〔总结〕
本发明的一实施例的信息处理装置为下述结构，即，其连接于控制装置，所述控制装置包括第一存储器、第一计数器及第一通信部，所述第一存储器连接于串行总线，所述第一计数器每隔固定时间而输出第一信号，所述第一通信部连接于所述串行总线，并且基于所述第一信号，在规定的每个控制周期经由所述串行总线来与所述第一存储器进行通信，所述信息处理装置包括：第二计数器，与所述第一计数器同步地运行，并且每隔所述固定时间而输出第二信号；以及第二通信部，连接于所述串行总线，并且基于所述第二信号，在所述控制周期内至少跟所述第一通信部与所述第一存储器进行通信的期间重叠的第一期间中，不经由所述串行总线来与所述第一存储器进行串行通信，在所述第一期间之后开始的第二期间中，经由所述串行总线来与所述第一存储器进行通信。
根据所述结构，在各控制周期内的第一期间中，第二通信部不与第一存储器进行通信，而保证仅有第一通信部与第一存储器进行通信。另一方面，在各控制周期内的第二期间中，第二通信部能够与第一存储器进行通信，进而，第一通信部既可与第一存储器进行通信，也可不进行通信。由于这些原因，在各控制周期内的第一期间中，第一通信部以及第二通信部不会引起针对第一存储器的存储器冲突。此时，存储器冲突的避免是基于与第一计数器同步的第二计数器的输出而实现，因此，第一通信部不需要执行用于避免存储器冲突的调整处理。这样，本发明的一实施例的信息处理装置无须使控制装置的第一通信部执行用于防止存储器冲突的调停处理，也不会引起存储器冲突。由此，也能够降低第一通信部的负载。
本发明的一实施例的信息处理装置为下述结构，即，在所述的结构中，多个信息处理装置连接于所述控制装置，针对每个所述信息处理装置，对不同的所述控制周期分配所述第二期间。
根据所述结构，各控制周期中，确保仅有任一个信息处理装置的第二通信部经由串行总线来进行通信，因此能够防止各信息处理装置的第二通信部相互引起存储器冲突。
本发明的一实施例的信息处理装置为下述结构，即，在所述的结构中，多个信息处理装置连接于所述控制装置，每个所述信息处理装置中，同一所述控制周期内的所述第一期间的长度及所述第二期间的开始时机互不相同。
根据所述结构，各控制周期中，多个信息处理装置不会在同一时机开始通信，因此能够防止多个信息处理装置的通信集中于串行总线。
本发明的一实施例的信息处理装置为下述结构，即，在所述的结构中，每个所述信息处理装置中，在某个所述控制周期与另一所述控制周期中，所述第二期间的开始时机互不相同。
根据所述结构，在各控制周期中，不会仅有特定的信息处理装置优先进行通信，因此能够使各信息处理装置中的通信速度变得均匀。
本发明的一实施例的信息处理装置为下述结构，即，在所述的结构中，所述第二通信部对于特定的数据，即便处于所述第一期间中也发送至所述第一存储器。
根据所述结构，对于特定的数据，例如对于控制系统应最优先处理的最优先数据，即便在第一通信部访问第一存储器的期间，也发送至第一存储器，因此能够防止特定数据的发送发生延迟。由此，在紧急事态的发生等时，控制装置能够切实地快速应对，因此能够提高控制系统的稳定性。
本发明的一实施例的信息处理装置为下述结构，即，在所述的结构中，包括第二存储器，所述第二通信部定期地执行所述第一存储器与所述第二存储器之间的镜像。
根据所述结构，能够定期地使分别保存在第一存储器以及第二存储器中的数据变得相同。
〔借助软件的实现例〕
单元20、20A以及20B的控制块(尤其是传输部23以及DMAC34)既可通过形成于集成电路(IC(Integrated Circuit)芯片(chip))等上的逻辑电路(硬件)实现，也可通过软件来实现。
在后者的情况下，单元20、20A以及20B包括执行实现各功能的软件即程序的命令的计算机。所述计算机例如包括一个以上的处理器(processor)，并且包括存储有所述程序的、计算机可读取的记录介质。并且，在所述计算机中，通过所述处理器从所述记录介质读取并执行所述程序，从而达成本发明的目的。作为所述处理器，例如可使用中央处理器(Central Processing Unit，CPU)。作为所述记录介质，可使用“并非临时的有形介质”，例如除了只读存储器(Read Only Memory，ROM)等以外，还可使用带(tape)、盘(disk)、卡(card)、半导体存储器、可编程的逻辑电路等。而且，也可还包括展开所述程序的随机存取存储器(Random Access Memory，RAM)等。而且，所述程序也可经由可传输此程序的任意传输介质(通信网络或广播波等)而供给至所述计算机。另外，本发明的一实施例也能以通过电子传输来将所述程序具现化的、被嵌入载波中的数据信号的形态来实现。
本发明并不限定于前述的各实施方式，可在权利要求所示的范围内进行各种变更。将不同的实施方式中分别公开的技术部件适当组合而获得的实施方式也包含在本发明的技术范围内。通过将各实施方式中分别公开的技术部件加以组合，也能够形成新的技术特征。
符号的说明
1、1A、1B：控制系统
10：PLC
11、11A：CPU
12、22：存储器
13、33、33A：时刻计数器
14、24：串行总线
20、20A、20B：单元
21：MPU
23：传输部
31、31A、31B、34：DMAC
32、32A：传输控制部

Claims (6)

1.一种信息处理装置，其连接于控制装置，所述控制装置包括第一存储器、第一计数器及第一通信部，所述第一存储器连接于串行总线，所述第一计数器每隔固定时间而输出第一信号，所述第一通信部连接于所述串行总线，并且基于所述第一信号，在规定的每个控制周期经由所述串行总线来与所述第一存储器进行通信，所述信息处理装置包括：
第二计数器，与所述第一计数器同步地运行，并且每隔所述固定时间而输出第二信号；以及
第二通信部，连接于所述串行总线，并且基于所述第二信号，在所述控制周期内至少跟所述第一通信部与所述第一存储器进行通信的期间重叠的第一期间中，不经由所述串行总线来与所述第一存储器进行串行通信，在所述第一期间之后开始的第二期间中，经由所述串行总线来与所述第一存储器进行通信。
2.根据权利要求1所述的信息处理装置，其中
多个信息处理装置连接于所述控制装置，
针对每个所述信息处理装置，对不同的所述控制周期分配所述第二期间。
3.根据权利要求1所述的信息处理装置，其中
多个信息处理装置连接于所述控制装置，
每个所述信息处理装置中，同一所述控制周期内的所述第一期间的长度及所述第二期间的开始时机互不相同。
4.根据权利要求3所述的信息处理装置，其中
每个所述信息处理装置中，在某个所述控制周期与另一所述控制周期中，所述第二期间的开始时机互不相同。
5.根据权利要求1所述的信息处理装置，其中
所述第二通信部对于特定的数据，即便处于所述第一期间中也发送至所述第一存储器。
6.根据权利要求1所述的信息处理装置，其包括第二存储器，
所述第二通信部定期地执行所述第一存储器与所述第二存储器之间的镜像。
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