JPH09330289A - 競合制御回路 - Google Patents
競合制御回路Info
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- JPH09330289A JPH09330289A JP14758396A JP14758396A JPH09330289A JP H09330289 A JPH09330289 A JP H09330289A JP 14758396 A JP14758396 A JP 14758396A JP 14758396 A JP14758396 A JP 14758396A JP H09330289 A JPH09330289 A JP H09330289A
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- bus
- priority
- control circuit
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Abstract
(57)【要約】
【課題】 ＤＭＡＣの内部レジスタにＣＰＵがアクセス
したのと同時に、当該ＤＭＡＣからのＤＭＡ要求及び他
ＤＭＡＣからのＤＭＡ要求があった場合において、ＣＰ
Ｕがバス使用権を得た場合には、当該ＤＭＡＣが待ち状
態となると共に、他ＤＭＡＣも待ち状態となってしま
う。 【解決手段】 ＢＭバス競合制御回路は、各ＤＭＡＣの
優先順位状態に応じて優先度の低いＤＭＡＣに対応する
ＤＭＡＣバス競合制御回路に対してＢＭバス待ち合わせ
表示信号を供給し、複数のＤＭＡＣバス競合制御回路
は、対応するＤＭＡＣがＤＭＡＣバスの待ち合わせ時で
あるときＢＭバス競合制御回路にＤＭＡＣバス待ち合わ
せ表示信号を供給する。待ち合わせをしたときには、他
のＤＭＡＣに対してバス使用権を与えることができ、Ｃ
ＰＵからの当該ＤＭＡＣ内レジスタアクセスと、他のＤ
ＭＡＣのＤＭＡ転送とを並行に実行できる。
したのと同時に、当該ＤＭＡＣからのＤＭＡ要求及び他
ＤＭＡＣからのＤＭＡ要求があった場合において、ＣＰ
Ｕがバス使用権を得た場合には、当該ＤＭＡＣが待ち状
態となると共に、他ＤＭＡＣも待ち状態となってしま
う。 【解決手段】 ＢＭバス競合制御回路は、各ＤＭＡＣの
優先順位状態に応じて優先度の低いＤＭＡＣに対応する
ＤＭＡＣバス競合制御回路に対してＢＭバス待ち合わせ
表示信号を供給し、複数のＤＭＡＣバス競合制御回路
は、対応するＤＭＡＣがＤＭＡＣバスの待ち合わせ時で
あるときＢＭバス競合制御回路にＤＭＡＣバス待ち合わ
せ表示信号を供給する。待ち合わせをしたときには、他
のＤＭＡＣに対してバス使用権を与えることができ、Ｃ
ＰＵからの当該ＤＭＡＣ内レジスタアクセスと、他のＤ
ＭＡＣのＤＭＡ転送とを並行に実行できる。
Description
【０００１】
【発明の属する技術分野】本発明は、競合制御回路に関
し、複数の入出力ポートより入出力されるデータを、複
数のＤＭＡＣ（ダイレクト・メモリ・アクセス・コント
ローラ）と内部メモリとの間でデータ転送する際の競合
を制御する回路に関する。
し、複数の入出力ポートより入出力されるデータを、複
数のＤＭＡＣ（ダイレクト・メモリ・アクセス・コント
ローラ）と内部メモリとの間でデータ転送する際の競合
を制御する回路に関する。
【０００２】近年のデータ入出力装置においては、入出
力ポートの増加に伴い内部メモリとの間で行われるデー
タ転送の高速化が要求されている。このため、プログラ
ム処理、プログラムによるＤＭＡＣ内レジスタアクセ
ス、複数のＤＭＡＣと内部メモリとの間のデータ転送を
並行に処理させるために、それぞれが接続されるバスを
分離させる必要がある。
力ポートの増加に伴い内部メモリとの間で行われるデー
タ転送の高速化が要求されている。このため、プログラ
ム処理、プログラムによるＤＭＡＣ内レジスタアクセ
ス、複数のＤＭＡＣと内部メモリとの間のデータ転送を
並行に処理させるために、それぞれが接続されるバスを
分離させる必要がある。
【０００３】よって、ＤＭＡＣバス及び内部メモリバス
にておこり得るバスアクセス競合を、それぞれ連携させ
ながら制御させ、又、各入出力ポートのデータ転送量に
合わせた、内部メモリバスの使用割合の割り付けが必要
である。
にておこり得るバスアクセス競合を、それぞれ連携させ
ながら制御させ、又、各入出力ポートのデータ転送量に
合わせた、内部メモリバスの使用割合の割り付けが必要
である。
【０００４】
【従来の技術】従来の競合制御回路においては、図２９
に示す如く、複数のＤＭＡＣ１０0 〜１０3 と内部メモ
リ（ＢＭ）１２が同一のＢＭバス１４に接続されている
ため、ＢＭバス１４上における複数ＤＭＡＣ間の競合制
御は、各ＤＭＡＣからのＤＭＡ要求信号と、ＣＰＵ１６
からのアクセス要求信号と、予め決められた優先度によ
り、一括に行われていた。
に示す如く、複数のＤＭＡＣ１０0 〜１０3 と内部メモ
リ（ＢＭ）１２が同一のＢＭバス１４に接続されている
ため、ＢＭバス１４上における複数ＤＭＡＣ間の競合制
御は、各ＤＭＡＣからのＤＭＡ要求信号と、ＣＰＵ１６
からのアクセス要求信号と、予め決められた優先度によ
り、一括に行われていた。
【０００５】
【発明が解決しようとする課題】ところが、図３０
（Ａ）〜（Ｆ）に示す如く、ＤＭＡＣ１０0 の内部レジ
スタにＣＰＵ１６がアクセスしたのと同時に、当該ＤＭ
ＡＣ１０0 からのＤＭＡ要求及び他ＤＭＡＣ１０0 〜１
０3 からのＤＭＡ要求があった場合において、ＣＰＵ１
６がバス使用権を得た場合には、当該ＤＭＡＣ１０0 が
待ち状態となると共に、他ＤＭＡＣ１０1 〜１０3 も待
ち状態となってしまう。すなわち、ＢＭメモリ１２に対
するアクセスがされていないにもかかわらず、無用の待
ち状態が発生し、データ転送効率が悪くなってしまう。
（Ａ）〜（Ｆ）に示す如く、ＤＭＡＣ１０0 の内部レジ
スタにＣＰＵ１６がアクセスしたのと同時に、当該ＤＭ
ＡＣ１０0 からのＤＭＡ要求及び他ＤＭＡＣ１０0 〜１
０3 からのＤＭＡ要求があった場合において、ＣＰＵ１
６がバス使用権を得た場合には、当該ＤＭＡＣ１０0 が
待ち状態となると共に、他ＤＭＡＣ１０1 〜１０3 も待
ち状態となってしまう。すなわち、ＢＭメモリ１２に対
するアクセスがされていないにもかかわらず、無用の待
ち状態が発生し、データ転送効率が悪くなってしまう。
【０００６】また、内部メモリとして高速素子を使用し
ていたとしても、ＢＭバス１２上のデータ転送速度は、
ＤＭＡＣの持つ転送能力に左右されるため、ＢＭバスの
高速化が望めない。本発明は、ＤＭＡＣの内部レジスタ
にＣＰＵがアクセスしたのと同時に、当該ＤＭＡＣ及び
他ＤＭＡＣからのＤＭＡ要求があった場合において、当
該ＤＭＡＣの内部レジスタに対するＣＰＵのアクセス
と、他ＤＭＡＣのＤＭＡとを並行処理させることによ
り、ＢＭバス上のデータ転送効率を上げ、またデータ転
送速度の遅いＤＭＡＣを使用した場合における、ＢＭバ
ス上のデータ転送を高速化する競合制御回路を提供する
ことを目的とする。
ていたとしても、ＢＭバス１２上のデータ転送速度は、
ＤＭＡＣの持つ転送能力に左右されるため、ＢＭバスの
高速化が望めない。本発明は、ＤＭＡＣの内部レジスタ
にＣＰＵがアクセスしたのと同時に、当該ＤＭＡＣ及び
他ＤＭＡＣからのＤＭＡ要求があった場合において、当
該ＤＭＡＣの内部レジスタに対するＣＰＵのアクセス
と、他ＤＭＡＣのＤＭＡとを並行処理させることによ
り、ＢＭバス上のデータ転送効率を上げ、またデータ転
送速度の遅いＤＭＡＣを使用した場合における、ＢＭバ
ス上のデータ転送を高速化する競合制御回路を提供する
ことを目的とする。
【０００７】更に、上記目的に加え、ＢＭバス上のデー
タ転送の際、各ＤＭＡＣの優先順位を状況に応じて変化
させることにより、ＢＭバス上のデータ転送を円滑にす
る競合制御回路を提供することを目的とする。
タ転送の際、各ＤＭＡＣの優先順位を状況に応じて変化
させることにより、ＢＭバス上のデータ転送を円滑にす
る競合制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、ＣＰＵと、データバッファメモリに対して入出力デ
ータをＤＭＡ転送する複数のＤＭＡＣとの競合を制御す
る競合制御回路であって、上記ＣＰＵから複数のＤＭＡ
Ｃ夫々に対するアクセス要求と複数のＤＭＡＣ夫々のＤ
ＭＡ要求とによる、各ＤＭＡＣが接続されたＤＭＡＣバ
スの競合を制御する複数のＤＭＡＣバス競合制御回路
と、上記複数のＤＭＡＣ夫々のＤＭＡ要求によるデータ
バッファメモリが接続されたＢＭバスの競合を制御する
ＢＭバス競合制御回路と、上記複数のＤＭＡＣの優先順
位状態を表わす優先順位状態表示回路とを有し、上記Ｂ
Ｍバス競合制御回路は、各ＤＭＡＣの優先順位状態に応
じて優先度の低いＤＭＡＣに対応するＤＭＡＣバス競合
制御回路に対してＢＭバス待ち合わせ表示信号を供給
し、上記複数のＤＭＡＣバス競合制御回路は、対応する
ＤＭＡＣがＤＭＡＣバスの待ち合わせ時であるとき上記
ＢＭバス競合制御回路にＤＭＡＣバス待ち合わせ表示信
号を供給する。
は、ＣＰＵと、データバッファメモリに対して入出力デ
ータをＤＭＡ転送する複数のＤＭＡＣとの競合を制御す
る競合制御回路であって、上記ＣＰＵから複数のＤＭＡ
Ｃ夫々に対するアクセス要求と複数のＤＭＡＣ夫々のＤ
ＭＡ要求とによる、各ＤＭＡＣが接続されたＤＭＡＣバ
スの競合を制御する複数のＤＭＡＣバス競合制御回路
と、上記複数のＤＭＡＣ夫々のＤＭＡ要求によるデータ
バッファメモリが接続されたＢＭバスの競合を制御する
ＢＭバス競合制御回路と、上記複数のＤＭＡＣの優先順
位状態を表わす優先順位状態表示回路とを有し、上記Ｂ
Ｍバス競合制御回路は、各ＤＭＡＣの優先順位状態に応
じて優先度の低いＤＭＡＣに対応するＤＭＡＣバス競合
制御回路に対してＢＭバス待ち合わせ表示信号を供給
し、上記複数のＤＭＡＣバス競合制御回路は、対応する
ＤＭＡＣがＤＭＡＣバスの待ち合わせ時であるとき上記
ＢＭバス競合制御回路にＤＭＡＣバス待ち合わせ表示信
号を供給する。
【０００９】このように、複数のＤＭＡＣによるＢＭバ
スの競合があった場合に、ＢＭバス上で優先度が高いＤ
ＭＡＣがＣＰＵからの当該ＤＭＡＣ内レジスタのアクセ
スにより待ち合わせをしたときには、他のＤＭＡＣに対
してバス使用権を与えることができ、ＣＰＵからの当該
ＤＭＡＣ内レジスタアクセスと、他のＤＭＡＣのＤＭＡ
転送とを並行に実行できる。
スの競合があった場合に、ＢＭバス上で優先度が高いＤ
ＭＡＣがＣＰＵからの当該ＤＭＡＣ内レジスタのアクセ
スにより待ち合わせをしたときには、他のＤＭＡＣに対
してバス使用権を与えることができ、ＣＰＵからの当該
ＤＭＡＣ内レジスタアクセスと、他のＤＭＡＣのＤＭＡ
転送とを並行に実行できる。
【００１０】請求項２に記載の発明は、ＣＰＵと、デー
タバッファメモリに対して入出力データをＤＭＡ転送す
る複数のＤＭＡＣとの競合を制御する競合制御回路であ
って、上記ＣＰＵから複数のＤＭＡＣ夫々に対するアク
セス要求と複数のＤＭＡＣ夫々のＤＭＡ要求とによる、
各ＤＭＡＣが接続されたＤＭＡＣバスの競合を制御する
複数のＤＭＡＣバス競合制御回路と、上記複数のＤＭＡ
Ｃ夫々のＤＭＡ要求によるデータバッファメモリが接続
されたＢＭバスの競合を制御するＢＭバス競合制御回路
と、上記複数のＤＭＡＣの優先順位状態を表わす優先順
位状態表示回路とを有し、上記複数のＤＭＡＣバス競合
制御回路は、ＤＭＡ要求を行ったＤＭＡＣに許可を与え
ると共に、上記ＢＭバス競合制御回路にＢＭバス要求を
行い、ＢＭバス競合制御回路は、各ＤＭＡＣの優先順位
状態に応じて優先度の低いＤＭＡＣに対してＢＭバス待
ち合わせ表示信号を供給する。
タバッファメモリに対して入出力データをＤＭＡ転送す
る複数のＤＭＡＣとの競合を制御する競合制御回路であ
って、上記ＣＰＵから複数のＤＭＡＣ夫々に対するアク
セス要求と複数のＤＭＡＣ夫々のＤＭＡ要求とによる、
各ＤＭＡＣが接続されたＤＭＡＣバスの競合を制御する
複数のＤＭＡＣバス競合制御回路と、上記複数のＤＭＡ
Ｃ夫々のＤＭＡ要求によるデータバッファメモリが接続
されたＢＭバスの競合を制御するＢＭバス競合制御回路
と、上記複数のＤＭＡＣの優先順位状態を表わす優先順
位状態表示回路とを有し、上記複数のＤＭＡＣバス競合
制御回路は、ＤＭＡ要求を行ったＤＭＡＣに許可を与え
ると共に、上記ＢＭバス競合制御回路にＢＭバス要求を
行い、ＢＭバス競合制御回路は、各ＤＭＡＣの優先順位
状態に応じて優先度の低いＤＭＡＣに対してＢＭバス待
ち合わせ表示信号を供給する。
【００１１】このように、複数のＤＭＡＣによるＢＭバ
スの競合があった場合に、待ち合わせをしたＤＭＡＣに
対しては、先行してＤＭＡを開始させると共に待ち合わ
せ制御を行い、各ＤＭＡＣによるＢＭバス保有時間及び
待ち合わせ時間を最小とすることが可能となる。
スの競合があった場合に、待ち合わせをしたＤＭＡＣに
対しては、先行してＤＭＡを開始させると共に待ち合わ
せ制御を行い、各ＤＭＡＣによるＢＭバス保有時間及び
待ち合わせ時間を最小とすることが可能となる。
【００１２】請求項３に記載の発明は、請求項１又は２
記載の競合制御回路において、前記優先順位状態表示回
路は、ＢＭバスの使用権を獲得したＤＭＡＣの優先順位
を最下位に遷移させる。このように、複数のＤＭＡＣの
ＢＭバスにおけるバス競合があった場合に、バス使用権
を獲得したＤＭＡＣの優先順位を最下位へ移すことによ
り、各ＤＭＡＣのバス使用権獲得に偏りを生じない。
記載の競合制御回路において、前記優先順位状態表示回
路は、ＢＭバスの使用権を獲得したＤＭＡＣの優先順位
を最下位に遷移させる。このように、複数のＤＭＡＣの
ＢＭバスにおけるバス競合があった場合に、バス使用権
を獲得したＤＭＡＣの優先順位を最下位へ移すことによ
り、各ＤＭＡＣのバス使用権獲得に偏りを生じない。
【００１３】請求項４に記載の発明は、請求項１又は２
記載の競合制御回路において、前記優先順位状態表示回
路は、各ＤＭＡＣの単位時間当りのＢＭバス待ち合わせ
率を求め、上記ＢＭバス待ち合わせ率が高いＤＭＡＣの
優先順位を高くする。このように、複数のＤＭＡＣのＢ
ＭへのＤＭＡ要求があった場合に、各ＤＭＡＣのＢＭバ
ス使用要求回数とＢＭバス待ち合わせ回数をカウントし
て各ＤＭＡＣ毎のＢＭバス待ち合わせ率を算出すること
により、待ち合わせ率の大きいＤＭＡＣの優先順位を高
くすることが可能となる。
記載の競合制御回路において、前記優先順位状態表示回
路は、各ＤＭＡＣの単位時間当りのＢＭバス待ち合わせ
率を求め、上記ＢＭバス待ち合わせ率が高いＤＭＡＣの
優先順位を高くする。このように、複数のＤＭＡＣのＢ
ＭへのＤＭＡ要求があった場合に、各ＤＭＡＣのＢＭバ
ス使用要求回数とＢＭバス待ち合わせ回数をカウントし
て各ＤＭＡＣ毎のＢＭバス待ち合わせ率を算出すること
により、待ち合わせ率の大きいＤＭＡＣの優先順位を高
くすることが可能となる。
【００１４】請求項５に記載の発明は、請求項１又は２
記載の競合制御回路において、前記優先順位状態表示回
路は、単位時間当りの待ち合わせ回数が予め設定された
回数を越えたＤＭＡＣの優先順位を最上位に遷移させ
る。このように、複数のＤＭＡＣによるＢＭバスの競合
があった場合に、各ＤＭＡＣの単位時間当りの待ち合わ
せ回数が予め設定された回数を越えたとき、当該回数を
越えたＤＭＡＣの優先順位を最上位に移すことにより、
バス使用頻度の高いＤＭＡＣの優先順位を上げることが
可能となる。
記載の競合制御回路において、前記優先順位状態表示回
路は、単位時間当りの待ち合わせ回数が予め設定された
回数を越えたＤＭＡＣの優先順位を最上位に遷移させ
る。このように、複数のＤＭＡＣによるＢＭバスの競合
があった場合に、各ＤＭＡＣの単位時間当りの待ち合わ
せ回数が予め設定された回数を越えたとき、当該回数を
越えたＤＭＡＣの優先順位を最上位に移すことにより、
バス使用頻度の高いＤＭＡＣの優先順位を上げることが
可能となる。
【００１５】請求項６に記載の発明は、請求項１又は２
記載の競合制御回路において、前記優先順位状態表示回
路は、単位時間当りの使用要求回数が予め設定された回
数を越えたＤＭＡＣの優先順位を最上位に遷移させる。
このように、複数のＤＭＡＣのＢＭへのＤＭＡ要求があ
った場合に、各ＤＭＡＣの単位時間当りの使用要求回数
が予め設定された回数を越えた場合に、当該回数を越え
たＤＭＡＣの優先順位を最上位に移すことにより、バス
使用頻度の高いＤＭＡＣの優先順位を上げることが可能
となる。
記載の競合制御回路において、前記優先順位状態表示回
路は、単位時間当りの使用要求回数が予め設定された回
数を越えたＤＭＡＣの優先順位を最上位に遷移させる。
このように、複数のＤＭＡＣのＢＭへのＤＭＡ要求があ
った場合に、各ＤＭＡＣの単位時間当りの使用要求回数
が予め設定された回数を越えた場合に、当該回数を越え
たＤＭＡＣの優先順位を最上位に移すことにより、バス
使用頻度の高いＤＭＡＣの優先順位を上げることが可能
となる。
【００１６】請求項７に記載の発明は、請求項３記載の
競合制御回路において、前記優先順位状態表示回路は、
所定のＤＭＡＣの優先順位の下位への遷移を防止する。
このように、複数のＤＭＡＣのＢＭへのＤＭＡ要求があ
った場合に、優先順位を上位固定としたいＤＭＡＣの最
下位状態遷移を抑止することにより、継続してバス使用
頻度の高いＤＭＡＣの優先順位を上位固定とすることが
可能となる。
競合制御回路において、前記優先順位状態表示回路は、
所定のＤＭＡＣの優先順位の下位への遷移を防止する。
このように、複数のＤＭＡＣのＢＭへのＤＭＡ要求があ
った場合に、優先順位を上位固定としたいＤＭＡＣの最
下位状態遷移を抑止することにより、継続してバス使用
頻度の高いＤＭＡＣの優先順位を上位固定とすることが
可能となる。
【００１７】請求項８に記載の発明は、請求項１又は２
記載の競合制御回路において、前記優先順位状態表示回
路は、各ＤＭＡＣのＢＭバス使用権の獲得回数がＤＭＡ
Ｃ毎に設定された所定回数を越えたときに優先順位を最
下位に遷移させる。このように、複数のＤＭＡＣのＢＭ
へのＤＭＡ要求があった場合に、各ＤＭＡ毎に、最下位
状態に遷移するまでに要するＤＭＡ転送回数を任意に設
定することにより、優先度の遷移の契機を可変すること
が可能となる。
記載の競合制御回路において、前記優先順位状態表示回
路は、各ＤＭＡＣのＢＭバス使用権の獲得回数がＤＭＡ
Ｃ毎に設定された所定回数を越えたときに優先順位を最
下位に遷移させる。このように、複数のＤＭＡＣのＢＭ
へのＤＭＡ要求があった場合に、各ＤＭＡ毎に、最下位
状態に遷移するまでに要するＤＭＡ転送回数を任意に設
定することにより、優先度の遷移の契機を可変すること
が可能となる。
【００１８】請求項９に記載の発明は、請求項１又は２
記載の競合制御回路において、各ＤＭＡＣのＢＭバス使
用権獲得に応じてＢＭバス使用権を獲得したＤＭＡＣ及
び優先順位状態を記憶するメモリを有する。このよう
に、複数のＤＭＡＣのＢＭへのＤＭＡ要求があった場合
に、各ＤＭＡＣのＢＭバス使用権の獲得を契機に、ＤＭ
ＡＣ番号及びその時の優先順位状態番号をメモリに記録
させることにより、任意時間帯でのＢＭバス上における
各ＤＭＡＣのＤＭＡの実行結果を、その時の優先順位状
態番号と共に実行順に記録でき、また、その記録を読み
取りが可能となる。
記載の競合制御回路において、各ＤＭＡＣのＢＭバス使
用権獲得に応じてＢＭバス使用権を獲得したＤＭＡＣ及
び優先順位状態を記憶するメモリを有する。このよう
に、複数のＤＭＡＣのＢＭへのＤＭＡ要求があった場合
に、各ＤＭＡＣのＢＭバス使用権の獲得を契機に、ＤＭ
ＡＣ番号及びその時の優先順位状態番号をメモリに記録
させることにより、任意時間帯でのＢＭバス上における
各ＤＭＡＣのＤＭＡの実行結果を、その時の優先順位状
態番号と共に実行順に記録でき、また、その記録を読み
取りが可能となる。
【００１９】
【発明の実施の形態】図２は本発明を適用したシステム
のブロック図を示す。同図中、ＤＭＡＣ２０ 0 〜２０n
夫々はＤＭＡＣバス２２0 〜２２n と接続されている。
ＤＭＡＣバス２２0 〜２２n 夫々はＤＭＡＣ−ＢＭゲー
ト２４0 〜２４n 夫々を介してＢＭバス２６に接続さ
れ、ＢＭバス２６には内部メモリ（ＢＭ）２８が接続さ
れている。ＤＭＡＣ２０0 〜２０n 夫々は入出力ポート
とＢＭ２８との間で入出力データのＤＭＡ（ダイレクト
・メモリ・アクセス）転送を行う。
のブロック図を示す。同図中、ＤＭＡＣ２０ 0 〜２０n
夫々はＤＭＡＣバス２２0 〜２２n と接続されている。
ＤＭＡＣバス２２0 〜２２n 夫々はＤＭＡＣ−ＢＭゲー
ト２４0 〜２４n 夫々を介してＢＭバス２６に接続さ
れ、ＢＭバス２６には内部メモリ（ＢＭ）２８が接続さ
れている。ＤＭＡＣ２０0 〜２０n 夫々は入出力ポート
とＢＭ２８との間で入出力データのＤＭＡ（ダイレクト
・メモリ・アクセス）転送を行う。
【００２０】また、ＤＭＡＣバス２２0 〜２２n 夫々は
ＣＰＵ−ＤＭＡＣゲート３２0 〜３２n 夫々を介してＣ
ＰＵバス３４に接続され、ＣＰＵバス３４にはＣＰＵ３
０及びプログラムを格納したプログラムメモリ（ＰＭ）
３６等が接続されている。また、ＣＰＵバス３４とＢＭ
バス２６との間にはＣＰＵ３０に制御されるＣＰＵ−Ｂ
Ｍゲート３８が接続されている。競合制御回路４０はＤ
ＭＡＣ２０0 〜２０n及びＣＰＵ３０と接続されてお
り、ＤＭＡＣ−ＢＭゲート２４0 〜２４n 及びＣＰＵ−
ＤＭＡＣゲート３２0 〜３２n 夫々の開閉制御を行う。
また、競合制御回路４０には優先順位状態表示回路４２
が相互接続されている。更にＢＭバス使用率監視回路４
４及びＢＭバス使用状態記録回路４６はＣＰＵバス３４
に接続されると共に、競合制御回路４０に接続されてい
る。
ＣＰＵ−ＤＭＡＣゲート３２0 〜３２n 夫々を介してＣ
ＰＵバス３４に接続され、ＣＰＵバス３４にはＣＰＵ３
０及びプログラムを格納したプログラムメモリ（ＰＭ）
３６等が接続されている。また、ＣＰＵバス３４とＢＭ
バス２６との間にはＣＰＵ３０に制御されるＣＰＵ−Ｂ
Ｍゲート３８が接続されている。競合制御回路４０はＤ
ＭＡＣ２０0 〜２０n及びＣＰＵ３０と接続されてお
り、ＤＭＡＣ−ＢＭゲート２４0 〜２４n 及びＣＰＵ−
ＤＭＡＣゲート３２0 〜３２n 夫々の開閉制御を行う。
また、競合制御回路４０には優先順位状態表示回路４２
が相互接続されている。更にＢＭバス使用率監視回路４
４及びＢＭバス使用状態記録回路４６はＣＰＵバス３４
に接続されると共に、競合制御回路４０に接続されてい
る。
【００２１】図１は競合制御回路の第１実施例のブロッ
ク図を示す。同図中、競合制御回路４０はＤＭＡＣバス
競合制御回路５０0 〜５０n 及びＢＭバス競合制御回路
５２から構成されている。ＤＭＡＣバス競合制御回路５
０0 〜５０n は、各ＤＭＡＣバス２０0 〜２０n におけ
るＣＰＵ３０とＤＭＡＣ２０0 〜２０n のバス競合を制
御する。ＢＭバス競合制御回路５２は、ＢＭバス２６に
おける複数のＤＭＡＣ２０0 〜２０n のバス競合を制御
する。
ク図を示す。同図中、競合制御回路４０はＤＭＡＣバス
競合制御回路５０0 〜５０n 及びＢＭバス競合制御回路
５２から構成されている。ＤＭＡＣバス競合制御回路５
０0 〜５０n は、各ＤＭＡＣバス２０0 〜２０n におけ
るＣＰＵ３０とＤＭＡＣ２０0 〜２０n のバス競合を制
御する。ＢＭバス競合制御回路５２は、ＢＭバス２６に
おける複数のＤＭＡＣ２０0 〜２０n のバス競合を制御
する。
【００２２】ＤＭＡＣバス競合制御回路５０0 〜５０n
夫々は、ＣＰＵ３０からのＤＭＡＣバス使用要求信号で
あるＣＰＵ−ＤＭＡＣバスＲＱ0 〜ＲＱn と、ＤＭＡＣ
２０ 0 〜２０n からのＤＭＡ要求信号であるＤＭＡＲＱ
0 〜ＤＭＡＲＱn とを使用して予め決められた優先度に
よりＤＭＡＣバス２２0 〜２２n 上の競合制御を行い、
ＣＰＵ３０がバス使用権を得た場合には、ＣＰＵ３０へ
のＤＭＡＣバス使用許可信号であるＣＰＵ−ＤＭＡＣバ
スＡＣＫ0 〜ＡＣＫn と、ＣＰＵ−ＤＭＡＣゲートの開
放信号と、ＢＭバス競合制御回路５２に対するＤＭＡＣ
バス待ち合わせ表示信号であるＤＷＡＩＴ0 〜ＤＷＡＩ
Ｔn を出力する。またＤＭＡＣ２０0 〜２０n がバス使
用権を得て、かつ、ＢＭバス競合制御回路５２からのＢ
Ｍバス待ち合わせ表示信号であるＷＡＩＴ10〜ＷＡＩＴ
1nによる待ち合わせ表示が無い場合には、ＤＭＡＣ２０
0 〜２０n へのＤＭＡＣバス使用許可信号であるＤＭＡ
ＡＣＫ0 〜ＤＭＡＡＣＫn と、ＤＭＡＣ−ＢＭゲートの
開放信号を出力する。ＤＭＡＣ２０0 〜２０n がバス使
用権を得て、かつ、ＢＭバス競合制御回路５２からのＷ
ＡＩＴ10〜ＷＡＩＴ1nによる待ち合わせ表示がある場合
には、ＷＡＩＴ10〜ＷＡＩＴ1nによる待ち合わせ表示が
無くなるのを待って、ＤＭＡＡＣＫ0 〜ＤＭＡＡＣＫn
と、ＤＭＡＣ−ＢＭゲートの開放信号を出力する。
夫々は、ＣＰＵ３０からのＤＭＡＣバス使用要求信号で
あるＣＰＵ−ＤＭＡＣバスＲＱ0 〜ＲＱn と、ＤＭＡＣ
２０ 0 〜２０n からのＤＭＡ要求信号であるＤＭＡＲＱ
0 〜ＤＭＡＲＱn とを使用して予め決められた優先度に
よりＤＭＡＣバス２２0 〜２２n 上の競合制御を行い、
ＣＰＵ３０がバス使用権を得た場合には、ＣＰＵ３０へ
のＤＭＡＣバス使用許可信号であるＣＰＵ−ＤＭＡＣバ
スＡＣＫ0 〜ＡＣＫn と、ＣＰＵ−ＤＭＡＣゲートの開
放信号と、ＢＭバス競合制御回路５２に対するＤＭＡＣ
バス待ち合わせ表示信号であるＤＷＡＩＴ0 〜ＤＷＡＩ
Ｔn を出力する。またＤＭＡＣ２０0 〜２０n がバス使
用権を得て、かつ、ＢＭバス競合制御回路５２からのＢ
Ｍバス待ち合わせ表示信号であるＷＡＩＴ10〜ＷＡＩＴ
1nによる待ち合わせ表示が無い場合には、ＤＭＡＣ２０
0 〜２０n へのＤＭＡＣバス使用許可信号であるＤＭＡ
ＡＣＫ0 〜ＤＭＡＡＣＫn と、ＤＭＡＣ−ＢＭゲートの
開放信号を出力する。ＤＭＡＣ２０0 〜２０n がバス使
用権を得て、かつ、ＢＭバス競合制御回路５２からのＷ
ＡＩＴ10〜ＷＡＩＴ1nによる待ち合わせ表示がある場合
には、ＷＡＩＴ10〜ＷＡＩＴ1nによる待ち合わせ表示が
無くなるのを待って、ＤＭＡＡＣＫ0 〜ＤＭＡＡＣＫn
と、ＤＭＡＣ−ＢＭゲートの開放信号を出力する。
【００２３】ＢＭバス競合制御回路５２は、複数のＤＭ
ＡＣ２０0 〜２０n からのＤＭＡＲＱ0 〜ＤＭＡＲＱn
と、優先順位状態表示回路４２から供給される各ＤＭＡ
Ｃの優先順位を表示する優先順位状態表示信号により、
ＤＭＡＣバス競合制御回路５０0 〜５０n からのＤＷＡ
ＩＴ0 〜ＤＷＡＩＴn による待ち合わせ表示が無いＤＭ
ＡＣのみについて、ＢＭバス２６上の競合制御を行い、
ＤＷＡＩＴ0 〜ＤＷＡＩＴn による待ち合わせ表示が有
るＤＭＡＣについては、ＤＷＡＩＴ0 〜ＤＷＡＩＴn に
よる待ち合わせ表示が無くなるのを待って競合制御を行
い、バス使用権を得られなかった全てのＤＭＡＣに対応
するＤＭＡＣバス競合制御回路に対し、ＢＭバス待ち合
わせ信号であるＷＡＩＴ10〜ＷＡＩＴ1nを出力する。
ＡＣ２０0 〜２０n からのＤＭＡＲＱ0 〜ＤＭＡＲＱn
と、優先順位状態表示回路４２から供給される各ＤＭＡ
Ｃの優先順位を表示する優先順位状態表示信号により、
ＤＭＡＣバス競合制御回路５０0 〜５０n からのＤＷＡ
ＩＴ0 〜ＤＷＡＩＴn による待ち合わせ表示が無いＤＭ
ＡＣのみについて、ＢＭバス２６上の競合制御を行い、
ＤＷＡＩＴ0 〜ＤＷＡＩＴn による待ち合わせ表示が有
るＤＭＡＣについては、ＤＷＡＩＴ0 〜ＤＷＡＩＴn に
よる待ち合わせ表示が無くなるのを待って競合制御を行
い、バス使用権を得られなかった全てのＤＭＡＣに対応
するＤＭＡＣバス競合制御回路に対し、ＢＭバス待ち合
わせ信号であるＷＡＩＴ10〜ＷＡＩＴ1nを出力する。
【００２４】ここで、ＤＭＡバス競合制御回路５０0 〜
５０n ではＣＰＵ−ＤＭＡＣバスＲＱ0 〜ＣＰＵ−ＤＭ
ＡＣバスＲＱn がＤＭＡＲＱ0 〜ＤＭＡＲＱn より優先
度が高く、ＢＭバス競合制御回路５２ではＤＭＡＲＱ0
〜ＤＭＡＲＱn の順に優先度が低くなるものとする。こ
の場合に、図３（Ａ）に示すＣＰＵ−ＤＭＡＣバスＲＱ
0 と、同図（Ｂ），（Ｄ），（Ｅ），（Ｆ）に示すＤＭ
Ａ−ＲＱ0 〜ＤＭＡ−ＲＱ3 とが競合すると、ＣＰＵ３
０がＤＭＡＣ２０0 のＤＭＡＣバス２２0 の使用権を獲
得し、同時に同図（Ｃ）に示す如く、ＤＭＡＣ２０0 に
ＤＷＡＩＴ10が供給され、同図（Ｈ）に示す如くＣＰＵ
３０によりＤＭＡＣ２０0 内のレジスタがアクセスされ
る。また、同図（Ｇ）に示す如く、上記のタイミングで
ＢＭバス２６の使用権をＤＭＡＣ２０1 が獲得する。そ
の後、ＤＭＡＣ２０1 のＤＭＡ転送が終了すると、ＤＭ
ＡＣ２０0 ，ＤＭＡＣ２０2 ，ＤＭＡＣ２０3 の順にＢ
Ｍバス２６の使用権を獲得してＤＭＡ転送を行う。
５０n ではＣＰＵ−ＤＭＡＣバスＲＱ0 〜ＣＰＵ−ＤＭ
ＡＣバスＲＱn がＤＭＡＲＱ0 〜ＤＭＡＲＱn より優先
度が高く、ＢＭバス競合制御回路５２ではＤＭＡＲＱ0
〜ＤＭＡＲＱn の順に優先度が低くなるものとする。こ
の場合に、図３（Ａ）に示すＣＰＵ−ＤＭＡＣバスＲＱ
0 と、同図（Ｂ），（Ｄ），（Ｅ），（Ｆ）に示すＤＭ
Ａ−ＲＱ0 〜ＤＭＡ−ＲＱ3 とが競合すると、ＣＰＵ３
０がＤＭＡＣ２０0 のＤＭＡＣバス２２0 の使用権を獲
得し、同時に同図（Ｃ）に示す如く、ＤＭＡＣ２０0 に
ＤＷＡＩＴ10が供給され、同図（Ｈ）に示す如くＣＰＵ
３０によりＤＭＡＣ２０0 内のレジスタがアクセスされ
る。また、同図（Ｇ）に示す如く、上記のタイミングで
ＢＭバス２６の使用権をＤＭＡＣ２０1 が獲得する。そ
の後、ＤＭＡＣ２０1 のＤＭＡ転送が終了すると、ＤＭ
ＡＣ２０0 ，ＤＭＡＣ２０2 ，ＤＭＡＣ２０3 の順にＢ
Ｍバス２６の使用権を獲得してＤＭＡ転送を行う。
【００２５】このように、複数のＤＭＡＣ１０0 〜１０
n によるＢＭバス２６の競合があった場合に、待ち合わ
せをしたＤＭＡＣに対しては、先行してＤＭＡを開始さ
せると共に待ち合わせ制御を行い、各ＤＭＡＣによるＢ
Ｍバス保有時間及び待ち合わせ時間を最小とすることが
可能となる。
n によるＢＭバス２６の競合があった場合に、待ち合わ
せをしたＤＭＡＣに対しては、先行してＤＭＡを開始さ
せると共に待ち合わせ制御を行い、各ＤＭＡＣによるＢ
Ｍバス保有時間及び待ち合わせ時間を最小とすることが
可能となる。
【００２６】図４は競合制御回路の第２実施例のブロッ
ク図を示す。同図中、競合制御回路４０はＤＭＡＣバス
競合制御回路６０0 〜６０n 及びＢＭバス競合制御回路
６２から構成されている。ＤＭＡＣバス競合制御回路６
０0 〜６０n は、各ＤＭＡＣバス２２0 〜２２n におけ
るＣＰＵ３０とＤＭＡＣ２０0 〜２０n のバス競合を制
御する。ＢＭバス競合制御回路６２は、ＢＭバス２６に
おける複数のＤＭＡＣ２０0 〜２０n のバス競合を制御
する。
ク図を示す。同図中、競合制御回路４０はＤＭＡＣバス
競合制御回路６０0 〜６０n 及びＢＭバス競合制御回路
６２から構成されている。ＤＭＡＣバス競合制御回路６
０0 〜６０n は、各ＤＭＡＣバス２２0 〜２２n におけ
るＣＰＵ３０とＤＭＡＣ２０0 〜２０n のバス競合を制
御する。ＢＭバス競合制御回路６２は、ＢＭバス２６に
おける複数のＤＭＡＣ２０0 〜２０n のバス競合を制御
する。
【００２７】ＤＭＡＣバス競合制御回路６０0 〜６０n
夫々は、ＣＰＵ３０からのＤＭＡＣバス使用要求信号で
あるＣＰＵ−ＤＭＡＣバスＲＱ0 〜ＲＱn と、ＤＭＡＣ
２０ 0 〜２０n からのＤＭＡ要求信号であるＤＭＡＲＱ
0 〜ＤＭＡＲＱn とを使用して予め決められた優先度に
よりＤＭＡＣバス２２0 〜２２n 上の競合制御を行い、
ＣＰＵ３０がバス使用権を得た場合には、ＣＰＵ３０へ
のＤＭＡＣバス使用許可信号であるＣＰＵ−ＤＭＡＣバ
スＡＣＫ0 〜ＡＣＫn と、ＣＰＵ−ＤＭＡＣゲートの開
放信号と、ＤＭＡＣ２０0 〜２０n へのＤＭＡＣバス使
用許可信号であるＤＭＡＡＣＫ0 〜ＤＭＡＡＣＫn を出
力する。ＤＭＡＣ２０0 〜２０n がバス使用権を得た場
合には、ＤＭＡＡＣＫ0 〜ＤＭＡＡＣＫn と、ＢＭバス
競合制御回路６２に対するＢＭバス使用要求信号である
ＢＲＱ0 〜ＢＲＱn を出力する。ＢＭバス競合制御回路
６２からのＢＭバス使用許可信号であるＢＡＫ0 〜ＢＡ
Ｋ n を供給された場合は、ＢＲＱ0 〜ＢＲＱn の出力を
無くし、ＢＭバス競合制御回路６２は、ＢＲＱ0 〜ＢＲ
Ｑn と、優先順位状態表示回路４２から供給される各Ｄ
ＭＡＣの優先順位を表示する優先順位状態表示信号によ
り、ＢＭバス２６上の競合制御を行い、バス使用権を得
たＤＭＡＣに対応するＤＭＡＣ−ＢＭゲートの開放信号
をＢＭバス２６上のデータ転送速度に合わせて出力し、
バス使用権を得られなかったＤＭＡＣに対して、ＢＭバ
ス待ち合わせ信号であるＷＡＩＴ20〜ＷＡＩＴ2n信号を
出力するものである。
夫々は、ＣＰＵ３０からのＤＭＡＣバス使用要求信号で
あるＣＰＵ−ＤＭＡＣバスＲＱ0 〜ＲＱn と、ＤＭＡＣ
２０ 0 〜２０n からのＤＭＡ要求信号であるＤＭＡＲＱ
0 〜ＤＭＡＲＱn とを使用して予め決められた優先度に
よりＤＭＡＣバス２２0 〜２２n 上の競合制御を行い、
ＣＰＵ３０がバス使用権を得た場合には、ＣＰＵ３０へ
のＤＭＡＣバス使用許可信号であるＣＰＵ−ＤＭＡＣバ
スＡＣＫ0 〜ＡＣＫn と、ＣＰＵ−ＤＭＡＣゲートの開
放信号と、ＤＭＡＣ２０0 〜２０n へのＤＭＡＣバス使
用許可信号であるＤＭＡＡＣＫ0 〜ＤＭＡＡＣＫn を出
力する。ＤＭＡＣ２０0 〜２０n がバス使用権を得た場
合には、ＤＭＡＡＣＫ0 〜ＤＭＡＡＣＫn と、ＢＭバス
競合制御回路６２に対するＢＭバス使用要求信号である
ＢＲＱ0 〜ＢＲＱn を出力する。ＢＭバス競合制御回路
６２からのＢＭバス使用許可信号であるＢＡＫ0 〜ＢＡ
Ｋ n を供給された場合は、ＢＲＱ0 〜ＢＲＱn の出力を
無くし、ＢＭバス競合制御回路６２は、ＢＲＱ0 〜ＢＲ
Ｑn と、優先順位状態表示回路４２から供給される各Ｄ
ＭＡＣの優先順位を表示する優先順位状態表示信号によ
り、ＢＭバス２６上の競合制御を行い、バス使用権を得
たＤＭＡＣに対応するＤＭＡＣ−ＢＭゲートの開放信号
をＢＭバス２６上のデータ転送速度に合わせて出力し、
バス使用権を得られなかったＤＭＡＣに対して、ＢＭバ
ス待ち合わせ信号であるＷＡＩＴ20〜ＷＡＩＴ2n信号を
出力するものである。
【００２８】ここで、ＤＭＡバス競合制御回路６０0 〜
６０n ではＣＰＵ−ＤＭＡＣバスＲＱ0 〜ＣＰＵ−ＤＭ
ＡＣバスＲＱn がＤＭＡＲＱ0 〜ＤＭＡＲＱn より優先
度が高く、ＢＭバス競合制御回路６２ではＤＭＡＲＱ0
〜ＤＭＡＲＱn の順に優先度が低くなるものとする。こ
の場合に、図５（Ａ）に示すＣＰＵ−ＤＭＡＣバスＲＱ
0 と、同図（Ｂ），（Ｅ），（Ｇ），（Ｊ）に示すＤＭ
Ａ−ＲＱ0 〜ＤＭＡ−ＲＱ3 とが競合すると、ＣＰＵ３
０がＤＭＡＣ２０0 のＤＭＡＣバス２２0 の使用権を獲
得し、同時に同図（Ｃ），（Ｈ），（Ｋ）に示す如く、
ＤＭＡＣ２０0，２０2 ，２０3 にＤＷＡＩＴ22，にＤ
ＷＡＩＴ23が供給され、同図（Ｗ）に示す如くＣＰＵ３
０によりＤＭＡＣ２０0 内のレジスタがアクセスされ
る。また、同図（Ｆ），（Ｉ），（Ｌ）に示すＢＲＱ1
〜ＢＲＱ3 が出力され、同図（Ｍ）に示すタイミングで
ＢＭバス２６の使用権をＤＭＡＣ２０1 ，ＤＭＡＣ２０
2 ，ＤＭＡＣ２０3 が獲得し、その後、同図（Ｂ）に示
すＢＲＱ0 が出力されＤＭＡＣ２０0 がＢＭバス２６の
使用権を獲得して順にＤＭＡ転送を行う。
６０n ではＣＰＵ−ＤＭＡＣバスＲＱ0 〜ＣＰＵ−ＤＭ
ＡＣバスＲＱn がＤＭＡＲＱ0 〜ＤＭＡＲＱn より優先
度が高く、ＢＭバス競合制御回路６２ではＤＭＡＲＱ0
〜ＤＭＡＲＱn の順に優先度が低くなるものとする。こ
の場合に、図５（Ａ）に示すＣＰＵ−ＤＭＡＣバスＲＱ
0 と、同図（Ｂ），（Ｅ），（Ｇ），（Ｊ）に示すＤＭ
Ａ−ＲＱ0 〜ＤＭＡ−ＲＱ3 とが競合すると、ＣＰＵ３
０がＤＭＡＣ２０0 のＤＭＡＣバス２２0 の使用権を獲
得し、同時に同図（Ｃ），（Ｈ），（Ｋ）に示す如く、
ＤＭＡＣ２０0，２０2 ，２０3 にＤＷＡＩＴ22，にＤ
ＷＡＩＴ23が供給され、同図（Ｗ）に示す如くＣＰＵ３
０によりＤＭＡＣ２０0 内のレジスタがアクセスされ
る。また、同図（Ｆ），（Ｉ），（Ｌ）に示すＢＲＱ1
〜ＢＲＱ3 が出力され、同図（Ｍ）に示すタイミングで
ＢＭバス２６の使用権をＤＭＡＣ２０1 ，ＤＭＡＣ２０
2 ，ＤＭＡＣ２０3 が獲得し、その後、同図（Ｂ）に示
すＢＲＱ0 が出力されＤＭＡＣ２０0 がＢＭバス２６の
使用権を獲得して順にＤＭＡ転送を行う。
【００２９】このように、複数のＤＭＡＣ２０0 〜２０
n によるＢＭバス２６の競合があった場合に、ＢＭバス
２６上で優先度が高いＤＭＡＣがＣＰＵ３０からの当該
ＤＭＡＣ内レジスタのアクセスにより待ち合わせをした
ときには、他のＤＭＡＣに対してバス使用権を与えるこ
とができ、ＣＰＵ３０からの当該ＤＭＡＣ内レジスタア
クセスと、他のＤＭＡＣのＤＭＡ転送とを並行に実行で
きる。
n によるＢＭバス２６の競合があった場合に、ＢＭバス
２６上で優先度が高いＤＭＡＣがＣＰＵ３０からの当該
ＤＭＡＣ内レジスタのアクセスにより待ち合わせをした
ときには、他のＤＭＡＣに対してバス使用権を与えるこ
とができ、ＣＰＵ３０からの当該ＤＭＡＣ内レジスタア
クセスと、他のＤＭＡＣのＤＭＡ転送とを並行に実行で
きる。
【００３０】図６は優先順位状態表示回路４２の第１実
施例のブロック図を示す。同図中、優先順位状態表示回
路４２は回転優先回路７０0 〜７０ｎ！-1より構成され
ている。但し、ｎ！はｎの階乗を示し、ｎ＝４のときｎ
！＝２４である。回転優先回路７０0 のＯＲゲート７２
には自状態になりうる全ての他状態の優先状態表示信号
が供給され、ＯＲゲート７２はこの優先状態表示信号の
いずれかが１であれば出力１をＡＮＤゲート７４に供給
する。この他にＡＮＤゲート７４には自状態にて優先順
位最下位のＤＭＡＣに対応するＤＭＡＣ−ＢＭゲートの
開放信号が供給される。
施例のブロック図を示す。同図中、優先順位状態表示回
路４２は回転優先回路７０0 〜７０ｎ！-1より構成され
ている。但し、ｎ！はｎの階乗を示し、ｎ＝４のときｎ
！＝２４である。回転優先回路７０0 のＯＲゲート７２
には自状態になりうる全ての他状態の優先状態表示信号
が供給され、ＯＲゲート７２はこの優先状態表示信号の
いずれかが１であれば出力１をＡＮＤゲート７４に供給
する。この他にＡＮＤゲート７４には自状態にて優先順
位最下位のＤＭＡＣに対応するＤＭＡＣ−ＢＭゲートの
開放信号が供給される。
【００３１】ところで、図７にはＤＭＡＣが４個（ＤＭ
ＡＣ２０0 〜２０3 ）の場合の優先状態遷移テーブルを
示す。ここで、優先順位状態表示信号番号０は、優先順
位がＤＭＡＣ２０0 ，２０1 ，２０2 ，２０3 の順番で
あることを表わしている。この状態でＤＭＡＣ−ＢＭゲ
ート２４0 を開放してＤＭＡＣ２０0 を選択すると（こ
れをＢＭＧ０で表わす）ＤＭＡＣ２０0 の優先度を最下
位に落として優先順位がＤＭＡＣ２０1 ，２０2 ，２０
3 ，２０0 の優先順位状態表示信号番号９に遷移し、同
様にＤＭＡＣ−ＢＭゲート２４1 を開放してＤＭＡＣ２
０1 を選択するとＤＭＡＣ２０1 の優先度を最下位に落
として優先順位状態信号番号３に遷移し、ＤＭＡＣ−Ｂ
Ｍゲート２４2 を開放してＤＭＡＣ２０2 を選択すると
ＤＭＡＣ２０2 の優先度を最下位に落として優先順位状
態表示信号番号１に遷移し、ＤＭＡＣ−ＢＭゲート２４
3 を開放してこの状態で優先度が最下位のＤＭＡＣ２０
3を選択すると優先順位状態表示信号番号０のままであ
ることを表わしている。また、図８（Ａ）は優先順位状
態表示信号番号１，４，１８，０夫々からＤＭＡ−ＢＭ
ゲート２４3 を開放してＤＭＡＣ２０3 を選択すると
（これをＢＭＧ３で表わす）優先順位状態表示信号番号
０に遷移することを表わしている。図８（Ｂ）は優先順
位状態表示信号番号０からＤＭＡＣ２０0 を選択すると
（ＢＭＧ０）優先順位状態表示信号９に遷移し、ＤＭＡ
Ｃ２０1 を選択すると（ＢＭＧ１）優先順位状態表示信
号番号３に遷移し、ＤＭＡＣ２０2 を選択すると（ＢＭ
Ｇ２）優先番号３に遷移し、ＤＭＡＣ２０3 を選択する
と（ＢＭＧ３）優先順位状態表示信号番号０を保持する
ことを表わしている。
ＡＣ２０0 〜２０3 ）の場合の優先状態遷移テーブルを
示す。ここで、優先順位状態表示信号番号０は、優先順
位がＤＭＡＣ２０0 ，２０1 ，２０2 ，２０3 の順番で
あることを表わしている。この状態でＤＭＡＣ−ＢＭゲ
ート２４0 を開放してＤＭＡＣ２０0 を選択すると（こ
れをＢＭＧ０で表わす）ＤＭＡＣ２０0 の優先度を最下
位に落として優先順位がＤＭＡＣ２０1 ，２０2 ，２０
3 ，２０0 の優先順位状態表示信号番号９に遷移し、同
様にＤＭＡＣ−ＢＭゲート２４1 を開放してＤＭＡＣ２
０1 を選択するとＤＭＡＣ２０1 の優先度を最下位に落
として優先順位状態信号番号３に遷移し、ＤＭＡＣ−Ｂ
Ｍゲート２４2 を開放してＤＭＡＣ２０2 を選択すると
ＤＭＡＣ２０2 の優先度を最下位に落として優先順位状
態表示信号番号１に遷移し、ＤＭＡＣ−ＢＭゲート２４
3 を開放してこの状態で優先度が最下位のＤＭＡＣ２０
3を選択すると優先順位状態表示信号番号０のままであ
ることを表わしている。また、図８（Ａ）は優先順位状
態表示信号番号１，４，１８，０夫々からＤＭＡ−ＢＭ
ゲート２４3 を開放してＤＭＡＣ２０3 を選択すると
（これをＢＭＧ３で表わす）優先順位状態表示信号番号
０に遷移することを表わしている。図８（Ｂ）は優先順
位状態表示信号番号０からＤＭＡＣ２０0 を選択すると
（ＢＭＧ０）優先順位状態表示信号９に遷移し、ＤＭＡ
Ｃ２０1 を選択すると（ＢＭＧ１）優先順位状態表示信
号番号３に遷移し、ＤＭＡＣ２０2 を選択すると（ＢＭ
Ｇ２）優先番号３に遷移し、ＤＭＡＣ２０3 を選択する
と（ＢＭＧ３）優先順位状態表示信号番号０を保持する
ことを表わしている。
【００３２】つまり、図６の回転優先回路７０0 のＯＲ
ゲート７２には優先順位状態表示信号番号０，１，４，
１８の信号（値１の信号が優先順位状態表示信号番号を
指示する）が供給され、ＡＮＤゲート７４には優先順位
最下位のＤＭＡＣ２０3 のＤＭＡＣ−ＢＭゲート２４3
の開放信号（値１で開放を指示する）が供給される。Ａ
ＮＤゲート７４出力はＲＳフリップフロップ７６のセッ
ト端子Ｓに供給され、これによって図８（Ａ）に表わす
状態でフリップフロップ７６がセットされ優先順位状態
表示信号番号０がオン（値１）となる。
ゲート７２には優先順位状態表示信号番号０，１，４，
１８の信号（値１の信号が優先順位状態表示信号番号を
指示する）が供給され、ＡＮＤゲート７４には優先順位
最下位のＤＭＡＣ２０3 のＤＭＡＣ−ＢＭゲート２４3
の開放信号（値１で開放を指示する）が供給される。Ａ
ＮＤゲート７４出力はＲＳフリップフロップ７６のセッ
ト端子Ｓに供給され、これによって図８（Ａ）に表わす
状態でフリップフロップ７６がセットされ優先順位状態
表示信号番号０がオン（値１）となる。
【００３３】また、回転優先回路７０0 のＯＲゲート７
８には自状態で最下位でない全てのＤＭＡＣ２０0 ，２
０1 ，２０2 のＤＭＡＣ−ＢＴゲート２４0 ，２４1 ，
２４ 2 の開放信号が供給され、ＯＲゲート７８の出力信
号がフリップフロップ７６のリセット端子Ｒに供給さ
れ、フリップフロップ７６がリセットされると優先順位
状態表示信号番号０がオフ（値０）となる。この優先順
位状態表示信号番号０の信号は自状態から遷移しうる全
ての他状態、即ち優先順位状態表示信号番号０，１，
３，９の回転優先回路に供給されると共に、競合制御回
路４０に供給される。他の回転優先回路７０2 〜７０ｎ
！-1も入出力信号が異なるだけで上記と同一構成であ
る。
８には自状態で最下位でない全てのＤＭＡＣ２０0 ，２
０1 ，２０2 のＤＭＡＣ−ＢＴゲート２４0 ，２４1 ，
２４ 2 の開放信号が供給され、ＯＲゲート７８の出力信
号がフリップフロップ７６のリセット端子Ｒに供給さ
れ、フリップフロップ７６がリセットされると優先順位
状態表示信号番号０がオフ（値０）となる。この優先順
位状態表示信号番号０の信号は自状態から遷移しうる全
ての他状態、即ち優先順位状態表示信号番号０，１，
３，９の回転優先回路に供給されると共に、競合制御回
路４０に供給される。他の回転優先回路７０2 〜７０ｎ
！-1も入出力信号が異なるだけで上記と同一構成であ
る。
【００３４】ここで、図９（Ｊ）に示す如く、優先度が
ＤＭＡＣ２０0 ，２０1 ，２０2 ，２０3 の順である状
態において、同図（Ａ），（Ｂ），（Ｃ），（Ｄ）に示
す如く同時にＤＭＡＲＱ0 〜ＤＭＡＲＱ3 が出される
と、同図（Ｅ），（Ｆ），（Ｇ），（Ｈ）に示す如く、
ＤＭＡ−ＢＮゲート２４0 ，２４1 ，２４2 ，２４3 の
順に開放信号が出力され、ＢＭ２６の使用権は同図
（Ｉ）に示す如く順次切り換わりＤＭＡ転送が行われ
る。
ＤＭＡＣ２０0 ，２０1 ，２０2 ，２０3 の順である状
態において、同図（Ａ），（Ｂ），（Ｃ），（Ｄ）に示
す如く同時にＤＭＡＲＱ0 〜ＤＭＡＲＱ3 が出される
と、同図（Ｅ），（Ｆ），（Ｇ），（Ｈ）に示す如く、
ＤＭＡ−ＢＮゲート２４0 ，２４1 ，２４2 ，２４3 の
順に開放信号が出力され、ＢＭ２６の使用権は同図
（Ｉ）に示す如く順次切り換わりＤＭＡ転送が行われ
る。
【００３５】このように選択されてバス使用権を獲得し
たＤＭＡＣの優先順位が最下位となる状態に遷移させる
ことにより、各ＤＭＡＣのバス使用権獲得に偏りが生じ
ないようにすることが防止できる。次に優先順位状態表
示回路４２の代りにＢＭバス使用率監視回路４４を設け
た実施例について説明する。図１０はＢＭバス使用率監
視回路４４のブロック図を示す。同図中、カウント部８
０0 〜８０n はＤＭＡＣ２０0 〜２０n に対応して設け
られている。各カウント部８０0 〜８０n 内のＢＭバス
使用要求回数カウント回路８２は、各ＤＭＡＣのＢＭバ
ス使用要求回数をカウントする。ＢＭバス待ち合わせ回
数カウント回路８４は、各ＤＭＡＣのＤＭＡ要求時にお
ける待ち合わせ回数をカウントする。回数カウント値ラ
ッチ回路８６は、各カウント部８０0〜８０n 夫々のＢ
Ｍバス使用要求回数カウント回路８２及びＢＭバス待ち
合わせ回数カウント回路８４の出力を一時保持する。単
位時間カウント回路８１は、設定された時間の周期で、
キャリーアウト信号を出力する。
たＤＭＡＣの優先順位が最下位となる状態に遷移させる
ことにより、各ＤＭＡＣのバス使用権獲得に偏りが生じ
ないようにすることが防止できる。次に優先順位状態表
示回路４２の代りにＢＭバス使用率監視回路４４を設け
た実施例について説明する。図１０はＢＭバス使用率監
視回路４４のブロック図を示す。同図中、カウント部８
０0 〜８０n はＤＭＡＣ２０0 〜２０n に対応して設け
られている。各カウント部８０0 〜８０n 内のＢＭバス
使用要求回数カウント回路８２は、各ＤＭＡＣのＢＭバ
ス使用要求回数をカウントする。ＢＭバス待ち合わせ回
数カウント回路８４は、各ＤＭＡＣのＤＭＡ要求時にお
ける待ち合わせ回数をカウントする。回数カウント値ラ
ッチ回路８６は、各カウント部８０0〜８０n 夫々のＢ
Ｍバス使用要求回数カウント回路８２及びＢＭバス待ち
合わせ回数カウント回路８４の出力を一時保持する。単
位時間カウント回路８１は、設定された時間の周期で、
キャリーアウト信号を出力する。
【００３６】ＢＭバス使用要求回数カウント回路８２は
競合制御回路４０からのＤＭＡＲＱ又はＢＲＱをカウン
トし、ＢＭバス待ち合わせ回数カウント８４は、競合制
御回路４０からのＷＡＩＴ1 又はＷＡＩＴ2 をカウント
し、単位時間カウント回路からのキャリーアウト信号の
タイミングを契機に、当該カウント値を回数カウント値
ラッチ回路に保持すると共に、両カウント回路のカウン
ト値をリセットし、ＣＰＵに対して割り込み通知を行
う。
競合制御回路４０からのＤＭＡＲＱ又はＢＲＱをカウン
トし、ＢＭバス待ち合わせ回数カウント８４は、競合制
御回路４０からのＷＡＩＴ1 又はＷＡＩＴ2 をカウント
し、単位時間カウント回路からのキャリーアウト信号の
タイミングを契機に、当該カウント値を回数カウント値
ラッチ回路に保持すると共に、両カウント回路のカウン
ト値をリセットし、ＣＰＵに対して割り込み通知を行
う。
【００３７】これにより、ＤＭＡＣ２０0 〜２０n 夫々
の単位時間当りのＢＭバス２６の使用要求回数とＢＭバ
ス待ち合わせ回数をＣＰＵ３０に通知することが可能と
なる。ここで、図１１（Ａ）〜（Ｃ）に示すＤＭＡＲＱ
0 （又はＢＲＱ0 ）〜ＤＭＡＲＱ2 （又はＢＲＱ3 ）及
び同図（Ｄ）〜（Ｆ）に示すＷＡＩＴ10（又はＷＡＩＴ
20）〜ＷＡＩＴ12（又はＷＡＩＴ22）が入来すると、カ
ウント部８０0 〜８０ 2 夫々のＢＭバス使用要求回数カ
ウント回路８２のカウント値は同図（Ｇ）〜（Ｉ）に示
す如くなり、カウント部８０0 〜８０2 夫々のＢＭバス
待ち合わせ回数カウント回路のカウント値は同図（Ｊ）
〜（Ｌ）に示す如くなる。また、同図（Ｍ）に示す単位
時間カウント回路８１のキャリーアウト信号により回数
カウント値ラッチ回路８６は同図（Ｎ）に示す如き値を
ラッチする。
の単位時間当りのＢＭバス２６の使用要求回数とＢＭバ
ス待ち合わせ回数をＣＰＵ３０に通知することが可能と
なる。ここで、図１１（Ａ）〜（Ｃ）に示すＤＭＡＲＱ
0 （又はＢＲＱ0 ）〜ＤＭＡＲＱ2 （又はＢＲＱ3 ）及
び同図（Ｄ）〜（Ｆ）に示すＷＡＩＴ10（又はＷＡＩＴ
20）〜ＷＡＩＴ12（又はＷＡＩＴ22）が入来すると、カ
ウント部８０0 〜８０ 2 夫々のＢＭバス使用要求回数カ
ウント回路８２のカウント値は同図（Ｇ）〜（Ｉ）に示
す如くなり、カウント部８０0 〜８０2 夫々のＢＭバス
待ち合わせ回数カウント回路のカウント値は同図（Ｊ）
〜（Ｌ）に示す如くなる。また、同図（Ｍ）に示す単位
時間カウント回路８１のキャリーアウト信号により回数
カウント値ラッチ回路８６は同図（Ｎ）に示す如き値を
ラッチする。
【００３８】図１２はＣＰＵ３０が実行する優先度設定
処理のフローチャートを示す。ＣＰＵ３０はＢＭバス使
用率監視回路４４からの割り込みによって、この処理を
開始する。同図中、ステップＳ１０ではＢＭバス使用率
監視回路４４からＤＭＡＣ２０0 〜２０n 夫々のＢＭバ
スカウント要求回数及びＢＭバス待ち合わせ回数を読み
取る。
処理のフローチャートを示す。ＣＰＵ３０はＢＭバス使
用率監視回路４４からの割り込みによって、この処理を
開始する。同図中、ステップＳ１０ではＢＭバス使用率
監視回路４４からＤＭＡＣ２０0 〜２０n 夫々のＢＭバ
スカウント要求回数及びＢＭバス待ち合わせ回数を読み
取る。
【００３９】次にステップＳ１２でＤＭＡＣ２０0 〜２
０n 毎にＢＭバス待ち合わせ回数をＢＭバスカウント要
求回数で割ってＢＭバス待ち合わせ率を算出する。次の
ステップＳ１４ではＤＭＡＣ２０0 〜２０n をＢＭバス
待ち合わせ率の高いものから順に優先順位を高くし、こ
の優先順位で図１３に示すテーブルを検索して優先順位
状態表示信号番号を得る。この図１３のテーブルはＤＭ
ＡＣが４個の場合のもので、図７の上半部に対応してい
る。
０n 毎にＢＭバス待ち合わせ回数をＢＭバスカウント要
求回数で割ってＢＭバス待ち合わせ率を算出する。次の
ステップＳ１４ではＤＭＡＣ２０0 〜２０n をＢＭバス
待ち合わせ率の高いものから順に優先順位を高くし、こ
の優先順位で図１３に示すテーブルを検索して優先順位
状態表示信号番号を得る。この図１３のテーブルはＤＭ
ＡＣが４個の場合のもので、図７の上半部に対応してい
る。
【００４０】この後、ステップＳ１６で検索された優先
順位状態表示信号番号を値１とし、他の優先順位状態表
示信号番号を値０とした優先状態表示信号を生成して競
合制御回路４０に供給する。ここで、図１４（Ａ）に示
す如き単位時間カウント回路８１のキャリーアウト信号
が出力され、回数カウント値ラッチ回路８６にラッチさ
れた同図（Ｂ）に示す如きＤＭＡＣ２０0 〜２０3 夫々
のＢＭバス使用要求回数，ＢＭバス待ち合わせ回数がＣ
ＰＵ３０に読み取られる。ＣＰＵ３０はキャリーアウト
信号をトリガとして同図（Ｃ）に示すタイミングで処理
を実行する。この処理により優先順位状態表示信号番
号、優先順位状態夫々は同図（Ｄ），（Ｅ）に示す如く
遷移する。
順位状態表示信号番号を値１とし、他の優先順位状態表
示信号番号を値０とした優先状態表示信号を生成して競
合制御回路４０に供給する。ここで、図１４（Ａ）に示
す如き単位時間カウント回路８１のキャリーアウト信号
が出力され、回数カウント値ラッチ回路８６にラッチさ
れた同図（Ｂ）に示す如きＤＭＡＣ２０0 〜２０3 夫々
のＢＭバス使用要求回数，ＢＭバス待ち合わせ回数がＣ
ＰＵ３０に読み取られる。ＣＰＵ３０はキャリーアウト
信号をトリガとして同図（Ｃ）に示すタイミングで処理
を実行する。この処理により優先順位状態表示信号番
号、優先順位状態夫々は同図（Ｄ），（Ｅ）に示す如く
遷移する。
【００４１】これにより、ＣＰＵ３０ではＢＭバス待ち
合わせ率を算出して、この待ち合わせ率の高い順にＤＭ
ＡＣの優先順位を高くして、各ＤＭＡＣのＢＭバス待ち
合わせ率を平均化し、各ＤＭＡＣのバス使用権獲得に偏
りが生じないようにすることができる。
合わせ率を算出して、この待ち合わせ率の高い順にＤＭ
ＡＣの優先順位を高くして、各ＤＭＡＣのＢＭバス待ち
合わせ率を平均化し、各ＤＭＡＣのバス使用権獲得に偏
りが生じないようにすることができる。
【００４２】図１５は優先順位状態表示回路４２の第２
実施例のブロック図を示す。同図中、単位時間カウント
回路９０は設定された時間の周期でキャリーアウト信号
を出力する。ＢＭバス待ち合わせ回数カウント回路９２
0 〜９２n 夫々は上記カウント回路９０のキャリーアウ
ト信号のタイミングでリセットされ、競合制御回路４０
からのＢＭバス待ち合わせ表示信号ＷＡＩＴ10〜ＷＡＩ
Ｔ1n又はＷＡＩＴ20〜ＷＡＩＴ2nを夫々カウントして、
単位時間当りのＢＭバス待ち合わせ回数が設定された値
を越えたときにキャリーアウト信号を生成して回転優先
回路９４0 〜９４ｎ！-1に供給する。
実施例のブロック図を示す。同図中、単位時間カウント
回路９０は設定された時間の周期でキャリーアウト信号
を出力する。ＢＭバス待ち合わせ回数カウント回路９２
0 〜９２n 夫々は上記カウント回路９０のキャリーアウ
ト信号のタイミングでリセットされ、競合制御回路４０
からのＢＭバス待ち合わせ表示信号ＷＡＩＴ10〜ＷＡＩ
Ｔ1n又はＷＡＩＴ20〜ＷＡＩＴ2nを夫々カウントして、
単位時間当りのＢＭバス待ち合わせ回数が設定された値
を越えたときにキャリーアウト信号を生成して回転優先
回路９４0 〜９４ｎ！-1に供給する。
【００４３】回転優先回路９４0 のＯＲゲート９５には
自状態になりうる全ての他状態の優先状態表示信号が供
給され、ＯＲゲート７２はこの優先状態表示信号のいず
れかが１であれば出力１をＡＮＤゲート９６に供給す
る。この他にＡＮＤゲート９６には自状態にて優先順位
最下位のＤＭＡＣに対応するキャリーアウト信号が供給
される。
自状態になりうる全ての他状態の優先状態表示信号が供
給され、ＯＲゲート７２はこの優先状態表示信号のいず
れかが１であれば出力１をＡＮＤゲート９６に供給す
る。この他にＡＮＤゲート９６には自状態にて優先順位
最下位のＤＭＡＣに対応するキャリーアウト信号が供給
される。
【００４４】図１６にはＤＭＡＣが４個（ＤＭＡＣ２０
0 〜２０3 ）の場合の優先状態遷移テーブルを示す。こ
こで、優先順位状態表示信号番号０は、優先順位がＤＭ
ＡＣ２０0 ，２０1 ，２０2 ，２０3 の順番であること
を表わしている。この状態でＤＭＡＣ２０0 のＢＭバス
待ち合わせ回数カウント回路９２0 のキャリーアウト信
号が出力されると（これをＣＯＡ０で表わす）、ＤＭＡ
Ｃ２０0 の優先度を最上位に上げて優先順位がＤＭＡＣ
２０0 ，２０1 ，２０2 ，２０3 の優先順位状態表示信
号番号０のままとし、同様にＢＭバス待ち合わせ回数カ
ウント回路９２ 1 のキャリーアウト信号が出力されると
（ＣＯＡ１で表わす）、ＤＭＡＣ２０1の優先度を最上
位に上げて優先順位状態信号番号６に遷移し、ＢＭバス
待ち合わせ回数カウント回路９２2 のキャリーアウト信
号が出力されると（ＣＯＡ２で表わす）、ＤＭＡＣ２０
2 の優先度を最上位に上げて優先順位状態表示信号番号
１２に遷移し、ＢＭバス待ち合わせ回数カウント回路９
２3 のキャリーアウト信号が出力されるとＤＭＡＣ２０
3 の優先度を最上位に上げて優先順位状態表示信号番号
１８に遷移することを表わしている。
0 〜２０3 ）の場合の優先状態遷移テーブルを示す。こ
こで、優先順位状態表示信号番号０は、優先順位がＤＭ
ＡＣ２０0 ，２０1 ，２０2 ，２０3 の順番であること
を表わしている。この状態でＤＭＡＣ２０0 のＢＭバス
待ち合わせ回数カウント回路９２0 のキャリーアウト信
号が出力されると（これをＣＯＡ０で表わす）、ＤＭＡ
Ｃ２０0 の優先度を最上位に上げて優先順位がＤＭＡＣ
２０0 ，２０1 ，２０2 ，２０3 の優先順位状態表示信
号番号０のままとし、同様にＢＭバス待ち合わせ回数カ
ウント回路９２ 1 のキャリーアウト信号が出力されると
（ＣＯＡ１で表わす）、ＤＭＡＣ２０1の優先度を最上
位に上げて優先順位状態信号番号６に遷移し、ＢＭバス
待ち合わせ回数カウント回路９２2 のキャリーアウト信
号が出力されると（ＣＯＡ２で表わす）、ＤＭＡＣ２０
2 の優先度を最上位に上げて優先順位状態表示信号番号
１２に遷移し、ＢＭバス待ち合わせ回数カウント回路９
２3 のキャリーアウト信号が出力されるとＤＭＡＣ２０
3 の優先度を最上位に上げて優先順位状態表示信号番号
１８に遷移することを表わしている。
【００４５】また、図１７（Ａ）は優先順位状態表示信
号番号０，６，８，９夫々からＢＭバス待ち合わせ回数
カウント回路９２0 のキャリーアウト信号が出力される
と（ＣＯＡ０で表わす）優先順位状態表示信号番号０に
遷移することを表わしている。図１７（Ｂ）は優先順位
状態表示信号番号０からカウント回路９２1 のキャリー
アウト信号が出力されると（ＣＯＡ１で表わす）優先順
位状態表示信号番号６に遷移し、カウント回路９２2 の
キャリーアウト信号が出力されると（ＣＯＡ２で表わ
す）優先順位状態表示信号１２に遷移し、カウント回路
９２3 のキャリーアウト信号が出力されると（ＣＯＡ３
で表わす）優先番号１８に遷移し、カウント回路９２0
のキャリーアウト信号が出力されると（ＣＯＡ０で表わ
す）優先順位状態表示信号番号０を保持することを表わ
している。
号番号０，６，８，９夫々からＢＭバス待ち合わせ回数
カウント回路９２0 のキャリーアウト信号が出力される
と（ＣＯＡ０で表わす）優先順位状態表示信号番号０に
遷移することを表わしている。図１７（Ｂ）は優先順位
状態表示信号番号０からカウント回路９２1 のキャリー
アウト信号が出力されると（ＣＯＡ１で表わす）優先順
位状態表示信号番号６に遷移し、カウント回路９２2 の
キャリーアウト信号が出力されると（ＣＯＡ２で表わ
す）優先順位状態表示信号１２に遷移し、カウント回路
９２3 のキャリーアウト信号が出力されると（ＣＯＡ３
で表わす）優先番号１８に遷移し、カウント回路９２0
のキャリーアウト信号が出力されると（ＣＯＡ０で表わ
す）優先順位状態表示信号番号０を保持することを表わ
している。
【００４６】ＡＮＤゲート９６出力はＲＳフリップフロ
ップ９７のセット端子Ｓに供給される。また、回転優先
回路９４0 のＯＲゲート９８には自状態で最上位でない
全てのＤＭＡＣに対するキャリーアウト信号が供給さ
れ、ＯＲゲート９８の出力信号がフリップフロップ９７
のリセット端子Ｒに供給され、フリップフロップ７６が
リセットされると優先順位状態表示信号番号０がオフ
（値０）となる。この優先順位状態表示信号番号０の信
号は自状態から遷移しうる全ての他状態、回転優先回路
に供給されると共に、競合制御回路４０に供給される。
他の回転優先回路９４2 〜９４ｎ！-1も入出力信号が異
なるだけで上記と同一構成である。ここで、ＤＭＡＣ２
０0 〜２０3 夫々に対応するＢＭバス待ち合わせ回数カ
ウント回路９２0 〜９２3 より図１８（Ａ）〜（Ｄ）に
示すキャリーアウト信号が出力されると、優先順位状態
表示信号により指定されるＤＭＡＣの優先順位は同図
（Ｅ）に示す如く遷移する。
ップ９７のセット端子Ｓに供給される。また、回転優先
回路９４0 のＯＲゲート９８には自状態で最上位でない
全てのＤＭＡＣに対するキャリーアウト信号が供給さ
れ、ＯＲゲート９８の出力信号がフリップフロップ９７
のリセット端子Ｒに供給され、フリップフロップ７６が
リセットされると優先順位状態表示信号番号０がオフ
（値０）となる。この優先順位状態表示信号番号０の信
号は自状態から遷移しうる全ての他状態、回転優先回路
に供給されると共に、競合制御回路４０に供給される。
他の回転優先回路９４2 〜９４ｎ！-1も入出力信号が異
なるだけで上記と同一構成である。ここで、ＤＭＡＣ２
０0 〜２０3 夫々に対応するＢＭバス待ち合わせ回数カ
ウント回路９２0 〜９２3 より図１８（Ａ）〜（Ｄ）に
示すキャリーアウト信号が出力されると、優先順位状態
表示信号により指定されるＤＭＡＣの優先順位は同図
（Ｅ）に示す如く遷移する。
【００４７】このように各ＤＭＡＣの単位時間当りの待
ち合わせ回数が予め設定された回数を越えた場合に、そ
のＤＭＡＣに対するキャリーアウト信号が出力されたＤ
ＭＡＣの優先順位を最上位となる状態に遷移させること
により、バス使用頻度の高いＤＭＡＣの優先順位を上げ
ることが可能となる。
ち合わせ回数が予め設定された回数を越えた場合に、そ
のＤＭＡＣに対するキャリーアウト信号が出力されたＤ
ＭＡＣの優先順位を最上位となる状態に遷移させること
により、バス使用頻度の高いＤＭＡＣの優先順位を上げ
ることが可能となる。
【００４８】図１９は優先順位状態表示回路４２の第３
実施例のブロック図を示す。同図中、図１０と同一部分
には同一符号を付す。図１３において、単位時間カウン
ト回路９０は設定された時間の周期でキャリーアウト信
号を出力する。ＢＭバス待ち合わせ回数カウント回路９
９0 〜９９n 夫々は上記カウント回路９０のキャリーア
ウト信号のタイミングでリセットされ、競合制御回路４
０からのＤＭＡ要求信号ＤＭＡＲＱ0 〜ＤＭＡＲＱn 又
はＢＭバス使用要求信号ＢＲＱ0 〜ＢＲＱn を夫々カウ
ントして、単位時間当りのＢＭバス待ち合わせ回数が設
定された値を越えたときにキャリーアウト信号を生成し
て回転優先回路９４0 〜９４ｎ！-1に供給する。
実施例のブロック図を示す。同図中、図１０と同一部分
には同一符号を付す。図１３において、単位時間カウン
ト回路９０は設定された時間の周期でキャリーアウト信
号を出力する。ＢＭバス待ち合わせ回数カウント回路９
９0 〜９９n 夫々は上記カウント回路９０のキャリーア
ウト信号のタイミングでリセットされ、競合制御回路４
０からのＤＭＡ要求信号ＤＭＡＲＱ0 〜ＤＭＡＲＱn 又
はＢＭバス使用要求信号ＢＲＱ0 〜ＢＲＱn を夫々カウ
ントして、単位時間当りのＢＭバス待ち合わせ回数が設
定された値を越えたときにキャリーアウト信号を生成し
て回転優先回路９４0 〜９４ｎ！-1に供給する。
【００４９】回転優先回路９４0 のＯＲゲート９５には
自状態になりうる全ての他状態の優先状態表示信号が供
給され、ＯＲゲート７２はこの優先状態表示信号のいず
れかが１であれば出力１をＡＮＤゲート９６に供給す
る。この他にＡＮＤゲート９６には自状態にて優先順位
最下位のＤＭＡＣに対応するキャリーアウト信号が供給
される。
自状態になりうる全ての他状態の優先状態表示信号が供
給され、ＯＲゲート７２はこの優先状態表示信号のいず
れかが１であれば出力１をＡＮＤゲート９６に供給す
る。この他にＡＮＤゲート９６には自状態にて優先順位
最下位のＤＭＡＣに対応するキャリーアウト信号が供給
される。
【００５０】図２０にはＤＭＡＣが４個（ＤＭＡＣ２０
0 〜２０3 ）の場合の優先状態遷移テーブルを示す。こ
こで、優先順位状態表示信号番号０は、優先順位がＤＭ
ＡＣ２０0 ，２０1 ，２０2 ，２０3 の順番であること
を表わしている。この状態でＤＭＡＣ２０0 のＢＭバス
使用要求回数カウント回路９９0 のキャリーアウト信号
が出力されると（これをＣＯＢ０で表わす）、ＤＭＡＣ
２０0 の優先度を最上位に上げて優先順位がＤＭＡＣ２
０0 ，２1 2 ，２０2 ，２０3 の優先順位状態表示信号
番号０のままとし、同様にＢＭバス使用要求回数カウン
ト回路９９1 のキャリーアウト信号が出力されると（Ｃ
ＯＢ１で表わす）、ＤＭＡＣ２０1 の優先度を最上位に
上げて優先順位状態信号番号６に遷移し、ＢＭバス使用
要求回数カウント回路９９2 のキャリーアウト信号が出
力されると（ＣＯＢ２で表わす）、ＤＭＡＣ２０2 の優
先度を最上位に上げて優先順位状態表示信号番号１２に
遷移し、ＢＭバス使用要求回数カウント回路９９3 のキ
ャリーアウト信号が出力されるとＤＭＡＣ２０3 の優先
度を最上位に上げて優先順位状態表示信号番号１８に遷
移することを表わしている。
0 〜２０3 ）の場合の優先状態遷移テーブルを示す。こ
こで、優先順位状態表示信号番号０は、優先順位がＤＭ
ＡＣ２０0 ，２０1 ，２０2 ，２０3 の順番であること
を表わしている。この状態でＤＭＡＣ２０0 のＢＭバス
使用要求回数カウント回路９９0 のキャリーアウト信号
が出力されると（これをＣＯＢ０で表わす）、ＤＭＡＣ
２０0 の優先度を最上位に上げて優先順位がＤＭＡＣ２
０0 ，２1 2 ，２０2 ，２０3 の優先順位状態表示信号
番号０のままとし、同様にＢＭバス使用要求回数カウン
ト回路９９1 のキャリーアウト信号が出力されると（Ｃ
ＯＢ１で表わす）、ＤＭＡＣ２０1 の優先度を最上位に
上げて優先順位状態信号番号６に遷移し、ＢＭバス使用
要求回数カウント回路９９2 のキャリーアウト信号が出
力されると（ＣＯＢ２で表わす）、ＤＭＡＣ２０2 の優
先度を最上位に上げて優先順位状態表示信号番号１２に
遷移し、ＢＭバス使用要求回数カウント回路９９3 のキ
ャリーアウト信号が出力されるとＤＭＡＣ２０3 の優先
度を最上位に上げて優先順位状態表示信号番号１８に遷
移することを表わしている。
【００５１】また、図２１（Ａ）は優先順位状態表示信
号番号０，６，８，９夫々からＢＭバス使用要求回数カ
ウント回路９９0 のキャリーアウト信号が出力されると
（ＣＯＢ０で表わす）優先順位状態表示信号番号０に遷
移することを表わしている。図２１（Ｂ）は優先順位状
態表示信号番号０からカウント回路９９1 のキャリーア
ウト信号が出力されると（ＣＯＢ１で表わす）優先順位
状態表示信号番号６に遷移し、カウント回路９９2 のキ
ャリーアウト信号が出力されると（ＣＯＢ２で表わす）
優先順位状態表示信号１２に遷移し、カウント回路９９
3 のキャリーアウト信号が出力されると（ＣＯＢ３で表
わす）優先番号１８に遷移し、カウント回路９９0 のキ
ャリーアウト信号が出力されると（ＣＯＢ０で表わす）
優先順位状態表示信号番号０を保持することを表わして
いる。
号番号０，６，８，９夫々からＢＭバス使用要求回数カ
ウント回路９９0 のキャリーアウト信号が出力されると
（ＣＯＢ０で表わす）優先順位状態表示信号番号０に遷
移することを表わしている。図２１（Ｂ）は優先順位状
態表示信号番号０からカウント回路９９1 のキャリーア
ウト信号が出力されると（ＣＯＢ１で表わす）優先順位
状態表示信号番号６に遷移し、カウント回路９９2 のキ
ャリーアウト信号が出力されると（ＣＯＢ２で表わす）
優先順位状態表示信号１２に遷移し、カウント回路９９
3 のキャリーアウト信号が出力されると（ＣＯＢ３で表
わす）優先番号１８に遷移し、カウント回路９９0 のキ
ャリーアウト信号が出力されると（ＣＯＢ０で表わす）
優先順位状態表示信号番号０を保持することを表わして
いる。
【００５２】ＡＮＤゲート９６出力はＲＳフリップフロ
ップ９７のセット端子Ｓに供給される。また、回転優先
回路９４0 のＯＲゲート９８には自状態で最上位でない
全てのＤＭＡＣに対するキャリーアウトが供給され、Ｏ
Ｒゲート９８の出力信号がフリップフロップ９７のリセ
ット端子Ｒに供給され、フリップフロップ７６がリセッ
トされると優先順位状態表示信号番号０がオフ（値０）
となる。この優先順位状態表示信号番号０の信号は自状
態から遷移しうる全ての他状態、回転優先回路に供給さ
れると共に、競合制御回路４０に供給される。他の回転
優先回路９４2〜９４ｎ！-1も入出力信号が異なるだけ
で上記と同一構成である。
ップ９７のセット端子Ｓに供給される。また、回転優先
回路９４0 のＯＲゲート９８には自状態で最上位でない
全てのＤＭＡＣに対するキャリーアウトが供給され、Ｏ
Ｒゲート９８の出力信号がフリップフロップ９７のリセ
ット端子Ｒに供給され、フリップフロップ７６がリセッ
トされると優先順位状態表示信号番号０がオフ（値０）
となる。この優先順位状態表示信号番号０の信号は自状
態から遷移しうる全ての他状態、回転優先回路に供給さ
れると共に、競合制御回路４０に供給される。他の回転
優先回路９４2〜９４ｎ！-1も入出力信号が異なるだけ
で上記と同一構成である。
【００５３】ここで、ＤＭＡＣ２０0 〜２０3 夫々に対
応するＢＭバス使用要求回数カウント回路９９0 〜９９
3 より図２２（Ａ）〜（Ｄ）に示すキャリーアウト信号
が出力されると、優先順位状態表示信号より指定される
ＤＭＡＣの優先順位は同図（Ｅ）に示す如く遷移する。
応するＢＭバス使用要求回数カウント回路９９0 〜９９
3 より図２２（Ａ）〜（Ｄ）に示すキャリーアウト信号
が出力されると、優先順位状態表示信号より指定される
ＤＭＡＣの優先順位は同図（Ｅ）に示す如く遷移する。
【００５４】このように各ＤＭＡＣの単位時間当りの使
用要求回数が予め設定された回数を越えた場合に、その
ＤＭＡＣに対するキャリーアウト信号が出力されたＤＭ
ＡＣの優先順位を最上位となる状態に遷移させることに
より、バス使用頻度の高いＤＭＡＣの優先順位を上げる
ことが可能となる。
用要求回数が予め設定された回数を越えた場合に、その
ＤＭＡＣに対するキャリーアウト信号が出力されたＤＭ
ＡＣの優先順位を最上位となる状態に遷移させることに
より、バス使用頻度の高いＤＭＡＣの優先順位を上げる
ことが可能となる。
【００５５】図２３は優先順位状態表示回路４２の第４
実施例のブロック図を示す。同図中、上位固定設定レジ
スタ１０２は、ＣＰＵ３０により書き込まれた値を保持
する。ＡＮＤゲート１０４0 〜１０４n 夫々は、上位固
定設定レジスタにて保持された値とＤＭＡＣ−ＢＭゲー
ト２４0 〜２４n 夫々の開放信号との論理積の結果を出
力する。回転優先回路１０６は、図４に示す回転優先回
路であり、ＡＮＤゲート１０４0 〜１０４n １において
は、図４の回転優先回路にて、競合制御回路４０より入
力していたＤＭＡＣ−ＢＭゲート２４0 〜２４n 夫々の
開放信号を、上位固定設定レジスタ１０２にて保持され
た任意の値にて抑止し、回転優先回路１０６において
は、抑止されたＤＭＡＣ−ＢＭゲートの開放信号以外の
ＤＭＡＣ−ＢＭゲートの開放信号のみにより、状態遷移
を行う。
実施例のブロック図を示す。同図中、上位固定設定レジ
スタ１０２は、ＣＰＵ３０により書き込まれた値を保持
する。ＡＮＤゲート１０４0 〜１０４n 夫々は、上位固
定設定レジスタにて保持された値とＤＭＡＣ−ＢＭゲー
ト２４0 〜２４n 夫々の開放信号との論理積の結果を出
力する。回転優先回路１０６は、図４に示す回転優先回
路であり、ＡＮＤゲート１０４0 〜１０４n １において
は、図４の回転優先回路にて、競合制御回路４０より入
力していたＤＭＡＣ−ＢＭゲート２４0 〜２４n 夫々の
開放信号を、上位固定設定レジスタ１０２にて保持され
た任意の値にて抑止し、回転優先回路１０６において
は、抑止されたＤＭＡＣ−ＢＭゲートの開放信号以外の
ＤＭＡＣ−ＢＭゲートの開放信号のみにより、状態遷移
を行う。
【００５６】ここで、図２４（Ａ）に示すタイミングで
上位固定レジスタ１０２の値が書き込まれＤＭＡＣ２０
3 を上位固定と設定すると、同図（Ｂ）〜（Ｅ）に示す
ＤＭＡＣ−ＢＭゲート２４0 〜２４3 夫々の開放信号が
出力されたとき、優先順位状態表示信号により指定され
るＤＭＡＣの優先順位は同図（Ｆ）に示す如くなる。つ
まり同図（Ｅ）に示すＤＭＡＣ−ＢＭゲート２４3 の開
放信号が出力されてもＤＭＡＣ２０3 の優先順位が最下
位に落ちない。
上位固定レジスタ１０２の値が書き込まれＤＭＡＣ２０
3 を上位固定と設定すると、同図（Ｂ）〜（Ｅ）に示す
ＤＭＡＣ−ＢＭゲート２４0 〜２４3 夫々の開放信号が
出力されたとき、優先順位状態表示信号により指定され
るＤＭＡＣの優先順位は同図（Ｆ）に示す如くなる。つ
まり同図（Ｅ）に示すＤＭＡＣ−ＢＭゲート２４3 の開
放信号が出力されてもＤＭＡＣ２０3 の優先順位が最下
位に落ちない。
【００５７】このため、複数のＤＭＡＣのＢＭへのＤＭ
Ａ要求があった場合に、優先順位を上位固定としたいＤ
ＭＡＣが最下位状態に遷移することを抑止することがで
き、他ＤＭＡＣの優先順位状態を上位固定のＤＭＡＣの
優先順位以下で回転させ、バス使用頻度の高いＤＭＡＣ
の優先順位を継続して上位固定とすることができる。
Ａ要求があった場合に、優先順位を上位固定としたいＤ
ＭＡＣが最下位状態に遷移することを抑止することがで
き、他ＤＭＡＣの優先順位状態を上位固定のＤＭＡＣの
優先順位以下で回転させ、バス使用頻度の高いＤＭＡＣ
の優先順位を継続して上位固定とすることができる。
【００５８】図２５は優先順位状態表示回路４２の第５
実施例のブロック図を示す。同図中、ＤＭＡ回数設定レ
ジスタ１１０0 〜１１０n 夫々は、ＣＰＵ３０により書
き込まれた値を保持する。ゲート開放信号カウント回路
１１２0 〜１１２n は、競合制御回路４０からのＤＭＡ
Ｃ−ＢＭゲート２４0 〜２４n 夫々の開放信号をカウン
トし、ＤＭＡ回数設定レジスタ１１０0 〜１１０n 夫々
に設定されたカウント値となったときにキャリーアウト
信号を出力する。回転優先回路１１４は、図４に示す回
転優先回路であり、ゲート開放信号カウント回路１１２
0 〜１１２n においては、図４の回転優先回路にて、競
合制御回路４０より入力していたＤＭＡＣ−ＢＭゲート
２４0 〜２４n 夫々の開放信号をカウントし、ＤＭＡ回
数設定レジスタ１１０0 〜１１０n に設定されたカウン
ト値となったときにキャリーアウト信号を出力し、回転
優先回路１１４においては、当該キャリーアウト信号を
契機に状態遷移を行う。
実施例のブロック図を示す。同図中、ＤＭＡ回数設定レ
ジスタ１１０0 〜１１０n 夫々は、ＣＰＵ３０により書
き込まれた値を保持する。ゲート開放信号カウント回路
１１２0 〜１１２n は、競合制御回路４０からのＤＭＡ
Ｃ−ＢＭゲート２４0 〜２４n 夫々の開放信号をカウン
トし、ＤＭＡ回数設定レジスタ１１０0 〜１１０n 夫々
に設定されたカウント値となったときにキャリーアウト
信号を出力する。回転優先回路１１４は、図４に示す回
転優先回路であり、ゲート開放信号カウント回路１１２
0 〜１１２n においては、図４の回転優先回路にて、競
合制御回路４０より入力していたＤＭＡＣ−ＢＭゲート
２４0 〜２４n 夫々の開放信号をカウントし、ＤＭＡ回
数設定レジスタ１１０0 〜１１０n に設定されたカウン
ト値となったときにキャリーアウト信号を出力し、回転
優先回路１１４においては、当該キャリーアウト信号を
契機に状態遷移を行う。
【００５９】ここで、図２６（Ａ）〜（Ｃ）に示す如
く、ＤＭＡ回数設定レジスタ１１０0〜１１０3 夫々に
１１０，２００，３００が設定されているとき、同図
（Ｄ）〜（Ｆ）に示す如く、ゲート開放信号カウント回
路１１２0 〜１１２3 夫々のカウント値が変化すると、
ゲート開放信号カウント回路１１２0 〜１１２3 夫々は
同図（Ｇ）〜（Ｉ）に示すキャリーアウト信号を出力
し、ＤＭＡＣの優先順位は同図（Ｊ）に示す如く遷移す
る。
く、ＤＭＡ回数設定レジスタ１１０0〜１１０3 夫々に
１１０，２００，３００が設定されているとき、同図
（Ｄ）〜（Ｆ）に示す如く、ゲート開放信号カウント回
路１１２0 〜１１２3 夫々のカウント値が変化すると、
ゲート開放信号カウント回路１１２0 〜１１２3 夫々は
同図（Ｇ）〜（Ｉ）に示すキャリーアウト信号を出力
し、ＤＭＡＣの優先順位は同図（Ｊ）に示す如く遷移す
る。
【００６０】このため、複数のＤＭＡＣのＢＭへのＤＭ
Ａ要求があった場合に、最下位状態に遷移するまでに要
するＤＭＡ回数を、ＤＭＡＣ毎に任意に設定することが
でき、回転優先回路に優先度を持たせると共に、回転契
機を可変とすることが可能となる。
Ａ要求があった場合に、最下位状態に遷移するまでに要
するＤＭＡ回数を、ＤＭＡＣ毎に任意に設定することが
でき、回転優先回路に優先度を持たせると共に、回転契
機を可変とすることが可能となる。
【００６１】図２７はＢＭバス使用状態記録回路４６の
一実施例のブロック図を示す。同図中、制御レジスタ１
２０は、ＣＰＵ３０により書き込まれた値を保持する。
ＯＲゲート１２２は、ＤＭＡＣ−ＢＭゲート２４0 〜２
４n 夫々の開放信号の論理和をとるもの、ＷＥ作成回路
１２４は、ＯＲゲート１２２による論理和の結果からＤ
ＰＭ（デュアル・ポート・メモリ）１２８のライトタイ
ミングを作成する。アドレスカウンタ回路１２６は、Ｄ
ＭＡＣ−ＢＭゲートの開放信号をカウントし、ＤＰＭ１
２８のアドレスを作成する。ＤＭＡＣ番号作成回路１３
０は、ＤＭＡＣ−ＢＭゲート２４0 〜２４n の開放信号
をエンコードし、ＤＭＡＣ番号を作成する。優先順位状
態番号作成回路１３２は、優先順位状態表示信号番号０
〜ｎ！をエンコードし、優先順位状態番号を作成する。
ＤＰＭ１２８は、ＤＭＡＣ番号及び優先順位状態表示信
号番号をアドレスカウント回路１２６から出力されたア
ドレスに蓄積するものであり、ＤＰＭ１２８において
は、制御レジスタ１２０に保持された値にて書き込みが
許可され、ＷＥ作成回路１２４にて作成されたライトタ
イミングで、ＤＭＡＣ番号及び優先順位状態番号を、ア
ドレスカウント回路１２６から出力されたアドレスに蓄
積し、ＣＰＵ３０による読み取りを可能としている。
一実施例のブロック図を示す。同図中、制御レジスタ１
２０は、ＣＰＵ３０により書き込まれた値を保持する。
ＯＲゲート１２２は、ＤＭＡＣ−ＢＭゲート２４0 〜２
４n 夫々の開放信号の論理和をとるもの、ＷＥ作成回路
１２４は、ＯＲゲート１２２による論理和の結果からＤ
ＰＭ（デュアル・ポート・メモリ）１２８のライトタイ
ミングを作成する。アドレスカウンタ回路１２６は、Ｄ
ＭＡＣ−ＢＭゲートの開放信号をカウントし、ＤＰＭ１
２８のアドレスを作成する。ＤＭＡＣ番号作成回路１３
０は、ＤＭＡＣ−ＢＭゲート２４0 〜２４n の開放信号
をエンコードし、ＤＭＡＣ番号を作成する。優先順位状
態番号作成回路１３２は、優先順位状態表示信号番号０
〜ｎ！をエンコードし、優先順位状態番号を作成する。
ＤＰＭ１２８は、ＤＭＡＣ番号及び優先順位状態表示信
号番号をアドレスカウント回路１２６から出力されたア
ドレスに蓄積するものであり、ＤＰＭ１２８において
は、制御レジスタ１２０に保持された値にて書き込みが
許可され、ＷＥ作成回路１２４にて作成されたライトタ
イミングで、ＤＭＡＣ番号及び優先順位状態番号を、ア
ドレスカウント回路１２６から出力されたアドレスに蓄
積し、ＣＰＵ３０による読み取りを可能としている。
【００６２】ここで、図２８（Ａ）〜（Ｄ）に示すタイ
ミングでＤＭＡ要求信号ＤＭＡＲＱ 0 〜ＤＭＡＲＱ3 が
発生して、同図（Ｅ）〜（Ｈ）に示すＤＭＡＣ−ＢＭゲ
ート２４0 〜２４3 夫々の開放信号が出力され、ＢＭ２
６の使用権が同図（Ｉ）に示す如く切り換わり、優先順
位状態が同図（Ｊ）に示す如く遷移した場合について考
える。アドレスカウント回路１２６は制御レジスタ１２
０の内容により同図（Ｋ）に示すタイミングでリセット
解除され、アドレスカウント回路１２６は同図（Ｌ）に
示す如く開放信号をカウントする。ＤＭＡＣ番号作成回
路１３０は同図（Ｍ）に示すＤＭＡＣ番号を作成し、優
先順位状態番号作成回路１３２は同図（Ｎ）に示す優先
順位状態表示信号番号を作成する。そして同図（Ｏ），
（Ｐ）に示すチップイネーブル信号（ＣＥ）及びライト
イネーブル信号（ＷＥ）によってＤＰＭ１２８に同図
（Ｑ）に示す如くＤＭＡＣ番号及び優先順位状態表示信
号番号が書き込まれる。
ミングでＤＭＡ要求信号ＤＭＡＲＱ 0 〜ＤＭＡＲＱ3 が
発生して、同図（Ｅ）〜（Ｈ）に示すＤＭＡＣ−ＢＭゲ
ート２４0 〜２４3 夫々の開放信号が出力され、ＢＭ２
６の使用権が同図（Ｉ）に示す如く切り換わり、優先順
位状態が同図（Ｊ）に示す如く遷移した場合について考
える。アドレスカウント回路１２６は制御レジスタ１２
０の内容により同図（Ｋ）に示すタイミングでリセット
解除され、アドレスカウント回路１２６は同図（Ｌ）に
示す如く開放信号をカウントする。ＤＭＡＣ番号作成回
路１３０は同図（Ｍ）に示すＤＭＡＣ番号を作成し、優
先順位状態番号作成回路１３２は同図（Ｎ）に示す優先
順位状態表示信号番号を作成する。そして同図（Ｏ），
（Ｐ）に示すチップイネーブル信号（ＣＥ）及びライト
イネーブル信号（ＷＥ）によってＤＰＭ１２８に同図
（Ｑ）に示す如くＤＭＡＣ番号及び優先順位状態表示信
号番号が書き込まれる。
【００６３】このため、複数のＤＭＡＣのＢＭへのＤＭ
Ａ要求があった場合に、各ＤＭＡＣのＤＭＡＣ−ＢＭゲ
ートの開放信号を契機に、ＤＭＡＣ番号及びその時の優
先順位状態表示信号番号をＤＰＭ１２８に記録させ、ま
た、ＣＰＵ３０による制御レジスタ１２０の設定によ
り、ＤＰＭ１２８への記録の開始・停止及びアドレスカ
ウント回路１２６をリセットすることが可能となる。ま
た、ＤＰＭ１２８の内容をＣＰＵ３０により読み取り可
能とすることにより、任意時間帯でのＢＭバス２６上に
おける各ＤＭＡＣのＤＭＡの実行結果を、その時の優先
順位状態番号と共に実行順に記録し、また、その記録を
読み取り可能となる。
Ａ要求があった場合に、各ＤＭＡＣのＤＭＡＣ−ＢＭゲ
ートの開放信号を契機に、ＤＭＡＣ番号及びその時の優
先順位状態表示信号番号をＤＰＭ１２８に記録させ、ま
た、ＣＰＵ３０による制御レジスタ１２０の設定によ
り、ＤＰＭ１２８への記録の開始・停止及びアドレスカ
ウント回路１２６をリセットすることが可能となる。ま
た、ＤＰＭ１２８の内容をＣＰＵ３０により読み取り可
能とすることにより、任意時間帯でのＢＭバス２６上に
おける各ＤＭＡＣのＤＭＡの実行結果を、その時の優先
順位状態番号と共に実行順に記録し、また、その記録を
読み取り可能となる。
【００６４】
【発明の効果】上述の如く、請求項１に記載の発明は、
ＣＰＵと、データバッファメモリに対して入出力データ
をＤＭＡ転送する複数のＤＭＡＣとの競合を制御する競
合制御回路であって、上記ＣＰＵから複数のＤＭＡＣ夫
々に対するアクセス要求と複数のＤＭＡＣ夫々のＤＭＡ
要求とによる、各ＤＭＡＣが接続されたＤＭＡＣバスの
競合を制御する複数のＤＭＡＣバス競合制御回路と、上
記複数のＤＭＡＣ夫々のＤＭＡ要求によるデータバッフ
ァメモリが接続されたＢＭバスの競合を制御するＢＭバ
ス競合制御回路と、上記複数のＤＭＡＣの優先順位状態
を表わす優先順位状態表示回路とを有し、上記ＢＭバス
競合制御回路は、各ＤＭＡＣの優先順位状態に応じて優
先度の低いＤＭＡＣに対応するＤＭＡＣバス競合制御回
路に対してＢＭバス待ち合わせ表示信号を供給し、上記
複数のＤＭＡＣバス競合制御回路は、対応するＤＭＡＣ
がＤＭＡＣバスの待ち合わせ時であるとき上記ＢＭバス
競合制御回路にＤＭＡＣバス待ち合わせ表示信号を供給
する。
ＣＰＵと、データバッファメモリに対して入出力データ
をＤＭＡ転送する複数のＤＭＡＣとの競合を制御する競
合制御回路であって、上記ＣＰＵから複数のＤＭＡＣ夫
々に対するアクセス要求と複数のＤＭＡＣ夫々のＤＭＡ
要求とによる、各ＤＭＡＣが接続されたＤＭＡＣバスの
競合を制御する複数のＤＭＡＣバス競合制御回路と、上
記複数のＤＭＡＣ夫々のＤＭＡ要求によるデータバッフ
ァメモリが接続されたＢＭバスの競合を制御するＢＭバ
ス競合制御回路と、上記複数のＤＭＡＣの優先順位状態
を表わす優先順位状態表示回路とを有し、上記ＢＭバス
競合制御回路は、各ＤＭＡＣの優先順位状態に応じて優
先度の低いＤＭＡＣに対応するＤＭＡＣバス競合制御回
路に対してＢＭバス待ち合わせ表示信号を供給し、上記
複数のＤＭＡＣバス競合制御回路は、対応するＤＭＡＣ
がＤＭＡＣバスの待ち合わせ時であるとき上記ＢＭバス
競合制御回路にＤＭＡＣバス待ち合わせ表示信号を供給
する。
【００６５】このように、複数のＤＭＡＣによるＢＭバ
スの競合があった場合に、ＢＭバス上で優先度が高いＤ
ＭＡＣがＣＰＵからの当該ＤＭＡＣ内レジスタのアクセ
スにより待ち合わせをしたときには、他のＤＭＡＣに対
してバス使用権を与えることができ、ＣＰＵからの当該
ＤＭＡＣ内レジスタアクセスと、他のＤＭＡＣのＤＭＡ
転送とを並行に実行できる。
スの競合があった場合に、ＢＭバス上で優先度が高いＤ
ＭＡＣがＣＰＵからの当該ＤＭＡＣ内レジスタのアクセ
スにより待ち合わせをしたときには、他のＤＭＡＣに対
してバス使用権を与えることができ、ＣＰＵからの当該
ＤＭＡＣ内レジスタアクセスと、他のＤＭＡＣのＤＭＡ
転送とを並行に実行できる。
【００６６】また、請求項２に記載の発明は、ＣＰＵ
と、データバッファメモリに対して入出力データをＤＭ
Ａ転送する複数のＤＭＡＣとの競合を制御する競合制御
回路であって、上記ＣＰＵから複数のＤＭＡＣ夫々に対
するアクセス要求と複数のＤＭＡＣ夫々のＤＭＡ要求と
による、各ＤＭＡＣが接続されたＤＭＡＣバスの競合を
制御する複数のＤＭＡＣバス競合制御回路と、上記複数
のＤＭＡＣ夫々のＤＭＡ要求によるデータバッファメモ
リが接続されたＢＭバスの競合を制御するＢＭバス競合
制御回路と、上記複数のＤＭＡＣの優先順位状態を表わ
す優先順位状態表示回路とを有し、上記複数のＤＭＡＣ
バス競合制御回路は、ＤＭＡ要求を行ったＤＭＡＣに許
可を与えると共に、上記ＢＭバス競合制御回路にＢＭバ
ス要求を行い、ＢＭバス競合制御回路は、各ＤＭＡＣの
優先順位状態に応じて優先度の低いＤＭＡＣに対してＢ
Ｍバス待ち合わせ表示信号を供給する。
と、データバッファメモリに対して入出力データをＤＭ
Ａ転送する複数のＤＭＡＣとの競合を制御する競合制御
回路であって、上記ＣＰＵから複数のＤＭＡＣ夫々に対
するアクセス要求と複数のＤＭＡＣ夫々のＤＭＡ要求と
による、各ＤＭＡＣが接続されたＤＭＡＣバスの競合を
制御する複数のＤＭＡＣバス競合制御回路と、上記複数
のＤＭＡＣ夫々のＤＭＡ要求によるデータバッファメモ
リが接続されたＢＭバスの競合を制御するＢＭバス競合
制御回路と、上記複数のＤＭＡＣの優先順位状態を表わ
す優先順位状態表示回路とを有し、上記複数のＤＭＡＣ
バス競合制御回路は、ＤＭＡ要求を行ったＤＭＡＣに許
可を与えると共に、上記ＢＭバス競合制御回路にＢＭバ
ス要求を行い、ＢＭバス競合制御回路は、各ＤＭＡＣの
優先順位状態に応じて優先度の低いＤＭＡＣに対してＢ
Ｍバス待ち合わせ表示信号を供給する。
【００６７】このように、複数のＤＭＡＣによるＢＭバ
スの競合があった場合に、待ち合わせをしたＤＭＡＣに
対しては、先行してＤＭＡを開始させると共に待ち合わ
せ制御を行い、各ＤＭＡＣによるＢＭバス保有時間及び
待ち合わせ時間を最小とすることが可能となる。
スの競合があった場合に、待ち合わせをしたＤＭＡＣに
対しては、先行してＤＭＡを開始させると共に待ち合わ
せ制御を行い、各ＤＭＡＣによるＢＭバス保有時間及び
待ち合わせ時間を最小とすることが可能となる。
【００６８】また、請求項３に記載の発明は、請求項１
又は２記載の競合制御回路において、前記優先順位状態
表示回路は、ＢＭバスの使用権を獲得したＤＭＡＣの優
先順位を最下位に遷移させる。
又は２記載の競合制御回路において、前記優先順位状態
表示回路は、ＢＭバスの使用権を獲得したＤＭＡＣの優
先順位を最下位に遷移させる。
【００６９】このように、複数のＤＭＡＣのＢＭバスに
おけるバス競合があった場合に、バス使用権を獲得した
ＤＭＡＣの優先順位を最下位へ移すことにより、各ＤＭ
ＡＣのバス使用権獲得に偏りを生じない。また、請求項
４に記載の発明は、請求項１又は２記載の競合制御回路
において、前記優先順位状態表示回路は、各ＤＭＡＣの
単位時間当りのＢＭバス待ち合わせ率を求め、上記ＢＭ
バス待ち合わせ率が高いＤＭＡＣの優先順位を高くす
る。
おけるバス競合があった場合に、バス使用権を獲得した
ＤＭＡＣの優先順位を最下位へ移すことにより、各ＤＭ
ＡＣのバス使用権獲得に偏りを生じない。また、請求項
４に記載の発明は、請求項１又は２記載の競合制御回路
において、前記優先順位状態表示回路は、各ＤＭＡＣの
単位時間当りのＢＭバス待ち合わせ率を求め、上記ＢＭ
バス待ち合わせ率が高いＤＭＡＣの優先順位を高くす
る。
【００７０】このように、複数のＤＭＡＣのＢＭへのＤ
ＭＡ要求があった場合に、各ＤＭＡＣのＢＭバス使用要
求回数とＢＭバス待ち合わせ回数をカウントして各ＤＭ
ＡＣ毎のＢＭバス待ち合わせ率を算出することにより、
待ち合わせ率の大きいＤＭＡＣの優先順位を高くするこ
とが可能となる。
ＭＡ要求があった場合に、各ＤＭＡＣのＢＭバス使用要
求回数とＢＭバス待ち合わせ回数をカウントして各ＤＭ
ＡＣ毎のＢＭバス待ち合わせ率を算出することにより、
待ち合わせ率の大きいＤＭＡＣの優先順位を高くするこ
とが可能となる。
【００７１】また、請求項５に記載の発明は、請求項１
又は２記載の競合制御回路において、前記優先順位状態
表示回路は、単位時間当りの待ち合わせ回数が予め設定
された回数を越えたＤＭＡＣの優先順位を最上位に遷移
させる。
又は２記載の競合制御回路において、前記優先順位状態
表示回路は、単位時間当りの待ち合わせ回数が予め設定
された回数を越えたＤＭＡＣの優先順位を最上位に遷移
させる。
【００７２】このように、複数のＤＭＡＣによるＢＭバ
スの競合があった場合に、各ＤＭＡＣの単位時間当りの
待ち合わせ回数が予め設定された回数を越えたとき、当
該回数を越えたＤＭＡＣの優先順位を最上位に移すこと
により、バス使用頻度の高いＤＭＡＣの優先順位を上げ
ることが可能となる。
スの競合があった場合に、各ＤＭＡＣの単位時間当りの
待ち合わせ回数が予め設定された回数を越えたとき、当
該回数を越えたＤＭＡＣの優先順位を最上位に移すこと
により、バス使用頻度の高いＤＭＡＣの優先順位を上げ
ることが可能となる。
【００７３】また、請求項６に記載の発明は、請求項１
又は２記載の競合制御回路において、前記優先順位状態
表示回路は、単位時間当りの使用要求回数が予め設定さ
れた回数を越えたＤＭＡＣの優先順位を最上位に遷移さ
せる。
又は２記載の競合制御回路において、前記優先順位状態
表示回路は、単位時間当りの使用要求回数が予め設定さ
れた回数を越えたＤＭＡＣの優先順位を最上位に遷移さ
せる。
【００７４】このように、複数のＤＭＡＣのＢＭへのＤ
ＭＡ要求があった場合に、各ＤＭＡＣの単位時間当りの
使用要求回数が予め設定された回数を越えた場合に、当
該回数を越えたＤＭＡＣの優先順位を最上位に移すこと
により、バス使用頻度の高いＤＭＡＣの優先順位を上げ
ることが可能となる。
ＭＡ要求があった場合に、各ＤＭＡＣの単位時間当りの
使用要求回数が予め設定された回数を越えた場合に、当
該回数を越えたＤＭＡＣの優先順位を最上位に移すこと
により、バス使用頻度の高いＤＭＡＣの優先順位を上げ
ることが可能となる。
【００７５】また、請求項７に記載の発明は、請求項３
記載の競合制御回路において、前記優先順位状態表示回
路は、所定のＤＭＡＣの優先順位の下位への遷移を防止
する。このように、複数のＤＭＡＣのＢＭへのＤＭＡ要
求があった場合に、優先順位を上位固定としたいＤＭＡ
Ｃの最下位状態遷移を抑止することにより、継続してバ
ス使用頻度の高いＤＭＡＣの優先順位を上位固定とする
ことが可能となる。
記載の競合制御回路において、前記優先順位状態表示回
路は、所定のＤＭＡＣの優先順位の下位への遷移を防止
する。このように、複数のＤＭＡＣのＢＭへのＤＭＡ要
求があった場合に、優先順位を上位固定としたいＤＭＡ
Ｃの最下位状態遷移を抑止することにより、継続してバ
ス使用頻度の高いＤＭＡＣの優先順位を上位固定とする
ことが可能となる。
【００７６】また、請求項８に記載の発明は、請求項１
又は２記載の競合制御回路において、前記優先順位状態
表示回路は、各ＤＭＡＣのＢＭバス使用権の獲得回数が
ＤＭＡＣ毎に設定された所定回数を越えたときに優先順
位を最下位に遷移させる。
又は２記載の競合制御回路において、前記優先順位状態
表示回路は、各ＤＭＡＣのＢＭバス使用権の獲得回数が
ＤＭＡＣ毎に設定された所定回数を越えたときに優先順
位を最下位に遷移させる。
【００７７】このように、複数のＤＭＡＣのＢＭへのＤ
ＭＡ要求があった場合に、各ＤＭＡ毎に、最下位状態に
遷移するまでに要するＤＭＡ転送回数を任意に設定する
ことにより、優先度の遷移の契機を可変することが可能
となる。また、請求項９に記載の発明は、請求項１又は
２記載の競合制御回路において、各ＤＭＡＣのＢＭバス
使用権獲得に応じてＢＭバス使用権を獲得したＤＭＡＣ
及び優先順位状態を記憶するメモリを有する。
ＭＡ要求があった場合に、各ＤＭＡ毎に、最下位状態に
遷移するまでに要するＤＭＡ転送回数を任意に設定する
ことにより、優先度の遷移の契機を可変することが可能
となる。また、請求項９に記載の発明は、請求項１又は
２記載の競合制御回路において、各ＤＭＡＣのＢＭバス
使用権獲得に応じてＢＭバス使用権を獲得したＤＭＡＣ
及び優先順位状態を記憶するメモリを有する。
【００７８】このように、複数のＤＭＡＣのＢＭへのＤ
ＭＡ要求があった場合に、各ＤＭＡＣのＢＭバス使用権
の獲得を契機に、ＤＭＡＣ番号及びその時の優先順位状
態番号をメモリに記録させることにより、任意時間帯で
のＢＭバス上における各ＤＭＡＣのＤＭＡの実行結果
を、その時の優先順位状態番号と共に実行順に記録で
き、また、その記録を読み取りが可能となる。
ＭＡ要求があった場合に、各ＤＭＡＣのＢＭバス使用権
の獲得を契機に、ＤＭＡＣ番号及びその時の優先順位状
態番号をメモリに記録させることにより、任意時間帯で
のＢＭバス上における各ＤＭＡＣのＤＭＡの実行結果
を、その時の優先順位状態番号と共に実行順に記録で
き、また、その記録を読み取りが可能となる。
【図１】競合制御回路のブロック図である。
【図２】本発明を適用したシステムのブロック図であ
る。
る。
【図３】図２を説明するための信号タイミングチャート
である。
である。
【図４】競合制御回路のブロック図である。
【図５】図４を説明するための信号タイミングチャート
である。
である。
【図６】優先順位状態表示回路のブロック図である。
【図７】優先状態遷移テーブルを示す図である。
【図８】優先状態遷移を説明するための図である。
【図９】図６を説明するための信号タイミングチャート
である。
である。
【図１０】ＢＭバス使用監視回路のブロック図である。
【図１１】図１０を説明するための信号タイミングチャ
ートである。
ートである。
【図１２】優先度設定処理のフローチャートである。
【図１３】優先状態遷移テーブルを示す図である。
【図１４】図１２の処理を説明するための図である。
【図１５】優先順位状態表示回路のブロック図である。
【図１６】優先状態遷移テーブルを示す図である。
【図１７】優先状態遷移を説明するための図である。
【図１８】図１５を説明するための図である。
【図１９】優先順位状態表示回路のブロック図である。
【図２０】優先状態遷移テーブルを示す図である。
【図２１】優先状態遷移を説明するための図である。
【図２２】図１９を説明するための信号タイミングチャ
ートである。
ートである。
【図２３】優先順位状態表示回路のブロック図である。
【図２４】図２３を説明するための信号タイミングチャ
ートである。
ートである。
【図２５】優先順位状態表示回路のブロック図である。
【図２６】図２５を説明するための信号タイミングチャ
ートである。
ートである。
【図２７】ＢＭバス使用記録回路のブロック図である。
【図２８】図２７を説明するための信号タイミングチャ
ートである。
ートである。
【図２９】従来システムのブロック図である。
【図３０】図２９の信号タイミングチャートである。
２０0 〜２０n ＤＭＡＣ ２２0 〜２２n ＤＭＡＣバス ２４0 〜２４n ＤＭＡＣ−ＢＭゲート ２６ ＢＭバス ２８ ＢＭ ３０ ＣＰＵ ３２0 〜３２n ＣＰＵ−ＤＭＡＣゲート ３４ ＣＰＵバス ４０ 競合制御回路 ４２ 優先順位状態表示回路 ４４ ＢＭバス使用率監視回路 ４６ ＢＭバス使用状態記録回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小島 進 神奈川県横浜市港北区新横浜３丁目９番18 号 富士通コミュニケーション・システム ズ株式会社内 (72)発明者 山口 哲夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (9)
- 【請求項１】 ＣＰＵと、データバッファメモリに対し
て入出力データをＤＭＡ転送する複数のＤＭＡＣとの競
合を制御する競合制御回路であって、 上記ＣＰＵから複数のＤＭＡＣ夫々に対するアクセス要
求と複数のＤＭＡＣ夫々のＤＭＡ要求とによる、各ＤＭ
ＡＣが接続されたＤＭＡＣバスの競合を制御する複数の
ＤＭＡＣバス競合制御回路と、 上記複数のＤＭＡＣ夫々のＤＭＡ要求によるデータバッ
ファメモリが接続されたＢＭバスの競合を制御するＢＭ
バス競合制御回路と、 上記複数のＤＭＡＣの優先順位状態を表わす優先順位状
態表示回路とを有し、 上記ＢＭバス競合制御回路は、各ＤＭＡＣの優先順位状
態に応じて優先度の低いＤＭＡＣに対応するＤＭＡＣバ
ス競合制御回路に対してＢＭバス待ち合わせ表示信号を
供給し、 上記複数のＤＭＡＣバス競合制御回路は、対応するＤＭ
ＡＣがＤＭＡＣバスの待ち合わせ時であるとき上記ＢＭ
バス競合制御回路にＤＭＡＣバス待ち合わせ表示信号を
供給することを特徴とする競合制御回路。 - 【請求項２】 ＣＰＵと、データバッファメモリに対し
て入出力データをＤＭＡ転送する複数のＤＭＡＣとの競
合を制御する競合制御回路であって、 上記ＣＰＵから複数のＤＭＡＣ夫々に対するアクセス要
求と複数のＤＭＡＣ夫々のＤＭＡ要求とによる、各ＤＭ
ＡＣが接続されたＤＭＡＣバスの競合を制御する複数の
ＤＭＡＣバス競合制御回路と、 上記複数のＤＭＡＣ夫々のＤＭＡ要求によるデータバッ
ファメモリが接続されたＢＭバスの競合を制御するＢＭ
バス競合制御回路と、 上記複数のＤＭＡＣの優先順位状態を表わす優先順位状
態表示回路とを有し、 上記複数のＤＭＡＣバス競合制御回路は、ＤＭＡ要求を
行ったＤＭＡＣに許可を与えると共に、上記ＢＭバス競
合制御回路にＢＭバス要求を行い、 ＢＭバス競合制御回路は、各ＤＭＡＣの優先順位状態に
応じて優先度の低いＤＭＡＣに対してＢＭバス待ち合わ
せ表示信号を供給することを特徴とする競合制御回路。 - 【請求項３】 請求項１又は２記載の競合制御回路にお
いて、 前記優先順位状態表示回路は、ＢＭバスの使用権を獲得
したＤＭＡＣの優先順位を最下位に遷移させることを特
徴とする競合制御回路。 - 【請求項４】 請求項１又は２記載の競合制御回路にお
いて、 前記優先順位状態表示回路は、各ＤＭＡＣの単位時間当
りのＢＭバス待ち合わせ率を求め、上記ＢＭバス待ち合
わせ率が高いＤＭＡＣの優先順位を高くすることを特徴
とする競合制御回路。 - 【請求項５】 請求項１又は２記載の競合制御回路にお
いて、 前記優先順位状態表示回路は、単位時間当りの待ち合わ
せ回数が予め設定された回数を越えたＤＭＡＣの優先順
位を最上位に遷移させることを特徴とする競合制御回
路。 - 【請求項６】 請求項１又は２記載の競合制御回路にお
いて、 前記優先順位状態表示回路は、単位時間当りの使用要求
回数が予め設定された回数を越えたＤＭＡＣの優先順位
を最上位に遷移させることを特徴とする競合制御回路。 - 【請求項７】 請求項３記載の競合制御回路において、 前記優先順位状態表示回路は、所定のＤＭＡＣの優先順
位の下位への遷移を防止することを特徴とする競合制御
回路。 - 【請求項８】 請求項１又は２記載の競合制御回路にお
いて、 前記優先順位状態表示回路は、各ＤＭＡＣのＢＭバス使
用権の獲得回数がＤＭＡＣ毎に設定された所定回数を越
えたときに優先順位を最下位に遷移させることを特徴と
する競合制御回路。 - 【請求項９】 請求項１又は２記載の競合制御回路にお
いて、 各ＤＭＡＣのＢＭバス使用権獲得に応じてＢＭバス使用
権を獲得したＤＭＡＣ及び優先順位状態を記憶するメモ
リを有することを特徴とする競合制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14758396A JPH09330289A (ja) | 1996-06-10 | 1996-06-10 | 競合制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14758396A JPH09330289A (ja) | 1996-06-10 | 1996-06-10 | 競合制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330289A true JPH09330289A (ja) | 1997-12-22 |
Family
ID=15433640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14758396A Withdrawn JPH09330289A (ja) | 1996-06-10 | 1996-06-10 | 競合制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330289A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222161A (ja) * | 2001-01-26 | 2002-08-09 | Fujitsu Ltd | 半導体装置、及びデータ転送方法 |
| US6941428B2 (en) | 2002-09-25 | 2005-09-06 | International Business Machines Corporation | Memory controller optimization |
| JP2007310532A (ja) * | 2006-05-17 | 2007-11-29 | Renesas Technology Corp | バスアクセス調停方法及び半導体集積回路 |
| CN113711191A (zh) * | 2019-05-16 | 2021-11-26 | 欧姆龙株式会社 | 信息处理装置 |
-
1996
- 1996-06-10 JP JP14758396A patent/JPH09330289A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222161A (ja) * | 2001-01-26 | 2002-08-09 | Fujitsu Ltd | 半導体装置、及びデータ転送方法 |
| JP4620880B2 (ja) * | 2001-01-26 | 2011-01-26 | 富士通セミコンダクター株式会社 | 半導体装置、及びデータ転送方法 |
| US6941428B2 (en) | 2002-09-25 | 2005-09-06 | International Business Machines Corporation | Memory controller optimization |
| JP2007310532A (ja) * | 2006-05-17 | 2007-11-29 | Renesas Technology Corp | バスアクセス調停方法及び半導体集積回路 |
| CN113711191A (zh) * | 2019-05-16 | 2021-11-26 | 欧姆龙株式会社 | 信息处理装置 |
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|---|---|---|---|
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