JP2005115421A

JP2005115421A - メモリアクセス調停装置、及びメモリアクセス調停方法

Info

Publication number: JP2005115421A
Application number: JP2003344863A
Authority: JP
Inventors: Hideya Takahashi; 秀也高橋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-10-02
Filing date: 2003-10-02
Publication date: 2005-04-28

Abstract

【課題】メモリを他ブロックと共有しており、一定サイクルでメモリへのアクセスを行う制御回路が、待ち時間なしにメモリへのアクセスを行えるようにする。
【解決手段】ランダムなタイミングでメモリ５にアクセスする第１制御手段１と、一定のサイクルでメモリ５にアクセスする第２制御手段２とをメモリアクセス要求要因として含み、前記各制御手段から出力されるリクエスト信号を調停する調停手段３とを備えたメモリアクセス調停装置において、前記第２制御手段２からのリクエスト信号１０２の出力を受けて、前記調停手段３に対し、前記調停手段３が前記第１制御手段１に対してａｃｋ信号１０３を出力するのを禁止するａｃｋ禁止信号１０６を出力する判定手段４を備え、ａｃｋ禁止信号１０６に基いて第１制御手段１と第２制御手段２からのメモリアクセス要求を調停することとした。
【選択図】図１

Description

本発明は、メモリアクセスを行う複数の制御手段が、同一のメモリ手段を共有する場合の、メモリアクセス信号の制御を行う処理装置及び処理方法に関するものである。

従来、１つの大容量メモリを複数の制御手段が共有し、該共有メモリの読み書き（以下、メモリアクセスという）を行うことが、コストダウンなどのために行われている。複数の制御手段からのメモリアクセスを制御する方法として、メモリアクセスを制御する調停手段を設け、それぞれの制御手段がメモリアクセスを行う場合には調停手段に対してリクエスト信号を出力し、調停手段は優先順位に従い、どの制御手段がメモリを使用するかを決定するという方法が採られている。

ここで、従来のメモリアクセス調停装置を図３を用いて説明する。図３は、従来のメモリアクセス調停装置のブロック図を表す。

図３において、１１，１２はメモリへのアクセスを行う制御手段である。１３は各制御手段１１，１２が出力するリクエスト信号１００１，１００２を調停する調停手段である。１００１，１００２は、前記各制御手段がメモリへアクセスするために出力するリクエスト信号である。１００３，１００４は、メモリへのアクセスを許可するａｃｋ信号を表す。また、１４はメモリを表す。

以上のように構成された従来のメモリアクセス処理装置の動作について以下説明する。
制御手段１１，１２はメモリ１４へアクセスを行うとき、メモリ１４に対してのアクセスを要求するリクエスト信号１００１，１００２を調停手段１３に対して出力する。ここで、第１制御手段１１と第２制御手段１２からのアクセス要求が競合した場合、調停手段１３はリクエスト信号１００１，１００２を受け取ると、メモリ１４を他の制御手段が使用していない場合、リクエストを出力した各制御手段に与えられた優先順位に従ってａｃｋ信号１００３，１００４を出力する。例えば図２において、第１制御手段１１の優先順位が高ければ、ａｃｋ信号１００３を第１制御手段１１に対して出力する。

ａｃｋ信号１００３を受け取った第１制御手段１１は、メモリ１４へアクセスすることが可能となる。第１制御手段１１のメモリアクセス終了後、調停手段１３は第２制御手段に対してａｃｋ信号１００４を出力する。このようにして、メモリアクセスの調停を行う。

また、調停手段に、一定時間データ転送が行われない場合は優先順位を上位に変更することで一定時間内にデータ転送を保証するという機能を追加しているものがある(例えば、特許文献１参照)。
特開平９−９１１９４号公報

しかしながら、複数の制御手段は、それぞれが共有するメモリに対して同時にアクセスを行うことはできないため、一定のサイクルでメモリにアクセスする制御手段であって、優先順位が高い制御手段であっても、他の制御手段がメモリにアクセスしているときは、当該他の制御手段のアクセスが終了するまで待たなければいけない。

また、ダイレクトメモリアクセス方式（ＤＭＡ方式）を行っている場合では、ＤＭＡの優先順位が高い順に読み書きが行われ、他の制御手段の転送が終了するまで待ち時間が発生する。ＤＭＡの優先順位を最高にしても他の制御手段がメモリへアクセスする場合は転送を中断できないか、あるいは中断のためのオーバーヘッド時間が存在するので、アクセス開始までの待ち時間が存在することになる。

このとき例えば、一定のサイクルでメモリへアクセスするビデオ出力回路では、転送に待ち時間が発生し画像データを出力できなくなると、画像に無効な内容が出力され画像が乱れるため、画像データを常に出力している必要がある。画像データを常に出力するために、他の制御手段のメモリに対するアクセスによる待ち時間で決定される大きさのバッファを余分に持つ必要がある。

本発明は上記従来の問題点を解決するものであって、一定のサイクル毎にメモリにアクセスする制御手段が、待ち時間なしでメモリへのアクセスを行うことが可能なメモリアクセス調停装置、及びメモリアクセス調停方法を提供することを目的とする。

上記課題を解決するため、本発明に係るメモリアクセス調停装置は、請求項１に記載の発明では、共有メモリの使用許可を求めるリクエスト信号をランダムなタイミングで出力する第１制御手段と、前記共有メモリの使用許可を求めるリクエスト信号を一定のサイクル毎に出力する第２制御手段と、前記第１制御手段、及び第２制御手段からそれぞれ出力される前記リクエスト信号を調停する調停手段とを備えたメモリアクセス調停装置において、前記第２制御手段からのリクエスト信号の出力を受けて、前記調停手段に対し、該調停手段が前記第１制御手段に対してａｃｋ信号を出力するのを禁止するａｃｋ禁止信号を出力する判定手段を備えることを特徴とする。

また、請求項２に記載の発明では、請求項１に記載のメモリアクセス調停装置において、前記判定手段は、前記第２制御手段からのリクエスト信号の入力時点から所定時間の経過後に、前記ａｃｋ禁止信号の出力を開始するものであることを特徴とする。

また、請求項３に記載の発明では、請求項２に記載のメモリアクセス調停装置において、前記判定手段は、前記第２制御手段からのリクエスト信号の入力時点からの計測時間が、前記第２制御手段のリクエストの１サイクルに要する時間から前記第１制御手段の最大データ転送時間を減算した時間になったときに、前記ａｃｋ禁止信号の出力を開始するものであることを特徴とする。

本発明に係るメモリアクセス調停装置は、前記第２制御手段からのリクエスト信号の出力を受けて、前記調停手段が前記第１制御手段に対してａｃｋ信号を出力するのを禁止するａｃｋ禁止信号を前記調停手段に対して出力する判定手段を備え、前記調停手段は、前記判定手段から出力されるａｃｋ禁止信号に基づいて、前記第１制御手段と第２制御手段とからそれぞれ出力されるリクエスト信号を調停することとしたので、一定のサイクルでメモリにアクセスをする第２制御手段が待ち時間なしでメモリへのアクセスを行うことができるようになる。

また、前記第２制御手段のアクセスサイクルと、前記第１制御手段の最大データ転送時間に基いて前記ａｃｋ禁止信号の出力開始タイミングを定め、該タイミングで当該ａｃｋ禁止信号を出力することにしたため、前記第２制御手段のメモリアクセスサイクルごとのメモリアクセス要求は確実に許可されることになる。

その結果として、回路の読みだしバッファの量を削減し、メモリアクセス処理に関する制御を簡易に行うことが可能となる。

以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は本発明の実施の形態における、メモリアクセス調停装置のブロック図を表す。まず、図１を用いて本発明の実施の形態における、メモリアクセス調停装置の構成を説明する。

第１制御手段１はランダムなタイミングでメモリ５へのアクセスを行うものである。調停手段３に対してメモリアクセスを行うためのリクエスト信号１０１を出力し、調停手段３からメモリアクセスを許可する信号であるａｃｋ信号１０３を受けるとリクエスト信号１０１の出力を停止し、メモリ５へのアクセスを行う。

第２制御手段２は一定のサイクルでメモリへのアクセスを行うものである。例えば、第２制御手段２は１００ｃｙｃｌｅ毎に１０ｃｙｃｌｅの読み書き動作を行うＮＴＳＣのＨＳｙｎｃから、一定のタイミングでメモリ５の読み書きを行うなどの動作を行う。第２制御手段２は調停手段３に対してリクエスト信号１０２を出力するとともに、判定手段４に対してもリクエスト信号１０５を出力する。調停手段３からａｃｋ信号１０４を受けるとリクエスト信号１０２の出力を停止し、メモリ５へのアクセスを行う。

判定手段４は、調停手段３が第１制御手段１に対してａｃｋ信号１０３を出力するのを禁止するａｃｋ禁止信号１０６を、調停手段３に対して出力するものである。その内部に計時手段を備えており、第２制御手段２からのリクエスト信号１０５を受ける毎にリセットを行い、第２制御手段２からのリクエスト信号１０５入力時点からの計時を行う。なお、図においては、計時手段は描画していない。

調停手段３は、前記第１制御手段１と第２制御手段２からのリクエスト信号１０１，１０２を調停するものである。第１制御手段１からリクエスト信号１０１を受け取ると、判定手段４から禁止信号１０６が出力されていなければａｃｋ信号１０３を第１制御手段１へ出力する。リクエスト信号１０１が出力されなくなるとａｃｋ信号１０３の出力を停止する。その一方、第１制御手段１からのリクエスト信号１０１を受けていても、前記ａｃｋ禁止信号１０６の出力を受けている場合は、第１制御手段１に対してａｃｋ信号１０３の出力を停止する。第２制御手段２に対しても、第２の制御手段２からリクエスト信号１０２を受け取るとａｃｋ信号１０４を第２制御手段２へ出力し、リクエスト信号１０２が出力されなくなるとａｃｋ信号１０４の出力を停止する。

メモリ５は、第１制御手段１と第２制御手段２に共有されており、第１制御手段１と第２制御手段２は同時にメモリ５へアクセスすることはできない。

次に、以上のように構成されるメモリアクセス調停装置の動作の流れを、図１、及び図２を用いて説明する。

図２において、１０１から１０６は図１に記載のリクエスト信号、ａｃｋ信号、ａｃｋ禁止信号にそれぞれ対応する各信号の出力状況を表し、ハイの状態で信号出力を、ローの状態で信号出力停止を示す。Ｔ₁からＴ₇は経時的なタイミングを表す。また、ｔ１は第１制御手段の最大データ転送時間、ｔ２は第２制御手段のデータ転送時間、ｔ３は第２制御手段のリクエストサイクルを表し、メモリアクセスの表示については、その時間にメモリアクセスを行っている制御手段を示している。

なお、以下の説明は、本発明に係るメモリアクセス調停装置においてメモリアクセス調停が行われる場合の一過程についてのものであり、Ｔ₁以前より本実施の形態に係るメモリアクセスの調停は行われているものとする。

まず、Ｔ₁の時点において、第２制御手段２がメモリへのアクセスを要求する際には、リクエスト信号１０２を調停手段３に出力するとともに、判定手段４に対してもリクエスト信号１０５を出力する。

Ｔ₁の時点において第２制御手段２からリクエスト信号１０５の出力を受けた判定手段４は、Ｔ₁の次に第２制御手段２がリクエスト信号１０２を出力するＴ₆におけるリクエスト要求を確保すべく以下の動作を行う。

すなわち、判定手段４は、まずＴ₁の時点において第２制御手段からのリクエスト信号１０５を受けて内部の計時手段をリセットし、第２制御手段２からリクエスト信号１０５の出力を受けた時点からの時間を計時する。前記計時手段の計測値が、ａｃｋ禁止信号出力タイミングとして指定されるＴ₅の値に達すると、調停手段３に対してａｃｋ禁止信号１０６を出力する。

調停手段３は、ａｃｋ禁止信号１０６の出力が開始されてから当該ａｃｋ禁止信号１０６の出力が停止するまでは、第１制御手段１からリクエスト信号１０１の出力を受けても、第１制御手段１に対してａｃｋ信号１０３を出力しない。この間に第１制御手段１からのリクエスト信号１０１が出力されても、当該リクエスト信号１０１は許可されずに出力され続けることになる。このため調停手段３は、Ｔ₆の時点において出力される第２制御手段２のリクエスト信号１０２に対してａｃｋ信号１０４を出力し、第２制御手段２はメモリへのアクセスが可能となる。

判定手段４は、第２制御手段２のメモリアクセスが終了するＴ₇の時点において、ａｃｋ禁止信号１０６の出力を停止する。なお、判定手段４は、ａｃｋ禁止信号１０６の出力、及び出力停止を行う一方で、Ｔ₆の次の第２制御手段のリクエスト要求を確保すべく、Ｔ₆の時点において第２制御手段２から出力されるリクエスト信号１０５に基づいてその内部の計時手段を再びリセットし、前記計時を開始しａｃｋ禁止信号１０６の出力に備える。

調停手段３は、Ｔ₇の時点におけるａｃｋ禁止信号１０６の出力停止を受けて、第１制御手段１から出力され続けているリクエスト信号１０１に対してａｃｋ信号１０３を出力する。これにより、第１制御手段１はＴ₇の時点からメモリ５へのアクセスを行うことが可能となる。

Ｔ₆以降においても、第２制御手段２から一定のサイクルでリクエスト信号１０５が出力される毎に、判定手段４は所定の期間ａｃｋ禁止信号１０６の出力を行い、調停手段３は該ａｃｋ禁止信号１０６に基き第１制御手段１、及び第２制御手段２からそれぞれ出力されるリクエスト信号の調停を行っていく。これによって第２制御手段２からのメモリアクセス要求は一定のサイクル通りに許可されることになる。

次に、以上の動作における判定手段４のａｃｋ禁止信号１０６の出力タイミングについて図２を用いて説明する。

まず、Ｔ₁の時点において、第２制御手段２のリクエスト信号１０５が判定手段４に入力される。第２制御手段２のリクエストの１サイクルに要する時間（以下リクエストサイクルと称する）をｔ３とすれば、当該リクエストサイクルは予め分かっているため、次回のリクエスト信号１０２の入力時間はＴ₁にｔ３を加えたＴ₆となる。

ここで、当該第２制御手段２のリクエスト要求を確保するためには、少なくとも、Ｔ₁の次の第２制御手段２のリクエスト信号入力時点であるＴ₆から第１制御手段１のメモリ５に対する最大データ転送時間であるｔ１を減じた時点であるＴ₅以降、第２制御手段のメモリアクセスが終了するＴ₇までの間、第１制御手段１からのリクエスト信号１０１を排除すればよい。

すなわち、前記第２制御手段２からのリクエスト信号１０２の入力時点からの計測時間が、前記第２制御手段２のリクエストの１サイクルに要する時間ｔ３から前記第１制御手段１の最大データ転送時間ｔ１を減算した時間になったときが、前記ａｃｋ禁止信号１０６の出力開始時点となり、第２制御手段２のメモリアクセスが終了する時点であるＴ₇がａｃｋ禁止信号１０６の出力停止時点となる。

したがって判定手段３は、第２制御手段２からリクエスト信号１０５を受けた時点で内部に備える計時手段をリセットし、第２制御手段２からリクエスト信号１０５を受けた時点からの計時を始め、計測値がＴ₅に達したときにａｃｋ禁止信号１０６の調停手段３に対する出力を開始する。また、Ｔ₇の時点において第２制御手段２のメモリアクセスが終了すると、判定手段４はａｃｋ禁止信号１０６の出力を停止する。

これにより、Ｔ₁の時点において、第２制御手段２のリクエスト信号１０２が入力されれば、Ｔ₆の時点における第２制御手段のメモリアクセス要求は確保されることになる。さらに、これ以降、リクエスト信号１０５が判定手段４に出力される毎に、判定手段４は上記の処理を繰り返し行い、その結果Ｔ₆以降の第２制御手段２のリクエストも確実に許可されることになる。

以上のように本発明の実施の形態に係るメモリアクセス調停装置、及びメモリアクセス調停方法は、前記第２制御手段２からのリクエスト信号１０５の出力を受けて、前記調停手段３が前記第１制御手段１に対するａｃｋ信号１０３の出力を禁止するａｃｋ禁止信号１０６を、所定のタイミングで前記調停手段３に対して出力する判定手段４を備え、前記調停手段３は、前記判定手段４からのａｃｋ禁止信号１０６に基づいて、前記第１制御手段１と第２制御手段２とからそれぞれ出力されるリクエスト信号１０１，１０２を調停することとしたので、一定のサイクルでメモリにアクセスする第２制御手段２が、待ち時間無くメモリ５へのアクセスを行うことができるようになる。

なお、上記説明では第１制御手段１、及び第２制御手段２がそれぞれ１つの場合について説明しているが、第１制御手段１が複数個存在する場合であっても、各第１制御手段１は第２制御手段２がメモリにアクセスしている場合は、禁止信号１０６が調停手段３に出力されているために、第２制御手段２以外の制御手段はメモリへのアクセスをすることはできない。よって第２制御手段２は常に待ち時間なしでメモリアクセスを行うことが可能である。

また、第２制御手段２が複数個存在する場合でも、以下の構成をとることにより、それぞれの第２制御手段２のメモリ５へのアクセス待ち時間をなくすことが可能である。すなわち、判定手段４を第２制御手段２に対応させて複数配置し、調停手段３は複数の判定手段４から出力されるそれぞれの禁止信号１０６を受け付けるようにする。禁止信号１０６が１つでも出力されている場合は、調停手段３が第１制御手段１のリクエストに対してａｃｋ信号の出力を禁止するようにする。これにより何れかの第２制御手段２のメモリアクセス時には第１制御手段１がメモリアクセスを行うことはできなくなるため、メモリ５へのアクセスを待ち時間無しに行うことができる。

また、上記の説明では、第２制御手段２はａｃｋ信号１０４を受けてメモリへアクセスするものとしているが、リクエスト信号１０２，１０５の出力後、無条件でメモリ５にアクセスする構成にしても良い。

さらに、メモリ５へのアクセスは、調停回路３とメモリコントローラが行う構成としても本発明の効果を得ることができる。

本発明に係るメモリアクセス調停装置、及びメモリアクセス調停方法を各種電子機器類等に採用することにより、従来必要とされていたバッファの量を削減することができる。これにより廉価な価格で製品の提供が可能となる点において有用である。

本発明の実施の形態に係るメモリアクセス調停装置の構成を説明するためのブロック図である。本発明の実施の形態に係るメモリアクセス調停装置のメモリアクセス調停方法を説明するためのタイミング図である。従来のメモリアクセス調停装置の構成を説明するためのブロック図である。

符号の説明

１，１１第１制御手段
２，１２第２制御手段
３，１３調停手段
４判定手段
５，１４メモリ
１０１，１０２，１０５，１００１，１００２リクエスト信号
１０３，１０４，１００３，１００４ａｃｋ信号
１０６ａｃｋ禁止信号

Claims

共有メモリの使用許可を求めるリクエスト信号をランダムなタイミングで出力する第１制御手段と、前記共有メモリの使用許可を求めるリクエスト信号を一定のサイクル毎に出力する第２制御手段と、前記第１制御手段、及び第２制御手段からそれぞれ出力される前記リクエスト信号を調停する調停手段とを備えたメモリアクセス調停装置において、
前記第２制御手段からのリクエスト信号の出力を受けて、前記調停手段に対し、該調停手段が前記第１制御手段に対してａｃｋ信号を出力するのを禁止するａｃｋ禁止信号を出力する判定手段を備える、
ことを特徴とするメモリアクセス調停装置。
請求項１に記載のメモリアクセス調停装置において、
前記判定手段は、前記第２制御手段からのリクエスト信号の入力時点から所定時間の経過後に、前記ａｃｋ禁止信号の出力を開始するものである、
ことを特徴とするメモリアクセス調停装置。
請求項２に記載のメモリアクセス調停装置において、
前記判定手段は、前記第２制御手段からのリクエスト信号の入力時点からの計測時間が、前記第２制御手段のリクエストの１サイクルに要する時間から前記第１制御手段の最大データ転送時間を減算した時間になったときに、前記ａｃｋ禁止信号の出力を開始するものである、
ことを特徴とするメモリアクセス調停装置。