JPH05143561A - 複合計算機システム - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、高性能で小型な複合計算機シス
テムを構成するために高速なデータ転送ときめ細かなデ
ータ転送を少ないハードウェアで実現することを可能と
するものである。 【構成】 第一の計算機１と第二の計算機６を、それぞ
れのメモリバス１２及び１３に直結したバスアダプタ１
６及び１７で結合した。このバスアダプタ１６及び１７
は基本的にメモリバス側に対するリクエスト機構で構成
されたバーストアクセス機構とランダムアクセス機構を
内蔵しそれぞれの動作を独立に行う。 【効果】 ハードウェア量の小さなバスアダプタ１６及
び１７がメモリバスに直結しているのでデータ転送を高
速にかつきめ細かく行うことが出来る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数の計算機を結合
した複合計算機システムに関するものである。

【０００２】

【従来の技術】図４に従来の複合計算機システムの一例
を示す。この図において、１は第一の計算機（図中略
称、計算機Ａと称する）、２は第一の計算機の基本処理
装置（図中同様にＢＰＵと称する）、３は第一の計算機
のメモリ、４は第一の計算機のチャネルアダプタ（図
中、ＩＯＰと称する）、５は第一の計算機のチャネル装
置、６は第二の計算機（図中略称、計算機Ｂと称す
る）、７は第二の計算機の基本処理装置（図中同様にＢ
ＰＵと称する）、８は第二の計算機のメモリ、９は第二
の計算機のチャネルアダプタ（図中、ＩＯＰと称す
る）、１０は第二の計算機のチャネル装置、１２は第一
の計算機のメモリバス、１３は第二の計算機のメモリバ
ス、１４は第一の計算機のチャネルバス、１５は第二の
計算機のチャネルバスである。

【０００３】次に動作について説明する。今、計算機Ｂ
が計算機Ａのメモリの内容を参照する動作をする場合を
考える。計算機Ｂにおいて、チャネルアダプタ９は基本
処理装置７からの割込などによって起動されるとプログ
ラムにしたがって動作を開始する。このプログラムに
は、計算機Ａのメモリを参照するという動作内容、転送
すべき元のメモリ３上の先頭アドレス、転送サイズ、転
送先のメモリ８上のアドレスなどが記述されている。こ
のとき、チャネルアダプタ９は計算機Ａのメモリを参照
するという動作内容を理解して、チャネルアダプタ９自
身の下に接続されているチャネルバス１５が空くのをを
待ってチャネル装置１０にプログラムの内容に従ったコ
マンドを送出する。即ち計算機Ａのメモリを参照すると
いう動作内容、転送すべき元のメモリ３上の先頭アドレ
ス、転送サイズ、転送先のメモリ８上の先頭アドレスと
いったものである。チャネル装置１０はそれらのコマン
ドを受け取ると、通信路１１を通じて計算機Ａのチャネ
ル装置５に同様の内容のコマンドを送る。するとチャネ
ル装置５はチャネルバス１４が空くのを待ってチャネル
アダプタ４に対しリクエストを発行しメモリ３の内容を
参照するリクエストが来ている旨を知らせる。チャネル
アダプタ４は、その内容、即ち転送すべき元のメモリ３
上の先頭アドレス、転送サイズに従って順次メモリ３を
アクセスしその内容をチャネル装置５に転送する。チャ
ネル装置５は、順次受け取った内容を通信路１１を通じ
てチャネル装置１０に送り、チャネル装置１０はチャネ
ルアダプタ９にチャネル装置５より受け取った内容をお
くる。しかる後にチャネルアダプタ９はチャネル装置１
０より受け取った内容を順次メモリ８上に転送する。チ
ャネルアダプタ９は全ての転送を終了したとき基本処理
装置７に対して割込を発生し、基本処理装置７はこの割
込処理により計算機Ａのメモリからの転送を終了したこ
とを知ったのちにメモリ８にアクセスし等価的に計算機
Ａのメモリ３の内容を参照する。ここで、この例で示す
チャネルアダプタ及びチャネル装置はその動作効率を実
用的なものとするために、バーストモードのアクセス形
態をとらざるを得ない。

【０００４】

【発明が解決しようとする課題】従来の複合計算機シス
テムは以上のように構成されているので、各部でのコマ
ンドやデータ転送のオーバヘッドが大きいために実際に
メモリの内容参照を開始できるまでに、非常に時間がか
かりまたその転送形態がいわゆるバーストモードである
ために、フラグ制御の様な数バイト程度の小さな転送／
参照を繰り返すといったきめ細かなアクセスが非常に不
得手であるというなどの問題点があった。

【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、データ転送のオーバヘッドを
小さくするとともに、きめ細かなメモリアクセスを少な
いハードウェアで実現することを目的とする。

【０００６】

【課題を解決するための手段】第１の発明に係る複合計
算機システムは、チャネルバスではなく、メモリバスに
直接接続されるアダプタによって結合されているもので
ある。

【０００７】また、第２の発明に係る複合計算機システ
ムのアダプタは、たとえば、少なくともバーストアクセ
ス機構とランダムアクセス機構の両方を独立に搭載して
いる。

【０００８】また、第３の発明に係る複合計算機システ
ムのアダプタは、バーストアクセス機構とランダムアク
セス機構の両方とも計算機内メモリバス側と計算機外側
とのデータ転送を双方向で実現しているが、このバース
トアクセス機構とランダムアクセス機構の両方とも基本
的に計算機外側からメモリバスへのリクエストを行うと
いう単方向の回路構成をとることによりハードウェア量
を大幅に削減している。

【０００９】

【作用】第１の発明における複合計算機システムは、互
いに他方のメモリ内容をそれぞれのメモリバスに直接接
続されたアダプタを通じて基本処理装置からのリード／
ライトで参照／変更する。このアダプタは、基本処理装
置からコマンドをライトされることによりチャネル装置
のようなバーストモードのアクセス動作を可能としてい
るので従来の形態どおりの大量のデータ転送も効率良く
行うことが可能で、またメモリバスに直結されているの
で従来のものに比べオーバヘッドを少なく出来、また一
般にチャネルバスより高速なメモリバスをアクセスする
ために転送速度を大幅に向上することが出来る。

【００１０】第２の発明における複合計算機システムの
アダプタはその内部構成として、たとえば、バーストア
クセス機構とランダムアクセス機構等の２以上の動作手
段を独立に搭載しているので、例えば大量のデータをバ
ーストモードで転送中に計算機間でプログラムの同期制
御を行うためのメモリを用いたフラグ操作を行うと云っ
た、並列動作が可能である。

【００１１】第３の発明における複合計算機システムの
アダプタはその内部構成として独立に持っているバース
トアクセス機構とランダムアクセス機構のどちらも自己
の計算機から他の計算機のメモリバスにリクエストを出
す事のみを基本とする構造を持っており、自己の計算機
内のメモリバス側からアダプタへのリクエストはコマン
ドとして受付て動作する事により、見かけ上双方向のデ
ータ転送の機能を実現しているため、ハードウェア量を
大幅に削減することが出来る。

【００１２】

【実施例】

実施例１．以下に本発明の一実施例の複合計算機システ
ムを図について説明する。図１において、１は第一の計
算機（図中略称、計算機Ａと称する）、２は第一の計算
機の基本処理装置（図中同様にＢＰＵと称する）、３は
第一の計算機のメモリ、１６は第一の計算機の本発明に
係るバスアダプタ（図中、アダプタと称する）、６は第
二の計算機（図中略称、計算機Ｂと称する）、７は第二
の計算機の基本処理装置（図中同様にＢＰＵと称す
る）、８は第二の計算機のメモリ、１７は第二の計算機
の本発明に係るバスアダプタ（図中、アダプタと称す
る）、１２は第一の計算機のメモリバス、１３は第二の
計算機のメモリバス、４は第一の計算機のチャネルアダ
プタ（図中、ＩＯＰと称する）、９は第二の計算機のチ
ャネルアダプタ（図中、ＩＯＰと称する）である。

【００１３】図２は、本発明に係るバスアダプタの構成
概略図である。図について説明する。２０はメモリバス
のクロックに基づいてメモリバス側のプロトコルを制御
するためのメモリバス側の制御回路（図中、制御回路Ｍ
と称する）、２２は通信路上のクロックに基づいて通信
路上でのプロトコルを制御するための制御回路（図中、
制御回路Ｃと称する）、２１はメモリバス側と通信路側
が位相の異なるクロックで動作しているのでこれを同期
化するための同期化回路、２３は実際にメモリバスとの
バーストモード動作を行うに当ってのデータパスを包含
するバーストアクセス機構、２４はメモリバスとのラン
ダムアクセス動作を行うに当ってのデータパスを包含す
るランダムアクセス機構であり、バーストアクセス機構
２３とランダムアクセス機構２４はメモリバス側制御回
路２０及び通信路側制御回路２２の制御のもとで動作す
る。このように、バーストアクセス機構２３とランダム
アクセス機構２４は分離された構成となっている。

【００１４】図３（ａ）はバスアダプタ中のバーストア
クセス機構の構成概略図であり、３０はメモリバスにリ
クエストを出す際のメモリアドレスを保持するメモリア
ドレスレジスタ、３１はバーストモードのリクエストア
ドレスを順次生成するためのアドレスアダー、３２はア
ドレスアダーの入力セレクタ、３３はメモリバスへのバ
ーストモードアクセスの先頭アドレスを保持するバース
トモードベースアドレスレジスタ、３４はメモリバスへ
バーストモードライトアクセスするためのデータを通信
路側から順次キューイングするためのライトＦＩＦＯ、
３５はメモリバスからのバーストモードのレスポンスを
順次キューイングするためのリードＦＩＦＯである。

【００１５】図３（ｂ）はバスアダプタ中のランダムア
クセス機構の構成概略図であり、３６はメモリバスにリ
クエストを出す際のメモリアドレスを保持するメモリア
ドレスレジスタ、３７はランダムモードのリクエストア
ドレスを加算生成するためのアドレスアダー、３８はリ
クエストアドレス生成のためのベースアドレスレジス
タ、３９はリクエストアドレス生成のためのオフセット
アドレスレジスタ、４０はライトリクエストのためのデ
ータを保持するライトデータレジスタ、４１はメモリバ
スからのリードレスポンスを保持するリードデータレジ
スタである。

【００１６】次に動作について説明する。 （１）まず、第二の計算機即ち計算機Ｂのメモリ上８へ
第一の計算機即ち計算機Ａのメモリ３の内容をバースト
モードで転送する場合を考える。基本処理装置７は、メ
モリ８上にバスアダプタ１７がいかなる動作をすべきか
を示すプログラムを生成する。ここには、メモリ３から
転送されてくるデータが格納されるメモリ８のアドレ
ス、サイズ、バーストリードであることなどが書かれて
いる。ここまでは従来例と同様である。次いで基本処理
装置７は、メモリ３上の転送すべきデータの転送サイ
ズ、メモリ８の先頭アドレス、及びバーストモードのリ
ード動作を行う旨のコマンドをバスアダプタ１７に対し
て発行する。バスアダプタ１７はこれら一連のコマンド
群をコマンドデータとしてリードデータレジスタ４１に
取り込む。ここで、本来レスポンスデータを保持するレ
ジスタがコマンドレジスタとして逆方向のリクエストに
対して作用する点に注意されたい。バスアダプタ１７は
次いで、通信路をアクセスして計算機Ａのバスアダプタ
１６のバーストモードベースアドレスレジスタ３３に先
ほどバスアダプタ１７のレジスタ４１に取り込んだ先頭
アドレスをセットする。この際図２における制御回路Ｃ
２２ではバーストモードのリード動作を行う旨のコマン
ドが検知され、ただちにバスアダプタ１６はメモリ３に
対してリードリクエストを発行する。バスアダプタ１６
はアドレスアダー３１を用いて順次リクエストアドレス
を生成し必要なだけのリードデータをリードＦＩＦＯ３
５に取り込む。この連続リード動作は必要なだけの転送
サイズを転送し終るかリードＦＩＦＯ３５がいっぱいに
なるか何等かの異常が検知されるまで続けられる。最初
のリードレスポンスが返ってくるとバスアダプタ１６は
直ちにリードＦＩＦＯ３５からリードデータを取りだし
通信路をアクセスしてバスアダプタ１７へデータを送出
する。すると、バスアダプタ１７は順次送られてくるデ
ータをライトＦＩＦＯ３４に取り込み次いでメモリ８へ
順次転送する。このデータ送出の動作はバスアダプタ１
６のリードＦＩＦＯ３５が空になるか、バスアダプタ１
７のＦＩＦＯ３４がいっぱいになるか、転送すべき全て
のデータを転送し終るか、何等かの異常が検知されるま
で行われる。バスアダプタ１７は転送が終了した時点で
基本処理装置７へ割込などによって転送を終了したこと
を知らせ、基本処理装置７はその知らせをもってメモリ
８の内容を参照するなどの動作は従来例と同様である。
ここで、バーストモードの転送においてランダムアクセ
ス機構も一部用いるがコマンドの送受にのみ用いている
ので転送の主たる部分には用いられておらず殆どの期間
でランダムアクセス機構はフリーである。

【００１７】（２）次に、第二の計算機即ち計算機Ｂの
メモリ８上の内容を第一の計算機即ち計算機Ａのメモリ
３上へバーストモードで転送する場合を考える。基本処
理装置７は、メモリ８上にバスアダプタ１７がいかなる
動作をすべきかを示すプログラムを生成する。ここに
は、メモリ３上へ転送すべきデータが格納されているメ
モリ８のアドレス、サイズ、ライトバースト動作である
ことなどが書かれている。ここまでは、従来例と同様で
ある。次いで、基本処理装置７はメモリ８上の転送すべ
きデータの転送サイズ、先頭アドレス、及びバーストモ
ードのライト動作を行う旨のコマンドをバスアダプタ１
７に対して発行する。バスアダプタ１７はこれら一連の
コマンド群をコマンドデータとしてリードデータレジス
タ４１に取り込む。バスアダプタ１７は次いで、通信路
をアクセスして計算機Ａのバスアダプタ１６のバースト
モードベースアドレスレジスタ３３に先ほどバスアダプ
タ１７のレジスタ４１に取り込んだ先頭アドレスをセッ
トする。この際図２における制御回路Ｃ２２ではバース
トモードのライト動作を行う旨のコマンドが検知され、
バスアダプタ１６はバスアダプタ１７からデータが転送
されてくるのを待つ。一方、バスアダプタ１７はメモリ
８上のプログラムにしたがってメモリ８上の転送すべき
データを図３（ａ）におけるリードＦＩＦＯ３５に取り
込み通信路をアクセスし、バスアダプタ１６へ送出す
る。バスアダプタ１６はバスアダプタ１７から転送され
てくるデータを順次ライトＦＩＦＯ３４に取り込みメモ
リ３上のアドレスを順次生成しメモリ３上へ転送する。
この、メモリ３上へのリクエスト動作、及び転送終了条
件、形態などは前述の（１）と同様である。上記
（１）、（２）ともバスアダプタはメモリバスに対して
マスタとして動作する。

【００１８】（３）次に、第二の計算機即ち計算機Ｂの
基本処理装置７が直接第一の計算機即ち計算機Ａのメモ
リ３の内容をリードする場合を考える。基本処理装置７
は、まずメモリ３上のリードアドレスを生成するための
ベースアドレスをコマンドとしてバスアダプタ１７に対
して発行する。このコマンドの処理は図３（ｂ）におけ
る、データレジスタ４１を経由して計算機Ａのバスアダ
プタ１６のベースアドレスレジスタ３８にセットされ
る。次いで、基本処理装置７はバスアダプタ１８に対し
ビット数の小さなオフセットアドレスとともにリードリ
クエストを発行する。バスアダプタ１７はそのリクエス
トを受け取りバスアダプタ１６に対し送出するが、この
際オフセットアドレスはビット数が小さいためデータレ
ジスタではなく制御データとして図２における制御回路
Ｍ２０に取り込まれ処理される。このときデータレジス
タ４１は使用されないことに注意されたい。次いで、バ
スアダプタ１７は通信路をアクセスし計算機Ａのバスア
ダプタ１６のオフセットアドレスレジスタ３９（図３
（ｂ）参照）にオフセットアドレスをセットする。バス
アダプタ１６はこれをもって計算機Ａのメモリ３にリー
ドリクエストを発行しリードレスポンスを得てデータレ
ジスタ４１に取り込む。しかる後にバスアダプタ１６は
通信路をアクセスし計算機Ｂのバスアダプタ１７にこの
データを返送してくる。バスアダプタ１７はこのデータ
をレスポンスとして基本処理装置７に返送する。このよ
うに、ランダムモードのアクセスの場合は、バーストア
クセス機構は全く用いず、従って通信路の競合制御を適
度に行うことによりバーストモードの転送を行っている
ときにもランダムモードのアクセスが可能である。

【００１９】（４）次に、第二の計算機即ち計算機Ｂの
基本処理装置７が直接第一の計算機即ち計算機Ａのメモ
リ３上へデータをライトする場合を考える。基本処理装
置７は、まずメモリ３上のライトアドレスを生成するた
めのベースアドレスをコマンドとしてバスアダプタ１７
に対して発行する。このコマンドの処理は図３（ｂ）に
おける、データレジスタ４１を経由して計算機Ａのバス
アダプタ１６のベースアドレスレジスタ３８にセットさ
れる。次いで、基本処理装置７はバスアダプタ１８に対
しビット数の小さなオフセットアドレスとともにライト
リクエストを発行する。バスアダプタ１７はそのリクエ
ストを受け取りバスアダプタ１６に対し送出するが、こ
の際オフセットアドレスはビット数が小さいためデータ
レジスタではなく制御データとして図２における制御回
路Ｍ２０に取り込まれ処理される。このときデータレジ
スタ４１にはライトデータが格納される。次いで、バス
アダプタ１７は通信路をアクセスし計算機Ａのバスアダ
プタ１６のオフセットアドレスレジスタ３９（図３
（ｂ）参照）にオフセットアドレスを、またライトデー
タをライトデータレジスタ４０にセットする。バスアダ
プタ１６はこれをもって計算機Ａのメモリ３にライトリ
クエストを発行し、メモリライトを行う。上記（３）、
（４）ともバスアダプタ１７はメモリバス１３に対して
はバススレーブとして動作し、バスアダプタ１６はメモ
リバス１２に対してはバスマスタとして動作する。

【００２０】以上、この実施例では、異なったシャーシ
に実装される計算機内のメモリが接続されている（メモ
リバス）バスを、直接アダプタで結合されたことを特徴
とする複合計算機システムを説明した。また、異なった
シャーシに実装される計算機内のメモリが接続されてい
るバス（メモリバス）を直接結合するアダプタが、バー
スト動作モードとランダムアクセスモードの２つの動作
モードを持つことを特徴とする複合計算機システムを説
明した。また、異なったシャーシに実装される計算機内
のメモリが接続されているバス（メモリバス）を直接結
合するアダプタのバースト動作機構とランダムアクセス
機構の両方が独立に動作できるように構成されたことを
特徴とする複合計算機システムを説明した。また、異な
ったシャーシに実装される計算機内のメモリが接続され
ているバス（メモリバス）を直接結合するアダプタが、
メモリバス側とシャーシ外との双方向の転送機能を少な
いハードウェアで実現したことを特徴とする複合計算機
システムを説明した。

【００２１】実施例２．なお、上記実施例では、ランダ
ムアクセス機構のベースアドレスレジスタが１つの場合
を示したが、複数個持たせることによって複数のタスク
などによるさらに効率のよいメモリ空間のアクセスが可
能である。

【００２２】実施例３．又、上記実施例では、バスアダ
プタがバーストモードの動作を行うに当って、自己のメ
モリ空間即ちバスアダプタ１７がメモリ８をアクセスす
る場合及びバスアダプタ１６がメモリ３をアクセスする
場合に、バスアダプタはそれぞれのメモリに書かれたプ
ログラムにしたがって動作しているが、これらのプログ
ラムはそれぞれの基本処理装置即ちバスアダプタ１７に
対しては基本処理装置７及びバスアダプタ１６に対して
は基本処理装置２が直接コマンドとして与えてもよい。

【００２３】実施例４．又、上記実施例では、バースト
モードのアドレス生成にアドレスアダーを用いて増分値
（図中ｉｎｃ＿ｖａｌと示されている）に従ったアドレ
スを加算によって生成しているがこの部分はカウンタを
用いて生成してもよく、増分値が一定の場合にはさらに
ハードウェア量を削減することが可能である。

【００２４】実施例５．又、上記実施例では、バースト
モードアクセスとランダムアクセスモードを動作手段の
例としたが、シリアルモードアクセス、パケットモード
アクセス等の他の動作手段であってもよく、２つ以上の
動作手段がある場合でもかまわない。

【００２５】

【発明の効果】以上のように、第１の発明によれば複合
計算機システムを、メモリバスに直接接続されるバスア
ダプタの結合で構成したために、データ転送のオーバヘ
ッドが少なく高速にデータ転送が可能である。

【００２６】又、第２の発明によるバスアダプタは、バ
ーストモードアクセスとランダムアクセス等の少なくと
も２以上の動作手段が独立かつ並列に動作出来るために
複数のタスクでこのバスアダプタを共有できるのでシス
テム性能を格段に向上することが可能である。

【００２７】又、第３の発明によるバスアダプタは、機
能面では双方向のリクエストを実現しているが、データ
レジスタの使い方を工夫することによりハードウェアと
してはメモリバス側へのリクエスト機構を基本とするデ
ータパスのみを持っているのでより少ないハードウェア
で高機能な複合計算機システムを構成することが可能で
ある。

【図面の簡単な説明】

【図１】この発明の実施例による複合計算機システムを
示す概略構成図である。

【図２】この発明の実施例による複合計算機システムの
バスアダプタを示す構成概略図である。

【図３】この発明の実施例による複合計算機システムの
バスアダプタのバーストアクセス機構を示す構成概略
図、及び、この発明の実施例による複合計算機システム
のバスアダプタのランダムアクセス機構を示す構成概略
図である。

【図４】従来例の複合計算機システムを示す構成概略図
である。

【符号の説明】

１ 第一の計算機 ２ 基本処理装置 ３ メモリ ４ チャネルアダプタ ５ チャネル装置 ６ 第二の計算機 ７ 基本処理装置 ８ メモリ ９ チャネルアダプタ １０ チャネル装置 １１ 通信路 １２ メモリバス １３ メモリバス １４ チャネルバス １４ チャネルバス ２０ メモリバス側制御回路 ２１ 同期化回路 ２２ 通信路側制御回路 ２３ バーストアクセス機構 ２４ ランダムアクセス機構 ３０ メモリアドレスレジスタ ３１ アドレスアダー ３２ セレクタ ３３ ベースアドレスレジスタ ３４ ライトデータＦＩＦＯ ３５ リードデータＦＩＦＯ ３６ メモリアドレスレジスタ ３７ アドレスアダー ３８ ベースアドレスレジスタ ３９ オフセットアドレスレジスタ ４０ ライトデータレジスタ ４１ リードデータレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 以下の要素を有する複合計算機システム （ａ）メモリが接続されるメモリバスを有する第１と第
   ２の計算機、（ｂ）第１と第２の計算機のメモリバスを
   結合するアダプタ手段。
2. 【請求項２】 前記アダプタ手段は、少なくとも２つの
   動作手段を備えていることを特徴とする請求項１記載の
   複合計算機システム。
3. 【請求項３】 前記アダプタ手段は、計算機からのアク
   セスをコマンドとして受けつけ、計算機へのアクセスを
   アクセスされる計算機のメモリバスのリクエストで実行
   することを特徴とする請求項１または請求項２記載の複
   合計算機システム。