JP2917790B2 - アドレス変換装置 - Google Patents

Description

【発明の詳細な説明】

【産業上の利用分野】本発明は、情報処理システムにお
けるアドレス変換装置に関する。

【従来の技術】従来の情報処理システムにおいては、中
央処理装置から出力されるアドレスが直接入出力装置へ
入力されており、中央処理装置すなわちソフトウェアか
ら見たアドレスと入出力装置に入力されるアドレスとが
常に一致している。また、そのアドレスで指定可能な領
域の内、どの領域を入出力装置が使用するかは入出力装
置によって決定される。その決定方法としては、S3 Inc
orporated社 86C928 GUIAccelerator の Section 4:CGA
-Compatible Register Description に示される様に固
定されたアドレスを使用する方法、および PCI Local B
us SpecificationRevision 2.0 の 6.2.5.Base Address
es に示される様にレジスタによって指定されたアドレ
スを使用する方法などがある。

【発明が解決しようとする課題】上記の従来技術では、
ある入出力装置をその入出力装置が本来想定していた情
報処理システムとは別の情報処理システムで使用する場
合、その情報処理システムで用いている他の入出力装置
のアドレスと、上記入出力装置が固定的に使用している
アドレスとが重なることがあり、そのままでは使用する
ことが出来ない。また、上記入出力装置でレジスタによ
ってアドレスを指定されるものの場合でも、情報処理シ
ステムのアドレス領域中の未使用領域の最大のサイズよ
りも大きな領域を入出力装置が必要とする場合は、やは
り使用することが出来ない。これを解決する方法とし
て、他の入出力装置のアドレスを変更する方法が考えら
れるが、この場合は従来のソフトウェアが使用出来なく
なるという問題がある。

【課題を解決するための手段】上記従来の問題を解決す
るため本発明は、ＣＰＵがメモリアドレス空間をアクセ
スした時のホストアドレスがローカルバス上でＩ／Ｏア
ドレス空間へのアクセスに変換される領域のメモリアド
レスである事を判別するメモリレンジコンパレータと、
ローカルバスの上位アドレスとしてホストバスアドレス
の一部をそのまま出力するか変換されたアドレスを出力
するかを選択するレンジアドレスマルチプレクサと、各
マルチプレクサをコントロールしホストバスのサイクル
をローカルバスのサイクルに変換するバスコントロール
ロジックとを少なくとも備え、ホストバス上のメモリア
ドレス空間の一領域へのアクセスをローカルバス上のＩ
／Ｏアドレス空間の一領域へのアクセスに変換し、ホス
トバス上のＩ／Ｏアドレス空間へのアクセスをローカル
バス上のメモリアドレス空間の一領域へのアクセスに変
換する。更に本発明は、ＣＰＵがＩ／Ｏアドレス空間を
アクセスする時のホストアドレスがローカルバス上でＩ
／Ｏアドレス空間へのアクセスに変換される領域のＩ／
Ｏアドレスである事を判別するＩ／Ｏホールコンパレー
タを少なくとも備え、ホストバス上のＩ／Ｏアドレス空
間の一領域へのアクセスをローカルバス上のＩ／Ｏアド
レス空間の一領域へのアクセスに変換する。

【実施例】次に本願発明のアドレス変換装置の第一の実
施例について図面を参照して詳細に説明する。図１を参
照すると、本願発明の第一の実施例のアドレス変換装置
のブロック図において、ＣＰＵ（中央処理装置）１は、
ホストデータバス２１、ホストアドレスバス２２、及び
ホストコントロールバス２３に接続している。アドレス
ラッチ２は、バスコントロールロジック４からのアドレ
スラッチイネーブル信号４Ａを受けて、ホストアドレス
バス２２のラッチを行い、ラッチアドレス［３１：１
６］２Ｈ、ラッチアドレス［１５：８］２Ｍ、及びラッ
チアドレス［７：２］２Ｌを出力する。ここで、ラッチ
アドレスは第０ビットから第３１ビットまでの３２ビッ
トを有するものとし、例えばラッチアドレス［７：２］
とは、ラッチアドレスの内第７ビットから第２ビットま
でを意味するものとする。なお、ラッチアドレスの第０
ビットと第１ビットとを参照していないのは、４バイト
を１ワードとして扱っているからである。但し、ここで
使用している値は一例を示したものであり、本発明の特
徴がこれに限定されるものでないことはいうまでもな
い。バスコントロールロジック４は、ホストコントロー
ルバス２３、ローカルコントロールバス２５、メモリレ
ンジアドレス比較結果通知信号５Ａと接続しており、こ
れらの信号群の入力を受けて、アドレスラッチイネーブ
ル信号４Ａ、レンジアドレスマルチプレクサコントロー
ル信号４Ｈ、及びアドレスデータマルチプレクサコント
ロール信号４Ｉを生成し、またホストバスとローカルバ
スのコントロールを行う。メモリレンジコンパレータ５
は、ラッチアドレス［３１：１６］２Ｈとあらかじめ与
えられたアドレス（ｋｌｍｎ）ｈを比較し、その結果を
メモリレンジアドレス比較結果通知信号５Ａを介してバ
スコントロールロジック４に通知する。レンジアドレス
マルチプレクサ１２は、３入力１出力のマルチプレクサ
で、レンジアドレスマルチプレクサコントロール信号４
Ｈによって制御され、ラッチアドレス［３１：１６］２
Ｈ、あらかじめ与えられたアドレス（ｋｌｍｎ）ｈまた
は（００００）ｈのいずれかを選択して、ローカルアド
レス［３１：１６］１２Ａに出力する。アドレスデータ
マルチプレクサ１４は、２入力１出力のマルチプレクサ
で、アドレスデータマルチプレクサコントロール信号４
Ｉによって制御され、ローカルアドレス［３１：１６］
１２Ａ、ラッチアドレス［１５：８］２Ｍ、及びラッチ
アドレス［７：２］２Ｌ、及びホストデータバス２１を
入力し、ローカルアドレスデータバス２４にアドレスも
しくはデータを出力する。ホストデータバス２１は、Ｃ
ＰＵ１及びアドレスデータマルチプレクサ１４に接続さ
れている。ホストアドレスバス２２は、ＣＰＵ１、及び
アドレスラッチ２と接続されている。ホストコントロー
ルバス２３は、ホストバスをコントロールするための信
号の集まりであり、ＣＰＵ１、及びバスコントロールロ
ジック４と接続されている。ローカルアドレスデータバ
ス２４は、時分割でアドレスかデータがドライブされる
バスであり、アドレスデータマルチプレクサ１４によっ
てアドレスとデータが切り替えられドライブされる。ロ
ーカルコントロールバス２５は、ローカルバスをコント
ロールするための信号の集まりであり、バスコントロー
ルロジック４と接続されている。図２２を参照すると、
本発明のアドレス変換装置の第一の実施例における、ホ
ストバス上のメモリアドレス空間とＩ／Ｏアドレス空
間、及びローカルバス上のメモリアドレス空間とＩ／Ｏ
アドレス空間とを示したものである。ホストバス上のメ
モリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍ
ｎＦＦＦＦ）ｈの領域へアクセスは、ローカルバス上で
はＩ／Ｏアドレス空間の（００００００００）ｈ〜（０
０００ＦＦＦＦ）ｈの領域へのアクセスに変換される。
ホストバス上のＩ／Ｏアドレス空間の（００００）ｈ〜
（ＦＦＦＦ）ｈの領域へアクセスは、ローカルバス上で
はメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋ
ｌｍｎＦＦＦＦ）ｈの領域へのアクセスに変換される。
ここで（ｋｌｍｎ）ｈは、あらかじめ与えられた値であ
る。次に図１及び図２２を用いて本発明のアドレス変換
装置の第一の実施例における動作について説明する。Ｃ
ＰＵ１がメモリサイクルを起動すると、バスコントロー
ルロジック４はアドレスラッチイネーブル信号４Ａを介
してホストバスアドレス２２の値をラッチするように指
示する。アドレスラッチ２はこの指示を受けてホストア
ドレスバス２２の値をラッチする。メモリレンジコンパ
レータ５は、ラッチアドレス［３１：１６］２Ｈとあら
かじめ与えられたメモリレンジアドレス７Ａとを比較
し、比較結果をメモリレンジアドレス比較結果通知信号
５Ａを介してバスコントロールロジック４に通知する。
比較結果が不一致、即ちラッチアドレス［３１：１６］
２Ｈが（ｋｌｍｎ）ｈ以外のアドレス、であった場合、
バスコントロールロジック４は、レンジアドレスマルチ
プレクサコントロール信号４Ｈを介してレンジアドレス
マルチプレクサ１２を制御してラッチアドレス［３１：
１６］２Ｈをローカルアドレス［３１：１６］１２Ａに
出力し、ローカルバスにはメモリサイクルを起動する。
比較結果が一致、即ちラッチアドレス［３１：１６］２
Ｈが（ｋｌｍｎ）ｈ、であった場合、バスコントロール
ロジック４は、レンジアドレスマルチプレクサコントロ
ール信号４Ｈを介してレンジアドレスマルチプレクサ１
２を制御してあらかじめ与えられたアドレス（０００
０）ｈをローカルアドレス［３１：１６］１２Ａに出力
し、ローカルバスにはＩ／Ｏサイクルを起動する。以上
により、ホストバス上のメモリアドレス空間の（０００
０００００）ｈ〜（ｋｌｍｎ００００−１）ｈの領域へ
のメモリサイクルは、ローカルバス上ではメモリアドレ
ス空間の（００００００００）ｈ〜（ｋｌｍｎ００００
−１）ｈへのメモリサイクルになる。ホストバス上のメ
モリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍ
ｎＦＦＦＦ）ｈの領域へのメモリサイクルは、ローカル
バス上ではＩ／Ｏアドレス空間の（００００００００）
ｈ〜（００００ＦＦＦＦ）ｈへのＩ／Ｏサイクルにな
る。ホストバス上のメモリアドレス空間の（ｋｌｍｎＦ
ＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈの領域へのメ
モリサイクルは、ローカルバス上ではメモリアドレス空
間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦ
Ｆ）ｈへのメモリサイクルになる。ＣＰＵ１がＩ／Ｏサ
イクルを起動すると、バスコントロールロジック４はア
ドレスラッチイネーブル信号４Ａを介してホストバスア
ドレス２２の値をラッチするように指示する。アドレス
ラッチ２はこの指示を受けてホストアドレスバス２２の
値をラッチする。バスコントロールロジック４は、レン
ジアドレスマルチプレクサコントロール信号４Ｈを介し
てレンジアドレスマルチプレクサ１２を制御してあらか
じめ与えられたメモリレンジアドレス７Ａ、即ち（ｋｌ
ｍｎ）ｈ、をローカルアドレス［３１：１６］１２Ａに
出力し、ローカルバスにはメモリサイクルを起動する。
以上により、ホストバス上のＩ／Ｏアドレス空間の（０
０００）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイクル
は、ローカルバス上ではメモリアドレス空間の（ｋｌｍ
ｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈへのメモリサ
イクルになる。次に本願発明のアドレス変換装置の第二
の実施例について図面を参照して詳細に説明する。図２
を参照すると、本願発明の第二の実施例のアドレス変換
装置のブロック図において、ＣＰＵ１は、ホストデータ
バス２１、ホストアドレスバス２２、及びホストコント
ロールバス２３に接続している。アドレスラッチ２は、
バスコントロールロジック４からのアドレスラッチイネ
ーブル信号４Ａを受けて、ホストアドレスバス２２のラ
ッチを行い、ラッチアドレス［３１：１６］２Ｈ、ラッ
チアドレス［１５：８］２Ｍ、及びラッチアドレス
［７：２］２Ｌを出力する。アドレスデコーダ３は、ホ
ストコントロールバス２３、ラッチアドレス［３１：１
６］２Ｈ、ラッチアドレス［１５：８］２Ｍ、及びラッ
チアドレス［７：２］２Ｌを入力とし、アドレスデコー
ドの結果をアドレスデコード信号３Ａを介してバスコン
トロールロジック４に通知する。バスコントロールロジ
ック４は、ホストコントロールバス２３、ローカルコン
トロールバス２５、アドレスデコード信号３Ａ、メモリ
レンジアドレス比較結果通知信号５Ａと接続しており、
これらの信号群の入力を受けて、アドレスラッチイネー
ブル信号４Ａ、ホストメモリレンジレジスタコントロー
ル信号４Ｂ、レンジアドレスマルチプレクサコントロー
ル信号４Ｈ、及びアドレスデータマルチプレクサコント
ロール信号４Ｉを生成し、またホストバスとローカルバ
スのコントロールを行う。ホストメモリレンジレジスタ
７は、ホストバス上のメモリアドレス空間へのアクセス
をローカルバス上のＩ／Ｏアドレス空間へのアクセスに
変換する際に必要となる、ホストバス上のメモリアドレ
ス空間の一領域のアドレスの上位１６ビット（３１：１
６）を保持している。ホストメモリレンジレジスタ７
は、データバス２１を入力とし、ホストメモリレンジレ
ジスタコントロール信号４Ｂによってコントロールされ
てアドレス値を保持し、メモリレンジアドレス７Ａを出
力する。メモリレンジコンパレータ５は、ラッチアドレ
ス［３１：１６］２Ｈとメモリレンジアドレス７Ａとを
比較し、その結果をメモリレンジアドレス比較結果通知
信号５Ａを介してバスコントロールロジック４に通知す
る。レンジアドレスマルチプレクサ１２は、３入力１出
力のマルチプレクサで、レンジアドレスマルチプレクサ
コントロール信号４Ｈによって制御され、ラッチアドレ
ス［３１：１６］２Ｈ、メモリレンジアドレス７Ａ、及
びあらかじめ与えられたアドレス（００００）ｈのいず
れかを選択して、ローカルアドレス［３１：１６］１２
Ａに出力する。アドレスデータマルチプレクサ１４は、
２入力１出力のマルチプレクサで、アドレスデータマル
チプレクサコントロール信号４Ｉによって制御され、ロ
ーカルアドレス［３１：１６］１２Ａ、ラッチアドレス
［１５：８］２Ｍ、及びラッチアドレス［７：２］２
Ｌ、及びホストデータバス２１を入力し、ローカルアド
レスデータバス２４にアドレスもしくはデータを出力す
る。ホストデータバス２１は、ＣＰＵ１、ホストメモリ
レンジレジスタ７及びアドレスデータマルチプレクサ１
４に接続されている。ホストアドレスバス２２は、ＣＰ
Ｕ１、及びアドレスラッチ２と接続されている。ホスト
コントロールバス２３は、ホストバスをコントロールす
るための信号の集まりであり、ＣＰＵ１、アドレスデコ
ーダ３、及びバスコントロールロジック４と接続されて
いる。ローカルアドレスデータバス２４は、時分割でア
ドレスかデータがドライブされるバスであり、アドレス
データマルチプレクサ１４によってアドレスとデータが
切り替えられドライブされる。ローカルコントロールバ
ス２５は、ローカルバスをコントロールするための信号
の集まりであり、バスコントロールロジック４と接続さ
れている。図２３を参照すると、本発明のアドレス変換
装置の第二の実施例における、ホストバス上のメモリア
ドレス空間とＩ／Ｏアドレス空間、及びローカルバス上
のメモリアドレス空間とＩ／Ｏアドレス空間とを示した
ものである。ホストバス上のメモリアドレス空間の（ｋ
ｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へ
アクセスは、ローカルバス上ではＩ／Ｏアドレス空間の
（００００００００）ｈ〜（００００ＦＦＦＦ）ｈの領
域へのアクセスに変換される。ホストバス上のＩ／Ｏア
ドレス空間の（００００）ｈ〜（ＦＦＦＦ）ｈの領域へ
アクセスは、ローカルバス上ではメモリアドレス空間の
（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領
域へのアクセスに変換される。ここで（ｋｌｍｎ）ｈ
は、ソフトウェアによって設定可能な値である。次に図
２及び図２３を用いて本発明のアドレス変換装置の第二
の実施例における動作について説明する。ＣＰＵ１がホ
ストメモリレンジレジスタ７へのサイクルを起動する
と、バスコントロールロジック４はアドレスラッチイネ
ーブル信号４Ａを介してホストバスアドレス２２の値を
ラッチするように指示する。アドレスラッチ２はこの指
示を受けてホストアドレスバス２２の値をラッチする。
アドレスデコーダ３は現在のサイクルがホストメモリレ
ンジレジスタ７へのアクセスである事をアドレスデコー
ド信号３Ａを介してバスコントロールロジック４に通知
する。バスコントロールロジック４はホストメモリレン
ジレジスタコントロール信号４Ｂを介して、ホストメモ
リレンジレジスタ７にホストデータバス２１にドライブ
されている値を保持するように指示する。ホストメモリ
レンジレジスタ７はこの指示を受けてホストデータバス
２１の値を保持する。ここで（ｋｌｍｎ）ｈの値がホス
トメモリレンジレジスタ７に保持される。ＣＰＵ１がメ
モリサイクルを起動すると、バスコントロールロジック
４はアドレスラッチイネーブル信号４Ａを介してホスト
バスアドレス２２の値をラッチするように指示する。ア
ドレスラッチ２はこの指示を受けてホストアドレスバス
２２の値をラッチする。アドレスデコーダ３は現在のサ
イクルがローカルバスへのアクセスである事をアドレス
デコード信号３Ａを介してバスコントロールロジック４
に通知する。メモリレンジコンパレータ５は、ラッチア
ドレス［３１：１６］２Ｈとホストメモリレンジレジス
タ７に保持されたメモリレンジアドレス７Ａとを比較
し、比較結果をメモリレンジアドレス比較結果通知信号
５Ａを介してバスコントロールロジック４に通知する。
比較結果が不一致、即ちラッチアドレス［３１：１６］
２Ｈが（ｋｌｍｎ）ｈの以外のアドレス、であった場
合、バスコントロールロジック４は、レンジアドレスマ
ルチプレクサコントロール信号４Ｈを介してレンジアド
レスマルチプレクサ１２を制御してラッチアドレス［３
１：１６］２Ｈをローカルアドレス［３１：１６］１２
Ａに出力し、ローカルバスにはメモリサイクルを起動す
る。比較結果が一致、即ちラッチアドレス［３１：１
６］２Ｈが（ｋｌｍｎ）ｈ、であった場合、バスコント
ロールロジック４は、レンジアドレスマルチプレクサコ
ントロール信号４Ｈを介してレンジアドレスマルチプレ
クサ１２を制御してあらかじめ与えられたアドレス（０
０００）ｈをローカルアドレス［３１：１６］１２Ａに
出力し、ローカルバスにはＩ／Ｏサイクルを起動する。
以上により、ホストバス上のメモリアドレス空間の（０
０００００００）ｈ〜（ｋｌｍｎ００００−１）ｈの領
域へのメモリサイクルは、ローカルバス上ではメモリア
ドレス空間の（００００００００）ｈ〜（ｋｌｍｎ００
００−１）ｈへのメモリサイクルになる。ホストバス上
のメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋ
ｌｍｎＦＦＦＦ）ｈの領域へのメモリサイクルは、ロー
カルバス上ではＩ／Ｏアドレス空間の（０００００００
０）ｈ〜（００００ＦＦＦＦ）ｈへのＩ／Ｏサイクルに
なる。ホストバス上のメモリアドレス空間の（ｋｌｍｎ
ＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈの領域への
メモリサイクルは、ローカルバス上ではメモリアドレス
空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦ
Ｆ）ｈへのメモリサイクルになる。ＣＰＵ１がＩ／Ｏサ
イクルを起動すると、バスコントロールロジック４はア
ドレスラッチイネーブル信号４Ａを介してホストバスア
ドレス２２の値をラッチするように指示する。アドレス
ラッチ２はこの指示を受けてホストアドレスバス２２の
値をラッチする。アドレスデコーダ３は現在のサイクル
がローカルバスへのアクセスである事をアドレスデコー
ド信号３Ａを介してバスコントロールロジック４に通知
する。バスコントロールロジック４は、レンジアドレス
マルチプレクサコントロール信号４Ｈを介してレンジア
ドレスマルチプレクサ１２を制御してメモリレンジアド
レス７Ａ、即ち（ｋｌｍｎ）ｈ、をローカルアドレス
［３１：１６］１２Ａに出力し、ローカルバスにはメモ
リサイクルを起動する。以上により、ホストバス上のＩ
／Ｏアドレス空間の（００００）ｈ〜（ＦＦＦＦ）ｈの
領域へのＩ／Ｏサイクルは、ローカルバス上ではメモリ
アドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦ
ＦＦＦ）ｈへのメモリサイクルになる。この第二の実施
例は第一の実施例に比べて、ホストメモリレンジレジス
タ７を設けたことにより、ホストバスメモリアドレス空
間を固定値でなく任意の値によって設定することができ
る。次に本願発明のアドレス変換装置の第三の実施例に
ついて図面を参照して詳細に説明する。図３を参照する
と、本願発明の第三の実施例のアドレス変換装置のブロ
ック図において、ＣＰＵ１は、ホストデータバス２１、
ホストアドレスバス２２、及びホストコントロールバス
２３に接続している。アドレスラッチ２は、バスコント
ロールロジック４からのアドレスラッチイネーブル信号
４Ａを受けて、ホストアドレスバス２２のラッチを行
い、ラッチアドレス［３１：１６］２Ｈ、ラッチアドレ
ス［１５：８］２Ｍ、及びラッチアドレス［７：２］２
Ｌを出力する。アドレスデコーダ３は、ホストコントロ
ールバス２３、ラッチアドレス［３１：１６］２Ｈ、ラ
ッチアドレス［１５：８］２Ｍ、及びラッチアドレス
［７：２］２Ｌを入力とし、アドレスデコードの結果を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４は、
ホストコントロールバス２３、ローカルコントロールバ
ス２５、アドレスデコード信号３Ａ、メモリレンジアド
レス比較結果通知信号５Ａと接続しており、これらの信
号群の入力を受けて、アドレスラッチイネーブル信号４
Ａ、ホストメモリレンジレジスタコントロール信号４
Ｂ、ローカルメモリレンジレジスタコントロール信号４
Ｄ、レンジアドレスマルチプレクサコントロール信号４
Ｈ、及びアドレスデータマルチプレクサコントロール信
号４Ｉを生成し、またホストバスとローカルバスのコン
トロールを行う。ホストメモリレンジレジスタ７は、ホ
ストバス上のメモリアドレス空間へのアクセスをローカ
ルバス上のＩ／Ｏアドレス空間へのアクセスに変換する
際に必要となる、ホストバス上のメモリアドレス空間の
一領域のアドレスの上位１６ビット（３１：１６）を保
持している。ホストメモリレンジレジスタ７は、データ
バス２１を入力とし、ホストメモリレンジレジスタコン
トロール信号４Ｂによってコントロールされてアドレス
値を保持し、メモリレンジアドレス７Ａを出力する。メ
モリレンジコンパレータ５は、ラッチアドレス［３１：
１６］２Ｈとメモリレンジアドレス７Ａとを比較し、そ
の結果をメモリレンジアドレス比較結果通知信号５Ａを
介してバスコントロールロジック４に通知する。ローカ
ルメモリレンジレジスタ９は、ホストバス上のＩ／Ｏア
ドレス空間へのアクセスをローカルバス上のメモリアド
レス空間へのアクセスに変換する際に必要となる、ロー
カルバス上のメモリアドレス空間の変換先のアドレスの
上位１６ビット（３１：１６）を保持している。ローカ
ルメモリレンジレジスタ９は、データバス２１を入力と
し、ローカルメモリレンジレジスタコントロール信号４
Ｄによってコントロールされてアドレス値を保持し、メ
モリレンジリマップアドレス９Ａを出力する。レンジア
ドレスマルチプレクサ１２は、３入力１出力のマルチプ
レクサで、レンジアドレスマルチプレクサコントロール
信号４Ｈによって制御され、ラッチアドレス［３１：１
６］２Ｈ、メモリレンジリマップアドレス９Ａ、及びあ
らかじめ与えられたアドレス（００００）ｈのいずれか
を選択して、ローカルアドレス［３１：１６］１２Ａに
出力する。アドレスデータマルチプレクサ１４は、２入
力１出力のマルチプレクサで、アドレスデータマルチプ
レクサコントロール信号４Ｉによって制御され、ローカ
ルアドレス［３１：１６］１２Ａ、ラッチアドレス［１
５：８］２Ｍ、及びラッチアドレス［７：２］２Ｌ、及
びホストデータバス２１を入力し、ローカルアドレスデ
ータバス２４にアドレスもしくはデータを出力する。ホ
ストデータバス２１は、ＣＰＵ１、ホストメモリレンジ
レジスタ７、ローカルメモリレンジレジスタ９、及びア
ドレスデータマルチプレクサ１４に接続されている。ホ
ストアドレスバス２２は、ＣＰＵ１、及びアドレスラッ
チ２と接続されている。ホストコントロールバス２３
は、ホストバスをコントロールするための信号の集まり
であり、ＣＰＵ１、アドレスデコーダ３、及びバスコン
トロールロジック４と接続されている。ローカルアドレ
スデータバス２４は、時分割でアドレスかデータがドラ
イブされるバスであり、アドレスデータマルチプレクサ
１４によってアドレスとデータが切り替えられドライブ
される。ローカルコントロールバス２５は、ローカルバ
スをコントロールするための信号の集まりであり、バス
コントロールロジック４と接続されている。図２４を参
照すると、本発明のアドレス変換装置の第三の実施例に
おける、ホストバス上のメモリアドレス空間とＩ／Ｏア
ドレス空間、及びローカルバス上のメモリアドレス空間
とＩ／Ｏアドレス空間とを示したものである。ホストバ
ス上のメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜
（ｋｌｍｎＦＦＦＦ）ｈの領域へアクセスは、ローカル
バス上ではＩ／Ｏアドレス空間の（００００００００）
ｈ〜（００００ＦＦＦＦ）ｈの領域へのアクセスに変換
される。ホストバス上のＩ／Ｏアドレス空間の（０００
０）ｈ〜（ＦＦＦＦ）ｈの領域へアクセスは、ローカル
バス上ではメモリアドレス空間の（ｐｑｒｓ００００）
ｈ〜（ｐｑｒｓＦＦＦＦ）ｈの領域へのアクセスに変換
される。ここで（ｋｌｍｎ）ｈ、（ｐｑｒｓ）ｈは、ソ
フトウェアによって設定可能な値である。次に図３及び
図２４を用いて本発明のアドレス変換装置の第三の実施
例における動作について説明する。ＣＰＵ１がホストメ
モリレンジレジスタ７へのサイクルを起動すると、バス
コントロールロジック４はアドレスラッチイネーブル信
号４Ａを介してホストバスアドレス２２の値をラッチす
るように指示する。アドレスラッチ２はこの指示を受け
てホストアドレスバス２２の値をラッチする。アドレス
デコーダ３は現在のサイクルがホストメモリレンジレジ
スタ７へのアクセスである事をアドレスデコード信号３
Ａを介してバスコントロールロジック４に通知する。バ
スコントロールロジック４はホストメモリレンジレジス
タコントロール信号４Ｂを介して、ホストメモリレンジ
レジスタ７にホストデータバス２１にドライブされてい
る値を保持するように指示する。ホストメモリレンジレ
ジスタ７はこの指示を受けてホストデータバス２１の値
を保持する。ここで（ｋｌｍｎ）ｈの値がホストメモリ
レンジレジスタ７に保持される。ＣＰＵ１がローカルメ
モリレンジレジスタ９へのサイクルを起動すると、バス
コントロールロジック４はアドレスラッチイネーブル信
号４Ａを介してホストバスアドレス２２の値をラッチす
るように指示する。アドレスラッチ２はこの指示を受け
てホストアドレスバス２２の値をラッチする。アドレス
デコーダ３は現在のサイクルがローカルメモリレンジレ
ジスタ９へのアクセスである事をアドレスデコード信号
３Ａを介してバスコントロールロジック４に通知する。
バスコントロールロジック４はローカルメモリレンジレ
ジスタコントロール信号４Ｄを介して、ローカルメモリ
レンジレジスタ９にホストデータバス２１にドライブさ
れている値を保持するように指示する。ローカルメモリ
レンジレジスタ９はこの指示を受けてホストデータバス
２１の値を保持する。ここで（ｐｑｒｓ）ｈの値がロー
カルメモリレンジレジスタ９に保持される。ＣＰＵ１が
メモリサイクルを起動すると、バスコントロールロジッ
ク４はアドレスラッチイネーブル信号４Ａを介してホス
トバスアドレス２２の値をラッチするように指示する。
アドレスラッチ２はこの指示を受けてホストアドレスバ
ス２２の値をラッチする。アドレスデコーダ３は現在の
サイクルがローカルバスへのアクセスである事をアドレ
スデコード信号３Ａを介してバスコントロールロジック
４に通知する。メモリレンジコンパレータ５は、ラッチ
アドレス［３１：１６］２Ｈとホストメモリレンジレジ
スタ７に保持されたメモリレンジアドレス７Ａとを比較
し、比較結果をメモリレンジアドレス比較結果通知信号
５Ａを介してバスコントロールロジック４に通知する。
比較結果が不一致、即ちラッチアドレス［３１：１６］
２Ｈが（ｋｌｍｎ）ｈの以外のアドレス、であった場
合、バスコントロールロジック４は、レンジアドレスマ
ルチプレクサコントロール信号４Ｈを介してレンジアド
レスマルチプレクサ１２を制御してラッチアドレス［３
１：１６］２Ｈをローカルアドレス［３１：１６］１２
Ａに出力し、ローカルバスにはメモリサイクルを起動す
る。比較結果が一致、即ちラッチアドレス［３１：１
６］２Ｈが（ｋｌｍｎ）ｈ、であった場合、バスコント
ロールロジック４は、レンジアドレスマルチプレクサコ
ントロール信号４Ｈを介してレンジアドレスマルチプレ
クサ１２を制御してあらかじめ与えられたアドレス（０
０００）ｈをローカルアドレス［３１：１６］１２Ａに
出力し、ローカルバスにはＩ／Ｏサイクルを起動する。
以上により、ホストバス上のメモリアドレス空間の（０
０００００００）ｈ〜（ｋｌｍｎ００００−１）ｈの領
域へのメモリサイクルは、ローカルバス上ではメモリア
ドレス空間の（００００００００）ｈ〜（ｋｌｍｎ００
００−１）ｈへのメモリサイクルになる。ホストバス上
のメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋ
ｌｍｎＦＦＦＦ）ｈの領域へのメモリサイクルは、ロー
カルバス上ではＩ／Ｏアドレス空間の（０００００００
０）ｈ〜（００００ＦＦＦＦ）ｈへのＩ／Ｏサイクルに
なる。ホストバス上のメモリアドレス空間の（ｋｌｍｎ
ＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈの領域への
メモリサイクルは、ローカルバス上ではメモリアドレス
空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦ
Ｆ）ｈへのメモリサイクルになる。ＣＰＵ１がＩ／Ｏサ
イクルを起動すると、バスコントロールロジック４はア
ドレスラッチイネーブル信号４Ａを介してホストバスア
ドレス２２の値をラッチするように指示する。アドレス
ラッチ２はこの指示を受けてホストアドレスバス２２の
値をラッチする。アドレスデコーダ３は現在のサイクル
がローカルバスへのアクセスである事をアドレスデコー
ド信号３Ａを介してバスコントロールロジック４に通知
する。バスコントロールロジック４は、レンジアドレス
マルチプレクサコントロール信号４Ｈを介してレンジア
ドレスマルチプレクサ１２を制御してメモリレンジリマ
ップアドレス９Ａ、即ち（ｐｑｒｓ）ｈ、をローカルア
ドレス［３１：１６］１２Ａに出力し、ローカルバスに
はメモリサイクルを起動する。以上により、ホストバス
上のＩ／Ｏアドレス空間の（００００）ｈ〜（ＦＦＦ
Ｆ）ｈの領域へのＩ／Ｏサイクルは、ローカルバス上で
はメモリアドレス空間の（ｐｑｒｓ００００）ｈ〜（ｐ
ｑｒｓＦＦＦＦ）ｈへのメモリサイクルになる。この第
三の実施例は第二の実施例に比較して、ローカルメモリ
レンジレジスタ９を設けたことにより、ホストバスメモ
リアドレス空間とは独立してローカルバスメモリアドレ
ス空間を設定することができる。次に本願発明のアドレ
ス変換装置の第四の実施例について図面を参照して詳細
に説明する。図４を参照すると、本願発明の第四の実施
例のアドレス変換装置のブロック図において、ＣＰＵ１
は、ホストデータバス２１、ホストアドレスバス２２、
及びホストコントロールバス２３に接続している。アド
レスラッチ２は、バスコントロールロジック４からのア
ドレスラッチイネーブル信号４Ａを受けて、ホストアド
レスバス２２のラッチを行い、ラッチアドレス［３１：
１６］２Ｈ、ラッチアドレス［１５：８］２Ｍ、及びラ
ッチアドレス［７：２］２Ｌを出力する。アドレスデコ
ーダ３は、ホストコントロールバス２３、ラッチアドレ
ス［３１：１６］２Ｈ、ラッチアドレス［１５：８］２
Ｍ、及びラッチアドレス［７：２］２Ｌを入力とし、ア
ドレスデコードの結果をアドレスデコード信号３Ａを介
してバスコントロールロジック４に通知する。バスコン
トロールロジック４は、ホストコントロールバス２３、
ローカルコントロールバス２５、アドレスデコード信号
３Ａ、メモリレンジアドレス比較結果通知信号５Ａと接
続しており、これらの信号群の入力を受けて、アドレス
ラッチイネーブル信号４Ａ、ホストメモリレンジレジス
タコントロール信号４Ｂ、ローカルＩ／Ｏレンジレジス
タコントロール信号４Ｅ、レンジアドレスマルチプレク
サコントロール信号４Ｈ、及びアドレスデータマルチプ
レクサコントロール信号４Ｉを生成し、またホストバス
とローカルバスのコントロールを行う。ホストメモリレ
ンジレジスタ７は、ホストバス上のメモリアドレス空間
へのアクセスをローカルバス上のＩ／Ｏアドレス空間へ
のアクセスに変換する際に必要となる、ホストバス上の
メモリアドレス空間の一領域のアドレスの上位１６ビッ
ト（３１：１６）を保持している。ホストメモリレンジ
レジスタ７は、データバス２１を入力とし、ホストメモ
リレンジレジスタコントロール信号４Ｂによってコント
ロールされてアドレス値を保持し、メモリレンジアドレ
ス７Ａを出力する。メモリレンジコンパレータ５は、ラ
ッチアドレス［３１：１６］２Ｈとメモリレンジアドレ
ス７Ａとを比較し、その結果をメモリレンジアドレス比
較結果通知信号５Ａを介してバスコントロールロジック
４に通知する。ローカルＩ／Ｏレンジレジスタ１０は、
ホストバス上のメモリアドレス空間へのアクセスをロー
カルバス上のＩ／Ｏアドレス空間へのアクセスに変換す
る際に必要となる、ローカルバス上のＩ／Ｏアドレス空
間の変換先のアドレスの上位１６ビット（３１：１６）
を保持している。ローカルＩ／Ｏレンジレジスタ１０
は、データバス２１を入力とし、ローカルＩ／Ｏレンジ
レジスタコントロール信号４Ｅによってコントロールさ
れてアドレス値を保持し、Ｉ／Ｏレンジリマップアドレ
ス１０Ａを出力する。レンジアドレスマルチプレクサ１
２は、３入力１出力のマルチプレクサで、レンジアドレ
スマルチプレクサコントロール信号４Ｈによって制御さ
れ、ラッチアドレス［３１：１６］２Ｈ、メモリレンジ
アドレス７Ａ、及びＩ／Ｏレンジリマップアドレス１０
Ａのいずれかを選択して、ローカルアドレス［３１：１
６］１２Ａに出力する。アドレスデータマルチプレクサ
１４は、２入力１出力のマルチプレクサで、アドレスデ
ータマルチプレクサコントロール信号４Ｉによって制御
され、ローカルアドレス［３１：１６］１２Ａ、ラッチ
アドレス［１５：８］２Ｍ、及びラッチアドレス［７：
２］２Ｌ、及びホストデータバス２１を入力し、ローカ
ルアドレスデータバス２４にアドレスもしくはデータを
出力する。ホストデータバス２１は、ＣＰＵ１、ホスト
メモリレンジレジスタ７、ローカルＩ／Ｏレンジレジス
タ１０、及びアドレスデータマルチプレクサ１４に接続
されている。ホストアドレスバス２２は、ＣＰＵ１、及
びアドレスラッチ２と接続されている。ホストコントロ
ールバス２３は、ホストバスをコントロールするための
信号の集まりであり、ＣＰＵ１、アドレスデコーダ３、
及びバスコントロールロジック４と接続されている。ロ
ーカルアドレスデータバス２４は、時分割でアドレスか
データがドライブされるバスであり、アドレスデータマ
ルチプレクサ１４によってアドレスとデータが切り替え
られドライブされる。ローカルコントロールバス２５
は、ローカルバスをコントロールするための信号の集ま
りであり、バスコントロールロジック４と接続されてい
る。図２５を参照すると、本発明のアドレス変換装置の
第四の実施例における、ホストバス上のメモリアドレス
空間とＩ／Ｏアドレス空間、及びローカルバス上のメモ
リアドレス空間とＩ／Ｏアドレス空間とを示したもので
ある。ホストバス上のメモリアドレス空間の（ｋｌｍｎ
００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へアクセ
スは、ローカルバス上ではＩ／Ｏアドレス空間の（ｖｗ
ｘｙ００００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈの領域への
アクセスに変換される。ホストバス上のＩ／Ｏアドレス
空間の（００００）ｈ〜（ＦＦＦＦ）ｈの領域へアクセ
スは、ローカルバス上ではメモリアドレス空間の（ｋｌ
ｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域への
アクセスに変換される。ここで（ｋｌｍｎ）ｈ、（ｖｗ
ｘｙ）ｈは、ソフトウェアによって設定可能な値であ
る。次に図４及び図２５を用いて本発明のアドレス変換
装置の第四の実施例における動作について説明する。Ｃ
ＰＵ１がホストメモリレンジレジスタ７へのサイクルを
起動すると、バスコントロールロジック４はアドレスラ
ッチイネーブル信号４Ａを介してホストバスアドレス２
２の値をラッチするように指示する。アドレスラッチ２
はこの指示を受けてホストアドレスバス２２の値をラッ
チする。アドレスデコーダ３は現在のサイクルがホスト
メモリレンジレジスタ７へのアクセスである事をアドレ
スデコード信号３Ａを介してバスコントロールロジック
４に通知する。バスコントロールロジック４はホストメ
モリレンジレジスタコントロール信号４Ｂを介して、ホ
ストメモリレンジレジスタ７にホストデータバス２１に
ドライブされている値を保持するように指示する。ホス
トメモリレンジレジスタ７はこの指示を受けてホストデ
ータバス２１の値を保持する。ここで（ｋｌｍｎ）ｈの
値がホストメモリレンジレジスタ７に保持される。ＣＰ
Ｕ１がローカルＩ／Ｏレンジレジスタ１０へのサイクル
を起動すると、バスコントロールロジック４はアドレス
ラッチイネーブル信号４Ａを介してホストバスアドレス
２２の値をラッチするように指示する。アドレスラッチ
２はこの指示を受けてホストアドレスバス２２の値をラ
ッチする。アドレスデコーダ３は現在のサイクルがロー
カルＩ／Ｏレンジレジスタ１０へのアクセスである事を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４はロ
ーカルＩ／Ｏレンジレジスタコントロール信号４Ｅを介
して、ローカルＩ／Ｏレンジレジスタ１０にホストデー
タバス２１にドライブされている値を保持するように指
示する。ローカルＩ／Ｏレンジレジスタ１０はこの指示
を受けてホストデータバス２１の値を保持する。ここで
（ｖｗｘｙ）ｈの値がローカルＩ／Ｏレンジレジスタ１
０に保持される。ＣＰＵ１がメモリサイクルを起動する
と、バスコントロールロジック４はアドレスラッチイネ
ーブル信号４Ａを介してホストバスアドレス２２の値を
ラッチするように指示する。アドレスラッチ２はこの指
示を受けてホストアドレスバス２２の値をラッチする。
アドレスデコーダ３は現在のサイクルがローカルバスへ
のアクセスである事をアドレスデコード信号３Ａを介し
てバスコントロールロジック４に通知する。メモリレン
ジコンパレータ５は、ラッチアドレス［３１：１６］２
Ｈとホストメモリレンジレジスタ７に保持されたメモリ
レンジアドレス７Ａとを比較し、比較結果をメモリレン
ジアドレス比較結果通知信号５Ａを介してバスコントロ
ールロジック４に通知する。比較結果が不一致、即ちラ
ッチアドレス［３１：１６］２Ｈが（ｋｌｍｎ）ｈの以
外のアドレス、であった場合、バスコントロールロジッ
ク４は、レンジアドレスマルチプレクサコントロール信
号４Ｈを介してレンジアドレスマルチプレクサ１２を制
御してラッチアドレス［３１：１６］２Ｈをローカルア
ドレス［３１：１６］１２Ａに出力し、ローカルバスに
はメモリサイクルを起動する。比較結果が一致、即ちラ
ッチアドレス［３１：１６］２Ｈが（ｋｌｍｎ）ｈ、で
あった場合、バスコントロールロジック４は、レンジア
ドレスマルチプレクサコントロール信号４Ｈを介してレ
ンジアドレスマルチプレクサ１２を制御してＩ／Ｏレン
ジリマップアドレス１０Ａ、即ち（ｖｗｘｙ）ｈ、をロ
ーカルアドレス［３１：１６］１２Ａに出力し、ローカ
ルバスにはＩ／Ｏサイクルを起動する。以上により、ホ
ストバス上のメモリアドレス空間の（０００００００
０）ｈ〜（ｋｌｍｎ００００−１）ｈの領域へのメモリ
サイクルは、ローカルバス上ではメモリアドレス空間の
（００００００００）ｈ〜（ｋｌｍｎ００００−１）ｈ
へのメモリサイクルになる。ホストバス上のメモリアド
レス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦ
Ｆ）ｈの領域へのメモリサイクルは、ローカルバス上で
はＩ／Ｏアドレス空間の（ｖｗｘｙ００００）ｈ〜（ｖ
ｗｘｙＦＦＦＦ）ｈへのＩ／Ｏサイクルになる。ホスト
バス上のメモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋
１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈの領域へのメモリサイ
クルは、ローカルバス上ではメモリアドレス空間の（ｋ
ｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈへの
メモリサイクルになる。ＣＰＵ１がＩ／Ｏサイクルを起
動すると、バスコントロールロジック４はアドレスラッ
チイネーブル信号４Ａを介してホストバスアドレス２２
の値をラッチするように指示する。アドレスラッチ２は
この指示を受けてホストアドレスバス２２の値をラッチ
する。アドレスデコーダ３は現在のサイクルがローカル
バスへのアクセスである事をアドレスデコード信号３Ａ
を介してバスコントロールロジック４に通知する。バス
コントロールロジック４は、レンジアドレスマルチプレ
クサコントロール信号４Ｈを介してレンジアドレスマル
チプレクサ１２を制御してメモリレンジアドレス７Ａ、
即ち（ｋｌｍｎ）ｈ、をローカルアドレス［３１：１
６］１２Ａに出力し、ローカルバスにはメモリサイクル
を起動する。以上により、ホストバス上のＩ／Ｏアドレ
ス空間の（００００）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ
／Ｏサイクルは、ローカルバス上ではメモリアドレス空
間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈ
へのメモリサイクルになる。この第四の実施例は第二の
実施例に比較して、ローカルＩ／Ｏレンジレジスタ１０
を設けたことにより、ローカルバスＩ／Ｏアドレス空間
を任意の位置に設定することができる。次に本願発明の
アドレス変換装置の第五の実施例について図面を参照し
て詳細に説明する。図５を参照すると、本願発明の第五
の実施例のアドレス変換装置のブロック図において、Ｃ
ＰＵ１は、ホストデータバス２１、ホストアドレスバス
２２、及びホストコントロールバス２３に接続してい
る。アドレスラッチ２は、バスコントロールロジック４
からのアドレスラッチイネーブル信号４Ａを受けて、ホ
ストアドレスバス２２のラッチを行い、ラッチアドレス
［３１：１６］２Ｈ、ラッチアドレス［１５：８］２
Ｍ、及びラッチアドレス［７：２］２Ｌを出力する。ア
ドレスデコーダ３は、ホストコントロールバス２３、ラ
ッチアドレス［３１：１６］２Ｈ、ラッチアドレス［１
５：８］２Ｍ、及びラッチアドレス［７：２］２Ｌを入
力とし、アドレスデコードの結果をアドレスデコード信
号３Ａを介してバスコントロールロジック４に通知す
る。バスコントロールロジック４は、ホストコントロー
ルバス２３、ローカルコントロールバス２５、アドレス
デコード信号３Ａ、メモリレンジアドレス比較結果通知
信号５Ａ、と接続しており、これらの信号群の入力を受
けて、アドレスラッチイネーブル信号４Ａ、ホストメモ
リレンジレジスタコントロール信号４Ｂ、ローカルメモ
リレンジレジスタコントロール信号４Ｄ、ローカルＩ／
Ｏレンジレジスタコントロール信号４Ｅ、レンジアドレ
スマルチプレクサコントロール信号４Ｈ、及びアドレス
データマルチプレクサコントロール信号４Ｉを生成し、
またホストバスとローカルバスのコントロールを行う。
ホストメモリレンジレジスタ７は、ホストバス上のメモ
リアドレス空間へのアクセスをローカルバス上のＩ／Ｏ
アドレス空間へのアクセスに変換する際に必要となる、
ホストバス上のメモリアドレス空間の一領域のアドレス
の上位１６ビット（３１：１６）を保持している。ホス
トメモリレンジレジスタ７は、データバス２１を入力と
し、ホストメモリレンジレジスタコントロール信号４Ｂ
によってコントロールされてアドレス値を保持し、メモ
リレンジアドレス７Ａを出力する。メモリレンジコンパ
レータ５は、ラッチアドレス［３１：１６］２Ｈとメモ
リレンジアドレス７Ａとを比較し、その結果をメモリレ
ンジアドレス比較結果通知信号５Ａを介してバスコント
ロールロジック４に通知する。ローカルメモリレンジレ
ジスタ９は、ホストバス上のＩ／Ｏアドレス空間へのア
クセスをローカルバス上のメモリアドレス空間へのアク
セスに変換する際に必要となる、ローカルバス上のメモ
リアドレス空間の変換先のアドレスの上位１６ビット
（３１：１６）を保持している。ローカルメモリレンジ
レジスタ９は、データバス２１を入力とし、ローカルメ
モリレンジレジスタコントロール信号４Ｄによってコン
トロールされてアドレス値を保持し、メモリレンジリマ
ップアドレス９Ａを出力する。ローカルＩ／Ｏレンジレ
ジスタ１０は、ホストバス上のメモリアドレス空間への
アクセスをローカルバス上のＩ／Ｏアドレス空間へのア
クセスに変換する際に必要となる、ローカルバス上のＩ
／Ｏアドレス空間の変換先のアドレスの上位１６ビット
（３１：１６）を保持している。ローカルメモリレンジ
レジスタ１０は、データバス２１を入力とし、ローカル
メモリレンジレジスタコントロール信号４Ｅによってコ
ントロールされてアドレス値を保持し、Ｉ／Ｏレンジリ
マップアドレス１０Ａを出力する。レンジアドレスマル
チプレクサ１２は、３入力１出力のマルチプレクサで、
レンジアドレスマルチプレクサコントロール信号４Ｈに
よって制御され、ラッチアドレス［３１：１６］２Ｈ、
メモリレンジリマップアドレス９Ａ、及びＩ／Ｏレンジ
リマップアドレス１０Ａのいずれかを選択して、ローカ
ルアドレス［３１：１６］１２Ａに出力する。アドレス
データマルチプレクサ１４は、２入力１出力のマルチプ
レクサで、アドレスデータマルチプレクサコントロール
信号４Ｉによって制御され、ローカルアドレス［３１：
１６］１２Ａ、ラッチアドレス［１５：８］２Ｍ、及び
ラッチアドレス［７：２］２Ｌ、及びホストデータバス
２１を入力し、ローカルアドレスデータバス２４にアド
レスもしくはデータを出力する。ホストデータバス２１
は、ＣＰＵ１、ホストメモリレンジレジスタ７、ローカ
ルメモリレンジレジスタ９、ローカルＩ／Ｏレンジレジ
スタ１０、及びアドレスデータマルチプレクサ１４に接
続されている。ホストアドレスバス２２は、ＣＰＵ１、
及びアドレスラッチ２と接続されている。ホストコント
ロールバス２３は、ホストバスをコントロールするため
の信号の集まりであり、ＣＰＵ１、アドレスデコーダ
３、及びバスコントロールロジック４と接続されてい
る。ローカルアドレスデータバス２４は、時分割でアド
レスかデータがドライブされるバスであり、アドレスデ
ータマルチプレクサ１４によってアドレスとデータが切
り替えられドライブされる。ローカルコントロールバス
２５は、ローカルバスをコントロールするための信号の
集まりであり、バスコントロールロジック４と接続され
ている。図２６を参照すると、本発明のアドレス変換装
置の第五の実施例における、ホストバス上のメモリアド
レス空間とＩ／Ｏアドレス空間、及びローカルバス上の
メモリアドレス空間とＩ／Ｏアドレス空間とを示したも
のである。ホストバス上のメモリアドレス空間の（ｋｌ
ｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へア
クセスは、ローカルバス上ではＩ／Ｏアドレス空間の
（ｖｗｘｙ００００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈの領
域へのアクセスに変換される。ホストバス上のＩ／Ｏア
ドレス空間の（００００）ｈ〜（ＦＦＦＦ）ｈの領域へ
アクセスは、ローカルバス上ではメモリアドレス空間の
（ｐｑｒｓ００００）ｈ〜（ｐｑｒｓＦＦＦＦ）ｈの領
域へのアクセスに変換される。ここで（ｋｌｍｎ）ｈ、
（ｐｑｒｓ）ｈ、（ｖｗｘｙ）ｈは、ソフトウェアによ
って設定可能な値である。次に図５及び図２６を用いて
本発明のアドレス変換装置の第五の実施例における動作
について説明する。ＣＰＵ１がホストメモリレンジレジ
スタ７へのサイクルを起動すると、バスコントロールロ
ジック４はアドレスラッチイネーブル信号４Ａを介して
ホストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがホストメモリレンジレジスタ７へのアク
セスである事をアドレスデコード信号３Ａを介してバス
コントロールロジック４に通知する。バスコントロール
ロジック４はホストメモリレンジレジスタコントロール
信号４Ｂを介して、ホストメモリレンジレジスタ７にホ
ストデータバス２１にドライブされている値を保持する
ように指示する。ホストメモリレンジレジスタ７はこの
指示を受けてホストデータバス２１の値を保持する。こ
こで（ｋｌｍｎ）ｈの値がホストメモリレンジレジスタ
７に保持される。ＣＰＵ１がローカルメモリレンジレジ
スタ９へのサイクルを起動すると、バスコントロールロ
ジック４はアドレスラッチイネーブル信号４Ａを介して
ホストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがローカルメモリレンジレジスタ９へのア
クセスである事をアドレスデコード信号３Ａを介してバ
スコントロールロジック４に通知する。バスコントロー
ルロジック４はローカルメモリレンジレジスタコントロ
ール信号４Ｄを介して、ローカルメモリレンジレジスタ
９にホストデータバス２１にドライブされている値を保
持するように指示する。ローカルメモリレンジレジスタ
９はこの指示を受けてホストデータバス２１の値を保持
する。ここで（ｐｑｒｓ）ｈの値がローカルメモリレン
ジレジスタ９に保持される。ＣＰＵ１がローカルＩ／Ｏ
レンジレジスタ１０へのサイクルを起動すると、バスコ
ントロールロジック４はアドレスラッチイネーブル信号
４Ａを介してホストバスアドレス２２の値をラッチする
ように指示する。アドレスラッチ２はこの指示を受けて
ホストアドレスバス２２の値をラッチする。アドレスデ
コーダ３は現在のサイクルがローカルＩ／Ｏレンジレジ
スタ１０へのアクセスである事をアドレスデコード信号
３Ａを介してバスコントロールロジック４に通知する。
バスコントロールロジック４はローカルＩ／Ｏレンジレ
ジスタコントロール信号４Ｅを介して、ローカルＩ／Ｏ
レンジレジスタ１０にホストデータバス２１にドライブ
されている値を保持するように指示する。ローカルＩ／
Ｏレンジレジスタ１０はこの指示を受けてホストデータ
バス２１の値を保持する。ここで（ｖｗｘｙ）ｈの値が
ローカルＩ／Ｏレンジレジスタ１０に保持される。ＣＰ
Ｕ１がメモリサイクルを起動すると、バスコントロール
ロジック４はアドレスラッチイネーブル信号４Ａを介し
てホストバスアドレス２２の値をラッチするように指示
する。アドレスラッチ２はこの指示を受けてホストアド
レスバス２２の値をラッチする。アドレスデコーダ３は
現在のサイクルがローカルバスへのアクセスである事を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。メモリレンジコンパレータ５は、
ラッチアドレス［３１：１６］２Ｈとホストメモリレン
ジレジスタ７に保持されたメモリレンジアドレス７Ａと
を比較し、比較結果をメモリレンジアドレス比較結果通
知信号５Ａを介してバスコントロールロジック４に通知
する。比較結果が不一致、即ちラッチアドレス［３１：
１６］２Ｈが（ｋｌｍｎ）ｈの以外のアドレス、であっ
た場合、バスコントロールロジック４は、レンジアドレ
スマルチプレクサコントロール信号４Ｈを介してレンジ
アドレスマルチプレクサ１２を制御してラッチアドレス
［３１：１６］２Ｈをローカルアドレス［３１：１６］
１２Ａに出力し、ローカルバスにはメモリサイクルを起
動する。比較結果が一致、即ちラッチアドレス［３１：
１６］２Ｈが（ｋｌｍｎ）ｈ、であった場合、バスコン
トロールロジック４は、レンジアドレスマルチプレクサ
コントロール信号４Ｈを介してレンジアドレスマルチプ
レクサ１２を制御してＩ／Ｏレンジリマップアドレス１
０Ａ、即ち（ｖｗｘｙ）ｈ、をローカルアドレス［３
１：１６］１２Ａに出力し、ローカルバスにはＩ／Ｏサ
イクルを起動する。以上により、ホストバス上のメモリ
アドレス空間の（００００００００）ｈ〜（ｋｌｍｎ０
０００−１）ｈの領域へのメモリサイクルは、ローカル
バス上ではメモリアドレス空間の（００００００００）
ｈ〜（ｋｌｍｎ００００−１）ｈへのメモリサイクルに
なる。ホストバス上のメモリアドレス空間の（ｋｌｍｎ
００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモ
リサイクルは、ローカルバス上ではＩ／Ｏアドレス空間
の（ｖｗｘｙ００００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈへ
のＩ／Ｏサイクルになる。ホストバス上のメモリアドレ
ス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦ
ＦＦ）ｈの領域へのメモリサイクルは、ローカルバス上
ではメモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ
〜（ＦＦＦＦＦＦＦＦ）ｈへのメモリサイクルになる。
ＣＰＵ１がＩ／Ｏサイクルを起動すると、バスコントロ
ールロジック４はアドレスラッチイネーブル信号４Ａを
介してホストバスアドレス２２の値をラッチするように
指示する。アドレスラッチ２はこの指示を受けてホスト
アドレスバス２２の値をラッチする。アドレスデコーダ
３は現在のサイクルがローカルバスへのアクセスである
事をアドレスデコード信号３Ａを介してバスコントロー
ルロジック４に通知する。バスコントロールロジック４
は、レンジアドレスマルチプレクサコントロール信号４
Ｈを介してレンジアドレスマルチプレクサ１２を制御し
てメモリレンジリマップアドレス９Ａ、即ち（ｐｑｒ
ｓ）ｈ、をローカルアドレス［３１：１６］１２Ａに出
力し、ローカルバスにはメモリサイクルを起動する。以
上により、ホストバス上のＩ／Ｏアドレス空間の（００
００）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイクル
は、ローカルバス上ではメモリアドレス空間の（ｐｑｒ
ｓ００００）ｈ〜（ｐｑｒｓＦＦＦＦ）ｈへのメモリサ
イクルになる。この第五の実施例は第四の実施例に比較
して、ローカルメモリレンジレジスタ９を設けたことに
より、ホストバスメモリアドレス空間とは独立してロー
カルバスメモリアドレス空間を設定することができる。
次に本願発明のアドレス変換装置の第六の実施例につい
て図面を参照して詳細に説明する。図６を参照すると、
本願発明の第六の実施例のアドレス変換装置のブロック
図において、ＣＰＵ１は、ホストデータバス２１、ホス
トアドレスバス２２、及びホストコントロールバス２３
に接続している。アドレスラッチ２は、バスコントロー
ルロジック４からのアドレスラッチイネーブル信号４Ａ
を受けて、ホストアドレスバス２２のラッチを行い、ラ
ッチアドレス［３１：１６］２Ｈ、ラッチアドレス［１
５：８］２Ｍ、及びラッチアドレス［７：２］２Ｌを出
力する。アドレスデコーダ３は、ホストコントロールバ
ス２３、ラッチアドレス［３１：１６］２Ｈ、ラッチア
ドレス［１５：８］２Ｍ、及びラッチアドレス［７：
２］２Ｌを入力とし、アドレスデコードの結果をアドレ
スデコード信号３Ａを介してバスコントロールロジック
４に通知する。バスコントロールロジック４は、ホスト
コントロールバス２３、ローカルコントロールバス２
５、アドレスデコード信号３Ａ、メモリレンジアドレス
比較結果通知信号５Ａ、及びＩ／Ｏホールアドレス比較
結果通知信号６Ａと接続しており、これらの信号群の入
力を受けて、アドレスラッチイネーブル信号４Ａ、ホス
トメモリレンジレジスタコントロール信号４Ｂ、レンジ
アドレスマルチプレクサコントロール信号４Ｈ、及びア
ドレスデータマルチプレクサコントロール信号４Ｉを生
成し、またホストバスとローカルバスのコントロールを
行う。ホストメモリレンジレジスタ７は、ホストバス上
のメモリアドレス空間へのアクセスをローカルバス上の
Ｉ／Ｏアドレス空間へのアクセスに変換する際に必要と
なる、ホストバス上のメモリアドレス空間の一領域のア
ドレスの上位１６ビット（３１：１６）を保持してい
る。ホストメモリレンジレジスタ７は、データバス２１
を入力とし、ホストメモリレンジレジスタコントロール
信号４Ｂによってコントロールされてアドレス値を保持
し、メモリレンジアドレス７Ａを出力する。メモリレン
ジコンパレータ５は、ラッチアドレス［３１：１６］２
Ｈとメモリレンジアドレス７Ａとを比較し、その結果を
メモリレンジアドレス比較結果通知信号５Ａを介してバ
スコントロールロジック４に通知する。Ｉ／Ｏホールコ
ンパレータ６は、ラッチアドレス［１５：０８］２Ｍと
あらかじめ与えられたアドレス（αβ）ｈ〜（γδ）ｈ
とを比較し、その結果をＩ／Ｏホールアドレス比較結果
通知信号６Ａを介してバスコントロールロジック４に通
知する。レンジアドレスマルチプレクサ１２は、３入力
１出力のマルチプレクサで、レンジアドレスマルチプレ
クサコントロール信号４Ｈによって制御され、ラッチア
ドレス［３１：１６］２Ｈ、メモリレンジアドレス７
Ａ、及びあらかじめ与えられたアドレス（００００）ｈ
のいずれかを選択して、ローカルアドレス［３１：１
６］１２Ａに出力する。アドレスデータマルチプレクサ
１４は、２入力１出力のマルチプレクサで、アドレスデ
ータマルチプレクサコントロール信号４Ｉによって制御
され、ローカルアドレス［３１：１６］１２Ａ、ラッチ
アドレス［１５：８］２Ｍ、及びラッチアドレス［７：
２］２Ｌ、及びホストデータバス２１を入力し、ローカ
ルアドレスデータバス２４にアドレスもしくはデータを
出力する。ホストデータバス２１は、ＣＰＵ１、ホスト
メモリレンジレジスタ７及びアドレスデータマルチプレ
クサ１４に接続されている。ホストアドレスバス２２
は、ＣＰＵ１、及びアドレスラッチ２と接続されてい
る。ホストコントロールバス２３は、ホストバスをコン
トロールするための信号の集まりであり、ＣＰＵ１、ア
ドレスデコーダ３、及びバスコントロールロジック４と
接続されている。ローカルアドレスデータバス２４は、
時分割でアドレスかデータがドライブされるバスであ
り、アドレスデータマルチプレクサ１４によってアドレ
スとデータが切り替えられドライブされる。ローカルコ
ントロールバス２５は、ローカルバスをコントロールす
るための信号の集まりであり、バスコントロールロジッ
ク４と接続されている。図２７を参照すると、本発明の
アドレス変換装置の第六の実施例における、ホストバス
上のメモリアドレス空間とＩ／Ｏアドレス空間、及びロ
ーカルバス上のメモリアドレス空間とＩ／Ｏアドレス空
間とを示したものである。ホストバス上のメモリアドレ
ス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦ
Ｆ）ｈの領域へアクセスは、ローカルバス上ではＩ／Ｏ
アドレス空間の（００００００００）ｈ〜（００００Ｆ
ＦＦＦ）ｈの領域へのアクセスに変換される。ホストバ
ス上のＩ／Ｏアドレス空間の（００００）ｈ〜（αβ０
０−１）ｈの領域へアクセスは、ローカルバス上ではメ
モリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍ
ｎαβ００−１）ｈの領域へのアクセスに変換される。
ホストバス上のＩ／Ｏアドレス空間の（γδＦＦ＋１）
ｈ〜（ＦＦＦＦ）ｈの領域へアクセスは、ローカルバス
上ではメモリアドレス空間の（ｋｌｍｎγδＦＦ＋１）
ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのアクセスに変換
される。ホストバス上のＩ／Ｏアドレス空間の（αβ０
０）ｈ〜（γδＦＦ）ｈの領域へアクセスは、ローカル
バス上ではＩ／Ｏアドレス空間の（００００αβ００）
ｈ〜（００００γδＦＦ）ｈの領域へのアクセスに変換
される。ここで（ｋｌｍｎ）ｈ、は、ソフトウェアによ
って設定可能な値であり、（αβ）ｈ、（γδ）ｈはあ
らかじめ与えられた値である。次に図６及び図２７を用
いて本発明のアドレス変換装置の第六の実施例における
動作について説明する。ＣＰＵ１がホストメモリレンジ
レジスタ７へのサイクルを起動すると、バスコントロー
ルロジック４はアドレスラッチイネーブル信号４Ａを介
してホストバスアドレス２２の値をラッチするように指
示する。アドレスラッチ２はこの指示を受けてホストア
ドレスバス２２の値をラッチする。アドレスデコーダ３
は現在のサイクルがホストメモリレンジレジスタ７への
アクセスである事をアドレスデコード信号３Ａを介して
バスコントロールロジック４に通知する。バスコントロ
ールロジック４はホストメモリレンジレジスタコントロ
ール信号４Ｂを介して、ホストメモリレンジレジスタ７
にホストデータバス２１にドライブされている値を保持
するように指示する。ホストメモリレンジレジスタ７は
この指示を受けてホストデータバス２１の値を保持す
る。ここで（ｋｌｍｎ）ｈの値がホストメモリレンジレ
ジスタ７に保持される。ＣＰＵ１がメモリサイクルを起
動すると、バスコントロールロジック４はアドレスラッ
チイネーブル信号４Ａを介してホストバスアドレス２２
の値をラッチするように指示する。アドレスラッチ２は
この指示を受けてホストアドレスバス２２の値をラッチ
する。アドレスデコーダ３は現在のサイクルがローカル
バスへのアクセスである事をアドレスデコード信号３Ａ
を介してバスコントロールロジック４に通知する。メモ
リレンジコンパレータ５は、ラッチアドレス［３１：１
６］２Ｈとホストメモリレンジレジスタ７に保持された
メモリレンジアドレス７Ａとを比較し、比較結果をメモ
リレンジアドレス比較結果通知信号５Ａを介してバスコ
ントロールロジック４に通知する。比較結果が不一致、
即ちラッチアドレス［３１：１６］２Ｈが（ｋｌｍｎ）
ｈの以外のアドレス、であった場合、バスコントロール
ロジック４は、レンジアドレスマルチプレクサコントロ
ール信号４Ｈを介してレンジアドレスマルチプレクサ１
２を制御してラッチアドレス［３１：１６］２Ｈをロー
カルアドレス［３１：１６］１２Ａに出力し、ローカル
バスにはメモリサイクルを起動する。比較結果が一致、
即ちラッチアドレス［３１：１６］２Ｈが（ｋｌｍｎ）
ｈ、であった場合、バスコントロールロジック４は、レ
ンジアドレスマルチプレクサコントロール信号４Ｈを介
してレンジアドレスマルチプレクサ１２を制御してあら
かじめ与えられたアドレス（００００）ｈをローカルア
ドレス［３１：１６］１２Ａに出力し、ローカルバスに
はＩ／Ｏサイクルを起動する。以上により、ホストバス
上のメモリアドレス空間の（００００００００）ｈ〜
（ｋｌｍｎ００００−１）ｈの領域へのメモリサイクル
は、ローカルバス上ではメモリアドレス空間の（０００
０００００）ｈ〜（ｋｌｍｎ００００−１）ｈへのメモ
リサイクルになる。ホストバス上のメモリアドレス空間
の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの
領域へのメモリサイクルは、ローカルバス上ではＩ／Ｏ
アドレス空間の（００００００００）ｈ〜（００００Ｆ
ＦＦＦ）ｈへのＩ／Ｏサイクルになる。ホストバス上の
メモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜
（ＦＦＦＦＦＦＦＦ）ｈの領域へのメモリサイクルは、
ローカルバス上ではメモリアドレス空間の（ｋｌｍｎＦ
ＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈへのメモリサ
イクルになる。ＣＰＵ１がＩ／Ｏサイクルを起動する
と、バスコントロールロジック４はアドレスラッチイネ
ーブル信号４Ａを介してホストバスアドレス２２の値を
ラッチするように指示する。アドレスラッチ２はこの指
示を受けてホストアドレスバス２２の値をラッチする。
アドレスデコーダ３は現在のサイクルがローカルバスへ
のアクセスである事をアドレスデコード信号３Ａを介し
てバスコントロールロジック４に通知する。Ｉ／Ｏホー
ルコンパレータ６は、ラッチアドレス［１５：８］２Ｍ
とあらかじめ与えられたＩ／Ｏホールアドレス８Ａとを
比較し、比較結果をＩ／Ｏホールアドレス比較結果通知
信号６Ａを介してバスコントロールロジック４に通知す
る。比較結果が不一致、即ちラッチアドレス［１５：
８］２Ｍが（００）ｈ〜（αβ−１）の範囲か（γδ＋
１）ｈ〜（ＦＦ）ｈの範囲のアドレス、であった場合、
バスコントロールロジック４は、レンジアドレスマルチ
プレクサコントロール信号４Ｈを介してレンジアドレス
マルチプレクサ１２を制御してメモリレンジアドレス７
Ａ、即ち（ｋｌｍｎ）ｈ、をローカルアドレス［３１：
１６］１２Ａに出力し、ローカルバスにはメモリサイク
ルを起動する。比較結果が一致、即ちラッチアドレス
［１５：８］２Ｍが（αβ）ｈ〜（γδ）ｈの範囲のア
ドレス、であった場合、バスコントロールロジック４
は、レンジアドレスマルチプレクサコントロール信号４
Ｈを介してレンジアドレスマルチプレクサ１２を制御し
てあらかじめ与えられたアドレス（００００）ｈをロー
カルアドレス［３１：１６］１２Ａに出力し、ローカル
バスにはＩ／Ｏサイクルを起動する。以上により、ホス
トバス上のＩ／Ｏアドレス空間の（００００）ｈ〜（α
β００−１）ｈの領域へのＩ／Ｏサイクルは、ローカル
バス上ではメモリアドレス空間の（ｋｌｍｎ００００）
ｈ〜（ｋｌｍｎαβ００−１）ｈへのメモリサイクルに
なる。ホストバス上のＩ／Ｏアドレス空間の（αβ０
０）ｈ〜（γδＦＦ）ｈの領域へのＩ／Ｏサイクルは、
ローカルバス上ではＩ／Ｏアドレス空間の（００００α
β００）ｈ〜（００００γδＦＦ）ｈへのＩ／Ｏサイク
ルになる。ホストバス上のＩ／Ｏアドレス空間の（γδ
ＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイク
ルは、ローカルバス上ではメモリアドレス空間の（ｋｌ
ｍｎγδＦＦ＋１）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈへのメ
モリサイクルになる。この第六の実施例は第二の実施例
に比較して、Ｉ／Ｏホールコンパレータ６を設けたこと
により、ホストバスＩ／Ｏアドレス空間の一部をローカ
ルバスＩ／Ｏアドレス空間にマッピングし、残りの空間
をローカルバスメモリアドレス空間にマッピングするこ
とができる。次に本願発明のアドレス変換装置の第七の
実施例について図面を参照して詳細に説明する。図７を
参照すると、本願発明の第七の実施例のアドレス変換装
置のブロック図において、ＣＰＵ１は、ホストデータバ
ス２１、ホストアドレスバス２２、及びホストコントロ
ールバス２３に接続している。アドレスラッチ２は、バ
スコントロールロジック４からのアドレスラッチイネー
ブル信号４Ａを受けて、ホストアドレスバス２２のラッ
チを行い、ラッチアドレス［３１：１６］２Ｈ、ラッチ
アドレス［１５：８］２Ｍ、及びラッチアドレス［７：
２］２Ｌを出力する。アドレスデコーダ３は、ホストコ
ントロールバス２３、ラッチアドレス［３１：１６］２
Ｈ、ラッチアドレス［１５：８］２Ｍ、及びラッチアド
レス［７：２］２Ｌを入力とし、アドレスデコードの結
果をアドレスデコード信号３Ａを介してバスコントロー
ルロジック４に通知する。バスコントロールロジック４
は、ホストコントロールバス２３、ローカルコントロー
ルバス２５、アドレスデコード信号３Ａ、メモリレンジ
アドレス比較結果通知信号５Ａ、及びＩ／Ｏホールアド
レス比較結果通知信号６Ａと接続しており、これらの信
号群の入力を受けて、アドレスラッチイネーブル信号４
Ａ、ホストメモリレンジレジスタコントロール信号４
Ｂ、ローカルＩ／Ｏホールレジスタコントロール信号４
Ｆ、ホールアドレスマルチプレクサコントロール信号４
Ｇ、レンジアドレスマルチプレクサコントロール信号４
Ｈ、及びアドレスデータマルチプレクサコントロール信
号４Ｉを生成し、またホストバスとローカルバスのコン
トロールを行う。ホストメモリレンジレジスタ７は、ホ
ストバス上のメモリアドレス空間へのアクセスをローカ
ルバス上のＩ／Ｏアドレス空間へのアクセスに変換する
際に必要となる、ホストバス上のメモリアドレス空間の
一領域のアドレスの上位１６ビット（３１：１６）を保
持している。ホストメモリレンジレジスタ７は、データ
バス２１を入力とし、ホストメモリレンジレジスタコン
トロール信号４Ｂによってコントロールされてアドレス
値を保持し、メモリレンジアドレス７Ａを出力する。メ
モリレンジコンパレータ５は、ラッチアドレス［３１：
１６］２Ｈとメモリレンジアドレス７Ａとを比較し、そ
の結果をメモリレンジアドレス比較結果通知信号５Ａを
介してバスコントロールロジック４に通知する。Ｉ／Ｏ
ホールコンパレータ６は、ラッチアドレス［１５：０
８］２Ｍとあらかじめ与えられたアドレス（αβ）ｈ〜
（γδ）ｈとを比較し、その結果をＩ／Ｏホールアドレ
ス比較結果通知信号６Ａを介してバスコントロールロジ
ック４に通知する。ローカルＩ／Ｏホールレジスタ１１
は、ホストバス上のＩ／Ｏアドレス空間へのアクセスを
ローカルバス上のＩ／Ｏアドレス空間へのアクセスに変
換する際に必要となる、ローカルバス上のＩ／Ｏアドレ
ス空間の変換先のアドレスの下位８ビット（１５：８）
を保持している。ローカルＩ／Ｏホールレジスタ１１
は、データバス２１を入力とし、ローカルＩ／Ｏホール
レジスタコントロール信号４Ｆによってコントロールさ
れてアドレス値を保持し、Ｉ／Ｏホールリマップアドレ
ス１１Ａを出力する。レンジアドレスマルチプレクサ１
２は、３入力１出力のマルチプレクサで、レンジアドレ
スマルチプレクサコントロール信号４Ｈによって制御さ
れ、ラッチアドレス［３１：１６］２Ｈ、メモリレンジ
アドレス７Ａ、及びあらかじめ与えられたアドレス（０
００）ｈのいずれかを選択して、ローカルアドレス［３
１：１６］１２Ａに出力する。ホールアドレスマルチプ
レクサ１３は、２入力１出力のマルチプレクサで、ホー
ルアドレスマルチプレクサコントロール信号４Ｇによっ
て制御され、ラッチアドレス［１５：８］２Ｍ、及びＩ
／Ｏホールリマップアドレス１１Ａのいずれかを選択し
て、ローカルアドレス［１５：８］１３Ａに出力する。
アドレスデータマルチプレクサ１４は、２入力１出力の
マルチプレクサで、アドレスデータマルチプレクサコン
トロール信号４Ｉによって制御され、ローカルアドレス
［３１：１６］１２Ａ、ローカルアドレス［１５：８］
１３Ａ、及びラッチアドレス［７：２］２Ｌ、及びホス
トデータバス２１を入力し、ローカルアドレスデータバ
ス２４にアドレスもしくはデータを出力する。ホストデ
ータバス２１は、ＣＰＵ１、ホストメモリレンジレジス
タ７、ローカルＩ／Ｏホールレジスタ１１、及びアドレ
スデータマルチプレクサ１４に接続されている。ホスト
アドレスバス２２は、ＣＰＵ１、及びアドレスラッチ２
と接続されている。ホストコントロールバス２３は、ホ
ストバスをコントロールするための信号の集まりであ
り、ＣＰＵ１、アドレスデコーダ３、及びバスコントロ
ールロジック４と接続されている。ローカルアドレスデ
ータバス２４は、時分割でアドレスかデータがドライブ
されるバスであり、アドレスデータマルチプレクサ１４
によってアドレスとデータが切り替えられドライブされ
る。ローカルコントロールバス２５は、ローカルバスを
コントロールするための信号の集まりであり、バスコン
トロールロジック４と接続されている。図２８を参照す
ると、本発明のアドレス変換装置の第七の実施例におけ
る、ホストバス上のメモリアドレス空間とＩ／Ｏアドレ
ス空間、及びローカルバス上のメモリアドレス空間とＩ
／Ｏアドレス空間とを示したものである。ホストバス上
のメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋ
ｌｍｎＦＦＦＦ）ｈの領域へアクセスは、ローカルバス
上ではＩ／Ｏアドレス空間の（００００００００）ｈ〜
（００００ＦＦＦＦ）ｈの領域へのアクセスに変換され
る。ホストバス上のＩ／Ｏアドレス空間の（００００）
ｈ〜（αβ００−１）ｈの領域へアクセスは、ローカル
バス上ではメモリアドレス空間の（ｋｌｍｎ００００）
ｈ〜（ｋｌｍｎαβ００−１）ｈの領域へのアクセスに
変換される。ホストバス上のＩ／Ｏアドレス空間の（γ
δＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へアクセスは、
ローカルバス上ではメモリアドレス空間の（ｋｌｍｎγ
δＦＦ＋１）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのア
クセスに変換される。ホストバス上のＩ／Ｏアドレス空
間の（αβ００）ｈ〜（γδＦＦ）ｈの領域へアクセス
は、ローカルバス上ではＩ／Ｏアドレス空間の（０００
０εζ００）ｈ〜（００００ηθＦＦ）ｈの領域へのア
クセスに変換される。ここで（ｋｌｍｎ）ｈ、（εζ）
ｈおよび（ηθ）ｈは、ソフトウェアによって設定可能
な値であり、（αβ）ｈおよび（γδ）ｈは、あらかじ
め与えられた値である。次に図７及び図２８を用いて本
発明のアドレス変換装置の第七の実施例における動作に
ついて説明する。ＣＰＵ１がホストメモリレンジレジス
タ７へのサイクルを起動すると、バスコントロールロジ
ック４はアドレスラッチイネーブル信号４Ａを介してホ
ストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがホストメモリレンジレジスタ７へのアク
セスである事をアドレスデコード信号３Ａを介してバス
コントロールロジック４に通知する。バスコントロール
ロジック４はホストメモリレンジレジスタコントロール
信号４Ｂを介して、ホストメモリレンジレジスタ７にホ
ストデータバス２１にドライブされている値を保持する
ように指示する。ホストメモリレンジレジスタ７はこの
指示を受けてホストデータバス２１の値を保持する。こ
こで（ｋｌｍｎ）ｈの値がホストメモリレンジレジスタ
７に保持される。ＣＰＵ１がローカルＩ／Ｏホールレジ
スタ１１へのサイクルを起動すると、バスコントロール
ロジック４はアドレスラッチイネーブル信号４Ａを介し
てホストバスアドレス２２の値をラッチするように指示
する。アドレスラッチ２はこの指示を受けてホストアド
レスバス２２の値をラッチする。アドレスデコーダ３は
現在のサイクルがローカルＩ／Ｏホールレジスタ１１へ
のアクセスである事をアドレスデコード信号３Ａを介し
てバスコントロールロジック４に通知する。バスコント
ロールロジック４はローカルＩ／Ｏホールレジスタコン
トロール信号４Ｆを介して、ローカルＩ／Ｏホールレジ
スタ１１にホストデータバス２１にドライブされている
値を保持するように指示する。ローカルＩ／Ｏホールレ
ジスタ１１はこの指示を受けてホストデータバス２１の
値を保持する。ここで（εζ）ｈ、（ηθ）ｈの値がロ
ーカルＩ／Ｏホールレジスタ１１に保持される。ＣＰＵ
１がメモリサイクルを起動すると、バスコントロールロ
ジック４はアドレスラッチイネーブル信号４Ａを介して
ホストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがローカルバスへのアクセスである事をア
ドレスデコード信号３Ａを介してバスコントロールロジ
ック４に通知する。メモリレンジコンパレータ５は、ラ
ッチアドレス［３１：１６］２Ｈとホストメモリレンジ
レジスタ７に保持されたメモリレンジアドレス７Ａとを
比較し、比較結果をメモリレンジアドレス比較結果通知
信号５Ａを介してバスコントロールロジック４に通知す
る。比較結果が不一致、即ちラッチアドレス［３１：１
６］２Ｈが（ｋｌｍｎ）ｈの以外のアドレス、であった
場合、バスコントロールロジック４は、レンジアドレス
マルチプレクサコントロール信号４Ｈを介してレンジア
ドレスマルチプレクサ１２を制御してラッチアドレス
［３１：１６］２Ｈをローカルアドレス［３１：１６］
１２Ａに出力し、ホールアドレスマルチプレクサコント
ロール信号４Ｇを介してホールアドレスマルチプレクサ
１３を制御してラッチアドレス［１５：８］２Ｍをロー
カルアドレス［１５：８］１３Ａに出力し、ローカルバ
スにはメモリサイクルを起動する。比較結果が一致、即
ちラッチアドレス［３１：１６］２Ｈが（ｋｌｍｎ）
ｈ、であった場合、バスコントロールロジック４は、レ
ンジアドレスマルチプレクサコントロール信号４Ｈを介
してレンジアドレスマルチプレクサ１２を制御してあら
かじめ与えられたアドレス（００００）ｈをローカルア
ドレス［３１：１６］１２Ａに出力し、ホールアドレス
マルチプレクサコントロール信号４Ｇを介してホールア
ドレスマルチプレクサ１３を制御してラッチアドレス
［１５：８］２Ｍをローカルアドレス［１５：８］１３
Ａに出力し、ローカルバスにはＩ／Ｏサイクルを起動す
る。以上により、ホストバス上のメモリアドレス空間の
（００００００００）ｈ〜（ｋｌｍｎ００００−１）ｈ
の領域へのメモリサイクルは、ローカルバス上ではメモ
リアドレス空間の（００００００００）ｈ〜（ｋｌｍｎ
００００−１）ｈへのメモリサイクルになる。ホストバ
ス上のメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜
（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモリサイクルは、
ローカルバス上ではＩ／Ｏアドレス空間の（０００００
０００）ｈ〜（００００ＦＦＦＦ）ｈへのＩ／Ｏサイク
ルになる。ホストバス上のメモリアドレス空間の（ｋｌ
ｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈの領域
へのメモリサイクルは、ローカルバス上ではメモリアド
レス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦ
ＦＦＦ）ｈへのメモリサイクルになる。ＣＰＵ１がＩ／
Ｏサイクルを起動すると、バスコントロールロジック４
はアドレスラッチイネーブル信号４Ａを介してホストバ
スアドレス２２の値をラッチするように指示する。アド
レスラッチ２はこの指示を受けてホストアドレスバス２
２の値をラッチする。アドレスデコーダ３は現在のサイ
クルがローカルバスへのアクセスである事をアドレスデ
コード信号３Ａを介してバスコントロールロジック４に
通知する。Ｉ／Ｏホールコンパレータ６は、ラッチアド
レス［１５：８］２Ｍとあらかじめ与えられたＩ／Ｏホ
ールアドレス８Ａとを比較し、比較結果をＩ／Ｏホール
アドレス比較結果通知信号６Ａを介してバスコントロー
ルロジック４に通知する。比較結果が不一致、即ちラッ
チアドレス［１５：８］２Ｍが（００）ｈ〜（αβ−
１）の範囲か（γδ＋１）ｈ〜（ＦＦ）ｈの範囲のアド
レス、であった場合、バスコントロールロジック４は、
レンジアドレスマルチプレクサコントロール信号４Ｈを
介してレンジアドレスマルチプレクサ１２を制御してメ
モリレンジアドレス７Ａ、即ち（ｋｌｍｎ）ｈ、をロー
カルアドレス［３１：１６］１２Ａに出力し、ホールア
ドレスマルチプレクサコントロール信号４Ｇを介してホ
ールアドレスマルチプレクサ１３を制御してラッチアド
レス［１５：８］２Ｍをローカルアドレス［１５：８］
１３Ａに出力し、ローカルバスにはメモリサイクルを起
動する。比較結果が一致、即ちラッチアドレス［１５：
８］２Ｍが（αβ）ｈ〜（γδ）ｈの範囲のアドレス、
であった場合、バスコントロールロジック４は、レンジ
アドレスマルチプレクサコントロール信号４Ｈを介して
レンジアドレスマルチプレクサ１２を制御してあらかじ
め与えられたアドレス（ｖｗｘｙ）ｈをローカルアドレ
ス［３１：１６］１２Ａに出力し、ホールアドレスマル
チプレクサコントロール信号４Ｇを介してホールアドレ
スマルチプレクサ１３を制御してＩ／Ｏホールリマップ
アドレス１１Ａ、即ち（εζ）ｈ〜（ηθ）ｈの範囲の
一アドレス、をローカルアドレス［１５：８］１３Ａに
出力し、ローカルバスにはＩ／Ｏサイクルを起動する。
以上により、ホストバス上のＩ／Ｏアドレス空間の（０
０００）ｈ〜（αβ００−１）ｈの領域へのＩ／Ｏサイ
クルは、ローカルバス上ではメモリアドレス空間の（ｋ
ｌｍｎ００００）ｈ〜（ｋｌｍｎαβ００−１）ｈへの
メモリサイクルになる。ホストバス上のＩ／Ｏアドレス
空間の（αβ００）ｈ〜（γδＦＦ）ｈの領域へのＩ／
Ｏサイクルは、ローカルバス上ではＩ／Ｏアドレス空間
の（００００εζ００）ｈ〜（００００ηθＦＦ）ｈへ
のＩ／Ｏサイクルになる。ホストバス上のＩ／Ｏアドレ
ス空間の（γδＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へ
のＩ／Ｏサイクルは、ローカルバス上ではメモリアドレ
ス空間の（ｋｌｍｎγδＦＦ＋１）ｈ〜（ｋｌｍｎＦＦ
ＦＦ）ｈへのメモリサイクルになる。この第七の実施例
は第六の実施例に比較して、ローカルＩ／Ｏホールレジ
スタ１１を設けたことにより、ホストバスＩ／Ｏアドレ
ス空間のホール位置とは独立してローカルバスＩ／Ｏア
ドレス空間のホール位置を設定することができる。次に
本願発明のアドレス変換装置の第八の実施例について図
面を参照して詳細に説明する。図８を参照すると、本願
発明の第八の実施例のアドレス変換装置のブロック図に
おいて、ＣＰＵ１は、ホストデータバス２１、ホストア
ドレスバス２２、及びホストコントロールバス２３に接
続している。アドレスラッチ２は、バスコントロールロ
ジック４からのアドレスラッチイネーブル信号４Ａを受
けて、ホストアドレスバス２２のラッチを行い、ラッチ
アドレス［３１：１６］２Ｈ、ラッチアドレス［１５：
８］２Ｍ、及びラッチアドレス［７：２］２Ｌを出力す
る。アドレスデコーダ３は、ホストコントロールバス２
３、ラッチアドレス［３１：１６］２Ｈ、ラッチアドレ
ス［１５：８］２Ｍ、及びラッチアドレス［７：２］２
Ｌを入力とし、アドレスデコードの結果をアドレスデコ
ード信号３Ａを介してバスコントロールロジック４に通
知する。バスコントロールロジック４は、ホストコント
ロールバス２３、ローカルコントロールバス２５、アド
レスデコード信号３Ａ、メモリレンジアドレス比較結果
通知信号５Ａ、及びＩ／Ｏホールアドレス比較結果通知
信号６Ａと接続しており、これらの信号群の入力を受け
て、アドレスラッチイネーブル信号４Ａ、ホストメモリ
レンジレジスタコントロール信号４Ｂ、ホストＩ／Ｏホ
ールレジスタコントロール信号４Ｃ、レンジアドレスマ
ルチプレクサコントロール信号４Ｈ、及びアドレスデー
タマルチプレクサコントロール信号４Ｉを生成し、また
ホストバスとローカルバスのコントロールを行う。ホス
トメモリレンジレジスタ７は、ホストバス上のメモリア
ドレス空間へのアクセスをローカルバス上のＩ／Ｏアド
レス空間へのアクセスに変換する際に必要となる、ホス
トバス上のメモリアドレス空間の一領域のアドレスの上
位１６ビット（３１：１６）を保持している。ホストメ
モリレンジレジスタ７は、データバス２１を入力とし、
ホストメモリレンジレジスタコントロール信号４Ｂによ
ってコントロールされてアドレス値を保持し、メモリレ
ンジアドレス７Ａを出力する。メモリレンジコンパレー
タ５は、ラッチアドレス［３１：１６］２Ｈとメモリレ
ンジアドレス７Ａとを比較し、その結果をメモリレンジ
アドレス比較結果通知信号５Ａを介してバスコントロー
ルロジック４に通知する。ホストＩ／Ｏホールレジスタ
８は、ホストバス上のＩ／Ｏアドレス空間へのアクセス
をローカルバス上のＩ／Ｏアドレス空間へのアクセスに
変換する際に必要となる、ホストバス上のＩ／Ｏアドレ
ス空間の一領域のアドレスの下位８ビット（１５：８）
を保持している。ホストＩ／Ｏホールレジスタ８は、デ
ータバス２１を入力とし、ホストＩ／Ｏホールレジスタ
コントロール信号４Ｃによってコントロールされてアド
レス値を保持し、Ｉ／Ｏホールアドレス８Ａを出力す
る。Ｉ／Ｏホールコンパレータ６は、ラッチアドレス
［１５：０８］２ＭとＩ／Ｏホールアドレス８Ａとを比
較し、その結果をＩ／Ｏホールアドレス比較結果通知信
号６Ａを介してバスコントロールロジック４に通知す
る。レンジアドレスマルチプレクサ１２は、３入力１出
力のマルチプレクサで、レンジアドレスマルチプレクサ
コントロール信号４Ｈによって制御され、ラッチアドレ
ス［３１：１６］２Ｈ、メモリレンジアドレス７Ａ、及
びあらかじめ与えられたアドレス（００００）ｈのいず
れかを選択して、ローカルアドレス［３１：１６］１２
Ａに出力する。アドレスデータマルチプレクサ１４は、
２入力１出力のマルチプレクサで、アドレスデータマル
チプレクサコントロール信号４Ｉによって制御され、ロ
ーカルアドレス［３１：１６］１２Ａ、ラッチアドレス
［１５：８］２Ｍ、及びラッチアドレス［７：２］２
Ｌ、及びホストデータバス２１を入力し、ローカルアド
レスデータバス２４にアドレスもしくはデータを出力す
る。ホストデータバス２１は、ＣＰＵ１、ホストメモリ
レンジレジスタ７、ホストＩ／Ｏホールレジスタ８、及
びアドレスデータマルチプレクサに接続されている。ホ
ストアドレスバス２２は、ＣＰＵ１、及びアドレスラッ
チ２と接続されている。ホストコントロールバス２３
は、ホストバスをコントロールするための信号の集まり
であり、ＣＰＵ１、アドレスデコーダ３、及びバスコン
トロールロジック４と接続されている。ローカルアドレ
スデータバス２４は、時分割でアドレスかデータがドラ
イブされるバスであり、アドレスデータマルチプレクサ
１４によってアドレスとデータが切り替えられドライブ
される。ローカルコントロールバス２５は、ローカルバ
スをコントロールするための信号の集まりであり、バス
コントロールロジック４と接続されている。図２９を参
照すると、本発明のアドレス変換装置の第八の実施例に
おける、ホストバス上のメモリアドレス空間とＩ／Ｏア
ドレス空間、及びローカルバス上のメモリアドレス空間
とＩ／Ｏアドレス空間とを示したものである。ホストバ
ス上のメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜
（ｋｌｍｎＦＦＦＦ）ｈの領域へアクセスは、ローカル
バス上ではＩ／Ｏアドレス空間の（００００００００）
ｈ〜（００００ＦＦＦＦ）ｈの領域へのアクセスに変換
される。ホストバス上のＩ／Ｏアドレス空間の（０００
０）ｈ〜（αβ００−１）ｈの領域へアクセスは、ロー
カルバス上ではメモリアドレス空間の（ｋｌｍｎ０００
０）ｈ〜（ｋｌｍｎαβ００−１）ｈの領域へのアクセ
スに変換される。ホストバス上のＩ／Ｏアドレス空間の
（γδＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へアクセス
は、ローカルバス上ではメモリアドレス空間の（ｋｌｍ
ｎγδＦＦ＋１）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へ
のアクセスに変換される。ホストバス上のＩ／Ｏアドレ
ス空間の（αβ００）ｈ〜（γδＦＦ）ｈの領域へアク
セスは、ローカルバス上ではＩ／Ｏアドレス空間の（０
０００εζ００）ｈ〜（００００ηθＦＦ）ｈの領域へ
のアクセスに変換される。ここで（ｋｌｍｎ）ｈ、（α
β）ｈ、（γδ）ｈは、ソフトウェアによって設定可能
な値である。次に図８及び図２９を用いて本発明のアド
レス変換装置の第八の実施例における動作について説明
する。ＣＰＵ１がホストメモリレンジレジスタ７へのサ
イクルを起動すると、バスコントロールロジック４はア
ドレスラッチイネーブル信号４Ａを介してホストバスア
ドレス２２の値をラッチするように指示する。アドレス
ラッチ２はこの指示を受けてホストアドレスバス２２の
値をラッチする。アドレスデコーダ３は現在のサイクル
がホストメモリレンジレジスタ７へのアクセスである事
をアドレスデコード信号３Ａを介してバスコントロール
ロジック４に通知する。バスコントロールロジック４は
ホストメモリレンジレジスタコントロール信号４Ｂを介
して、ホストメモリレンジレジスタ７にホストデータバ
ス２１にドライブされている値を保持するように指示す
る。ホストメモリレンジレジスタ７はこの指示を受けて
ホストデータバス２１の値を保持する。ここで（ｋｌｍ
ｎ）ｈの値がホストメモリレンジレジスタ７に保持され
る。ＣＰＵ１がホストＩ／Ｏホールレジスタ８へのサイ
クルを起動すると、バスコントロールロジック４はアド
レスラッチイネーブル信号４Ａを介してホストバスアド
レス２２の値をラッチするように指示する。アドレスラ
ッチ２はこの指示を受けてホストアドレスバス２２の値
をラッチする。アドレスデコーダ３は現在のサイクルが
ホストＩ／Ｏホールレジスタ８へのアクセスである事を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４はホ
ストＩ／Ｏホールレジスタコントロール信号４Ｃを介し
て、ホストＩ／Ｏホールレジスタ８にホストデータバス
２１にドライブされている値を保持するように指示す
る。ホストＩ／Ｏホールレジスタ８はこの指示を受けて
ホストデータバス２１の値を保持する。ここで（αβ）
ｈ、（γδ）ｈの値がホストＩ／Ｏホールレジスタ８に
保持される。ＣＰＵ１がメモリサイクルを起動すると、
バスコントロールロジック４はアドレスラッチイネーブ
ル信号４Ａを介してホストバスアドレス２２の値をラッ
チするように指示する。アドレスラッチ２はこの指示を
受けてホストアドレスバス２２の値をラッチする。アド
レスデコーダ３は現在のサイクルがローカルバスへのア
クセスである事をアドレスデコード信号３Ａを介してバ
スコントロールロジック４に通知する。メモリレンジコ
ンパレータ５は、ラッチアドレス［３１：１６］２Ｈと
ホストメモリレンジレジスタ７に保持されたメモリレン
ジアドレス７Ａとを比較し、比較結果をメモリレンジア
ドレス比較結果通知信号５Ａを介してバスコントロール
ロジック４に通知する。比較結果が不一致、即ちラッチ
アドレス［３１：１６］２Ｈが（ｋｌｍｎ）ｈの以外の
アドレス、であった場合、バスコントロールロジック４
は、レンジアドレスマルチプレクサコントロール信号４
Ｈを介してレンジアドレスマルチプレクサ１２を制御し
てラッチアドレス［３１：１６］２Ｈをローカルアドレ
ス［３１：１６］１２Ａに出力し、ローカルバスにはメ
モリサイクルを起動する。比較結果が一致、即ちラッチ
アドレス［３１：１６］２Ｈが（ｋｌｍｎ）ｈ、であっ
た場合、バスコントロールロジック４は、レンジアドレ
スマルチプレクサコントロール信号４Ｈを介してレンジ
アドレスマルチプレクサ１２を制御してあらかじめ与え
られたアドレス（００００）ｈをローカルアドレス［３
１：１６］１２Ａに出力し、ローカルバスにはＩ／Ｏサ
イクルを起動する。以上により、ホストバス上のメモリ
アドレス空間の（００００００００）ｈ〜（ｋｌｍｎ０
０００−１）ｈの領域へのメモリサイクルは、ローカル
バス上ではメモリアドレス空間の（００００００００）
ｈ〜（ｋｌｍｎ００００−１）ｈへのメモリサイクルに
なる。ホストバス上のメモリアドレス空間の（ｋｌｍｎ
００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモ
リサイクルは、ローカルバス上ではＩ／Ｏアドレス空間
の（００００００００）ｈ〜（００００ＦＦＦＦ）ｈへ
のＩ／Ｏサイクルになる。ホストバス上のメモリアドレ
ス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦ
ＦＦ）ｈの領域へのメモリサイクルは、ローカルバス上
ではメモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ
〜（ＦＦＦＦＦＦＦＦ）ｈへのメモリサイクルになる。
ＣＰＵ１がＩ／Ｏサイクルを起動すると、バスコントロ
ールロジック４はアドレスラッチイネーブル信号４Ａを
介してホストバスアドレス２２の値をラッチするように
指示する。アドレスラッチ２はこの指示を受けてホスト
アドレスバス２２の値をラッチする。アドレスデコーダ
３は現在のサイクルがローカルバスへのアクセスである
事をアドレスデコード信号３Ａを介してバスコントロー
ルロジック４に通知する。Ｉ／Ｏホールコンパレータ６
は、ラッチアドレス［１５：８］２ＭとホストＩ／Ｏホ
ールレジスタ７に保持されたＩ／Ｏホールアドレス８Ａ
とを比較し、比較結果をＩ／Ｏホールアドレス比較結果
通知信号６Ａを介してバスコントロールロジック４に通
知する。比較結果が不一致、即ちラッチアドレス［１
５：８］２Ｍが（００）ｈ〜（αβ−１）の範囲か（γ
δ＋１）ｈ〜（ＦＦ）ｈの範囲のアドレス、であった場
合、バスコントロールロジック４は、レンジアドレスマ
ルチプレクサコントロール信号４Ｈを介してレンジアド
レスマルチプレクサ１２を制御してメモリレンジアドレ
ス７Ａ、即ち（ｋｌｍｎ）ｈ、をローカルアドレス［３
１：１６］１２Ａに出力し、ローカルバスにはメモリサ
イクルを起動する。比較結果が一致、即ちラッチアドレ
ス［１５：８］２Ｍが（αβ）ｈ〜（γδ）ｈの範囲の
アドレス、であった場合、バスコントロールロジック４
は、レンジアドレスマルチプレクサコントロール信号４
Ｈを介してレンジアドレスマルチプレクサ１２を制御し
てあらかじめ与えられたアドレス（ｖｗｘｙ）ｈをロー
カルアドレス［３１：１６］１２Ａに出力し、ローカル
バスにはＩ／Ｏサイクルを起動する。以上により、ホス
トバス上のＩ／Ｏアドレス空間の（００００）ｈ〜（α
β００−１）ｈの領域へのＩ／Ｏサイクルは、ローカル
バス上ではメモリアドレス空間の（ｋｌｍｎ００００）
ｈ〜（ｋｌｍｎαβ００−１）ｈへのメモリサイクルに
なる。ホストバス上のＩ／Ｏアドレス空間の（αβ０
０）ｈ〜（γδＦＦ）ｈの領域へのＩ／Ｏサイクルは、
ローカルバス上ではＩ／Ｏアドレス空間の（００００α
β００）ｈ〜（００００γδＦＦ）ｈへのＩ／Ｏサイク
ルになる。ホストバス上のＩ／Ｏアドレス空間の（γδ
ＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイク
ルは、ローカルバス上ではメモリアドレス空間の（ｋｌ
ｍｎγδＦＦ＋１）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈへのメ
モリサイクルになる。この第八の実施例は第六の実施例
に比較して、ホストＩ／Ｏホールレジスタ８を設けたこ
とにより、ホストバスＩ／Ｏアドレス空間のホール位置
を固定値ではなく任意の値により設定することができ
る。次に本願発明のアドレス変換装置の第九の実施例に
ついて図面を参照して詳細に説明する。図９を参照する
と、本願発明の第九の実施例のアドレス変換装置のブロ
ック図において、ＣＰＵ１は、ホストデータバス２１、
ホストアドレスバス２２、及びホストコントロールバス
２３に接続している。アドレスラッチ２は、バスコント
ロールロジック４からのアドレスラッチイネーブル信号
４Ａを受けて、ホストアドレスバス２２のラッチを行
い、ラッチアドレス［３１：１６］２Ｈ、ラッチアドレ
ス［１５：８］２Ｍ、及びラッチアドレス［７：２］２
Ｌを出力する。アドレスデコーダ３は、ホストコントロ
ールバス２３、ラッチアドレス［３１：１６］２Ｈ、ラ
ッチアドレス［１５：８］２Ｍ、及びラッチアドレス
［７：２］２Ｌを入力とし、アドレスデコードの結果を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４は、
ホストコントロールバス２３、ローカルコントロールバ
ス２５、アドレスデコード信号３Ａ、メモリレンジアド
レス比較結果通知信号５Ａ、及びＩ／Ｏホールアドレス
比較結果通知信号６Ａと接続しており、これらの信号群
の入力を受けて、アドレスラッチイネーブル信号４Ａ、
ホストメモリレンジレジスタコントロール信号４Ｂ、ホ
ストＩ／Ｏホールレジスタコントロール信号４Ｃ、ロー
カルＩ／Ｏホールレジスタコントロール信号４Ｆ、ホー
ルアドレスマルチプレクサコントロール信号４Ｇ、レン
ジアドレスマルチプレクサコントロール信号４Ｈ、及び
アドレスデータマルチプレクサコントロール信号４Ｉを
生成し、またホストバスとローカルバスのコントロール
を行う。ホストメモリレンジレジスタ７は、ホストバス
上のメモリアドレス空間へのアクセスをローカルバス上
のＩ／Ｏアドレス空間へのアクセスに変換する際に必要
となる、ホストバス上のメモリアドレス空間の一領域の
アドレスの上位１６ビット（３１：１６）を保持してい
る。ホストメモリレンジレジスタ７は、データバス２１
を入力とし、ホストメモリレンジレジスタコントロール
信号４Ｂによってコントロールされてアドレス値を保持
し、メモリレンジアドレス７Ａを出力する。メモリレン
ジコンパレータ５は、ラッチアドレス［３１：１６］２
Ｈとメモリレンジアドレス７Ａとを比較し、その結果を
メモリレンジアドレス比較結果通知信号５Ａを介してバ
スコントロールロジック４に通知する。ホストＩ／Ｏホ
ールレジスタ８は、ホストバス上のＩ／Ｏアドレス空間
へのアクセスをローカルバス上のＩ／Ｏアドレス空間へ
のアクセスに変換する際に必要となる、ホストバス上の
Ｉ／Ｏアドレス空間の一領域のアドレスの下位８ビット
（１５：８）を保持している。ホストＩ／Ｏホールレジ
スタ８は、データバス２１を入力とし、ホストＩ／Ｏホ
ールレジスタコントロール信号４Ｃによってコントロー
ルされてアドレス値を保持し、Ｉ／Ｏホールアドレス８
Ａを出力する。Ｉ／Ｏホールコンパレータ６は、ラッチ
アドレス［１５：０８］２ＭとＩ／Ｏホールアドレス８
Ａとを比較し、その結果をＩ／Ｏホールアドレス比較結
果通知信号６Ａを介してバスコントロールロジック４に
通知する。ローカルＩ／Ｏホールレジスタ１１は、ホス
トバス上のＩ／Ｏアドレス空間へのアクセスをローカル
バス上のＩ／Ｏアドレス空間へのアクセスに変換する際
に必要となる、ローカルバス上のＩ／Ｏアドレス空間の
変換先のアドレスの下位８ビット（１５：８）を保持し
ている。ローカルＩ／Ｏホールレジスタ１１は、データ
バス２１を入力とし、ローカルＩ／Ｏホールレジスタコ
ントロール信号４Ｆによってコントロールされてアドレ
ス値を保持し、Ｉ／Ｏホールリマップアドレス１１Ａを
出力する。レンジアドレスマルチプレクサ１２は、３入
力１出力のマルチプレクサで、レンジアドレスマルチプ
レクサコントロール信号４Ｈによって制御され、ラッチ
アドレス［３１：１６］２Ｈ、メモリレンジリマップア
ドレス９Ａ、及びあらかじめ与えられたアドレス（００
００）ｈのいずれかを選択して、ローカルアドレス［３
１：１６］１２Ａに出力する。ホールアドレスマルチプ
レクサ１３は、２入力１出力のマルチプレクサで、ホー
ルアドレスマルチプレクサコントロール信号４Ｇによっ
て制御され、ラッチアドレス［１５：８］２Ｍ、及びＩ
／Ｏホールリマップアドレス１１Ａのいずれかを選択し
て、ローカルアドレス［１５：８］１３Ａに出力する。
アドレスデータマルチプレクサ１４は、２入力１出力の
マルチプレクサで、アドレスデータマルチプレクサコン
トロール信号４Ｉによって制御され、ローカルアドレス
［３１：１６］１２Ａ、ローカルアドレス［１５：８］
１３Ａ、及びラッチアドレス［７：２］２Ｌ、及びホス
トデータバス２１を入力し、ローカルアドレスデータバ
ス２４にアドレスもしくはデータを出力する。ホストデ
ータバス２１は、ＣＰＵ１、ホストメモリレンジレジス
タ７、ホストＩ／Ｏホールレジスタ８、ローカルＩ／Ｏ
ホールレジスタ１１、及びアドレスデータマルチプレク
サに接続されている。ホストアドレスバス２２は、ＣＰ
Ｕ１、及びアドレスラッチ２と接続されている。ホスト
コントロールバス２３は、ホストバスをコントロールす
るための信号の集まりであり、ＣＰＵ１、アドレスデコ
ーダ３、及びバスコントロールロジック４と接続されて
いる。ローカルアドレスデータバス２４は、時分割でア
ドレスかデータがドライブされるバスであり、アドレス
データマルチプレクサ１４によってアドレスとデータが
切り替えられドライブされる。ローカルコントロールバ
ス２５は、ローカルバスをコントロールするための信号
の集まりであり、バスコントロールロジック４と接続さ
れている。図３０を参照すると、本発明のアドレス変換
装置の第九の実施例における、ホストバス上のメモリア
ドレス空間とＩ／Ｏアドレス空間、及びローカルバス上
のメモリアドレス空間とＩ／Ｏアドレス空間とを示した
ものである。ホストバス上のメモリアドレス空間の（ｋ
ｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へ
アクセスは、ローカルバス上ではＩ／Ｏアドレス空間の
（００００００００）ｈ〜（００００ＦＦＦＦ）ｈの領
域へのアクセスに変換される。ホストバス上のＩ／Ｏア
ドレス空間の（００００）ｈ〜（αβ００−１）ｈの領
域へアクセスは、ローカルバス上ではメモリアドレス空
間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎαβ００−
１）ｈの領域へのアクセスに変換される。ホストバス上
のＩ／Ｏアドレス空間の（γδＦＦ＋１）ｈ〜（ＦＦＦ
Ｆ）ｈの領域へアクセスは、ローカルバス上ではメモリ
アドレス空間の（ｋｌｍｎγδＦＦ＋１）ｈ〜（ｋｌｍ
ｎＦＦＦＦ）ｈの領域へのアクセスに変換される。ホス
トバス上のＩ／Ｏアドレス空間の（αβ００）ｈ〜（γ
δＦＦ）ｈの領域へアクセスは、ローカルバス上ではＩ
／Ｏアドレス空間の（００００εζ００）ｈ〜（０００
０ηθＦＦ）ｈの領域へのアクセスに変換される。ここ
で（ｋｌｍｎ）ｈ、（αβ）ｈ、（γδ）ｈ、（εζ）
ｈ、及び（ηθ）ｈは、ソフトウェアによって設定可能
な値である。次に図９及び図３０を用いて本発明のアド
レス変換装置の第九の実施例における動作について説明
する。ＣＰＵ１がホストメモリレンジレジスタ７へのサ
イクルを起動すると、バスコントロールロジック４はア
ドレスラッチイネーブル信号４Ａを介してホストバスア
ドレス２２の値をラッチするように指示する。アドレス
ラッチ２はこの指示を受けてホストアドレスバス２２の
値をラッチする。アドレスデコーダ３は現在のサイクル
がホストメモリレンジレジスタ７へのアクセスである事
をアドレスデコード信号３Ａを介してバスコントロール
ロジック４に通知する。バスコントロールロジック４は
ホストメモリレンジレジスタコントロール信号４Ｂを介
して、ホストメモリレンジレジスタ７にホストデータバ
ス２１にドライブされている値を保持するように指示す
る。ホストメモリレンジレジスタ７はこの指示を受けて
ホストデータバス２１の値を保持する。ここで（ｋｌｍ
ｎ）ｈの値がホストメモリレンジレジスタ７に保持され
る。ＣＰＵ１がホストＩ／Ｏホールレジスタ８へのサイ
クルを起動すると、バスコントロールロジック４はアド
レスラッチイネーブル信号４Ａを介してホストバスアド
レス２２の値をラッチするように指示する。アドレスラ
ッチ２はこの指示を受けてホストアドレスバス２２の値
をラッチする。アドレスデコーダ３は現在のサイクルが
ホストＩ／Ｏホールレジスタ８へのアクセスである事を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４はホ
ストＩ／Ｏホールレジスタコントロール信号４Ｃを介し
て、ホストＩ／Ｏホールレジスタ８にホストデータバス
２１にドライブされている値を保持するように指示す
る。ホストＩ／Ｏホールレジスタ８はこの指示を受けて
ホストデータバス２１の値を保持する。ここで（αβ）
ｈ、（γδ）ｈの値がホストＩ／Ｏホールレジスタ８に
保持される。ＣＰＵ１がローカルＩ／Ｏホールレジスタ
１１へのサイクルを起動すると、バスコントロールロジ
ック４はアドレスラッチイネーブル信号４Ａを介してホ
ストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがローカルＩ／Ｏホールレジスタ１１への
アクセスである事をアドレスデコード信号３Ａを介して
バスコントロールロジック４に通知する。バスコントロ
ールロジック４はローカルＩ／Ｏホールレジスタコント
ロール信号４Ｆを介して、ローカルＩ／Ｏホールレジス
タ１１にホストデータバス２１にドライブされている値
を保持するように指示する。ローカルＩ／Ｏホールレジ
スタ１１はこの指示を受けてホストデータバス２１の値
を保持する。ここで（εζ）ｈ、（ηθ）ｈの値がロー
カルＩ／Ｏホールレジスタ１１に保持される。ＣＰＵ１
がメモリサイクルを起動すると、バスコントロールロジ
ック４はアドレスラッチイネーブル信号４Ａを介してホ
ストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがローカルバスへのアクセスである事をア
ドレスデコード信号３Ａを介してバスコントロールロジ
ック４に通知する。メモリレンジコンパレータ５は、ラ
ッチアドレス［３１：１６］２Ｈとホストメモリレンジ
レジスタ７に保持されたメモリレンジアドレス７Ａとを
比較し、比較結果をメモリレンジアドレス比較結果通知
信号５Ａを介してバスコントロールロジック４に通知す
る。比較結果が不一致、即ちラッチアドレス［３１：１
６］２Ｈが（ｋｌｍｎ）ｈの以外のアドレス、であった
場合、バスコントロールロジック４は、レンジアドレス
マルチプレクサコントロール信号４Ｈを介してレンジア
ドレスマルチプレクサ１２を制御してラッチアドレス
［３１：１６］２Ｈをローカルアドレス［３１：１６］
１２Ａに出力し、ホールアドレスマルチプレクサコント
ロール信号４Ｇを介してホールアドレスマルチプレクサ
１３を制御してラッチアドレス［１５：８］２Ｍをロー
カルアドレス［１５：８］１３Ａに出力し、ローカルバ
スにはメモリサイクルを起動する。比較結果が一致、即
ちラッチアドレス［３１：１６］２Ｈが（ｋｌｍｎ）
ｈ、であった場合、バスコントロールロジック４は、レ
ンジアドレスマルチプレクサコントロール信号４Ｈを介
してレンジアドレスマルチプレクサ１２を制御してあら
かじめ与えられたアドレス（００００）ｈをローカルア
ドレス［３１：１６］１２Ａに出力し、ホールアドレス
マルチプレクサコントロール信号４Ｇを介してホールア
ドレスマルチプレクサ１３を制御してラッチアドレス
［１５：８］２Ｍをローカルアドレス［１５：８］１３
Ａに出力し、ローカルバスにはＩ／Ｏサイクルを起動す
る。以上により、ホストバス上のメモリアドレス空間の
（００００００００）ｈ〜（ｋｌｍｎ００００−１）ｈ
の領域へのメモリサイクルは、ローカルバス上ではメモ
リアドレス空間の（００００００００）ｈ〜（ｋｌｍｎ
００００−１）ｈへのメモリサイクルになる。ホストバ
ス上のメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜
（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモリサイクルは、
ローカルバス上ではＩ／Ｏアドレス空間の（０００００
０００）ｈ〜（００００ＦＦＦＦ）ｈへのＩ／Ｏサイク
ルになる。ホストバス上のメモリアドレス空間の（ｋｌ
ｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈの領域
へのメモリサイクルは、ローカルバス上ではメモリアド
レス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦ
ＦＦＦ）ｈへのメモリサイクルになる。ＣＰＵ１がＩ／
Ｏサイクルを起動すると、バスコントロールロジック４
はアドレスラッチイネーブル信号４Ａを介してホストバ
スアドレス２２の値をラッチするように指示する。アド
レスラッチ２はこの指示を受けてホストアドレスバス２
２の値をラッチする。アドレスデコーダ３は現在のサイ
クルがローカルバスへのアクセスである事をアドレスデ
コード信号３Ａを介してバスコントロールロジック４に
通知する。Ｉ／Ｏホールコンパレータ６は、ラッチアド
レス［１５：８］２ＭとホストＩ／Ｏホールレジスタ７
に保持されたＩ／Ｏホールアドレス８Ａとを比較し、比
較結果をＩ／Ｏホールアドレス比較結果通知信号６Ａを
介してバスコントロールロジック４に通知する。比較結
果が不一致、即ちラッチアドレス［１５：８］２Ｍが
（００）ｈ〜（αβ−１）の範囲か（γδ＋１）ｈ〜
（ＦＦ）ｈの範囲のアドレス、であった場合、バスコン
トロールロジック４は、レンジアドレスマルチプレクサ
コントロール信号４Ｈを介してレンジアドレスマルチプ
レクサ１２を制御してメモリレンジアドレス７Ａ、即ち
（ｋｌｍｎ）ｈ、をローカルアドレス［３１：１６］１
２Ａに出力し、ホールアドレスマルチプレクサコントロ
ール信号４Ｇを介してホールアドレスマルチプレクサ１
３を制御してラッチアドレス［１５：８］２Ｍをローカ
ルアドレス［１５：８］１３Ａに出力し、ローカルバス
にはメモリサイクルを起動する。比較結果が一致、即ち
ラッチアドレス［１５：８］２Ｍが（αβ）ｈ〜（γ
δ）ｈの範囲のアドレス、であった場合、バスコントロ
ールロジック４は、レンジアドレスマルチプレクサコン
トロール信号４Ｈを介してレンジアドレスマルチプレク
サ１２を制御してあらかじめ与えられたアドレス（ｖｗ
ｘｙ）ｈをローカルアドレス［３１：１６］１２Ａに出
力し、ホールアドレスマルチプレクサコントロール信号
４Ｇを介してホールアドレスマルチプレクサ１３を制御
してＩ／Ｏホールリマップアドレス１１Ａ、即ち（ε
ζ）ｈ〜（ηθ）ｈの範囲の一アドレス、をローカルア
ドレス［１５：８］１３Ａに出力し、ローカルバスには
Ｉ／Ｏサイクルを起動する。以上により、ホストバス上
のＩ／Ｏアドレス空間の（００００）ｈ〜（αβ００−
１）ｈの領域へのＩ／Ｏサイクルは、ローカルバス上で
はメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋ
ｌｍｎαβ００−１）ｈへのメモリサイクルになる。ホ
ストバス上のＩ／Ｏアドレス空間の（αβ００）ｈ〜
（γδＦＦ）ｈの領域へのＩ／Ｏサイクルは、ローカル
バス上ではＩ／Ｏアドレス空間の（００００εζ００）
ｈ〜（００００ηθＦＦ）ｈへのＩ／Ｏサイクルにな
る。ホストバス上のＩ／Ｏアドレス空間の（γδＦＦ＋
１）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイクルは、
ローカルバス上ではメモリアドレス空間の（ｋｌｍｎγ
δＦＦ＋１）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈへのメモリサ
イクルになる。この第九の実施例は第八の実施例に比較
して、ローカルＩ／Ｏホールレジスタ１１を設けたこと
により、ホストバスＩ／Ｏアドレス空間のホール位置と
は独立してローカルバスＩ／Ｏアドレス空間のホール位
置を設定することができる。次に本願発明のアドレス変
換装置の第十の実施例について図面を参照して詳細に説
明する。図１０を参照すると、本願発明の第十の実施例
のアドレス変換装置のブロック図において、ＣＰＵ１
は、ホストデータバス２１、ホストアドレスバス２２、
及びホストコントロールバス２３に接続している。アド
レスラッチ２は、バスコントロールロジック４からのア
ドレスラッチイネーブル信号４Ａを受けて、ホストアド
レスバス２２のラッチを行い、ラッチアドレス［３１：
１６］２Ｈ、ラッチアドレス［１５：８］２Ｍ、及びラ
ッチアドレス［７：２］２Ｌを出力する。アドレスデコ
ーダ３は、ホストコントロールバス２３、ラッチアドレ
ス［３１：１６］２Ｈ、ラッチアドレス［１５：８］２
Ｍ、及びラッチアドレス［７：２］２Ｌを入力とし、ア
ドレスデコードの結果をアドレスデコード信号３Ａを介
してバスコントロールロジック４に通知する。バスコン
トロールロジック４は、ホストコントロールバス２３、
ローカルコントロールバス２５、アドレスデコード信号
３Ａ、メモリレンジアドレス比較結果通知信号５Ａ、及
びＩ／Ｏホールアドレス比較結果通知信号６Ａと接続し
ており、これらの信号群の入力を受けて、アドレスラッ
チイネーブル信号４Ａ、ホストメモリレンジレジスタコ
ントロール信号４Ｂ、ローカルメモリレンジレジスタコ
ントロール信号４Ｄ、レンジアドレスマルチプレクサコ
ントロール信号４Ｈ、及びアドレスデータマルチプレク
サコントロール信号４Ｉを生成し、またホストバスとロ
ーカルバスのコントロールを行う。ホストメモリレンジ
レジスタ７は、ホストバス上のメモリアドレス空間への
アクセスをローカルバス上のＩ／Ｏアドレス空間へのア
クセスに変換する際に必要となる、ホストバス上のメモ
リアドレス空間の一領域のアドレスの上位１６ビット
（３１：１６）を保持している。ホストメモリレンジレ
ジスタ７は、データバス２１を入力とし、ホストメモリ
レンジレジスタコントロール信号４Ｂによってコントロ
ールされてアドレス値を保持し、メモリレンジアドレス
７Ａを出力する。メモリレンジコンパレータ５は、ラッ
チアドレス［３１：１６］２Ｈとメモリレンジアドレス
７Ａとを比較し、その結果をメモリレンジアドレス比較
結果通知信号５Ａを介してバスコントロールロジック４
に通知する。Ｉ／Ｏホールコンパレータ６は、ラッチア
ドレス［１５：０８］２Ｍとあらかじめ与えられたアド
レス（αβ）ｈ〜（γδ）ｈとを比較し、その結果をＩ
／Ｏホールアドレス比較結果通知信号６Ａを介してバス
コントロールロジック４に通知する。ローカルメモリレ
ンジレジスタ９は、ホストバス上のＩ／Ｏアドレス空間
へのアクセスをローカルバス上のメモリアドレス空間へ
のアクセスに変換する際に必要となる、ローカルバス上
のメモリアドレス空間の変換先のアドレスの上位１６ビ
ット（３１：１６）を保持している。ローカルメモリレ
ンジレジスタ９は、データバス２１を入力とし、ローカ
ルメモリレンジレジスタコントロール信号４Ｄによって
コントロールされてアドレス値を保持し、メモリレンジ
リマップアドレス９Ａを出力する。レンジアドレスマル
チプレクサ１２は、３入力１出力のマルチプレクサで、
レンジアドレスマルチプレクサコントロール信号４Ｈに
よって制御され、ラッチアドレス［３１：１６］２Ｈ、
メモリレンジリマップアドレス９Ａ、及びあらかじめ与
えられたアドレスのいずれかを選択して、ローカルアド
レス［３１：１６］１２Ａに出力する。アドレスデータ
マルチプレクサ１４は、２入力１出力のマルチプレクサ
で、アドレスデータマルチプレクサコントロール信号４
Ｉによって制御され、ローカルアドレス［３１：１６］
１２Ａ、ローカルアドレス［１５：８］１３Ａ、及びラ
ッチアドレス［７：２］２Ｌ、及びホストデータバス２
１を入力し、ローカルアドレスデータバス２４にアドレ
スもしくはデータを出力する。ホストデータバス２１
は、ＣＰＵ１、ホストメモリレンジレジスタ７、ローカ
ルメモリレンジレジスタ１０、及びアドレスデータマル
チプレクサ１４に接続されている。ホストアドレスバス
２２は、ＣＰＵ１、及びアドレスラッチ２と接続されて
いる。ホストコントロールバス２３は、ホストバスをコ
ントロールするための信号の集まりであり、ＣＰＵ１、
アドレスデコーダ３、及びバスコントロールロジック４
と接続されている。ローカルアドレスデータバス２４
は、時分割でアドレスかデータがドライブされるバスで
あり、アドレスデータマルチプレクサ１４によってアド
レスとデータが切り替えられドライブされる。ローカル
コントロールバス２５は、ローカルバスをコントロール
するための信号の集まりであり、バスコントロールロジ
ック４と接続されている。図３１を参照すると、本発明
のアドレス変換装置の第十の実施例における、ホストバ
ス上のメモリアドレス空間とＩ／Ｏアドレス空間、及び
ローカルバス上のメモリアドレス空間とＩ／Ｏアドレス
空間とを示したものである。ホストバス上のメモリアド
レス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦ
Ｆ）ｈの領域へアクセスは、ローカルバス上ではＩ／Ｏ
アドレス空間の（００００００００）ｈ〜（００００Ｆ
ＦＦＦ）ｈの領域へのアクセスに変換される。ホストバ
ス上のＩ／Ｏアドレス空間の（００００）ｈ〜（αβ０
０−１）ｈの領域へアクセスは、ローカルバス上ではメ
モリアドレス空間の（ｐｑｒｓ００００）ｈ〜（ｐｑｒ
ｓαβ００−１）ｈの領域へのアクセスに変換される。
ホストバス上のＩ／Ｏアドレス空間の（γδＦＦ＋１）
ｈ〜（ＦＦＦＦ）ｈの領域へアクセスは、ローカルバス
上ではメモリアドレス空間の（ｐｑｒｓγδＦＦ＋１）
ｈ〜（ｐｑｒｓＦＦＦＦ）ｈの領域へのアクセスに変換
される。ホストバス上のＩ／Ｏアドレス空間の（αβ０
０）ｈ〜（γδＦＦ）ｈの領域へアクセスは、ローカル
バス上ではＩ／Ｏアドレス空間の（００００αβ００）
ｈ〜（００００γδＦＦ）ｈの領域へのアクセスに変換
される。ここで（ｋｌｍｎ）ｈ、（ｐｑｒｓ）ｈ、は、
ソフトウェアによって設定可能な値であり、（αβ）
ｈ、（γδ）ｈはあらかじめ与えられた値である。次に
図１０及び図３１を用いて本発明のアドレス変換装置の
第十の実施例における動作について説明する。ＣＰＵ１
がホストメモリレンジレジスタ７へのサイクルを起動す
ると、バスコントロールロジック４はアドレスラッチイ
ネーブル信号４Ａを介してホストバスアドレス２２の値
をラッチするように指示する。アドレスラッチ２はこの
指示を受けてホストアドレスバス２２の値をラッチす
る。アドレスデコーダ３は現在のサイクルがホストメモ
リレンジレジスタ７へのアクセスである事をアドレスデ
コード信号３Ａを介してバスコントロールロジック４に
通知する。バスコントロールロジック４はホストメモリ
レンジレジスタコントロール信号４Ｂを介して、ホスト
メモリレンジレジスタ７にホストデータバス２１にドラ
イブされている値を保持するように指示する。ホストメ
モリレンジレジスタ７はこの指示を受けてホストデータ
バス２１の値を保持する。ここで（ｋｌｍｎ）ｈの値が
ホストメモリレンジレジスタ７に保持される。ＣＰＵ１
がローカルメモリレンジレジスタ９へのサイクルを起動
すると、バスコントロールロジック４はアドレスラッチ
イネーブル信号４Ａを介してホストバスアドレス２２の
値をラッチするように指示する。アドレスラッチ２はこ
の指示を受けてホストアドレスバス２２の値をラッチす
る。アドレスデコーダ３は現在のサイクルがローカルメ
モリレンジレジスタ９へのアクセスである事をアドレス
デコード信号３Ａを介してバスコントロールロジック４
に通知する。バスコントロールロジック４はローカルメ
モリレンジレジスタコントロール信号４Ｄを介して、ロ
ーカルメモリレンジレジスタ９にホストデータバス２１
にドライブされている値を保持するように指示する。ロ
ーカルメモリレンジレジスタ９はこの指示を受けてホス
トデータバス２１の値を保持する。ここで（ｐｑｒｓ）
ｈの値がローカルメモリレンジレジスタ９に保持され
る。ＣＰＵ１がメモリサイクルを起動すると、バスコン
トロールロジック４はアドレスラッチイネーブル信号４
Ａを介してホストバスアドレス２２の値をラッチするよ
うに指示する。アドレスラッチ２はこの指示を受けてホ
ストアドレスバス２２の値をラッチする。アドレスデコ
ーダ３は現在のサイクルがローカルバスへのアクセスで
ある事をアドレスデコード信号３Ａを介してバスコント
ロールロジック４に通知する。メモリレンジコンパレー
タ５は、ラッチアドレス［３１：１６］２Ｈとホストメ
モリレンジレジスタ７に保持されたメモリレンジアドレ
ス７Ａとを比較し、比較結果をメモリレンジアドレス比
較結果通知信号５Ａを介してバスコントロールロジック
４に通知する。比較結果が不一致、即ちラッチアドレス
［３１：１６］２Ｈが（ｋｌｍｎ）ｈの以外のアドレ
ス、であった場合、バスコントロールロジック４は、レ
ンジアドレスマルチプレクサコントロール信号４Ｈを介
してレンジアドレスマルチプレクサ１２を制御してラッ
チアドレス［３１：１６］２Ｈをローカルアドレス［３
１：１６］１２Ａに出力し、ローカルバスにはメモリサ
イクルを起動する。比較結果が一致、即ちラッチアドレ
ス［３１：１６］２Ｈが（ｋｌｍｎ）ｈ、であった場
合、バスコントロールロジック４は、レンジアドレスマ
ルチプレクサコントロール信号４Ｈを介してレンジアド
レスマルチプレクサ１２を制御してあらかじめ与えられ
たアドレス（００００）ｈをローカルアドレス［３１：
１６］１２Ａに出力し、ローカルバスにはＩ／Ｏサイク
ルを起動する。以上により、ホストバス上のメモリアド
レス空間の（００００００００）ｈ〜（ｋｌｍｎ０００
０−１）ｈの領域へのメモリサイクルは、ローカルバス
上ではメモリアドレス空間の（００００００００）ｈ〜
（ｋｌｍｎ００００−１）ｈへのメモリサイクルにな
る。ホストバス上のメモリアドレス空間の（ｋｌｍｎ０
０００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモリ
サイクルは、ローカルバス上ではＩ／Ｏアドレス空間の
（００００００００）ｈ〜（００００ＦＦＦＦ）ｈへの
Ｉ／Ｏサイクルになる。ホストバス上のメモリアドレス
空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦ
Ｆ）ｈの領域へのメモリサイクルは、ローカルバス上で
はメモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜
（ＦＦＦＦＦＦＦＦ）ｈへのメモリサイクルになる。Ｃ
ＰＵ１がＩ／Ｏサイクルを起動すると、バスコントロー
ルロジック４はアドレスラッチイネーブル信号４Ａを介
してホストバスアドレス２２の値をラッチするように指
示する。アドレスラッチ２はこの指示を受けてホストア
ドレスバス２２の値をラッチする。アドレスデコーダ３
は現在のサイクルがローカルバスへのアクセスである事
をアドレスデコード信号３Ａを介してバスコントロール
ロジック４に通知する。Ｉ／Ｏホールコンパレータ６
は、ラッチアドレス［１５：８］２Ｍとあらかじめ与え
られたＩ／Ｏホールアドレス８Ａとを比較し、比較結果
をＩ／Ｏホールアドレス比較結果通知信号６Ａを介して
バスコントロールロジック４に通知する。比較結果が不
一致、即ちラッチアドレス［１５：８］２Ｍが（００）
ｈ〜（αβ−１）の範囲か（γδ＋１）ｈ〜（ＦＦ）ｈ
の範囲のアドレス、であった場合、バスコントロールロ
ジック４は、レンジアドレスマルチプレクサコントロー
ル信号４Ｈを介してレンジアドレスマルチプレクサ１２
を制御してメモリレンジリマップアドレス９Ａ、即ち
（ｐｑｒｓ）ｈ、をローカルアドレス［３１：１６］１
２Ａに出力し、ローカルバスにはメモリサイクルを起動
する。比較結果が一致、即ちラッチアドレス［１５：
８］２Ｍが（αβ）ｈ〜（γδ）ｈの範囲のアドレス、
であった場合、バスコントロールロジック４は、レンジ
アドレスマルチプレクサコントロール信号４Ｈを介して
レンジアドレスマルチプレクサ１２を制御してあらかじ
め与えられたアドレス（００００）ｈをローカルアドレ
ス［３１：１６］１２Ａに出力し、ローカルバスにはＩ
／Ｏサイクルを起動する。以上により、ホストバス上の
Ｉ／Ｏアドレス空間の（００００）ｈ〜（αβ００−
１）ｈの領域へのＩ／Ｏサイクルは、ローカルバス上で
はメモリアドレス空間の（ｐｑｒｓ００００）ｈ〜（ｐ
ｑｒｓαβ００−１）ｈへのメモリサイクルになる。ホ
ストバス上のＩ／Ｏアドレス空間の（αβ００）ｈ〜
（γδＦＦ）ｈの領域へのＩ／Ｏサイクルは、ローカル
バス上ではＩ／Ｏアドレス空間の（００００αβ００）
ｈ〜（００００γδＦＦ）ｈへのＩ／Ｏサイクルにな
る。ホストバス上のＩ／Ｏアドレス空間の（γδＦＦ＋
１）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイクルは、
ローカルバス上ではメモリアドレス空間の（ｐｑｒｓγ
δＦＦ＋１）ｈ〜（ｐｑｒｓＦＦＦＦ）ｈへのメモリサ
イクルになる。この第十の実施例は第六の実施例に比較
して、ローカルメモリレンジレジスタ９を設けたことに
より、ホストバスメモリアドレス空間とは独立してロー
カルバスメモリアドレス空間を設定することができる。
次に本願発明のアドレス変換装置の第十一の実施例につ
いて図面を参照して詳細に説明する。図１１を参照する
と、本願発明の第十一の実施例のアドレス変換装置のブ
ロック図において、ＣＰＵ１は、ホストデータバス２
１、ホストアドレスバス２２、及びホストコントロール
バス２３に接続している。アドレスラッチ２は、バスコ
ントロールロジック４からのアドレスラッチイネーブル
信号４Ａを受けて、ホストアドレスバス２２のラッチを
行い、ラッチアドレス［３１：１６］２Ｈ、ラッチアド
レス［１５：８］２Ｍ、及びラッチアドレス［７：２］
２Ｌを出力する。アドレスデコーダ３は、ホストコント
ロールバス２３、ラッチアドレス［３１：１６］２Ｈ、
ラッチアドレス［１５：８］２Ｍ、及びラッチアドレス
［７：２］２Ｌを入力とし、アドレスデコードの結果を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４は、
ホストコントロールバス２３、ローカルコントロールバ
ス２５、アドレスデコード信号３Ａ、メモリレンジアド
レス比較結果通知信号５Ａ、及びＩ／Ｏホールアドレス
比較結果通知信号６Ａと接続しており、これらの信号群
の入力を受けて、アドレスラッチイネーブル信号４Ａ、
ホストメモリレンジレジスタコントロール信号４Ｂ、ロ
ーカルメモリレンジレジスタコントロール信号４Ｄ、ロ
ーカルＩ／Ｏホールレジスタコントロール信号４Ｆ、ホ
ールアドレスマルチプレクサコントロール信号４Ｇ、レ
ンジアドレスマルチプレクサコントロール信号４Ｈ、及
びアドレスデータマルチプレクサコントロール信号４Ｉ
を生成し、またホストバスとローカルバスのコントロー
ルを行う。ホストメモリレンジレジスタ７は、ホストバ
ス上のメモリアドレス空間へのアクセスをローカルバス
上のＩ／Ｏアドレス空間へのアクセスに変換する際に必
要となる、ホストバス上のメモリアドレス空間の一領域
のアドレスの上位１６ビット（３１：１６）を保持して
いる。ホストメモリレンジレジスタ７は、データバス２
１を入力とし、ホストメモリレンジレジスタコントロー
ル信号４Ｂによってコントロールされてアドレス値を保
持し、メモリレンジアドレス７Ａを出力する。メモリレ
ンジコンパレータ５は、ラッチアドレス［３１：１６］
２Ｈとメモリレンジアドレス７Ａとを比較し、その結果
をメモリレンジアドレス比較結果通知信号５Ａを介して
バスコントロールロジック４に通知する。Ｉ／Ｏホール
コンパレータ６は、ラッチアドレス［１５：０８］２Ｍ
とあらかじめ与えられたアドレス（αβ）ｈ〜（γδ）
ｈとを比較し、その結果をＩ／Ｏホールアドレス比較結
果通知信号６Ａを介してバスコントロールロジック４に
通知する。ローカルメモリレンジレジスタ９は、ホスト
バス上のＩ／Ｏアドレス空間へのアクセスをローカルバ
ス上のメモリアドレス空間へのアクセスに変換する際に
必要となる、ローカルバス上のメモリアドレス空間の変
換先のアドレスの上位１６ビット（３１：１６）を保持
している。ローカルメモリレンジレジスタ９は、データ
バス２１を入力とし、ローカルメモリレンジレジスタコ
ントロール信号４Ｄによってコントロールされてアドレ
ス値を保持し、メモリレンジリマップアドレス９Ａを出
力する。ローカルＩ／Ｏホールレジスタ１１は、ホスト
バス上のＩ／Ｏアドレス空間へのアクセスをローカルバ
ス上のＩ／Ｏアドレス空間へのアクセスに変換する際に
必要となる、ローカルバス上のＩ／Ｏアドレス空間の変
換先のアドレスの下位８ビット（１５：８）を保持して
いる。ローカルＩ／Ｏホールレジスタ１１は、データバ
ス２１を入力とし、ローカルＩ／Ｏホールレジスタコン
トロール信号４Ｆによってコントロールされてアドレス
値を保持し、Ｉ／Ｏホールリマップアドレス１１Ａを出
力する。レンジアドレスマルチプレクサ１２は、３入力
１出力のマルチプレクサで、レンジアドレスマルチプレ
クサコントロール信号４Ｈによって制御され、ラッチア
ドレス［３１：１６］２Ｈ、メモリレンジリマップアド
レス９Ａ、及びあらかじめ与えられたアドレス（０００
０）ｈのいずれかを選択して、ローカルアドレス［３
１：１６］１２Ａに出力する。ホールアドレスマルチプ
レクサ１３は、２入力１出力のマルチプレクサで、ホー
ルアドレスマルチプレクサコントロール信号４Ｇによっ
て制御され、ラッチアドレス［１５：８］２Ｍ、及びＩ
／Ｏホールリマップアドレス１１Ａのいずれかを選択し
て、ローカルアドレス［１５：８］１３Ａに出力する。
アドレスデータマルチプレクサ１４は、２入力１出力の
マルチプレクサで、アドレスデータマルチプレクサコン
トロール信号４Ｉによって制御され、ローカルアドレス
［３１：１６］１２Ａ、ローカルアドレス［１５：８］
１３Ａ、及びラッチアドレス［７：２］２Ｌ、及びホス
トデータバス２１を入力し、ローカルアドレスデータバ
ス２４にアドレスもしくはデータを出力する。ホストデ
ータバス２１は、ＣＰＵ１、ホストメモリレンジレジス
タ７、ローカルメモリレンジレジスタ９、ローカルＩ／
Ｏホールレジスタ１１、及びアドレスデータマルチプレ
クサ１４に接続されている。ホストアドレスバス２２
は、ＣＰＵ１、及びアドレスラッチ２と接続されてい
る。ホストコントロールバス２３は、ホストバスをコン
トロールするための信号の集まりであり、ＣＰＵ１、ア
ドレスデコーダ３、及びバスコントロールロジック４と
接続されている。ローカルアドレスデータバス２４は、
時分割でアドレスかデータがドライブされるバスであ
り、アドレスデータマルチプレクサ１４によってアドレ
スとデータが切り替えられドライブされる。ローカルコ
ントロールバス２５は、ローカルバスをコントロールす
るための信号の集まりであり、バスコントロールロジッ
ク４と接続されている。図３２を参照すると、本発明の
アドレス変換装置の第十一の実施例における、ホストバ
ス上のメモリアドレス空間とＩ／Ｏアドレス空間、及び
ローカルバス上のメモリアドレス空間とＩ／Ｏアドレス
空間とを示したものである。ホストバス上のメモリアド
レス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦ
Ｆ）ｈの領域へアクセスは、ローカルバス上ではＩ／Ｏ
アドレス空間の（００００００００）ｈ〜（００００Ｆ
ＦＦＦ）ｈの領域へのアクセスに変換される。ホストバ
ス上のＩ／Ｏアドレス空間の（００００）ｈ〜（αβ０
０−１）ｈの領域へアクセスは、ローカルバス上ではメ
モリアドレス空間の（ｐｑｒｓ００００）ｈ〜（ｐｑｒ
ｓαβ００−１）ｈの領域へのアクセスに変換される。
ホストバス上のＩ／Ｏアドレス空間の（γδＦＦ＋１）
ｈ〜（ＦＦＦＦ）ｈの領域へアクセスは、ローカルバス
上ではメモリアドレス空間の（ｐｑｒｓγδＦＦ＋１）
ｈ〜（ｐｑｒｓＦＦＦＦ）ｈの領域へのアクセスに変換
される。ホストバス上のＩ／Ｏアドレス空間の（αβ０
０）ｈ〜（γδＦＦ）ｈの領域へアクセスは、ローカル
バス上ではＩ／Ｏアドレス空間の（００００εζ００）
ｈ〜（００００ηθＦＦ）ｈの領域へのアクセスに変換
される。ここで（ｋｌｍｎ）ｈ、（ｐｑｒｓ）ｈ、（ε
ζ）ｈ、及び（ηθ）ｈは、ソフトウェアによって設定
可能な値であり、（αβ）ｈ、（γδ）ｈはあらかじめ
与えられた値である。次に図１１及び図３２を用いて本
発明のアドレス変換装置の第十一の実施例における動作
について説明する。ＣＰＵ１がホストメモリレンジレジ
スタ７へのサイクルを起動すると、バスコントロールロ
ジック４はアドレスラッチイネーブル信号４Ａを介して
ホストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがホストメモリレンジレジスタ７へのアク
セスである事をアドレスデコード信号３Ａを介してバス
コントロールロジック４に通知する。バスコントロール
ロジック４はホストメモリレンジレジスタコントロール
信号４Ｂを介して、ホストメモリレンジレジスタ７にホ
ストデータバス２１にドライブされている値を保持する
ように指示する。ホストメモリレンジレジスタ７はこの
指示を受けてホストデータバス２１の値を保持する。こ
こで（ｋｌｍｎ）ｈの値がホストメモリレンジレジスタ
７に保持される。ＣＰＵ１がローカルメモリレンジレジ
スタ９へのサイクルを起動すると、バスコントロールロ
ジック４はアドレスラッチイネーブル信号４Ａを介して
ホストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがローカルメモリレンジレジスタ９へのア
クセスである事をアドレスデコード信号３Ａを介してバ
スコントロールロジック４に通知する。バスコントロー
ルロジック４はローカルメモリレンジレジスタコントロ
ール信号４Ｄを介して、ローカルメモリレンジレジスタ
９にホストデータバス２１にドライブされている値を保
持するように指示する。ローカルメモリレンジレジスタ
９はこの指示を受けてホストデータバス２１の値を保持
する。ここで（ｐｑｒｓ）ｈの値がローカルメモリレン
ジレジスタ９に保持される。ＣＰＵ１がローカルＩ／Ｏ
ホールレジスタ１１へのサイクルを起動すると、バスコ
ントロールロジック４はアドレスラッチイネーブル信号
４Ａを介してホストバスアドレス２２の値をラッチする
ように指示する。アドレスラッチ２はこの指示を受けて
ホストアドレスバス２２の値をラッチする。アドレスデ
コーダ３は現在のサイクルがローカルＩ／Ｏホールレジ
スタ１１へのアクセスである事をアドレスデコード信号
３Ａを介してバスコントロールロジック４に通知する。
バスコントロールロジック４はローカルＩ／Ｏホールレ
ジスタコントロール信号４Ｆを介して、ローカルＩ／Ｏ
ホールレジスタ１１にホストデータバス２１にドライブ
されている値を保持するように指示する。ローカルＩ／
Ｏホールレジスタ１１はこの指示を受けてホストデータ
バス２１の値を保持する。ここで（εζ）ｈ、（ηθ）
ｈの値がローカルＩ／Ｏホールレジスタ１１に保持され
る。ＣＰＵ１がメモリサイクルを起動すると、バスコン
トロールロジック４はアドレスラッチイネーブル信号４
Ａを介してホストバスアドレス２２の値をラッチするよ
うに指示する。アドレスラッチ２はこの指示を受けてホ
ストアドレスバス２２の値をラッチする。アドレスデコ
ーダ３は現在のサイクルがローカルバスへのアクセスで
ある事をアドレスデコード信号３Ａを介してバスコント
ロールロジック４に通知する。メモリレンジコンパレー
タ５は、ラッチアドレス［３１：１６］２Ｈとホストメ
モリレンジレジスタ７に保持されたメモリレンジアドレ
ス７Ａとを比較し、比較結果をメモリレンジアドレス比
較結果通知信号５Ａを介してバスコントロールロジック
４に通知する。比較結果が不一致、即ちラッチアドレス
［３１：１６］２Ｈが（ｋｌｍｎ）ｈの以外のアドレ
ス、であった場合、バスコントロールロジック４は、レ
ンジアドレスマルチプレクサコントロール信号４Ｈを介
してレンジアドレスマルチプレクサ１２を制御してラッ
チアドレス［３１：１６］２Ｈをローカルアドレス［３
１：１６］１２Ａに出力し、ホールアドレスマルチプレ
クサコントロール信号４Ｇを介してホールアドレスマル
チプレクサ１３を制御してラッチアドレス［１５：８］
２Ｍをローカルアドレス［１５：８］１３Ａに出力し、
ローカルバスにはメモリサイクルを起動する。比較結果
が一致、即ちラッチアドレス［３１：１６］２Ｈが（ｋ
ｌｍｎ）ｈ、であった場合、バスコントロールロジック
４は、レンジアドレスマルチプレクサコントロール信号
４Ｈを介してレンジアドレスマルチプレクサ１２を制御
してあらかじめ与えられたアドレス（００００）ｈをロ
ーカルアドレス［３１：１６］１２Ａに出力し、ホール
アドレスマルチプレクサコントロール信号４Ｇを介して
ホールアドレスマルチプレクサ１３を制御してラッチア
ドレス［１５：８］２Ｍをローカルアドレス［１５：
８］１３Ａに出力し、ローカルバスにはＩ／Ｏサイクル
を起動する。以上により、ホストバス上のメモリアドレ
ス空間の（００００００００）ｈ〜（ｋｌｍｎ００００
−１）ｈの領域へのメモリサイクルは、ローカルバス上
ではメモリアドレス空間の（００００００００）ｈ〜
（ｋｌｍｎ００００−１）ｈへのメモリサイクルにな
る。ホストバス上のメモリアドレス空間の（ｋｌｍｎ０
０００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモリ
サイクルは、ローカルバス上ではＩ／Ｏアドレス空間の
（００００００００）ｈ〜（００００ＦＦＦＦ）ｈへの
Ｉ／Ｏサイクルになる。ホストバス上のメモリアドレス
空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦ
Ｆ）ｈの領域へのメモリサイクルは、ローカルバス上で
はメモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜
（ＦＦＦＦＦＦＦＦ）ｈへのメモリサイクルになる。Ｃ
ＰＵ１がＩ／Ｏサイクルを起動すると、バスコントロー
ルロジック４はアドレスラッチイネーブル信号４Ａを介
してホストバスアドレス２２の値をラッチするように指
示する。アドレスラッチ２はこの指示を受けてホストア
ドレスバス２２の値をラッチする。アドレスデコーダ３
は現在のサイクルがローカルバスへのアクセスである事
をアドレスデコード信号３Ａを介してバスコントロール
ロジック４に通知する。Ｉ／Ｏホールコンパレータ６
は、ラッチアドレス［１５：８］２Ｍとあらかじめ与え
られたＩ／Ｏホールアドレス８Ａとを比較し、比較結果
をＩ／Ｏホールアドレス比較結果通知信号６Ａを介して
バスコントロールロジック４に通知する。比較結果が不
一致、即ちラッチアドレス［１５：８］２Ｍが（００）
ｈ〜（αβ−１）の範囲か（γδ＋１）ｈ〜（ＦＦ）ｈ
の範囲のアドレス、であった場合、バスコントロールロ
ジック４は、レンジアドレスマルチプレクサコントロー
ル信号４Ｈを介してレンジアドレスマルチプレクサ１２
を制御してメモリレンジリマップアドレス９Ａ、即ち
（ｐｑｒｓ）ｈ、をローカルアドレス［３１：１６］１
２Ａに出力し、ホールアドレスマルチプレクサコントロ
ール信号４Ｇを介してホールアドレスマルチプレクサ１
３を制御してラッチアドレス［１５：８］２Ｍをローカ
ルアドレス［１５：８］１３Ａに出力し、ローカルバス
にはメモリサイクルを起動する。比較結果が一致、即ち
ラッチアドレス［１５：８］２Ｍが（αβ）ｈ〜（γ
δ）ｈの範囲のアドレス、であった場合、バスコントロ
ールロジック４は、レンジアドレスマルチプレクサコン
トロール信号４Ｈを介してレンジアドレスマルチプレク
サ１２を制御してあらかじめ与えられたアドレス（００
００）ｈをローカルアドレス［３１：１６］１２Ａに出
力し、ホールアドレスマルチプレクサコントロール信号
４Ｇを介してホールアドレスマルチプレクサ１３を制御
してＩ／Ｏホールリマップアドレス１１Ａ、即ち（ε
ζ）ｈ〜（ηθ）ｈの範囲の一アドレス、をローカルア
ドレス［１５：８］１３Ａに出力し、ローカルバスには
Ｉ／Ｏサイクルを起動する。以上により、ホストバス上
のＩ／Ｏアドレス空間の（００００）ｈ〜（αβ００−
１）ｈの領域へのＩ／Ｏサイクルは、ローカルバス上で
はメモリアドレス空間の（ｐｑｒｓ００００）ｈ〜（ｐ
ｑｒｓαβ００−１）ｈへのメモリサイクルになる。ホ
ストバス上のＩ／Ｏアドレス空間の（αβ００）ｈ〜
（γδＦＦ）ｈの領域へのＩ／Ｏサイクルは、ローカル
バス上ではＩ／Ｏアドレス空間の（００００εζ００）
ｈ〜（００００ηθＦＦ）ｈへのＩ／Ｏサイクルにな
る。ホストバス上のＩ／Ｏアドレス空間の（γδＦＦ＋
１）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイクルは、
ローカルバス上ではメモリアドレス空間の（ｐｑｒｓγ
δＦＦ＋１）ｈ〜（ｐｑｒｓＦＦＦＦ）ｈへのメモリサ
イクルになる。この第十一の実施例は第十の実施例に比
較して、ローカルＩ／Ｏホールレジスタ１１を設けたこ
とにより、ホストバスＩ／Ｏアドレス空間のホール位置
とは独立してローカルバスＩ／Ｏアドレス空間のホール
位置を設定することができる。次に本願発明のアドレス
変換装置の第十二の実施例について図面を参照して詳細
に説明する。図１２を参照すると、本願発明の第十二の
実施例のアドレス変換装置のブロック図において、ＣＰ
Ｕ１は、ホストデータバス２１、ホストアドレスバス２
２、及びホストコントロールバス２３に接続している。
アドレスラッチ２は、バスコントロールロジック４から
のアドレスラッチイネーブル信号４Ａを受けて、ホスト
アドレスバス２２のラッチを行い、ラッチアドレス［３
１：１６］２Ｈ、ラッチアドレス［１５：８］２Ｍ、及
びラッチアドレス［７：２］２Ｌを出力する。アドレス
デコーダ３は、ホストコントロールバス２３、ラッチア
ドレス［３１：１６］２Ｈ、ラッチアドレス［１５：
８］２Ｍ、及びラッチアドレス［７：２］２Ｌを入力と
し、アドレスデコードの結果をアドレスデコード信号３
Ａを介してバスコントロールロジック４に通知する。バ
スコントロールロジック４は、ホストコントロールバス
２３、ローカルコントロールバス２５、アドレスデコー
ド信号３Ａ、メモリレンジアドレス比較結果通知信号５
Ａ、及びＩ／Ｏホールアドレス比較結果通知信号６Ａと
接続しており、これらの信号群の入力を受けて、アドレ
スラッチイネーブル信号４Ａ、ホストメモリレンジレジ
スタコントロール信号４Ｂ、ホストＩ／Ｏホールレジス
タコントロール信号４Ｃ、ローカルメモリレンジレジス
タコントロール信号４Ｄ、レンジアドレスマルチプレク
サコントロール信号４Ｈ、及びアドレスデータマルチプ
レクサコントロール信号４Ｉを生成し、またホストバス
とローカルバスのコントロールを行う。ホストメモリレ
ンジレジスタ７は、ホストバス上のメモリアドレス空間
へのアクセスをローカルバス上のＩ／Ｏアドレス空間へ
のアクセスに変換する際に必要となる、ホストバス上の
メモリアドレス空間の一領域のアドレスの上位１６ビッ
ト（３１：１６）を保持している。ホストメモリレンジ
レジスタ７は、データバス２１を入力とし、ホストメモ
リレンジレジスタコントロール信号４Ｂによってコント
ロールされてアドレス値を保持し、メモリレンジアドレ
ス７Ａを出力する。メモリレンジコンパレータ５は、ラ
ッチアドレス［３１：１６］２Ｈとメモリレンジアドレ
ス７Ａとを比較し、その結果をメモリレンジアドレス比
較結果通知信号５Ａを介してバスコントロールロジック
４に通知する。ホストＩ／Ｏホールレジスタ８は、ホス
トバス上のＩ／Ｏアドレス空間へのアクセスをローカル
バス上のＩ／Ｏアドレス空間へのアクセスに変換する際
に必要となる、ホストバス上のＩ／Ｏアドレス空間の一
領域のアドレスの下位８ビット（１５：８）を保持して
いる。ホストＩ／Ｏホールレジスタ８は、データバス２
１を入力とし、ホストＩ／Ｏホールレジスタコントロー
ル信号４Ｃによってコントロールされてアドレス値を保
持し、Ｉ／Ｏホールアドレス８Ａを出力する。Ｉ／Ｏホ
ールコンパレータ６は、ラッチアドレス［１５：０８］
２ＭとＩ／Ｏホールアドレス８Ａとを比較し、その結果
をＩ／Ｏホールアドレス比較結果通知信号６Ａを介して
バスコントロールロジック４に通知する。ローカルメモ
リレンジレジスタ９は、ホストバス上のＩ／Ｏアドレス
空間へのアクセスをローカルバス上のメモリアドレス空
間へのアクセスに変換する際に必要となる、ローカルバ
ス上のメモリアドレス空間の変換先のアドレスの上位１
６ビット（３１：１６）を保持している。ローカルメモ
リレンジレジスタ９は、データバス２１を入力とし、ロ
ーカルメモリレンジレジスタコントロール信号４Ｄによ
ってコントロールされてアドレス値を保持し、メモリレ
ンジリマップアドレス９Ａを出力する。レンジアドレス
マルチプレクサ１２は、３入力１出力のマルチプレクサ
で、レンジアドレスマルチプレクサコントロール信号４
Ｈによって制御され、ラッチアドレス［３１：１６］２
Ｈ、メモリレンジリマップアドレス９Ａ、及びあらかじ
め与えられたアドレス（００００）ｈのいずれかを選択
して、ローカルアドレス［３１：１６］１２Ａに出力す
る。アドレスデータマルチプレクサ１４は、２入力１出
力のマルチプレクサで、アドレスデータマルチプレクサ
コントロール信号４Ｉによって制御され、ローカルアド
レス［３１：１６］１２Ａ、ラッチアドレス［１５：
８］２Ｍ、及びラッチアドレス［７：２］２Ｌ、及びホ
ストデータバス２１を入力し、ローカルアドレスデータ
バス２４にアドレスもしくはデータを出力する。ホスト
データバス２１は、ＣＰＵ１、ホストメモリレンジレジ
スタ７、ホストＩ／Ｏホールレジスタ８、ローカルメモ
リレンジレジスタ９、及びアドレスデータマルチプレク
サに接続されている。ホストアドレスバス２２は、ＣＰ
Ｕ１、及びアドレスラッチ２と接続されている。ホスト
コントロールバス２３は、ホストバスをコントロールす
るための信号の集まりであり、ＣＰＵ１、アドレスデコ
ーダ３、及びバスコントロールロジック４と接続されて
いる。ローカルアドレスデータバス２４は、時分割でア
ドレスかデータがドライブされるバスであり、アドレス
データマルチプレクサ１４によってアドレスとデータが
切り替えられドライブされる。ローカルコントロールバ
ス２５は、ローカルバスをコントロールするための信号
の集まりであり、バスコントロールロジック４と接続さ
れている。図３３を参照すると、本発明のアドレス変換
装置の第十二の実施例における、ホストバス上のメモリ
アドレス空間とＩ／Ｏアドレス空間、及びローカルバス
上のメモリアドレス空間とＩ／Ｏアドレス空間とを示し
たものである。ホストバス上のメモリアドレス空間の
（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領
域へアクセスは、ローカルバス上ではＩ／Ｏアドレス空
間の（００００００００）ｈ〜（００００ＦＦＦＦ）ｈ
の領域へのアクセスに変換される。ホストバス上のＩ／
Ｏアドレス空間の（００００）ｈ〜（αβ００−１）ｈ
の領域へアクセスは、ローカルバス上ではメモリアドレ
ス空間の（ｐｑｒｓ００００）ｈ〜（ｐｑｒｓαβ００
−１）ｈの領域へのアクセスに変換される。ホストバス
上のＩ／Ｏアドレス空間の（γδＦＦ＋１）ｈ〜（ＦＦ
ＦＦ）ｈの領域へアクセスは、ローカルバス上ではメモ
リアドレス空間の（ｐｑｒｓγδＦＦ＋１）ｈ〜（ｐｑ
ｒｓＦＦＦＦ）ｈの領域へのアクセスに変換される。ホ
ストバス上のＩ／Ｏアドレス空間の（αβ００）ｈ〜
（γδＦＦ）ｈの領域へアクセスは、ローカルバス上で
はＩ／Ｏアドレス空間の（００００εζ００）ｈ〜（０
０００ηθＦＦ）ｈの領域へのアクセスに変換される。
ここで（ｋｌｍｎ）ｈ、（ｐｑｒｓ）ｈ、（αβ）ｈ、
（γδ）ｈは、ソフトウェアによって設定可能な値であ
る。次に図１２及び図３３を用いて本発明のアドレス変
換装置の第十二の実施例における動作について説明す
る。ＣＰＵ１がホストメモリレンジレジスタ７へのサイ
クルを起動すると、バスコントロールロジック４はアド
レスラッチイネーブル信号４Ａを介してホストバスアド
レス２２の値をラッチするように指示する。アドレスラ
ッチ２はこの指示を受けてホストアドレスバス２２の値
をラッチする。アドレスデコーダ３は現在のサイクルが
ホストメモリレンジレジスタ７へのアクセスである事を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４はホ
ストメモリレンジレジスタコントロール信号４Ｂを介し
て、ホストメモリレンジレジスタ７にホストデータバス
２１にドライブされている値を保持するように指示す
る。ホストメモリレンジレジスタ７はこの指示を受けて
ホストデータバス２１の値を保持する。ここで（ｋｌｍ
ｎ）ｈの値がホストメモリレンジレジスタ７に保持され
る。ＣＰＵ１がホストＩ／Ｏホールレジスタ８へのサイ
クルを起動すると、バスコントロールロジック４はアド
レスラッチイネーブル信号４Ａを介してホストバスアド
レス２２の値をラッチするように指示する。アドレスラ
ッチ２はこの指示を受けてホストアドレスバス２２の値
をラッチする。アドレスデコーダ３は現在のサイクルが
ホストＩ／Ｏホールレジスタ８へのアクセスである事を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４はホ
ストＩ／Ｏホールレジスタコントロール信号４Ｃを介し
て、ホストＩ／Ｏホールレジスタ８にホストデータバス
２１にドライブされている値を保持するように指示す
る。ホストＩ／Ｏホールレジスタ８はこの指示を受けて
ホストデータバス２１の値を保持する。ここで（αβ）
ｈ、（γδ）ｈの値がホストＩ／Ｏホールレジスタ８に
保持される。ＣＰＵ１がローカルメモリレンジレジスタ
９へのサイクルを起動すると、バスコントロールロジッ
ク４はアドレスラッチイネーブル信号４Ａを介してホス
トバスアドレス２２の値をラッチするように指示する。
アドレスラッチ２はこの指示を受けてホストアドレスバ
ス２２の値をラッチする。アドレスデコーダ３は現在の
サイクルがローカルメモリレンジレジスタ９へのアクセ
スである事をアドレスデコード信号３Ａを介してバスコ
ントロールロジック４に通知する。バスコントロールロ
ジック４はローカルメモリレンジレジスタコントロール
信号４Ｄを介して、ローカルメモリレンジレジスタ９に
ホストデータバス２１にドライブされている値を保持す
るように指示する。ローカルメモリレンジレジスタ９は
この指示を受けてホストデータバス２１の値を保持す
る。ここで（ｐｑｒｓ）ｈの値がローカルメモリレンジ
レジスタ９に保持される。ＣＰＵ１がメモリサイクルを
起動すると、バスコントロールロジック４はアドレスラ
ッチイネーブル信号４Ａを介してホストバスアドレス２
２の値をラッチするように指示する。アドレスラッチ２
はこの指示を受けてホストアドレスバス２２の値をラッ
チする。アドレスデコーダ３は現在のサイクルがローカ
ルバスへのアクセスである事をアドレスデコード信号３
Ａを介してバスコントロールロジック４に通知する。メ
モリレンジコンパレータ５は、ラッチアドレス［３１：
１６］２Ｈとホストメモリレンジレジスタ７に保持され
たメモリレンジアドレス７Ａとを比較し、比較結果をメ
モリレンジアドレス比較結果通知信号５Ａを介してバス
コントロールロジック４に通知する。比較結果が不一
致、即ちラッチアドレス［３１：１６］２Ｈが（ｋｌｍ
ｎ）ｈの以外のアドレス、であった場合、バスコントロ
ールロジック４は、レンジアドレスマルチプレクサコン
トロール信号４Ｈを介してレンジアドレスマルチプレク
サ１２を制御してラッチアドレス［３１：１６］２Ｈを
ローカルアドレス［３１：１６］１２Ａに出力し、ロー
カルバスにはメモリサイクルを起動する。比較結果が一
致、即ちラッチアドレス［３１：１６］２Ｈが（ｋｌｍ
ｎ）ｈ、であった場合、バスコントロールロジック４
は、レンジアドレスマルチプレクサコントロール信号４
Ｈを介してレンジアドレスマルチプレクサ１２を制御し
てあらかじめ与えられたアドレス（００００）ｈをロー
カルアドレス［３１：１６］１２Ａに出力し、ローカル
バスにはＩ／Ｏサイクルを起動する。以上により、ホス
トバス上のメモリアドレス空間の（００００００００）
ｈ〜（ｋｌｍｎ００００−１）ｈの領域へのメモリサイ
クルは、ローカルバス上ではメモリアドレス空間の（０
０００００００）ｈ〜（ｋｌｍｎ００００−１）ｈへの
メモリサイクルになる。ホストバス上のメモリアドレス
空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）
ｈの領域へのメモリサイクルは、ローカルバス上ではＩ
／Ｏアドレス空間の（００００００００）ｈ〜（０００
０ＦＦＦＦ）ｈへのＩ／Ｏサイクルになる。ホストバス
上のメモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ
〜（ＦＦＦＦＦＦＦＦ）ｈの領域へのメモリサイクル
は、ローカルバス上ではメモリアドレス空間の（ｋｌｍ
ｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈへのメモ
リサイクルになる。ＣＰＵ１がＩ／Ｏサイクルを起動す
ると、バスコントロールロジック４はアドレスラッチイ
ネーブル信号４Ａを介してホストバスアドレス２２の値
をラッチするように指示する。アドレスラッチ２はこの
指示を受けてホストアドレスバス２２の値をラッチす
る。アドレスデコーダ３は現在のサイクルがローカルバ
スへのアクセスである事をアドレスデコード信号３Ａを
介してバスコントロールロジック４に通知する。Ｉ／Ｏ
ホールコンパレータ６は、ラッチアドレス［１５：８］
２ＭとホストＩ／Ｏホールレジスタ７に保持されたＩ／
Ｏホールアドレス８Ａとを比較し、比較結果をＩ／Ｏホ
ールアドレス比較結果通知信号６Ａを介してバスコント
ロールロジック４に通知する。比較結果が不一致、即ち
ラッチアドレス［１５：８］２Ｍが（００）ｈ〜（αβ
−１）の範囲か（γδ＋１）ｈ〜（ＦＦ）ｈの範囲のア
ドレス、であった場合、バスコントロールロジック４
は、レンジアドレスマルチプレクサコントロール信号４
Ｈを介してレンジアドレスマルチプレクサ１２を制御し
てメモリレンジリマップアドレス９Ａ、即ち（ｐｑｒ
ｓ）ｈ、をローカルアドレス［３１：１６］１２Ａに出
力し、ローカルバスにはメモリサイクルを起動する。比
較結果が一致、即ちラッチアドレス［１５：８］２Ｍが
（αβ）ｈ〜（γδ）ｈの範囲のアドレス、であった場
合、バスコントロールロジック４は、レンジアドレスマ
ルチプレクサコントロール信号４Ｈを介してレンジアド
レスマルチプレクサ１２を制御してあらかじめ与えられ
たアドレス（００００）ｈをローカルアドレス［３１：
１６］１２Ａに出力し、ローカルバスにはＩ／Ｏサイク
ルを起動する。以上により、ホストバス上のＩ／Ｏアド
レス空間の（００００）ｈ〜（αβ００−１）ｈの領域
へのＩ／Ｏサイクルは、ローカルバス上ではメモリアド
レス空間の（ｐｑｒｓ００００）ｈ〜（ｐｑｒｓαβ０
０−１）ｈへのメモリサイクルになる。ホストバス上の
Ｉ／Ｏアドレス空間の（αβ００）ｈ〜（γδＦＦ）ｈ
の領域へのＩ／Ｏサイクルは、ローカルバス上ではＩ／
Ｏアドレス空間の（００００αβ００）ｈ〜（００００
γδＦＦ）ｈへのＩ／Ｏサイクルになる。ホストバス上
のＩ／Ｏアドレス空間の（γδＦＦ＋１）ｈ〜（ＦＦＦ
Ｆ）ｈの領域へのＩ／Ｏサイクルは、ローカルバス上で
はメモリアドレス空間の（ｐｑｒｓγδＦＦ＋１）ｈ〜
（ｐｑｒｓＦＦＦＦ）ｈへのメモリサイクルになる。こ
の第十二の実施例は第十の実施例に比較して、ホストＩ
／Ｏホールレジスタ８を設けたことにより、ホストバス
Ｉ／Ｏアドレス空間の一部をローカルバスＩ／Ｏアドレ
ス空間にマッピングする際、固定値ではなく任意の値に
よりマッピング位置を設定することができる。次に本願
発明のアドレス変換装置の第十三の実施例について図面
を参照して詳細に説明する。図１３を参照すると、本願
発明の第十三の実施例のアドレス変換装置のブロック図
において、ＣＰＵ１は、ホストデータバス２１、ホスト
アドレスバス２２、及びホストコントロールバス２３に
接続している。アドレスラッチ２は、バスコントロール
ロジック４からのアドレスラッチイネーブル信号４Ａを
受けて、ホストアドレスバス２２のラッチを行い、ラッ
チアドレス［３１：１６］２Ｈ、ラッチアドレス［１
５：８］２Ｍ、及びラッチアドレス［７：２］２Ｌを出
力する。アドレスデコーダ３は、ホストコントロールバ
ス２３、ラッチアドレス［３１：１６］２Ｈ、ラッチア
ドレス［１５：８］２Ｍ、及びラッチアドレス［７：
２］２Ｌを入力とし、アドレスデコードの結果をアドレ
スデコード信号３Ａを介してバスコントロールロジック
４に通知する。バスコントロールロジック４は、ホスト
コントロールバス２３、ローカルコントロールバス２
５、アドレスデコード信号３Ａ、メモリレンジアドレス
比較結果通知信号５Ａ、及びＩ／Ｏホールアドレス比較
結果通知信号６Ａと接続しており、これらの信号群の入
力を受けて、アドレスラッチイネーブル信号４Ａ、ホス
トメモリレンジレジスタコントロール信号４Ｂ、ホスト
Ｉ／Ｏホールレジスタコントロール信号４Ｃ、ローカル
メモリレンジレジスタコントロール信号４Ｄ、ローカル
Ｉ／Ｏホールレジスタコントロール信号４Ｆ、ホールア
ドレスマルチプレクサコントロール信号４Ｇ、レンジア
ドレスマルチプレクサコントロール信号４Ｈ、及びアド
レスデータマルチプレクサコントロール信号４Ｉを生成
し、またホストバスとローカルバスのコントロールを行
う。ホストメモリレンジレジスタ７は、ホストバス上の
メモリアドレス空間へのアクセスをローカルバス上のＩ
／Ｏアドレス空間へのアクセスに変換する際に必要とな
る、ホストバス上のメモリアドレス空間の一領域のアド
レスの上位１６ビット（３１：１６）を保持している。
ホストメモリレンジレジスタ７は、データバス２１を入
力とし、ホストメモリレンジレジスタコントロール信号
４Ｂによってコントロールされてアドレス値を保持し、
メモリレンジアドレス７Ａを出力する。メモリレンジコ
ンパレータ５は、ラッチアドレス［３１：１６］２Ｈと
メモリレンジアドレス７Ａとを比較し、その結果をメモ
リレンジアドレス比較結果通知信号５Ａを介してバスコ
ントロールロジック４に通知する。ホストＩ／Ｏホール
レジスタ８は、ホストバス上のＩ／Ｏアドレス空間への
アクセスをローカルバス上のＩ／Ｏアドレス空間へのア
クセスに変換する際に必要となる、ホストバス上のＩ／
Ｏアドレス空間の一領域のアドレスの下位８ビット（１
５：８）を保持している。ホストＩ／Ｏホールレジスタ
８は、データバス２１を入力とし、ホストＩ／Ｏホール
レジスタコントロール信号４Ｃによってコントロールさ
れてアドレス値を保持し、Ｉ／Ｏホールアドレス８Ａを
出力する。Ｉ／Ｏホールコンパレータ６は、ラッチアド
レス［１５：０８］２ＭとＩ／Ｏホールアドレス８Ａと
を比較し、その結果をＩ／Ｏホールアドレス比較結果通
知信号６Ａを介してバスコントロールロジック４に通知
する。ローカルメモリレンジレジスタ９は、ホストバス
上のＩ／Ｏアドレス空間へのアクセスをローカルバス上
のメモリアドレス空間へのアクセスに変換する際に必要
となる、ローカルバス上のメモリアドレス空間の変換先
のアドレスの上位１６ビット（３１：１６）を保持して
いる。ローカルメモリレンジレジスタ９は、データバス
２１を入力とし、ローカルメモリレンジレジスタコント
ロール信号４Ｄによってコントロールされてアドレス値
を保持し、メモリレンジリマップアドレス９Ａを出力す
る。ローカルＩ／Ｏホールレジスタ１１は、ホストバス
上のＩ／Ｏアドレス空間へのアクセスをローカルバス上
のＩ／Ｏアドレス空間へのアクセスに変換する際に必要
となる、ローカルバス上のＩ／Ｏアドレス空間の変換先
のアドレスの下位８ビット（１５：８）を保持してい
る。ローカルＩ／Ｏホールレジスタ１１は、データバス
２１を入力とし、ローカルＩ／Ｏホールレジスタコント
ロール信号４Ｆによってコントロールされてアドレス値
を保持し、Ｉ／Ｏホールリマップアドレス１１Ａを出力
する。レンジアドレスマルチプレクサ１２は、３入力１
出力のマルチプレクサで、レンジアドレスマルチプレク
サコントロール信号４Ｈによって制御され、ラッチアド
レス［３１：１６］２Ｈ、メモリレンジリマップアドレ
ス９Ａ、及びあらかじめ与えられたアドレス（０００
０）ｈのいずれかを選択して、ローカルアドレス［３
１：１６］１２Ａに出力する。ホールアドレスマルチプ
レクサ１３は、２入力１出力のマルチプレクサで、ホー
ルアドレスマルチプレクサコントロール信号４Ｇによっ
て制御され、ラッチアドレス［１５：８］２Ｍ、及びＩ
／Ｏホールリマップアドレス１１Ａのいずれかを選択し
て、ローカルアドレス［１５：８］１３Ａに出力する。
アドレスデータマルチプレクサ１４は、２入力１出力の
マルチプレクサで、アドレスデータマルチプレクサコン
トロール信号４Ｉによって制御され、ローカルアドレス
［３１：１６］１２Ａ、ローカルアドレス［１５：８］
１３Ａ、及びラッチアドレス［７：２］２Ｌ、及びホス
トデータバス２１を入力し、ローカルアドレスデータバ
ス２４にアドレスもしくはデータを出力する。ホストデ
ータバス２１は、ＣＰＵ１、ホストメモリレンジレジス
タ７、ホストＩ／Ｏホールレジスタ８、ローカルメモリ
レンジレジスタ９、ローカルＩ／Ｏホールレジスタ１
１、及びアドレスデータマルチプレクサに接続されてい
る。ホストアドレスバス２２は、ＣＰＵ１、及びアドレ
スラッチ２と接続されている。ホストコントロールバス
２３は、ホストバスをコントロールするための信号の集
まりであり、ＣＰＵ１、アドレスデコーダ３、及びバス
コントロールロジック４と接続されている。ローカルア
ドレスデータバス２４は、時分割でアドレスかデータが
ドライブされるバスであり、アドレスデータマルチプレ
クサ１４によってアドレスとデータが切り替えられドラ
イブされる。ローカルコントロールバス２５は、ローカ
ルバスをコントロールするための信号の集まりであり、
バスコントロールロジック４と接続されている。図３４
を参照すると、本発明のアドレス変換装置の第十三の実
施例における、ホストバス上のメモリアドレス空間とＩ
／Ｏアドレス空間、及びローカルバス上のメモリアドレ
ス空間とＩ／Ｏアドレス空間とを示したものである。ホ
ストバス上のメモリアドレス空間の（ｋｌｍｎ０００
０）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へアクセスは、
ローカルバス上ではＩ／Ｏアドレス空間の（０００００
０００）ｈ〜（００００ＦＦＦＦ）ｈの領域へのアクセ
スに変換される。ホストバス上のＩ／Ｏアドレス空間の
（００００）ｈ〜（αβ００−１）ｈの領域へアクセス
は、ローカルバス上ではメモリアドレス空間の（ｐｑｒ
ｓ００００−１）ｈ〜（ｐｑｒｓαβ００）ｈの領域へ
のアクセスに変換される。ホストバス上のＩ／Ｏアドレ
ス空間の（γδＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へ
アクセスは、ローカルバス上ではメモリアドレス空間の
（ｐｑｒｓγδＦＦ＋１）ｈ〜（ｐｑｒｓＦＦＦＦ）ｈ
の領域へのアクセスに変換される。ホストバス上のＩ／
Ｏアドレス空間の（αβ００）ｈ〜（γδＦＦ）ｈの領
域へアクセスは、ローカルバス上ではＩ／Ｏアドレス空
間の（００００εζ００）ｈ〜（００００ηθＦＦ）ｈ
の領域へのアクセスに変換される。ここで（ｋｌｍｎ）
ｈ、（ｐｑｒｓ）ｈ、（αβ）ｈ、（γδ）ｈ、（ε
ζ）ｈ、及び（ηθ）ｈは、ソフトウェアによって設定
可能な値である。次に図１３及び図３４を用いて本発明
のアドレス変換装置の第十三の実施例における動作につ
いて説明する。ＣＰＵ１がホストメモリレンジレジスタ
７へのサイクルを起動すると、バスコントロールロジッ
ク４はアドレスラッチイネーブル信号４Ａを介してホス
トバスアドレス２２の値をラッチするように指示する。
アドレスラッチ２はこの指示を受けてホストアドレスバ
ス２２の値をラッチする。アドレスデコーダ３は現在の
サイクルがホストメモリレンジレジスタ７へのアクセス
である事をアドレスデコード信号３Ａを介してバスコン
トロールロジック４に通知する。バスコントロールロジ
ック４はホストメモリレンジレジスタコントロール信号
４Ｂを介して、ホストメモリレンジレジスタ７にホスト
データバス２１にドライブされている値を保持するよう
に指示する。ホストメモリレンジレジスタ７はこの指示
を受けてホストデータバス２１の値を保持する。ここで
（ｋｌｍｎ）ｈの値がホストメモリレンジレジスタ７に
保持される。ＣＰＵ１がホストＩ／Ｏホールレジスタ８
へのサイクルを起動すると、バスコントロールロジック
４はアドレスラッチイネーブル信号４Ａを介してホスト
バスアドレス２２の値をラッチするように指示する。ア
ドレスラッチ２はこの指示を受けてホストアドレスバス
２２の値をラッチする。アドレスデコーダ３は現在のサ
イクルがホストＩ／Ｏホールレジスタ８へのアクセスで
ある事をアドレスデコード信号３Ａを介してバスコント
ロールロジック４に通知する。バスコントロールロジッ
ク４はホストＩ／Ｏホールレジスタコントロール信号４
Ｃを介して、ホストＩ／Ｏホールレジスタ８にホストデ
ータバス２１にドライブされている値を保持するように
指示する。ホストＩ／Ｏホールレジスタ８はこの指示を
受けてホストデータバス２１の値を保持する。ここで
（αβ）ｈ、（γδ）ｈの値がホストＩ／Ｏホールレジ
スタ８に保持される。ＣＰＵ１がローカルメモリレンジ
レジスタ９へのサイクルを起動すると、バスコントロー
ルロジック４はアドレスラッチイネーブル信号４Ａを介
してホストバスアドレス２２の値をラッチするように指
示する。アドレスラッチ２はこの指示を受けてホストア
ドレスバス２２の値をラッチする。アドレスデコーダ３
は現在のサイクルがローカルメモリレンジレジスタ９へ
のアクセスである事をアドレスデコード信号３Ａを介し
てバスコントロールロジック４に通知する。バスコント
ロールロジック４はローカルメモリレンジレジスタコン
トロール信号４Ｄを介して、ローカルメモリレンジレジ
スタ９にホストデータバス２１にドライブされている値
を保持するように指示する。ローカルメモリレンジレジ
スタ９はこの指示を受けてホストデータバス２１の値を
保持する。ここで（ｐｑｒｓ）ｈの値がローカルメモリ
レンジレジスタ９に保持される。ＣＰＵ１がローカルＩ
／Ｏホールレジスタ１１へのサイクルを起動すると、バ
スコントロールロジック４はアドレスラッチイネーブル
信号４Ａを介してホストバスアドレス２２の値をラッチ
するように指示する。アドレスラッチ２はこの指示を受
けてホストアドレスバス２２の値をラッチする。アドレ
スデコーダ３は現在のサイクルがローカルＩ／Ｏホール
レジスタ１１へのアクセスである事をアドレスデコード
信号３Ａを介してバスコントロールロジック４に通知す
る。バスコントロールロジック４はローカルＩ／Ｏホー
ルレジスタコントロール信号４Ｆを介して、ローカルＩ
／Ｏホールレジスタ１１にホストデータバス２１にドラ
イブされている値を保持するように指示する。ローカル
Ｉ／Ｏホールレジスタ１１はこの指示を受けてホストデ
ータバス２１の値を保持する。ここで（εζ）ｈ、（η
θ）ｈの値がローカルＩ／Ｏホールレジスタ１１に保持
される。ＣＰＵ１がメモリサイクルを起動すると、バス
コントロールロジック４はアドレスラッチイネーブル信
号４Ａを介してホストバスアドレス２２の値をラッチす
るように指示する。アドレスラッチ２はこの指示を受け
てホストアドレスバス２２の値をラッチする。アドレス
デコーダ３は現在のサイクルがローカルバスへのアクセ
スである事をアドレスデコード信号３Ａを介してバスコ
ントロールロジック４に通知する。メモリレンジコンパ
レータ５は、ラッチアドレス［３１：１６］２Ｈとホス
トメモリレンジレジスタ７に保持されたメモリレンジア
ドレス７Ａとを比較し、比較結果をメモリレンジアドレ
ス比較結果通知信号５Ａを介してバスコントロールロジ
ック４に通知する。比較結果が不一致、即ちラッチアド
レス［３１：１６］２Ｈが（ｋｌｍｎ）ｈの以外のアド
レス、であった場合、バスコントロールロジック４は、
レンジアドレスマルチプレクサコントロール信号４Ｈを
介してレンジアドレスマルチプレクサ１２を制御してラ
ッチアドレス［３１：１６］２Ｈをローカルアドレス
［３１：１６］１２Ａに出力し、ホールアドレスマルチ
プレクサコントロール信号４Ｇを介してホールアドレス
マルチプレクサ１３を制御してラッチアドレス［１５：
８］２Ｍをローカルアドレス［１５：８］１３Ａに出力
し、ローカルバスにはメモリサイクルを起動する。比較
結果が一致、即ちラッチアドレス［３１：１６］２Ｈが
（ｋｌｍｎ）ｈ、であった場合、バスコントロールロジ
ック４は、レンジアドレスマルチプレクサコントロール
信号４Ｈを介してレンジアドレスマルチプレクサ１２を
制御してあらかじめ与えられたアドレス（００００）ｈ
をローカルアドレス［３１：１６］１２Ａに出力し、ホ
ールアドレスマルチプレクサコントロール信号４Ｇを介
してホールアドレスマルチプレクサ１３を制御してラッ
チアドレス［１５：８］２Ｍをローカルアドレス［１
５：８］１３Ａに出力し、ローカルバスにはＩ／Ｏサイ
クルを起動する。以上により、ホストバス上のメモリア
ドレス空間の（００００００００）ｈ〜（ｋｌｍｎ００
００−１）ｈの領域へのメモリサイクルは、ローカルバ
ス上ではメモリアドレス空間の（００００００００）ｈ
〜（ｋｌｍｎ００００−１）ｈへのメモリサイクルにな
る。ホストバス上のメモリアドレス空間の（ｋｌｍｎ０
０００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモリ
サイクルは、ローカルバス上ではＩ／Ｏアドレス空間の
（００００００００）ｈ〜（００００ＦＦＦＦ）ｈへの
Ｉ／Ｏサイクルになる。ホストバス上のメモリアドレス
空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦ
Ｆ）ｈの領域へのメモリサイクルは、ローカルバス上で
はメモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜
（ＦＦＦＦＦＦＦＦ）ｈへのメモリサイクルになる。Ｃ
ＰＵ１がＩ／Ｏサイクルを起動すると、バスコントロー
ルロジック４はアドレスラッチイネーブル信号４Ａを介
してホストバスアドレス２２の値をラッチするように指
示する。アドレスラッチ２はこの指示を受けてホストア
ドレスバス２２の値をラッチする。アドレスデコーダ３
は現在のサイクルがローカルバスへのアクセスである事
をアドレスデコード信号３Ａを介してバスコントロール
ロジック４に通知する。Ｉ／Ｏホールコンパレータ６
は、ラッチアドレス［１５：８］２ＭとホストＩ／Ｏホ
ールレジスタ７に保持されたＩ／Ｏホールアドレス８Ａ
とを比較し、比較結果をＩ／Ｏホールアドレス比較結果
通知信号６Ａを介してバスコントロールロジック４に通
知する。比較結果が不一致、即ちラッチアドレス［１
５：８］２Ｍが（００）ｈ〜（αβ−１）の範囲か（γ
δ＋１）ｈ〜（ＦＦ）ｈの範囲のアドレス、であった場
合、バスコントロールロジック４は、レンジアドレスマ
ルチプレクサコントロール信号４Ｈを介してレンジアド
レスマルチプレクサ１２を制御してメモリレンジリマッ
プアドレス９Ａ、即ち（ｐｑｒｓ）ｈ、をローカルアド
レス［３１：１６］１２Ａに出力し、ホールアドレスマ
ルチプレクサコントロール信号４Ｇを介してホールアド
レスマルチプレクサ１３を制御してラッチアドレス［１
５：８］２Ｍをローカルアドレス［１５：８］１３Ａに
出力し、ローカルバスにはメモリサイクルを起動する。
比較結果が一致、即ちラッチアドレス［１５：８］２Ｍ
が（αβ）ｈ〜（γδ）ｈの範囲のアドレス、であった
場合、バスコントロールロジック４は、レンジアドレス
マルチプレクサコントロール信号４Ｈを介してレンジア
ドレスマルチプレクサ１２を制御してあらかじめ与えら
れたアドレス（００００）ｈをローカルアドレス［３
１：１６］１２Ａに出力し、ホールアドレスマルチプレ
クサコントロール信号４Ｇを介してホールアドレスマル
チプレクサ１３を制御してＩ／Ｏホールリマップアドレ
ス１１Ａ、即ち（εζ）ｈ〜（ηθ）ｈの範囲の一アド
レス、をローカルアドレス［１５：８］１３Ａに出力
し、ローカルバスにはＩ／Ｏサイクルを起動する。以上
により、ホストバス上のＩ／Ｏアドレス空間の（０００
０）ｈ〜（αβ００−１）ｈの領域へのＩ／Ｏサイクル
は、ローカルバス上ではメモリアドレス空間の（ｐｑｒ
ｓ００００）ｈ〜（ｐｑｒｓαβ００−１）ｈへのメモ
リサイクルになる。ホストバス上のＩ／Ｏアドレス空間
の（αβ００）ｈ〜（γδＦＦ）ｈの領域へのＩ／Ｏサ
イクルは、ローカルバス上ではＩ／Ｏアドレス空間の
（００００εζ００）ｈ〜（００００ηθＦＦ）ｈへの
Ｉ／Ｏサイクルになる。ホストバス上のＩ／Ｏアドレス
空間の（γδＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域への
Ｉ／Ｏサイクルは、ローカルバス上ではメモリアドレス
空間の（ｐｑｒｓγδＦＦ＋１）ｈ〜（ｐｑｒｓＦＦＦ
Ｆ）ｈへのメモリサイクルになる。この第十三の実施例
は第十二の実施例に比較して、ローカルＩ／Ｏホールレ
ジスタ１１を設けたことにより、ホストバスＩ／Ｏアド
レス空間のホール位置とは独立してローカルバスＩ／Ｏ
アドレス空間のホール位置を設定することができる。次
に本願発明のアドレス変換装置の第十四の実施例につい
て図面を参照して詳細に説明する。図１４を参照する
と、本願発明の第十四の実施例のアドレス変換装置のブ
ロック図において、ＣＰＵ１は、ホストデータバス２
１、ホストアドレスバス２２、及びホストコントロール
バス２３に接続している。アドレスラッチ２は、バスコ
ントロールロジック４からのアドレスラッチイネーブル
信号４Ａを受けて、ホストアドレスバス２２のラッチを
行い、ラッチアドレス［３１：１６］２Ｈ、ラッチアド
レス［１５：８］２Ｍ、及びラッチアドレス［７：２］
２Ｌを出力する。アドレスデコーダ３は、ホストコント
ロールバス２３、ラッチアドレス［３１：１６］２Ｈ、
ラッチアドレス［１５：８］２Ｍ、及びラッチアドレス
［７：２］２Ｌを入力とし、アドレスデコードの結果を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４は、
ホストコントロールバス２３、ローカルコントロールバ
ス２５、アドレスデコード信号３Ａ、メモリレンジアド
レス比較結果通知信号５Ａ、及びＩ／Ｏホールアドレス
比較結果通知信号６Ａと接続しており、これらの信号群
の入力を受けて、アドレスラッチイネーブル信号４Ａ、
ホストメモリレンジレジスタコントロール信号４Ｂ、ロ
ーカルＩ／Ｏレンジレジスタコントロール信号４Ｅ、レ
ンジアドレスマルチプレクサコントロール信号４Ｈ、及
びアドレスデータマルチプレクサコントロール信号４Ｉ
を生成し、またホストバスとローカルバスのコントロー
ルを行う。ホストメモリレンジレジスタ７は、ホストバ
ス上のメモリアドレス空間へのアクセスをローカルバス
上のＩ／Ｏアドレス空間へのアクセスに変換する際に必
要となる、ホストバス上のメモリアドレス空間の一領域
のアドレスの上位１６ビット（３１：１６）を保持して
いる。ホストメモリレンジレジスタ７は、データバス２
１を入力とし、ホストメモリレンジレジスタコントロー
ル信号４Ｂによってコントロールされてアドレス値を保
持し、メモリレンジアドレス７Ａを出力する。メモリレ
ンジコンパレータ５は、ラッチアドレス［３１：１６］
２Ｈとメモリレンジアドレス７Ａとを比較し、その結果
をメモリレンジアドレス比較結果通知信号５Ａを介して
バスコントロールロジック４に通知する。Ｉ／Ｏホール
コンパレータ６は、ラッチアドレス［１５：０８］２Ｍ
とあらかじめ与えられたアドレス（αβ）ｈ〜（γδ）
ｈとを比較し、その結果をＩ／Ｏホールアドレス比較結
果通知信号６Ａを介してバスコントロールロジック４に
通知する。ローカルＩ／Ｏレンジレジスタ１０は、ホス
トバス上のメモリアドレス空間へのアクセスをローカル
バス上のＩ／Ｏアドレス空間へのアクセスに変換する際
に必要となる、ローカルバス上のＩ／Ｏアドレス空間の
変換先のアドレスの上位１６ビット（３１：１６）を保
持している。ローカルＩ／Ｏレンジレジスタ１０は、デ
ータバス２１を入力とし、ローカルＩ／Ｏレンジレジス
タコントロール信号４Ｅによってコントロールされてア
ドレス値を保持し、Ｉ／Ｏレンジリマップアドレス１０
Ａを出力する。レンジアドレスマルチプレクサ１２は、
３入力１出力のマルチプレクサで、レンジアドレスマル
チプレクサコントロール信号４Ｈによって制御され、ラ
ッチアドレス［３１：１６］２Ｈ、メモリレンジアドレ
ス７Ａ、及びＩ／Ｏレンジリマップアドレス１０Ａのい
ずれかを選択して、ローカルアドレス［３１：１６］１
２Ａに出力する。アドレスデータマルチプレクサ１４
は、２入力１出力のマルチプレクサで、アドレスデータ
マルチプレクサコントロール信号４Ｉによって制御さ
れ、ローカルアドレス［３１：１６］１２Ａ、ラッチア
ドレス［１５：８］２Ｍ、及びラッチアドレス［７：
２］２Ｌ、及びホストデータバス２１を入力し、ローカ
ルアドレスデータバス２４にアドレスもしくはデータを
出力する。ホストデータバス２１は、ＣＰＵ１、ホスト
メモリレンジレジスタ７、ローカルＩ／Ｏレンジレジス
タ１１、及びアドレスデータマルチプレクサ１４に接続
されている。ホストアドレスバス２２は、ＣＰＵ１、及
びアドレスラッチ２と接続されている。ホストコントロ
ールバス２３は、ホストバスをコントロールするための
信号の集まりであり、ＣＰＵ１、アドレスデコーダ３、
及びバスコントロールロジック４と接続されている。ロ
ーカルアドレスデータバス２４は、時分割でアドレスか
データがドライブされるバスであり、アドレスデータマ
ルチプレクサ１４によってアドレスとデータが切り替え
られドライブされる。ローカルコントロールバス２５
は、ローカルバスをコントロールするための信号の集ま
りであり、バスコントロールロジック４と接続されてい
る。図３５を参照すると、本発明のアドレス変換装置の
第十四の実施例における、ホストバス上のメモリアドレ
ス空間とＩ／Ｏアドレス空間、及びローカルバス上のメ
モリアドレス空間とＩ／Ｏアドレス空間とを示したもの
である。ホストバス上のメモリアドレス空間の（ｋｌｍ
ｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へアク
セスは、ローカルバス上ではＩ／Ｏアドレス空間の（ｖ
ｗｘｙ００００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈの領域へ
のアクセスに変換される。ホストバス上のＩ／Ｏアドレ
ス空間の（００００）ｈ〜（αβ００−１）ｈの領域へ
アクセスは、ローカルバス上ではメモリアドレス空間の
（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎαβ００−１）ｈ
の領域へのアクセスに変換される。ホストバス上のＩ／
Ｏアドレス空間の（γδＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈ
の領域へアクセスは、ローカルバス上ではメモリアドレ
ス空間の（ｋｌｍｎγδＦＦ＋１）ｈ〜（ｋｌｍｎＦＦ
ＦＦ）ｈの領域へのアクセスに変換される。ホストバス
上のＩ／Ｏアドレス空間の（αβ００）ｈ〜（γδＦ
Ｆ）ｈの領域へアクセスは、ローカルバス上ではＩ／Ｏ
アドレス空間の（ｖｗｘｙαβ００）ｈ〜（ｖｗｘｙγ
δＦＦ）ｈの領域へのアクセスに変換される。ここで
（ｋｌｍｎ）ｈ、（ｖｗｘｙ）ｈ、ソフトウェアによっ
て設定可能な値であり、（αβ）ｈ、（γδ）ｈは、あ
らかじめ与えられた値である。次に図１４及び図３５を
用いて本発明のアドレス変換装置の第十四の実施例にお
ける動作について説明する。ＣＰＵ１がホストメモリレ
ンジレジスタ７へのサイクルを起動すると、バスコント
ロールロジック４はアドレスラッチイネーブル信号４Ａ
を介してホストバスアドレス２２の値をラッチするよう
に指示する。アドレスラッチ２はこの指示を受けてホス
トアドレスバス２２の値をラッチする。アドレスデコー
ダ３は現在のサイクルがホストメモリレンジレジスタ７
へのアクセスである事をアドレスデコード信号３Ａを介
してバスコントロールロジック４に通知する。バスコン
トロールロジック４はホストメモリレンジレジスタコン
トロール信号４Ｂを介して、ホストメモリレンジレジス
タ７にホストデータバス２１にドライブされている値を
保持するように指示する。ホストメモリレンジレジスタ
７はこの指示を受けてホストデータバス２１の値を保持
する。ここで（ｋｌｍｎ）ｈの値がホストメモリレンジ
レジスタ７に保持される。ＣＰＵ１がローカルＩ／Ｏレ
ンジレジスタ１０へのサイクルを起動すると、バスコン
トロールロジック４はアドレスラッチイネーブル信号４
Ａを介してホストバスアドレス２２の値をラッチするよ
うに指示する。アドレスラッチ２はこの指示を受けてホ
ストアドレスバス２２の値をラッチする。アドレスデコ
ーダ３は現在のサイクルがローカルＩ／Ｏレンジレジス
タ１０へのアクセスである事をアドレスデコード信号３
Ａを介してバスコントロールロジック４に通知する。バ
スコントロールロジック４はローカルＩ／Ｏレンジレジ
スタコントロール信号４Ｅを介して、ローカルＩ／Ｏレ
ンジレジスタ１０にホストデータバス２１にドライブさ
れている値を保持するように指示する。ローカルＩ／Ｏ
レンジレジスタ１０はこの指示を受けてホストデータバ
ス２１の値を保持する。ここで（ｖｗｘｙ）ｈの値がロ
ーカルＩ／Ｏレンジレジスタ１０に保持される。ＣＰＵ
１がメモリサイクルを起動すると、バスコントロールロ
ジック４はアドレスラッチイネーブル信号４Ａを介して
ホストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがローカルバスへのアクセスである事をア
ドレスデコード信号３Ａを介してバスコントロールロジ
ック４に通知する。メモリレンジコンパレータ５は、ラ
ッチアドレス［３１：１６］２Ｈとホストメモリレンジ
レジスタ７に保持されたメモリレンジアドレス７Ａとを
比較し、比較結果をメモリレンジアドレス比較結果通知
信号５Ａを介してバスコントロールロジック４に通知す
る。比較結果が不一致、即ちラッチアドレス［３１：１
６］２Ｈが（ｋｌｍｎ）ｈの以外のアドレス、であった
場合、バスコントロールロジック４は、レンジアドレス
マルチプレクサコントロール信号４Ｈを介してレンジア
ドレスマルチプレクサ１２を制御してラッチアドレス
［３１：１６］２Ｈをローカルアドレス［３１：１６］
１２Ａに出力し、ローカルバスにはメモリサイクルを起
動する。比較結果が一致、即ちラッチアドレス［３１：
１６］２Ｈが（ｋｌｍｎ）ｈ、であった場合、バスコン
トロールロジック４は、レンジアドレスマルチプレクサ
コントロール信号４Ｈを介してレンジアドレスマルチプ
レクサ１２を制御してＩ／Ｏレンジリマップアドレス１
０Ａ、即ち（ｖｗｘｙ）ｈ、をローカルアドレス［３
１：１６］１２Ａに出力し、ローカルバスにはＩ／Ｏサ
イクルを起動する。以上により、ホストバス上のメモリ
アドレス空間の（００００００００）ｈ〜（ｋｌｍｎ０
０００−１）ｈの領域へのメモリサイクルは、ローカル
バス上ではメモリアドレス空間の（００００００００）
ｈ〜（ｋｌｍｎ００００−１）ｈへのメモリサイクルに
なる。ホストバス上のメモリアドレス空間の（ｋｌｍｎ
００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモ
リサイクルは、ローカルバス上ではＩ／Ｏアドレス空間
の（ｖｗｘｙ００００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈへ
のＩ／Ｏサイクルになる。ホストバス上のメモリアドレ
ス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦ
ＦＦ）ｈの領域へのメモリサイクルは、ローカルバス上
ではメモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ
〜（ＦＦＦＦＦＦＦＦ）ｈへのメモリサイクルになる。
ＣＰＵ１がＩ／Ｏサイクルを起動すると、バスコントロ
ールロジック４はアドレスラッチイネーブル信号４Ａを
介してホストバスアドレス２２の値をラッチするように
指示する。アドレスラッチ２はこの指示を受けてホスト
アドレスバス２２の値をラッチする。アドレスデコーダ
３は現在のサイクルがローカルバスへのアクセスである
事をアドレスデコード信号３Ａを介してバスコントロー
ルロジック４に通知する。Ｉ／Ｏホールコンパレータ６
は、ラッチアドレス［１５：８］２Ｍとあらかじめ与え
られたＩ／Ｏホールアドレス８Ａを比較し、比較結果を
Ｉ／Ｏホールアドレス比較結果通知信号６Ａを介してバ
スコントロールロジック４に通知する。比較結果が不一
致、即ちラッチアドレス［１５：８］２Ｍが（００）ｈ
〜（αβ−１）の範囲か（γδ＋１）ｈ〜（ＦＦ）ｈの
範囲のアドレス、であった場合、バスコントロールロジ
ック４は、レンジアドレスマルチプレクサコントロール
信号４Ｈを介してレンジアドレスマルチプレクサ１２を
制御してメモリレンジアドレス７Ａ、即ち（ｋｌｍｎ）
ｈ、をローカルアドレス［３１：１６］１２Ａに出力
し、ローカルバスにはメモリサイクルを起動する。比較
結果が一致、即ちラッチアドレス［１５：８］２Ｍが
（αβ）ｈ〜（γδ）ｈの範囲のアドレス、であった場
合、バスコントロールロジック４は、レンジアドレスマ
ルチプレクサコントロール信号４Ｈを介してレンジアド
レスマルチプレクサ１２を制御してＩ／Ｏレンジリマッ
プアドレス１０Ａ、即ち（ｖｗｘｙ）ｈ、をローカルア
ドレス［３１：１６］１２Ａに出力し、ローカルバスに
はＩ／Ｏサイクルを起動する。以上により、ホストバス
上のＩ／Ｏアドレス空間の（００００）ｈ〜（αβ００
−１）ｈの領域へのＩ／Ｏサイクルは、ローカルバス上
ではメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜
（ｋｌｍｎαβ００−１）ｈへのメモリサイクルにな
る。ホストバス上のＩ／Ｏアドレス空間の（αβ００）
ｈ〜（γδＦＦ）ｈの領域へのＩ／Ｏサイクルは、ロー
カルバス上ではＩ／Ｏアドレス空間の（ｖｗｘｙαβ０
０）ｈ〜（ｖｗｘｙγδＦＦ）ｈへのＩ／Ｏサイクルに
なる。ホストバス上のＩ／Ｏアドレス空間の（γδＦＦ
＋１）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイクル
は、ローカルバス上ではメモリアドレス空間の（ｋｌｍ
ｎγδＦＦ＋１）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈへのメモ
リサイクルになる。この第十四の実施例は第六の実施例
に比較して、ローカルＩ／Ｏレンジレジスタ１０を設け
たことにより、ホストバスＩ／Ｏアドレス空間とは独立
してローカルバスＩ／Ｏアドレス空間を設定することが
できる。次に本願発明のアドレス変換装置の第十五の実
施例について図面を参照して詳細に説明する。図１５を
参照すると、本願発明の第十五の実施例のアドレス変換
装置のブロック図において、ＣＰＵ１は、ホストデータ
バス２１、ホストアドレスバス２２、及びホストコント
ロールバス２３に接続している。アドレスラッチ２は、
バスコントロールロジック４からのアドレスラッチイネ
ーブル信号４Ａを受けて、ホストアドレスバス２２のラ
ッチを行い、ラッチアドレス［３１：１６］２Ｈ、ラッ
チアドレス［１５：８］２Ｍ、及びラッチアドレス
［７：２］２Ｌを出力する。アドレスデコーダ３は、ホ
ストコントロールバス２３、ラッチアドレス［３１：１
６］２Ｈ、ラッチアドレス［１５：８］２Ｍ、及びラッ
チアドレス［７：２］２Ｌを入力とし、アドレスデコー
ドの結果をアドレスデコード信号３Ａを介してバスコン
トロールロジック４に通知する。バスコントロールロジ
ック４は、ホストコントロールバス２３、ローカルコン
トロールバス２５、アドレスデコード信号３Ａ、メモリ
レンジアドレス比較結果通知信号５Ａ、及びＩ／Ｏホー
ルアドレス比較結果通知信号６Ａと接続しており、これ
らの信号群の入力を受けて、アドレスラッチイネーブル
信号４Ａ、ホストメモリレンジレジスタコントロール信
号４Ｂ、ローカルＩ／Ｏレンジレジスタコントロール信
号４Ｅ、ローカルＩ／Ｏホールレジスタコントロール信
号４Ｆ、ホールアドレスマルチプレクサコントロール信
号４Ｇ、レンジアドレスマルチプレクサコントロール信
号４Ｈ、及びアドレスデータマルチプレクサコントロー
ル信号４Ｉを生成し、またホストバスとローカルバスの
コントロールを行う。ホストメモリレンジレジスタ７
は、ホストバス上のメモリアドレス空間へのアクセスを
ローカルバス上のＩ／Ｏアドレス空間へのアクセスに変
換する際に必要となる、ホストバス上のメモリアドレス
空間の一領域のアドレスの上位１６ビット（３１：１
６）を保持している。ホストメモリレンジレジスタ７
は、データバス２１を入力とし、ホストメモリレンジレ
ジスタコントロール信号４Ｂによってコントロールされ
てアドレス値を保持し、メモリレンジアドレス７Ａを出
力する。メモリレンジコンパレータ５は、ラッチアドレ
ス［３１：１６］２Ｈとメモリレンジアドレス７Ａとを
比較し、その結果をメモリレンジアドレス比較結果通知
信号５Ａを介してバスコントロールロジック４に通知す
る。Ｉ／Ｏホールコンパレータ６は、ラッチアドレス
［１５：０８］２Ｍとあらかじめ与えられたアドレス
（αβ）ｈ〜（γδ）ｈとを比較し、その結果をＩ／Ｏ
ホールアドレス比較結果通知信号６Ａを介してバスコン
トロールロジック４に通知する。ローカルＩ／Ｏレンジ
レジスタ１０は、ホストバス上のメモリアドレス空間へ
のアクセスをローカルバス上のＩ／Ｏアドレス空間への
アクセスに変換する際に必要となる、ローカルバス上の
Ｉ／Ｏアドレス空間の変換先のアドレスの上位１６ビッ
ト（３１：１６）を保持している。ローカルＩ／Ｏレン
ジレジスタ１１は、データバス２１を入力とし、ローカ
ルＩ／Ｏレンジレジスタコントロール信号４Ｅによって
コントロールされてアドレス値を保持し、Ｉ／Ｏレンジ
リマップアドレス１０Ａを出力する。ローカルＩ／Ｏホ
ールレジスタ１１は、ホストバス上のＩ／Ｏアドレス空
間へのアクセスをローカルバス上のＩ／Ｏアドレス空間
へのアクセスに変換する際に必要となる、ローカルバス
上のＩ／Ｏアドレス空間の変換先のアドレスの下位８ビ
ット（１５：８）を保持している。ローカルＩ／Ｏホー
ルレジスタ１１は、データバス２１を入力とし、ローカ
ルＩ／Ｏホールレジスタコントロール信号４Ｆによって
コントロールされてアドレス値を保持し、Ｉ／Ｏホール
リマップアドレス１１Ａを出力する。レンジアドレスマ
ルチプレクサ１２は、３入力１出力のマルチプレクサ
で、レンジアドレスマルチプレクサコントロール信号４
Ｈによって制御され、ラッチアドレス［３１：１６］２
Ｈ、メモリレンジアドレス７Ａ、及びＩ／Ｏレンジリマ
ップアドレス１０Ａのいずれかを選択して、ローカルア
ドレス［３１：１６］１２Ａに出力する。ホールアドレ
スマルチプレクサ１３は、２入力１出力のマルチプレク
サで、ホールアドレスマルチプレクサコントロール信号
４Ｇによって制御され、ラッチアドレス［１５：８］２
Ｍ、及びＩ／Ｏホールリマップアドレス１１Ａのいずれ
かを選択して、ローカルアドレス［１５：８］１３Ａに
出力する。アドレスデータマルチプレクサ１４は、２入
力１出力のマルチプレクサで、アドレスデータマルチプ
レクサコントロール信号４Ｉによって制御され、ローカ
ルアドレス［３１：１６］１２Ａ、ローカルアドレス
［１５：８］１３Ａ、及びラッチアドレス［７：２］２
Ｌ、及びホストデータバス２１を入力し、ローカルアド
レスデータバス２４にアドレスもしくはデータを出力す
る。ホストデータバス２１は、ＣＰＵ１、ホストメモリ
レンジレジスタ７、ローカルＩ／Ｏレンジレジスタ１
０、ローカルＩ／Ｏホールレジスタ１１、及びアドレス
データマルチプレクサに接続されている。ホストアドレ
スバス２２は、ＣＰＵ１、及びアドレスラッチ２と接続
されている。ホストコントロールバス２３は、ホストバ
スをコントロールするための信号の集まりであり、ＣＰ
Ｕ１、アドレスデコーダ３、及びバスコントロールロジ
ック４と接続されている。ローカルアドレスデータバス
２４は、時分割でアドレスかデータがドライブされるバ
スであり、アドレスデータマルチプレクサ１４によって
アドレスとデータが切り替えられドライブされる。ロー
カルコントロールバス２５は、ローカルバスをコントロ
ールするための信号の集まりであり、バスコントロール
ロジック４と接続されている。図３６を参照すると、本
発明のアドレス変換装置の第十五の実施例における、ホ
ストバス上のメモリアドレス空間とＩ／Ｏアドレス空
間、及びローカルバス上のメモリアドレス空間とＩ／Ｏ
アドレス空間とを示したものである。ホストバス上のメ
モリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍ
ｎＦＦＦＦ）ｈの領域へアクセスは、ローカルバス上で
はＩ／Ｏアドレス空間の（ｖｗｘｙ００００）ｈ〜（ｖ
ｗｘｙＦＦＦＦ）ｈの領域へのアクセスに変換される。
ホストバス上のＩ／Ｏアドレス空間の（００００）ｈ〜
（αβ００−１）ｈの領域へアクセスは、ローカルバス
上ではメモリアドレス空間の（ｋｌｍｎ００００−１）
ｈ〜（ｋｌｍｎαβ００）ｈの領域へのアクセスに変換
される。ホストバス上のＩ／Ｏアドレス空間の（γδＦ
Ｆ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へアクセスは、ロー
カルバス上ではメモリアドレス空間の（ｋｌｍｎγδＦ
Ｆ＋１）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのアクセ
スに変換される。ホストバス上のＩ／Ｏアドレス空間の
（αβ００）ｈ〜（γδＦＦ）ｈの領域へアクセスは、
ローカルバス上ではＩ／Ｏアドレス空間の（ｖｗｘｙε
ζ００）ｈ〜（ｖｗｘｙηθＦＦ）ｈの領域へのアクセ
スに変換される。ここで（ｋｌｍｎ）ｈ、（ｖｗｘｙ）
ｈ、（εζ）ｈ、及び（ηθ）ｈは、ソフトウェアによ
って設定可能な値であり、（αβ）ｈ、（γδ）ｈは、
あらかじめ与えられた値である。次に図１５及び図３６
を用いて本発明のアドレス変換装置の第十五の実施例に
おける動作について説明する。ＣＰＵ１がホストメモリ
レンジレジスタ７へのサイクルを起動すると、バスコン
トロールロジック４はアドレスラッチイネーブル信号４
Ａを介してホストバスアドレス２２の値をラッチするよ
うに指示する。アドレスラッチ２はこの指示を受けてホ
ストアドレスバス２２の値をラッチする。アドレスデコ
ーダ３は現在のサイクルがホストメモリレンジレジスタ
７へのアクセスである事をアドレスデコード信号３Ａを
介してバスコントロールロジック４に通知する。バスコ
ントロールロジック４はホストメモリレンジレジスタコ
ントロール信号４Ｂを介して、ホストメモリレンジレジ
スタ７にホストデータバス２１にドライブされている値
を保持するように指示する。ホストメモリレンジレジス
タ７はこの指示を受けてホストデータバス２１の値を保
持する。ここで（ｋｌｍｎ）ｈの値がホストメモリレン
ジレジスタ７に保持される。ＣＰＵ１がローカルＩ／Ｏ
レンジレジスタ１０へのサイクルを起動すると、バスコ
ントロールロジック４はアドレスラッチイネーブル信号
４Ａを介してホストバスアドレス２２の値をラッチする
ように指示する。アドレスラッチ２はこの指示を受けて
ホストアドレスバス２２の値をラッチする。アドレスデ
コーダ３は現在のサイクルがローカルＩ／Ｏレンジレジ
スタ１０へのアクセスである事をアドレスデコード信号
３Ａを介してバスコントロールロジック４に通知する。
バスコントロールロジック４はローカルＩ／Ｏレンジレ
ジスタコントロール信号４Ｅを介して、ローカルＩ／Ｏ
レンジレジスタ１０にホストデータバス２１にドライブ
されている値を保持するように指示する。ローカルＩ／
Ｏレンジレジスタ１０はこの指示を受けてホストデータ
バス２１の値を保持する。ここで（ｖｗｘｙ）ｈの値が
ローカルＩ／Ｏレンジレジスタ１０に保持される。ＣＰ
Ｕ１がローカルＩ／Ｏホールレジスタ１１へのサイクル
を起動すると、バスコントロールロジック４はアドレス
ラッチイネーブル信号４Ａを介してホストバスアドレス
２２の値をラッチするように指示する。アドレスラッチ
２はこの指示を受けてホストアドレスバス２２の値をラ
ッチする。アドレスデコーダ３は現在のサイクルがロー
カルＩ／Ｏホールレジスタ１１へのアクセスである事を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４はロ
ーカルＩ／Ｏホールレジスタコントロール信号４Ｆを介
して、ローカルＩ／Ｏホールレジスタ１１にホストデー
タバス２１にドライブされている値を保持するように指
示する。ローカルＩ／Ｏホールレジスタ１１はこの指示
を受けてホストデータバス２１の値を保持する。ここで
（εζ）ｈ、（ηθ）ｈの値がローカルＩ／Ｏホールレ
ジスタ１１に保持される。ＣＰＵ１がメモリサイクルを
起動すると、バスコントロールロジック４はアドレスラ
ッチイネーブル信号４Ａを介してホストバスアドレス２
２の値をラッチするように指示する。アドレスラッチ２
はこの指示を受けてホストアドレスバス２２の値をラッ
チする。アドレスデコーダ３は現在のサイクルがローカ
ルバスへのアクセスである事をアドレスデコード信号３
Ａを介してバスコントロールロジック４に通知する。メ
モリレンジコンパレータ５は、ラッチアドレス［３１：
１６］２Ｈとホストメモリレンジレジスタ７に保持され
たメモリレンジアドレス７Ａとを比較し、比較結果をメ
モリレンジアドレス比較結果通知信号５Ａを介してバス
コントロールロジック４に通知する。比較結果が不一
致、即ちラッチアドレス［３１：１６］２Ｈが（ｋｌｍ
ｎ）ｈの以外のアドレス、であった場合、バスコントロ
ールロジック４は、レンジアドレスマルチプレクサコン
トロール信号４Ｈを介してレンジアドレスマルチプレク
サ１２を制御してラッチアドレス［３１：１６］２Ｈを
ローカルアドレス［３１：１６］１２Ａに出力し、ホー
ルアドレスマルチプレクサコントロール信号４Ｇを介し
てホールアドレスマルチプレクサ１３を制御してラッチ
アドレス［１５：８］２Ｍをローカルアドレス［１５：
８］１３Ａに出力し、ローカルバスにはメモリサイクル
を起動する。比較結果が一致、即ちラッチアドレス［３
１：１６］２Ｈが（ｋｌｍｎ）ｈ、であった場合、バス
コントロールロジック４は、レンジアドレスマルチプレ
クサコントロール信号４Ｈを介してレンジアドレスマル
チプレクサ１２を制御してＩ／Ｏレンジリマップアドレ
ス１０Ａ、即ち（ｖｗｘｙ）ｈ、をローカルアドレス
［３１：１６］１２Ａに出力し、ホールアドレスマルチ
プレクサコントロール信号４Ｇを介してホールアドレス
マルチプレクサ１３を制御してラッチアドレス［１５：
８］２Ｍをローカルアドレス［１５：８］１３Ａに出力
し、ローカルバスにはＩ／Ｏサイクルを起動する。以上
により、ホストバス上のメモリアドレス空間の（０００
０００００）ｈ〜（ｋｌｍｎ００００−１）ｈの領域へ
のメモリサイクルは、ローカルバス上ではメモリアドレ
ス空間の（００００００００）ｈ〜（ｋｌｍｎ００００
−１）ｈへのメモリサイクルになる。ホストバス上のメ
モリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍ
ｎＦＦＦＦ）ｈの領域へのメモリサイクルは、ローカル
バス上ではＩ／Ｏアドレス空間の（ｖｗｘｙ００００）
ｈ〜（ｖｗｘｙＦＦＦＦ）ｈへのＩ／Ｏサイクルにな
る。ホストバス上のメモリアドレス空間の（ｋｌｍｎＦ
ＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈの領域へのメ
モリサイクルは、ローカルバス上ではメモリアドレス空
間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦ
Ｆ）ｈへのメモリサイクルになる。ＣＰＵ１がＩ／Ｏサ
イクルを起動すると、バスコントロールロジック４はア
ドレスラッチイネーブル信号４Ａを介してホストバスア
ドレス２２の値をラッチするように指示する。アドレス
ラッチ２はこの指示を受けてホストアドレスバス２２の
値をラッチする。アドレスデコーダ３は現在のサイクル
がローカルバスへのアクセスである事をアドレスデコー
ド信号３Ａを介してバスコントロールロジック４に通知
する。Ｉ／Ｏホールコンパレータ６は、ラッチアドレス
［１５：８］２Ｍとあらかじめ与えられたＩ／Ｏホール
アドレス８Ａとを比較し、比較結果をＩ／Ｏホールアド
レス比較結果通知信号６Ａを介してバスコントロールロ
ジック４に通知する。比較結果が不一致、即ちラッチア
ドレス［１５：８］２Ｍが（００）ｈ〜（αβ−１）の
範囲か（γδ＋１）ｈ〜（ＦＦ）ｈの範囲のアドレス、
であった場合、バスコントロールロジック４は、レンジ
アドレスマルチプレクサコントロール信号４Ｈを介して
レンジアドレスマルチプレクサ１２を制御してメモリレ
ンジアドレス７Ａ、即ち（ｋｌｍｎ）ｈ、をローカルア
ドレス［３１：１６］１２Ａに出力し、ホールアドレス
マルチプレクサコントロール信号４Ｇを介してホールア
ドレスマルチプレクサ１３を制御してラッチアドレス
［１５：８］２Ｍをローカルアドレス［１５：８］１３
Ａに出力し、ローカルバスにはメモリサイクルを起動す
る。比較結果が一致、即ちラッチアドレス［１５：８］
２Ｍが（αβ）ｈ〜（γδ）ｈの範囲のアドレス、であ
った場合、バスコントロールロジック４は、レンジアド
レスマルチプレクサコントロール信号４Ｈを介してレン
ジアドレスマルチプレクサ１２を制御してＩ／Ｏレンジ
リマップアドレス１０Ａ、即ち（ｖｗｘｙ）ｈ、をロー
カルアドレス［３１：１６］１２Ａに出力し、ホールア
ドレスマルチプレクサコントロール信号４Ｇを介してホ
ールアドレスマルチプレクサ１３を制御してＩ／Ｏホー
ルリマップアドレス１１Ａ、即ち（εζ）ｈ〜（ηθ）
ｈの範囲の一アドレス、をローカルアドレス［１５：
８］１３Ａに出力し、ローカルバスにはＩ／Ｏサイクル
を起動する。以上により、ホストバス上のＩ／Ｏアドレ
ス空間の（００００）ｈ〜（αβ００−１）ｈの領域へ
のＩ／Ｏサイクルは、ローカルバス上ではメモリアドレ
ス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎαβ００
−１）ｈへのメモリサイクルになる。ホストバス上のＩ
／Ｏアドレス空間の（αβ００）ｈ〜（γδＦＦ）ｈの
領域へのＩ／Ｏサイクルは、ローカルバス上ではＩ／Ｏ
アドレス空間の（ｖｗｘｙεζ００）ｈ〜（ｖｗｘｙη
θＦＦ）ｈへのＩ／Ｏサイクルになる。ホストバス上の
Ｉ／Ｏアドレス空間の（γδＦＦ＋１）ｈ〜（ＦＦＦ
Ｆ）ｈの領域へのＩ／Ｏサイクルは、ローカルバス上で
はメモリアドレス空間の（ｋｌｍｎγδＦＦ＋１）ｈ〜
（ｋｌｍｎＦＦＦＦ）ｈへのメモリサイクルになる。こ
の第十五の実施例は第十四の実施例に比較して、ローカ
ルＩ／Ｏホールレジスタ１１を設けたことにより、ホス
トバスＩ／Ｏアドレス空間のホール位置とは独立してロ
ーカルバスＩ／Ｏアドレス空間のホール位置を設定する
ことができる。次に本願発明のアドレス変換装置の第十
六の実施例について図面を参照して詳細に説明する。図
１６を参照すると、本願発明の第十六の実施例のアドレ
ス変換装置のブロック図において、ＣＰＵ１は、ホスト
データバス２１、ホストアドレスバス２２、及びホスト
コントロールバス２３に接続している。アドレスラッチ
２は、バスコントロールロジック４からのアドレスラッ
チイネーブル信号４Ａを受けて、ホストアドレスバス２
２のラッチを行い、ラッチアドレス［３１：１６］２
Ｈ、ラッチアドレス［１５：８］２Ｍ、及びラッチアド
レス［７：２］２Ｌを出力する。アドレスデコーダ３
は、ホストコントロールバス２３、ラッチアドレス［３
１：１６］２Ｈ、ラッチアドレス［１５：８］２Ｍ、及
びラッチアドレス［７：２］２Ｌを入力とし、アドレス
デコードの結果をアドレスデコード信号３Ａを介してバ
スコントロールロジック４に通知する。バスコントロー
ルロジック４は、ホストコントロールバス２３、ローカ
ルコントロールバス２５、アドレスデコード信号３Ａ、
メモリレンジアドレス比較結果通知信号５Ａと接続して
おり、これらの信号群の入力を受けて、アドレスラッチ
イネーブル信号４Ａ、ホストメモリレンジレジスタコン
トロール信号４Ｂ、ホストＩ／Ｏホールレジスタコント
ロール信号４Ｃ、ローカルＩ／Ｏレンジレジスタコント
ロール信号４Ｅ、レンジアドレスマルチプレクサコント
ロール信号４Ｈ、及びアドレスデータマルチプレクサコ
ントロール信号４Ｉを生成し、またホストバスとローカ
ルバスのコントロールを行う。ホストメモリレンジレジ
スタ７は、ホストバス上のメモリアドレス空間へのアク
セスをローカルバス上のＩ／Ｏアドレス空間へのアクセ
スに変換する際に必要となる、ホストバス上のメモリア
ドレス空間の一領域のアドレスの上位１６ビット（３
１：１６）を保持している。ホストメモリレンジレジス
タ７は、データバス２１を入力とし、ホストメモリレン
ジレジスタコントロール信号４Ｂによってコントロール
されてアドレス値を保持し、メモリレンジアドレス７Ａ
を出力する。メモリレンジコンパレータ５は、ラッチア
ドレス［３１：１６］２Ｈとメモリレンジアドレス７Ａ
とを比較し、その結果をメモリレンジアドレス比較結果
通知信号５Ａを介してバスコントロールロジック４に通
知する。ホストＩ／Ｏホールレジスタ８は、ホストバス
上のＩ／Ｏアドレス空間へのアクセスをローカルバス上
のＩ／Ｏアドレス空間へのアクセスに変換する際に必要
となる、ホストバス上のＩ／Ｏアドレス空間の一領域の
アドレスの下位８ビット（１５：８）を保持している。
ホストＩ／Ｏホールレジスタ８は、データバス２１を入
力とし、ホストＩ／Ｏホールレジスタコントロール信号
４Ｃによってコントロールされてアドレス値を保持し、
Ｉ／Ｏホールアドレス８Ａを出力する。Ｉ／Ｏホールコ
ンパレータ６は、ラッチアドレス［１５：０８］２Ｍと
Ｉ／Ｏホールアドレス８Ａとを比較し、その結果をＩ／
Ｏホールアドレス比較結果通知信号６Ａを介してバスコ
ントロールロジック４に通知する。ローカルＩ／Ｏレン
ジレジスタ１０は、ホストバス上のメモリアドレス空間
へのアクセスをローカルバス上のＩ／Ｏアドレス空間へ
のアクセスに変換する際に必要となる、ローカルバス上
のＩ／Ｏアドレス空間の変換先のアドレスの上位１６ビ
ット（３１：１６）を保持している。ローカルＩ／Ｏレ
ンジレジスタ１１は、データバス２１を入力とし、ロー
カルＩ／Ｏレンジレジスタコントロール信号４Ｅによっ
てコントロールされてアドレス値を保持し、Ｉ／Ｏレン
ジリマップアドレス１０Ａを出力する。レンジアドレス
マルチプレクサ１２は、３入力１出力のマルチプレクサ
で、レンジアドレスマルチプレクサコントロール信号４
Ｈによって制御され、ラッチアドレス［３１：１６］２
Ｈ、メモリレンジアドレス７Ａ、及びＩ／Ｏレンジリマ
ップアドレス１０Ａのいずれかを選択して、ローカルア
ドレス［３１：１６］１２Ａに出力する。アドレスデー
タマルチプレクサ１４は、２入力１出力のマルチプレク
サで、アドレスデータマルチプレクサコントロール信号
４Ｉによって制御され、ローカルアドレス［３１：１
６］１２Ａ、ローカルアドレス［１５：８］１３Ａ、及
びラッチアドレス［７：２］２Ｌ、及びホストデータバ
ス２１を入力し、ローカルアドレスデータバス２４にア
ドレスもしくはデータを出力する。ホストデータバス２
１は、ＣＰＵ１、ホストメモリレンジレジスタ７、ホス
トＩ／Ｏホールレジスタ８、ローカルＩ／Ｏレンジレジ
スタ１０、及びアドレスデータマルチプレクサに接続さ
れている。ホストアドレスバス２２は、ＣＰＵ１、及び
アドレスラッチ２と接続されている。ホストコントロー
ルバス２３は、ホストバスをコントロールするための信
号の集まりであり、ＣＰＵ１、アドレスデコーダ３、及
びバスコントロールロジック４と接続されている。ロー
カルアドレスデータバス２４は、時分割でアドレスかデ
ータがドライブされるバスであり、アドレスデータマル
チプレクサ１４によってアドレスとデータが切り替えら
れドライブされる。ローカルコントロールバス２５は、
ローカルバスをコントロールするための信号の集まりで
あり、バスコントロールロジック４と接続されている。
図３７を参照すると、本発明のアドレス変換装置の第十
六の実施例における、ホストバス上のメモリアドレス空
間とＩ／Ｏアドレス空間、及びローカルバス上のメモリ
アドレス空間とＩ／Ｏアドレス空間とを示したものであ
る。ホストバス上のメモリアドレス空間の（ｋｌｍｎ０
０００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へアクセス
は、ローカルバス上ではＩ／Ｏアドレス空間の（ｖｗｘ
ｙ００００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈの領域へのア
クセスに変換される。ホストバス上のＩ／Ｏアドレス空
間の（００００）ｈ〜（αβ００−１）ｈの領域へアク
セスは、ローカルバス上ではメモリアドレス空間の（ｋ
ｌｍｎ００００）ｈ〜（ｋｌｍｎαβ００）ｈの領域へ
のアクセスに変換される。ホストバス上のＩ／Ｏアドレ
ス空間の（γδＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へ
アクセスは、ローカルバス上ではメモリアドレス空間の
（ｋｌｍｎγδＦＦ＋１）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈ
の領域へのアクセスに変換される。ホストバス上のＩ／
Ｏアドレス空間の（αβ００）ｈ〜（γδＦＦ）ｈの領
域へアクセスは、ローカルバス上ではＩ／Ｏアドレス空
間の（ｖｗｘｙαβ００）ｈ〜（ｖｗｘｙγδＦＦ）ｈ
の領域へのアクセスに変換される。ここで（ｋｌｍｎ）
ｈ、（ｖｗｘｙ）ｈ、（αβ）ｈ、（γδ）ｈは、ソフ
トウェアによって設定可能な値である。次に図１６及び
図３７を用いて本発明のアドレス変換装置の第十六の実
施例における動作について説明する。ＣＰＵ１がホスト
メモリレンジレジスタ７へのサイクルを起動すると、バ
スコントロールロジック４はアドレスラッチイネーブル
信号４Ａを介してホストバスアドレス２２の値をラッチ
するように指示する。アドレスラッチ２はこの指示を受
けてホストアドレスバス２２の値をラッチする。アドレ
スデコーダ３は現在のサイクルがホストメモリレンジレ
ジスタ７へのアクセスである事をアドレスデコード信号
３Ａを介してバスコントロールロジック４に通知する。
バスコントロールロジック４はホストメモリレンジレジ
スタコントロール信号４Ｂを介して、ホストメモリレン
ジレジスタ７にホストデータバス２１にドライブされて
いる値を保持するように指示する。ホストメモリレンジ
レジスタ７はこの指示を受けてホストデータバス２１の
値を保持する。ここで（ｋｌｍｎ）ｈの値がホストメモ
リレンジレジスタ７に保持される。ＣＰＵ１がホストＩ
／Ｏホールレジスタ８へのサイクルを起動すると、バス
コントロールロジック４はアドレスラッチイネーブル信
号４Ａを介してホストバスアドレス２２の値をラッチす
るように指示する。アドレスラッチ２はこの指示を受け
てホストアドレスバス２２の値をラッチする。アドレス
デコーダ３は現在のサイクルがホストＩ／Ｏホールレジ
スタ８へのアクセスである事をアドレスデコード信号３
Ａを介してバスコントロールロジック４に通知する。バ
スコントロールロジック４はホストＩ／Ｏホールレジス
タコントロール信号４Ｃを介して、ホストＩ／Ｏホール
レジスタ８にホストデータバス２１にドライブされてい
る値を保持するように指示する。ホストＩ／Ｏホールレ
ジスタ８はこの指示を受けてホストデータバス２１の値
を保持する。ここで（αβ）ｈ、（γδ）ｈの値がホス
トＩ／Ｏホールレジスタ８に保持される。ＣＰＵ１がロ
ーカルＩ／Ｏレンジレジスタ１０へのサイクルを起動す
ると、バスコントロールロジック４はアドレスラッチイ
ネーブル信号４Ａを介してホストバスアドレス２２の値
をラッチするように指示する。アドレスラッチ２はこの
指示を受けてホストアドレスバス２２の値をラッチす
る。アドレスデコーダ３は現在のサイクルがローカルＩ
／Ｏレンジレジスタ１０へのアクセスである事をアドレ
スデコード信号３Ａを介してバスコントロールロジック
４に通知する。バスコントロールロジック４はローカル
Ｉ／Ｏレンジレジスタコントロール信号４Ｅを介して、
ローカルＩ／Ｏレンジレジスタ１０にホストデータバス
２１にドライブされている値を保持するように指示す
る。ローカルＩ／Ｏレンジレジスタ１０はこの指示を受
けてホストデータバス２１の値を保持する。ここで（ｖ
ｗｘｙ）ｈの値がローカルＩ／Ｏレンジレジスタ１０に
保持される。ＣＰＵ１がメモリサイクルを起動すると、
バスコントロールロジック４はアドレスラッチイネーブ
ル信号４Ａを介してホストバスアドレス２２の値をラッ
チするように指示する。アドレスラッチ２はこの指示を
受けてホストアドレスバス２２の値をラッチする。アド
レスデコーダ３は現在のサイクルがローカルバスへのア
クセスである事をアドレスデコード信号３Ａを介してバ
スコントロールロジック４に通知する。メモリレンジコ
ンパレータ５は、ラッチアドレス［３１：１６］２Ｈと
ホストメモリレンジレジスタ７に保持されたメモリレン
ジアドレス７Ａとを比較し、比較結果をメモリレンジア
ドレス比較結果通知信号５Ａを介してバスコントロール
ロジック４に通知する。比較結果が不一致、即ちラッチ
アドレス［３１：１６］２Ｈが（ｋｌｍｎ）ｈの以外の
アドレス、であった場合、バスコントロールロジック４
は、レンジアドレスマルチプレクサコントロール信号４
Ｈを介してレンジアドレスマルチプレクサ１２を制御し
てラッチアドレス［３１：１６］２Ｈをローカルアドレ
ス［３１：１６］１２Ａに出力し、ローカルバスにはメ
モリサイクルを起動する。比較結果が一致、即ちラッチ
アドレス［３１：１６］２Ｈが（ｋｌｍｎ）ｈ、であっ
た場合、バスコントロールロジック４は、レンジアドレ
スマルチプレクサコントロール信号４Ｈを介してレンジ
アドレスマルチプレクサ１２を制御してＩ／Ｏレンジリ
マップアドレス１０Ａ、即ち（ｖｗｘｙ）ｈ、をローカ
ルアドレス［３１：１６］１２Ａに出力し、ローカルバ
スにはＩ／Ｏサイクルを起動する。以上により、ホスト
バス上のメモリアドレス空間の（００００００００）ｈ
〜（ｋｌｍｎ００００−１）ｈの領域へのメモリサイク
ルは、ローカルバス上ではメモリアドレス空間の（００
００００００）ｈ〜（ｋｌｍｎ００００−１）ｈへのメ
モリサイクルになる。ホストバス上のメモリアドレス空
間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈ
の領域へのメモリサイクルは、ローカルバス上ではＩ／
Ｏアドレス空間の（ｖｗｘｙ００００）ｈ〜（ｖｗｘｙ
ＦＦＦＦ）ｈへのＩ／Ｏサイクルになる。ホストバス上
のメモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜
（ＦＦＦＦＦＦＦＦ）ｈの領域へのメモリサイクルは、
ローカルバス上ではメモリアドレス空間の（ｋｌｍｎＦ
ＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈへのメモリサ
イクルになる。ＣＰＵ１がＩ／Ｏサイクルを起動する
と、バスコントロールロジック４はアドレスラッチイネ
ーブル信号４Ａを介してホストバスアドレス２２の値を
ラッチするように指示する。アドレスラッチ２はこの指
示を受けてホストアドレスバス２２の値をラッチする。
アドレスデコーダ３は現在のサイクルがローカルバスへ
のアクセスである事をアドレスデコード信号３Ａを介し
てバスコントロールロジック４に通知する。Ｉ／Ｏホー
ルコンパレータ６は、ラッチアドレス［１５：８］２Ｍ
とホストＩ／Ｏホールレジスタ７に保持されたＩ／Ｏホ
ールアドレス８Ａとを比較し、比較結果をＩ／Ｏホール
アドレス比較結果通知信号６Ａを介してバスコントロー
ルロジック４に通知する。比較結果が不一致、即ちラッ
チアドレス［１５：８］２Ｍが（００）ｈ〜（αβ−
１）の範囲か（γδ＋１）ｈ〜（ＦＦ）ｈの範囲のアド
レス、であった場合、バスコントロールロジック４は、
レンジアドレスマルチプレクサコントロール信号４Ｈを
介してレンジアドレスマルチプレクサ１２を制御してメ
モリレンジアドレス７Ａ、即ち（ｋｌｍｎ）ｈ、をロー
カルアドレス［３１：１６］１２Ａに出力し、ローカル
バスにはメモリサイクルを起動する。比較結果が一致、
即ちラッチアドレス［１５：８］２Ｍが（αβ）ｈ〜
（γδ）ｈの範囲のアドレス、であった場合、バスコン
トロールロジック４は、レンジアドレスマルチプレクサ
コントロール信号４Ｈを介してレンジアドレスマルチプ
レクサ１２を制御してＩ／Ｏレンジリマップアドレス１
０Ａ、即ち（ｖｗｘｙ）ｈ、をローカルアドレス［３
１：１６］１２Ａに出力し、ローカルバスにはＩ／Ｏサ
イクルを起動する。以上により、ホストバス上のＩ／Ｏ
アドレス空間の（００００）ｈ〜（αβ００−１）ｈの
領域へのＩ／Ｏサイクルは、ローカルバス上ではメモリ
アドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎα
β００−１）ｈへのメモリサイクルになる。ホストバス
上のＩ／Ｏアドレス空間の（αβ００）ｈ〜（γδＦ
Ｆ）ｈの領域へのＩ／Ｏサイクルは、ローカルバス上で
はＩ／Ｏアドレス空間の（ｖｗｘｙαβ００）ｈ〜（ｖ
ｗｘｙγδＦＦ）ｈへのＩ／Ｏサイクルになる。ホスト
バス上のＩ／Ｏアドレス空間の（γδＦＦ＋１）ｈ〜
（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイクルは、ローカル
バス上ではメモリアドレス空間の（ｋｌｍｎγδＦＦ＋
１）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈへのメモリサイクルに
なる。この第十六の実施例は第十四の実施例に比較し
て、ホストＩ／Ｏホールレジスタ８を設けたことによ
り、ホストバスＩ／Ｏアドレス空間のホール位置を固定
値ではなく任意の値により設定することができる。次に
本願発明のアドレス変換装置の第十七の実施例について
図面を参照して詳細に説明する。図１７を参照すると、
本願発明の第十七の実施例のアドレス変換装置のブロッ
ク図において、ＣＰＵ１は、ホストデータバス２１、ホ
ストアドレスバス２２、及びホストコントロールバス２
３に接続している。アドレスラッチ２は、バスコントロ
ールロジック４からのアドレスラッチイネーブル信号４
Ａを受けて、ホストアドレスバス２２のラッチを行い、
ラッチアドレス［３１：１６］２Ｈ、ラッチアドレス
［１５：８］２Ｍ、及びラッチアドレス［７：２］２Ｌ
を出力する。アドレスデコーダ３は、ホストコントロー
ルバス２３、ラッチアドレス［３１：１６］２Ｈ、ラッ
チアドレス［１５：８］２Ｍ、及びラッチアドレス
［７：２］２Ｌを入力とし、アドレスデコードの結果を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４は、
ホストコントロールバス２３、ローカルコントロールバ
ス２５、アドレスデコード信号３Ａ、メモリレンジアド
レス比較結果通知信号５Ａ、及びＩ／Ｏホールアドレス
比較結果通知信号６Ａと接続しており、これらの信号群
の入力を受けて、アドレスラッチイネーブル信号４Ａ、
ホストメモリレンジレジスタコントロール信号４Ｂ、ホ
ストＩ／Ｏホールレジスタコントロール信号４Ｃ、ロー
カルＩ／Ｏレンジレジスタコントロール信号４Ｅ、ロー
カルＩ／Ｏホールレジスタコントロール信号４Ｆ、ホー
ルアドレスマルチプレクサコントロール信号４Ｇ、レン
ジアドレスマルチプレクサコントロール信号４Ｈ、及び
アドレスデータマルチプレクサコントロール信号４Ｉを
生成し、またホストバスとローカルバスのコントロール
を行う。ホストメモリレンジレジスタ７は、ホストバス
上のメモリアドレス空間へのアクセスをローカルバス上
のＩ／Ｏアドレス空間へのアクセスに変換する際に必要
となる、ホストバス上のメモリアドレス空間の一領域の
アドレスの上位１６ビット（３１：１６）を保持してい
る。ホストメモリレンジレジスタ７は、データバス２１
を入力とし、ホストメモリレンジレジスタコントロール
信号４Ｂによってコントロールされてアドレス値を保持
し、メモリレンジアドレス７Ａを出力する。メモリレン
ジコンパレータ５は、ラッチアドレス［３１：１６］２
Ｈとメモリレンジアドレス７Ａとを比較し、その結果を
メモリレンジアドレス比較結果通知信号５Ａを介してバ
スコントロールロジック４に通知する。ホストＩ／Ｏホ
ールレジスタ８は、ホストバス上のＩ／Ｏアドレス空間
へのアクセスをローカルバス上のＩ／Ｏアドレス空間へ
のアクセスに変換する際に必要となる、ホストバス上の
Ｉ／Ｏアドレス空間の一領域のアドレスの下位８ビット
（１５：８）を保持している。ホストＩ／Ｏホールレジ
スタ８は、データバス２１を入力とし、ホストＩ／Ｏホ
ールレジスタコントロール信号４Ｃによってコントロー
ルされてアドレス値を保持し、Ｉ／Ｏホールアドレス８
Ａを出力する。Ｉ／Ｏホールコンパレータ６は、ラッチ
アドレス［１５：８］２ＭとＩ／Ｏホールアドレス８Ａ
とを比較し、その結果をＩ／Ｏホールアドレス比較結果
通知信号６Ａを介してバスコントロールロジック４に通
知する。ローカルＩ／Ｏレンジレジスタ１０は、ホスト
バス上のメモリアドレス空間へのアクセスをローカルバ
ス上のＩ／Ｏアドレス空間へのアクセスに変換する際に
必要となる、ローカルバス上のＩ／Ｏアドレス空間の変
換先のアドレスの上位１６ビット（３１：１６）を保持
している。ローカルＩ／Ｏレンジレジスタ１０は、デー
タバス２１を入力とし、ローカルＩ／Ｏレンジレジスタ
コントロール信号４Ｅによってコントロールされてアド
レス値を保持し、Ｉ／Ｏレンジリマップアドレス１０Ａ
を出力する。ローカルＩ／Ｏホールレジスタ１１は、ホ
ストバス上のＩ／Ｏアドレス空間へのアクセスをローカ
ルバス上のＩ／Ｏアドレス空間へのアクセスに変換する
際に必要となる、ローカルバス上のＩ／Ｏアドレス空間
の変換先のアドレスの下位８ビット（１５：８）を保持
している。ローカルＩ／Ｏホールレンジレジスタ１１
は、データバス２１を入力とし、ローカルＩ／Ｏホール
レジスタコントロール信号４Ｆによってコントロールさ
れてアドレス値を保持し、Ｉ／Ｏホールリマップアドレ
ス１１Ａを出力する。レンジアドレスマルチプレクサ１
２は、３入力１出力のマルチプレクサで、レンジアドレ
スマルチプレクサコントロール信号４Ｈによって制御さ
れ、ラッチアドレス［３１：１６］２Ｈ、メモリレンジ
アドレス７Ａ、及びＩ／Ｏレンジリマップアドレス１０
Ａのいずれかを選択して、ローカルアドレス［３１：１
６］１２Ａに出力する。ホールアドレスマルチプレクサ
１３は、２入力１出力のマルチプレクサで、ホールアド
レスマルチプレクサコントロール信号４Ｇによって制御
され、ラッチアドレス［１５：８］２Ｍ、及びＩ／Ｏホ
ールリマップアドレス１１Ａのいずれかを選択して、ロ
ーカルアドレス［１５：８］１３Ａに出力する。アドレ
スデータマルチプレクサ１４は、２入力１出力のマルチ
プレクサで、アドレスデータマルチプレクサコントロー
ル信号４Ｉによって制御され、ローカルアドレス［３
１：１６］１２Ａ、ローカルアドレス［１５：８］１３
Ａ、及びっラッチアドレス［７：２］２Ｌ、及びホスト
データバス２１を入力し、ローカルアドレスデータバス
２４にアドレスもしくはデータを出力する。ホストデー
タバス２１は、ＣＰＵ１、ホストメモリレンジレジスタ
７、ホストＩ／Ｏホールレジスタ８、ローカルＩ／Ｏレ
ンジレジスタ１０、ローカルＩ／Ｏホールレジスタ１
１、及びアドレスデータマルチプレクサに接続されてい
る。ホストアドレスバス２２は、ＣＰＵ１、及びアドレ
スラッチ２と接続されている。ホストコントロールバス
２３は、ホストバスをコントロールするための信号の集
まりであり、ＣＰＵ１、アドレスデコーダ３、及びバス
コントロールロジック４と接続されている。ローカルア
ドレスデータバス２４は、時分割でアドレスかデータが
ドライブされるバスであり、アドレスデータマルチプレ
クサ１４によってアドレスとデータが切り替えられドラ
イブされる。ローカルコントロールバス２５は、ローカ
ルバスをコントロールするための信号の集まりであり、
バスコントロールロジック４と接続されている。図３８
を参照すると、本発明のアドレス変換装置の第十七の実
施例における、ホストバス上のメモリアドレス空間とＩ
／Ｏアドレス空間、及びローカルバス上のメモリアドレ
ス空間とＩ／Ｏアドレス空間とを示したものである。ホ
ストバス上のメモリアドレス空間の（ｋｌｍｎ０００
０）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へアクセスは、
ローカルバス上ではＩ／Ｏアドレス空間の（ｖｗｘｙ０
０００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈの領域へのアクセ
スに変換される。ホストバス上のＩ／Ｏアドレス空間の
（００００）ｈ〜（αβ００ −１）ｈの領域へアクセ
スは、ローカルバス上ではメモリアドレス空間の（ｋｌ
ｍｎ００００）ｈ〜（ｋｌｍｎαβ００ −１）ｈの領
域へのアクセスに変換される。ホストバス上のＩ／Ｏア
ドレス空間の（γδＦＦ ＋１）ｈ〜（ＦＦＦＦ）ｈの
領域へアクセスは、ローカルバス上ではメモリアドレス
空間の（ｋｌｍｎγδＦＦ ＋１）ｈ〜（ｋｌｍｎＦＦ
ＦＦ）ｈの領域へのアクセスに変換される。ホストバス
上のＩ／Ｏアドレス空間の（αβ００）ｈ〜（γδＦ
Ｆ）ｈの領域へアクセスは、ローカルバス上ではＩ／Ｏ
アドレス空間の（ｖｗｘｙεζ００）ｈ〜（ｖｗｘｙη
θＦＦ）ｈの領域へのアクセスに変換される。ここで
（ｋｌｍｎ）ｈ、（ｖｗｘｙ）ｈ、（αβ）ｈ、（γ
δ）ｈ、（εζ）ｈ、及び（ηθ）ｈは、ソフトウェア
によって設定可能な値である。次に図１７及び図３８を
用いて本発明のアドレス変換装置の第十七の実施例にお
ける動作について説明する。ＣＰＵ１がホストメモリレ
ンジレジスタ７へのサイクルを起動すると、バスコント
ロールロジック４はアドレスラッチイネーブル信号４Ａ
を介してホストバスアドレス２２の値をラッチするよう
に指示する。アドレスラッチ２はこの指示を受けてホス
トアドレスバス２２の値をラッチする。アドレスデコー
ダ３は現在のサイクルがホストメモリレンジレジスタ７
へのアクセスである事をアドレスデコード信号３Ａを介
してバスコントロールロジック４に通知する。バスコン
トロールロジック４はホストメモリレンジレジスタコン
トロール信号４Ｂを介して、ホストメモリレンジレジス
タ７にホストデータバス２１にドライブされている値を
保持するように指示する。ホストメモリレンジレジスタ
７はこの指示を受けてホストデータバス２１の値を保持
する。ここで（ｋｌｍｎ）ｈの値がホストメモリレンジ
レジスタ７に保持される。ＣＰＵ１がホストＩ／Ｏホー
ルレジスタ８へのサイクルを起動すると、バスコントロ
ールロジック４はアドレスラッチイネーブル信号４Ａを
介してホストバスアドレス２２の値をラッチするように
指示する。アドレスラッチ２はこの指示を受けてホスト
アドレスバス２２の値をラッチする。アドレスデコーダ
３は現在のサイクルがホストＩ／Ｏホールレジスタ８へ
のアクセスである事をアドレスデコード信号３Ａを介し
てバスコントロールロジック４に通知する。バスコント
ロールロジック４はホストＩ／Ｏホールレジスタコント
ロール信号４Ｃを介して、ホストＩ／Ｏホールレジスタ
８にホストデータバス２１にドライブされている値を保
持するように指示する。ホストＩ／Ｏホールレジスタ８
はこの指示を受けてホストデータバス２１の値を保持す
る。ここで（αβ）ｈ、（γδ）ｈの値がホストＩ／Ｏ
ホールレジスタ８に保持される。ＣＰＵ１がローカルＩ
／Ｏレンジレジスタ１０へのサイクルを起動すると、バ
スコントロールロジック４はアドレスラッチイネーブル
信号４Ａを介してホストバスアドレス２２の値をラッチ
するように指示する。アドレスラッチ２はこの指示を受
けてホストアドレスバス２２の値をラッチする。アドレ
スデコーダ３は現在のサイクルがローカルＩ／Ｏレンジ
レジスタ１０へのアクセスである事をアドレスデコード
信号３Ａを介してバスコントロールロジック４に通知す
る。バスコントロールロジック４はローカルＩ／Ｏレン
ジレジスタコントロール信号４Ｅを介して、ローカルＩ
／Ｏレンジレジスタ１０にホストデータバス２１にドラ
イブされている値を保持するように指示する。ローカル
Ｉ／Ｏレンジレジスタ１０はこの指示を受けてホストデ
ータバス２１の値を保持する。ここで（ｖｗｘｙ）ｈの
値がローカルＩ／Ｏレンジレジスタ１０に保持される。
ＣＰＵ１がローカルＩ／Ｏホールレジスタ１１へのサイ
クルを起動すると、バスコントロールロジック４はアド
レスラッチイネーブル信号４Ａを介してホストバスアド
レス２２の値をラッチするように指示する。アドレスラ
ッチ２はこの指示を受けてホストアドレスバス２２の値
をラッチする。アドレスデコーダ３は現在のサイクルが
ローカルＩ／Ｏホールレジスタ１１へのアクセスである
事をアドレスデコード信号３Ａを介してバスコントロー
ルロジック４に通知する。バスコントロールロジック４
はローカルＩ／Ｏホールレジスタコントロール信号４Ｆ
を介して、ローカルＩ／Ｏホールレジスタ１１にホスト
データバス２１にドライブされている値を保持するよう
に指示する。ローカルＩ／Ｏホールレジスタ１１はこの
指示を受けてホストデータバス２１の値を保持する。こ
こで（εζ）ｈ、（ηθ）ｈの値がローカルＩ／Ｏホー
ルレジスタ１１に保持される。ＣＰＵ１がメモリサイク
ルを起動すると、バスコントロールロジック４はアドレ
スラッチイネーブル信号４Ａを介してホストバスアドレ
ス２２の値をラッチするように指示する。アドレスラッ
チ２はこの指示を受けてホストアドレスバス２２の値を
ラッチする。アドレスデコーダ３は現在のサイクルがロ
ーカルバスへのアクセスである事をアドレスデコード信
号３Ａを介してバスコントロールロジック４に通知す
る。メモリレンジコンパレータ５は、ラッチアドレス
［３１：１６］２Ｈとホストメモリレンジレジスタ７に
保持されたメモリレンジアドレス７Ａとを比較し、比較
結果をメモリレンジアドレス比較結果通知信号５Ａを介
してバスコントロールロジック４に通知する。比較結果
が不一致、即ちラッチアドレス［３１：１６］２Ｈが
（ｋｌｍｎ）ｈの以外のアドレス、であった場合、バス
コントロールロジック４は、レンジアドレスマルチプレ
クサコントロール信号４Ｈを介してレンジアドレスマル
チプレクサ１２を制御してラッチアドレス［３１：１
６］２Ｈをローカルアドレス［３１：１６］１２Ａに出
力し、ホールアドレスマルチプレクサコントロール信号
４Ｇを介してホールアドレスマルチプレクサ１３を制御
してラッチアドレス［１５：８］２Ｍをローカルアドレ
ス［１５：８］１３Ａに出力し、ローカルバスにはメモ
リサイクルを起動する。比較結果が一致、即ちラッチア
ドレス［３１：１６］２Ｈが（ｋｌｍｎ）ｈ、であった
場合、バスコントロールロジック４は、レンジアドレス
マルチプレクサコントロール信号４Ｈを介してレンジア
ドレスマルチプレクサ１２を制御してＩ／Ｏレンジリマ
ップアドレス１０Ａ、即ち（ｖｗｘｙ）ｈ、をローカル
アドレス［３１：１６］１２Ａに出力し、ホールアドレ
スマルチプレクサコントロール信号４Ｇを介してホール
アドレスマルチプレクサ１３を制御してラッチアドレス
［１５：８］２Ｍをローカルアドレス［１５：８］１３
Ａに出力し、ローカルバスにはＩ／Ｏサイクルを起動す
る。以上により、ホストバス上のメモリアドレス空間の
（００００００００）ｈ〜（ｋｌｍｎ００００−１）ｈ
の領域へのメモリサイクルは、ローカルバス上ではメモ
リアドレス空間の（００００００００）ｈ〜（ｋｌｍｎ
００００−１）ｈへのメモリサイクルになる。ホストバ
ス上のメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜
（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモリサイクルは、
ローカルバス上ではＩ／Ｏアドレス空間の（ｖｗｘｙ０
０００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈへのＩ／Ｏサイク
ルになる。ホストバス上のメモリアドレス空間の（ｋｌ
ｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈの領域
へのメモリサイクルは、ローカルバス上ではメモリアド
レス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦ
ＦＦＦ）ｈへのメモリサイクルになる。ＣＰＵ１がＩ／
Ｏサイクルを起動すると、バスコントロールロジック４
はアドレスラッチイネーブル信号４Ａを介してホストバ
スアドレス２２の値をラッチするように指示する。アド
レスラッチ２はこの指示を受けてホストアドレスバス２
２の値をラッチする。アドレスデコーダ３は現在のサイ
クルがローカルバスへのアクセスである事をアドレスデ
コード信号３Ａを介してバスコントロールロジック４に
通知する。Ｉ／Ｏホールコンパレータ６は、ラッチアド
レス［１５：８］２ＭとホストＩ／Ｏホールレジスタ７
に保持されたＩ／Ｏホールアドレス８Ａとを比較し、比
較結果をＩ／Ｏホールアドレス比較結果通知信号６Ａを
介してバスコントロールロジック４に通知する。比較結
果が不一致、即ちラッチアドレス［１５：８］２Ｍが
（００）ｈ〜（αβ−１）の範囲か（γδ＋１）ｈ〜
（ＦＦ）ｈの範囲のアドレス、であった場合、バスコン
トロールロジック４は、レンジアドレスマルチプレクサ
コントロール信号４Ｈを介してレンジアドレスマルチプ
レクサ１２を制御してメモリレンジアドレス７Ａ、即ち
（ｋｌｍｎ）ｈ、をローカルアドレス［３１：１６］１
２Ａに出力し、ホールアドレスマルチプレクサコントロ
ール信号４Ｇを介してホールアドレスマルチプレクサ１
３を制御してラッチアドレス［１５：８］２Ｍをローカ
ルアドレス［１５：８］１３Ａに出力し、ローカルバス
にはメモリサイクルを起動する。比較結果が一致、即ち
ラッチアドレス［１５：８］２Ｍが（αβ）ｈ〜（γ
δ）ｈの範囲のアドレス、であった場合、バスコントロ
ールロジック４は、レンジアドレスマルチプレクサコン
トロール信号４Ｈを介してレンジアドレスマルチプレク
サ１２を制御してＩ／Ｏレンジリマップアドレス１０
Ａ、即ち（ｖｗｘｙ）ｈ、をローカルアドレス［３１：
１６］１２Ａに出力し、ホールアドレスマルチプレクサ
コントロール信号４Ｇを介してホールアドレスマルチプ
レクサ１３を制御してＩ／Ｏホールリマップアドレス１
１Ａ、即ち（εζ）ｈ〜（ηθ）ｈの範囲の一アドレ
ス、をローカルアドレス［１５：８］１３Ａに出力し、
ローカルバスにはＩ／Ｏサイクルを起動する。以上によ
り、ホストバス上のＩ／Ｏアドレス空間の（００００）
ｈ〜（αβ００−１）ｈの領域へのＩ／Ｏサイクルは、
ローカルバス上ではメモリアドレス空間の（ｋｌｍｎ０
０００）ｈ〜（ｋｌｍｎαβ００−１）ｈへのメモリサ
イクルになる。ホストバス上のＩ／Ｏアドレス空間の
（αβ００）ｈ〜（γδＦＦ）ｈの領域へのＩ／Ｏサイ
クルは、ローカルバス上ではＩ／Ｏアドレス空間の（ｖ
ｗｘｙεζ００）ｈ〜（ｖｗｘｙηθＦＦ）ｈへのＩ／
Ｏサイクルになる。ホストバス上のＩ／Ｏアドレス空間
の（γδＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／
Ｏサイクルは、ローカルバス上ではメモリアドレス空間
の（ｋｌｍｎγδＦＦ＋１）ｈ〜（ｋｌｍｎＦＦＦＦ）
ｈへのメモリサイクルになる。この第十七の実施例は第
十六の実施例に比較して、ローカルＩ／Ｏホールレジス
タ１１を設けたことにより、ホストバスＩ／Ｏアドレス
空間のホール位置とは独立してローカルバスＩ／Ｏアド
レス空間のホール位置を設定することができる。次に本
願発明のアドレス変換装置の第十八の実施例について図
面を参照して詳細に説明する。図１８を参照すると、本
願発明の第十八の実施例のアドレス変換装置のブロック
図において、ＣＰＵ１は、ホストデータバス２１、ホス
トアドレスバス２２、及びホストコントロールバス２３
に接続している。アドレスラッチ２は、バスコントロー
ルロジック４からのアドレスラッチイネーブル信号４Ａ
を受けて、ホストアドレスバス２２のラッチを行い、ラ
ッチアドレス［３１：１６］２Ｈ、ラッチアドレス［１
５：８］２Ｍ、及びラッチアドレス［７：２］２Ｌを出
力する。アドレスデコーダ３は、ホストコントロールバ
ス２３、ラッチアドレス［３１：１６］２Ｈ、ラッチア
ドレス［１５：８］２Ｍ、及びラッチアドレス［７：
２］２Ｌを入力とし、アドレスデコードの結果をアドレ
スデコード信号３Ａを介してバスコントロールロジック
４に通知する。バスコントロールロジック４は、ホスト
コントロールバス２３、ローカルコントロールバス２
５、アドレスデコード信号３Ａ、メモリレンジアドレス
比較結果通知信号５Ａ、及びＩ／Ｏホールアドレス比較
結果通知信号６Ａと接続しており、これらの信号群の入
力を受けて、アドレスラッチイネーブル信号４Ａ、ホス
トメモリレンジレジスタコントロール信号４Ｂ、ローカ
ルメモリレンジレジスタコントロール信号４Ｄ、ローカ
ルＩ／Ｏレンジレジスタコントロール信号４Ｅ、レンジ
アドレスマルチプレクサコントロール信号４Ｈ、及びア
ドレスデータマルチプレクサコントロール信号４Ｉを生
成し、またホストバスとローカルバスのコントロールを
行う。ホストメモリレンジレジスタ７は、ホストバス上
のメモリアドレス空間へのアクセスをローカルバス上の
Ｉ／Ｏアドレス空間へのアクセスに変換する際に必要と
なる、ホストバス上のメモリアドレス空間の一領域のア
ドレスの上位１６ビット（３１：１６）を保持してい
る。ホストメモリレンジレジスタ７は、データバス２１
を入力とし、ホストメモリレンジレジスタコントロール
信号４Ｂによってコントロールされてアドレス値を保持
し、メモリレンジアドレス７Ａを出力する。メモリレン
ジコンパレータ５は、ラッチアドレス［３１：１６］２
Ｈとメモリレンジアドレス７Ａとを比較し、その結果を
メモリレンジアドレス比較結果通知信号５Ａを介してバ
スコントロールロジック４に通知する。Ｉ／Ｏホールコ
ンパレータ６は、ラッチアドレス［１５：０８］２Ｍと
あらかじめ与えられたアドレス（αβ）ｈ〜（γδ）ｈ
とを比較し、その結果をＩ／Ｏホールアドレス比較結果
通知信号６Ａを介してバスコントロールロジック４に通
知する。ローカルメモリレンジレジスタ９は、ホストバ
ス上のＩ／Ｏアドレス空間へのアクセスをローカルバス
上のメモリアドレス空間へのアクセスに変換する際に必
要となる、ローカルバス上のメモリアドレス空間の変換
先のアドレスの上位１６ビット（３１：１６）を保持し
ている。ローカルメモリレンジレジスタ９は、データバ
ス２１を入力とし、ローカルメモリレンジレジスタコン
トロール信号４Ｄによってコントロールされてアドレス
値を保持し、メモリレンジリマップアドレス９Ａを出力
する。ローカルＩ／Ｏレンジレジスタ１０は、ホストバ
ス上のメモリアドレス空間へのアクセスをローカルバス
上のＩ／Ｏアドレス空間へのアクセスに変換する際に必
要となる、ローカルバス上のＩ／Ｏアドレス空間の変換
先のアドレスの上位１６ビット（３１：１６）を保持し
ている。ローカルＩ／Ｏレンジレジスタ１１は、データ
バス２１を入力とし、ローカルＩ／Ｏレンジレジスタコ
ントロール信号４Ｅによってコントロールされてアドレ
ス値を保持し、Ｉ／Ｏレンジリマップアドレス１０Ａを
出力する。レンジアドレスマルチプレクサ１２は、３入
力１出力のマルチプレクサで、レンジアドレスマルチプ
レクサコントロール信号４Ｈによって制御され、ラッチ
アドレス［３１：１６］２Ｈ、メモリレンジリマップア
ドレス９Ａ、及びＩ／Ｏレンジリマップアドレス１０Ａ
のいずれかを選択して、ローカルアドレス［３１：１
６］１２Ａに出力する。ホールアドレスマルチプレクサ
１３は、２入力１出力のマルチプレクサで、ホールアド
レスマルチプレクサコントロール信号４Ｇによって制御
され、ラッチアドレス［１５：８］２Ｍ、及びＩ／Ｏホ
ールリマップアドレス１１Ａのいずれかを選択して、ロ
ーカルアドレス［１５：８］１３Ａに出力する。アドレ
スデータマルチプレクサ１４は、２入力１出力のマルチ
プレクサで、アドレスデータマルチプレクサコントロー
ル信号４Ｉによって制御され、ローカルアドレス［３
１：１６］１２Ａ、ラッチアドレス［１５：８］２Ｍ、
及びラッチアドレス［７：２］２Ｌ、及びホストデータ
バス２１を入力し、ローカルアドレスデータバス２４に
アドレスもしくはデータを出力する。ホストデータバス
２１は、ＣＰＵ１、ホストメモリレンジレジスタ７、ロ
ーカルメモリレンジレジスタ９、ローカルＩ／Ｏレンジ
レジスタ１０、及びアドレスデータマルチプレクサに接
続されている。ホストアドレスバス２２は、ＣＰＵ１、
及びアドレスラッチ２と接続されている。ホストコント
ロールバス２３は、ホストバスをコントロールするため
の信号の集まりであり、ＣＰＵ１、アドレスデコーダ
３、及びバスコントロールロジック４と接続されてい
る。ローカルアドレスデータバス２４は、時分割でアド
レスかデータがドライブされるバスであり、アドレスデ
ータマルチプレクサ１４によってアドレスとデータが切
り替えられドライブされる。ローカルコントロールバス
２５は、ローカルバスをコントロールするための信号の
集まりであり、バスコントロールロジック４と接続され
ている。図２９を参照すると、本発明のアドレス変換装
置の第八の実施例における、ホストバス上のメモリアド
レス空間とＩ／Ｏアドレス空間、及びローカルバス上の
メモリアドレス空間とＩ／Ｏアドレス空間とを示したも
のである。ホストバス上のメモリアドレス空間の（ｋｌ
ｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へア
クセスは、ローカルバス上ではＩ／Ｏアドレス空間の
（ｖｗｘｙ００００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈの領
域へのアクセスに変換される。ホストバス上のＩ／Ｏア
ドレス空間の（００００）ｈ〜（αβ００−１）ｈの領
域へアクセスは、ローカルバス上ではメモリアドレス空
間の（ｐｑｒｓ００００−１）ｈ〜（ｐｑｒｓαβ０
０）ｈの領域へのアクセスに変換される。ホストバス上
のＩ／Ｏアドレス空間の（γδＦＦ＋１）ｈ〜（ＦＦＦ
Ｆ）ｈの領域へアクセスは、ローカルバス上ではメモリ
アドレス空間の（ｐｑｒｓγδＦＦ＋１）ｈ〜（ｐｑｒ
ｓＦＦＦＦ）ｈの領域へのアクセスに変換される。ホス
トバス上のＩ／Ｏアドレス空間の（αβ００）ｈ〜（γ
δＦＦ）ｈの領域へアクセスは、ローカルバス上ではＩ
／Ｏアドレス空間の（ｖｗｘｙαβ００）ｈ〜（ｖｗｘ
ｙγδＦＦ）ｈの領域へのアクセスに変換される。ここ
で（ｋｌｍｎ）ｈ、（ｐｑｒｓ）ｈ、（ｖｗｘｙ）ｈ
は、ソフトウェアによって設定可能な値であり、（α
β）ｈ、（γδ）ｈはあらかじめ与えられた値である。
次に図１８及び図３９を用いて本発明のアドレス変換装
置の第十八の実施例における動作について説明する。Ｃ
ＰＵ１がホストメモリレンジレジスタ７へのサイクルを
起動すると、バスコントロールロジック４はアドレスラ
ッチイネーブル信号４Ａを介してホストバスアドレス２
２の値をラッチするように指示する。アドレスラッチ２
はこの指示を受けてホストアドレスバス２２の値をラッ
チする。アドレスデコーダ３は現在のサイクルがホスト
メモリレンジレジスタ７へのアクセスである事をアドレ
スデコード信号３Ａを介してバスコントロールロジック
４に通知する。バスコントロールロジック４はホストメ
モリレンジレジスタコントロール信号４Ｂを介して、ホ
ストメモリレンジレジスタ７にホストデータバス２１に
ドライブされている値を保持するように指示する。ホス
トメモリレンジレジスタ７はこの指示を受けてホストデ
ータバス２１の値を保持する。ここで（ｋｌｍｎ）ｈの
値がホストメモリレンジレジスタ７に保持される。ＣＰ
Ｕ１がローカルメモリレンジレジスタ９へのサイクルを
起動すると、バスコントロールロジック４はアドレスラ
ッチイネーブル信号４Ａを介してホストバスアドレス２
２の値をラッチするように指示する。アドレスラッチ２
はこの指示を受けてホストアドレスバス２２の値をラッ
チする。アドレスデコーダ３は現在のサイクルがローカ
ルメモリレンジレジスタ９へのアクセスである事をアド
レスデコード信号３Ａを介してバスコントロールロジッ
ク４に通知する。バスコントロールロジック４はローカ
ルメモリレンジレジスタコントロール信号４Ｄを介し
て、ローカルメモリレンジレジスタ９にホストデータバ
ス２１にドライブされている値を保持するように指示す
る。ローカルメモリレンジレジスタ９はこの指示を受け
てホストデータバス２１の値を保持する。ここで（ｐｑ
ｒｓ）ｈの値がローカルメモリレンジレジスタ９に保持
される。ＣＰＵ１がローカルＩ／Ｏレンジレジスタ１０
へのサイクルを起動すると、バスコントロールロジック
４はアドレスラッチイネーブル信号４Ａを介してホスト
バスアドレス２２の値をラッチするように指示する。ア
ドレスラッチ２はこの指示を受けてホストアドレスバス
２２の値をラッチする。アドレスデコーダ３は現在のサ
イクルがローカルＩ／Ｏレンジレジスタ１０へのアクセ
スである事をアドレスデコード信号３Ａを介してバスコ
ントロールロジック４に通知する。バスコントロールロ
ジック４はローカルＩ／Ｏレンジレジスタコントロール
信号４Ｅを介して、ローカルＩ／Ｏレンジレジスタ１０
にホストデータバス２１にドライブされている値を保持
するように指示する。ローカルＩ／Ｏレンジレジスタ１
０はこの指示を受けてホストデータバス２１の値を保持
する。ここで（ｖｗｘｙ）ｈの値がローカルＩ／Ｏレン
ジレジスタ１０に保持される。ＣＰＵ１がメモリサイク
ルを起動すると、バスコントロールロジック４はアドレ
スラッチイネーブル信号４Ａを介してホストバスアドレ
ス２２の値をラッチするように指示する。アドレスラッ
チ２はこの指示を受けてホストアドレスバス２２の値を
ラッチする。アドレスデコーダ３は現在のサイクルがロ
ーカルバスへのアクセスである事をアドレスデコード信
号３Ａを介してバスコントロールロジック４に通知す
る。メモリレンジコンパレータ５は、ラッチアドレス
［３１：１６］２Ｈとホストメモリレンジレジスタ７に
保持されたメモリレンジアドレス７Ａとを比較し、比較
結果をメモリレンジアドレス比較結果通知信号５Ａを介
してバスコントロールロジック４に通知する。比較結果
が不一致、即ちラッチアドレス［３１：１６］２Ｈが
（ｋｌｍｎ）ｈの以外のアドレス、であった場合、バス
コントロールロジック４は、レンジアドレスマルチプレ
クサコントロール信号４Ｈを介してレンジアドレスマル
チプレクサ１２を制御してラッチアドレス［３１：１
６］２Ｈをローカルアドレス［３１：１６］１２Ａに出
力し、ローカルバスにはメモリサイクルを起動する。比
較結果が一致、即ちラッチアドレス［３１：１６］２Ｈ
が（ｋｌｍｎ）ｈ、であった場合、バスコントロールロ
ジック４は、レンジアドレスマルチプレクサコントロー
ル信号４Ｈを介してレンジアドレスマルチプレクサ１２
を制御してＩ／Ｏレンジリマップアドレス１０Ａ、即ち
（ｖｗｘｙ）ｈ、をローカルアドレス［３１：１６］１
２Ａに出力し、ローカルバスにはＩ／Ｏサイクルを起動
する。以上により、ホストバス上のメモリアドレス空間
の（００００００００）ｈ〜（ｋｌｍｎ００００−１）
ｈの領域へのメモリサイクルは、ローカルバス上ではメ
モリアドレス空間の（００００００００）ｈ〜（ｋｌｍ
ｎ００００−１）ｈへのメモリサイクルになる。ホスト
バス上のメモリアドレス空間の（ｋｌｍｎ００００）ｈ
〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモリサイクル
は、ローカルバス上ではＩ／Ｏアドレス空間の（ｖｗｘ
ｙ００００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈへのＩ／Ｏサ
イクルになる。ホストバス上のメモリアドレス空間の
（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈ
の領域へのメモリサイクルは、ローカルバス上ではメモ
リアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦ
ＦＦＦＦＦＦ）ｈへのメモリサイクルになる。ＣＰＵ１
がＩ／Ｏサイクルを起動すると、バスコントロールロジ
ック４はアドレスラッチイネーブル信号４Ａを介してホ
ストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがローカルバスへのアクセスである事をア
ドレスデコード信号３Ａを介してバスコントロールロジ
ック４に通知する。Ｉ／Ｏホールコンパレータ６は、ラ
ッチアドレス［１５：８］２Ｍとあらかじめ与えられた
Ｉ／Ｏホールアドレス８Ａとを比較し、比較結果をＩ／
Ｏホールアドレス比較結果通知信号６Ａを介してバスコ
ントロールロジック４に通知する。比較結果が不一致、
即ちラッチアドレス［１５：８］２Ｍが（００）ｈ〜
（αβ−１）の範囲か（γδ＋１）ｈ〜（ＦＦ）ｈの範
囲のアドレス、であった場合、バスコントロールロジッ
ク４は、レンジアドレスマルチプレクサコントロール信
号４Ｈを介してレンジアドレスマルチプレクサ１２を制
御してメモリレンジリマップアドレス９Ａ、即ち（ｐｑ
ｒｓ）ｈ、をローカルアドレス［３１：１６］１２Ａに
出力し、ローカルバスにはメモリサイクルを起動する。
比較結果が一致、即ちラッチアドレス［１５：８］２Ｍ
が（αβ）ｈ〜（γδ）ｈの範囲のアドレス、であった
場合、バスコントロールロジック４は、レンジアドレス
マルチプレクサコントロール信号４Ｈを介してレンジア
ドレスマルチプレクサ１２を制御してＩ／Ｏレンジリマ
ップアドレス１０Ａ、即ち（ｖｗｘｙ）ｈ、をローカル
アドレス［３１：１６］１２Ａに出力し、ローカルバス
にはＩ／Ｏサイクルを起動する。以上により、ホストバ
ス上のＩ／Ｏアドレス空間の（００００）ｈ〜（αβ０
０−１）ｈの領域へのＩ／Ｏサイクルは、ローカルバス
上ではメモリアドレス空間の（ｐｑｒｓ００００）ｈ〜
（ｐｑｒｓαβ００−１）ｈへのメモリサイクルにな
る。ホストバス上のＩ／Ｏアドレス空間の（αβ００）
ｈ〜（γδＦＦ）ｈの領域へのＩ／Ｏサイクルは、ロー
カルバス上ではＩ／Ｏアドレス空間の（ｖｗｘｙαβ０
０）ｈ〜（ｖｗｘｙγδＦＦ）ｈへのＩ／Ｏサイクルに
なる。ホストバス上のＩ／Ｏアドレス空間の（γδＦＦ
＋１）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイクル
は、ローカルバス上ではメモリアドレス空間の（ｐｑｒ
ｓγδＦＦ＋１）ｈ〜（ｐｑｒｓＦＦＦＦ）ｈへのメモ
リサイクルになる。この第十八の実施例は第十の実施例
に比較して、ローカルＩ／Ｏレンジレジスタ１０を設け
たことにより、ローカルバスＩ／Ｏアドレス空間へのマ
ッピング位置を任意に設定することができる。次に本願
発明のアドレス変換装置の第十九の実施例について図面
を参照して詳細に説明する。図１９を参照すると、本願
発明の第十九の実施例のアドレス変換装置のブロック図
において、ＣＰＵ１は、ホストデータバス２１、ホスト
アドレスバス２２、及びホストコントロールバス２３に
接続している。アドレスラッチ２は、バスコントロール
ロジック４からのアドレスラッチイネーブル信号４Ａを
受けて、ホストアドレスバス２２のラッチを行い、ラッ
チアドレス［３１：１６］２Ｈ、ラッチアドレス［１
５：８］２Ｍ、及びラッチアドレス［７：２］２Ｌを出
力する。アドレスデコーダ３は、ホストコントロールバ
ス２３、ラッチアドレス［３１：１６］２Ｈ、ラッチア
ドレス［１５：８］２Ｍ、及びラッチアドレス［７：
２］２Ｌを入力とし、アドレスデコードの結果をアドレ
スデコード信号３Ａを介してバスコントロールロジック
４に通知する。バスコントロールロジック４は、ホスト
コントロールバス２３、ローカルコントロールバス２
５、アドレスデコード信号３Ａ、メモリレンジアドレス
比較結果通知信号５Ａ、及びＩ／Ｏホールアドレス比較
結果通知信号６Ａと接続しており、これらの信号群の入
力を受けて、アドレスラッチイネーブル信号４Ａ、ホス
トメモリレンジレジスタコントロール信号４Ｂ、ローカ
ルメモリレンジレジスタコントロール信号４Ｄ、ローカ
ルＩ／Ｏレンジレジスタコントロール信号４Ｅ、ローカ
ルＩ／Ｏホールレジスタコントロール信号４Ｆ、ホール
アドレスマルチプレクサコントロール信号４Ｇ、レンジ
アドレスマルチプレクサコントロール信号４Ｈ、及びア
ドレスデータマルチプレクサコントロール信号４Ｉを生
成し、またホストバスとローカルバスのコントロールを
行う。ホストメモリレンジレジスタ７は、ホストバス上
のメモリアドレス空間へのアクセスをローカルバス上の
Ｉ／Ｏアドレス空間へのアクセスに変換する際に必要と
なる、ホストバス上のメモリアドレス空間の一領域のア
ドレスの上位１６ビット（３１：１６）を保持してい
る。ホストメモリレンジレジスタ７は、データバス２１
を入力とし、ホストメモリレンジレジスタコントロール
信号４Ｂによってコントロールされてアドレス値を保持
し、メモリレンジアドレス７Ａを出力する。メモリレン
ジコンパレータ５は、ラッチアドレス［３１：１６］２
Ｈとメモリレンジアドレス７Ａとを比較し、その結果を
メモリレンジアドレス比較結果通知信号５Ａを介してバ
スコントロールロジック４に通知する。Ｉ／Ｏホールコ
ンパレータ６は、ラッチアドレス［１５：０８］２Ｍと
あらかじめ与えられたアドレス（αβ）ｈ〜（γδ）ｈ
とを比較し、その結果をＩ／Ｏホールアドレス比較結果
通知信号６Ａを介してバスコントロールロジック４に通
知する。ローカルメモリレンジレジスタ９は、ホストバ
ス上のＩ／Ｏアドレス空間へのアクセスをローカルバス
上のメモリアドレス空間へのアクセスに変換する際に必
要となる、ローカルバス上のメモリアドレス空間の変換
先のアドレスの上位１６ビット（３１：１６）を保持し
ている。ローカルメモリレンジレジスタ９は、データバ
ス２１を入力とし、ローカルメモリレンジレジスタコン
トロール信号４Ｄによってコントロールされてアドレス
値を保持し、メモリレンジリマップアドレス９Ａを出力
する。ローカルＩ／Ｏレンジレジスタ１０は、ホストバ
ス上のメモリアドレス空間へのアクセスをローカルバス
上のＩ／Ｏアドレス空間へのアクセスに変換する際に必
要となる、ローカルバス上のＩ／Ｏアドレス空間の変換
先のアドレスの上位１６ビット（３１：１６）を保持し
ている。ローカルＩ／Ｏレンジレジスタ１０は、データ
バス２１を入力とし、ローカルＩ／Ｏレンジレジスタコ
ントロール信号４Ｅによってコントロールされてアドレ
ス値を保持し、Ｉ／Ｏレンジリマップアドレス１０Ａを
出力する。ローカルＩ／Ｏホールレジスタ１１は、ホス
トバス上のＩ／Ｏアドレス空間へのアクセスをローカル
バス上のＩ／Ｏアドレス空間へのアクセスに変換する際
に必要となる、ローカルバス上のＩ／Ｏアドレス空間の
変換先のアドレスの下位８ビット（１５：８）を保持し
ている。ローカルＩ／Ｏホールレジスタ１１は、データ
バス２１を入力とし、ローカルＩ／Ｏホールレジスタコ
ントロール信号４Ｆによってコントロールされてアドレ
ス値を保持し、Ｉ／Ｏホールリマップアドレス１１Ａを
出力する。レンジアドレスマルチプレクサ１２は、３入
力１出力のマルチプレクサで、レンジアドレスマルチプ
レクサコントロール信号４Ｈによって制御され、ラッチ
アドレス［３１：１６］２Ｈ、メモリレンジリマップア
ドレス９Ａ、及びＩ／Ｏレンジリマップアドレス１０Ａ
のいずれかを選択して、ローカルアドレス［３１：１
６］１２Ａに出力する。ホールアドレスマルチプレクサ
１３は、２入力１出力のマルチプレクサで、ホールアド
レスマルチプレクサコントロール信号４Ｇによって制御
され、ラッチアドレス［１５：８］２Ｍ、及びＩ／Ｏホ
ールリマップアドレス１１Ａのいずれかを選択して、ロ
ーカルアドレス［１５：８］１３Ａに出力する。アドレ
スデータマルチプレクサ１４は、２入力１出力のマルチ
プレクサで、アドレスデータマルチプレクサコントロー
ル信号４Ｉによって制御され、ローカルアドレス［３
１：１６］１２Ａ、ローカルアドレス［１５：８］１３
Ａ、及びラッチアドレス［７：２］２Ｌ、及びホストデ
ータバス２１を入力し、ローカルアドレスデータバス２
４にアドレスもしくはデータを出力する。ホストデータ
バス２１は、ＣＰＵ１、ホストメモリレンジレジスタ
７、ローカルメモリレンジレジスタ９、ローカルＩ／Ｏ
レンジレジスタ１０、ローカルＩ／Ｏホールレジスタ１
１、及びアドレスデータマルチプレクサに接続されてい
る。ホストアドレスバス２２は、ＣＰＵ１、及びアドレ
スラッチ２と接続されている。ホストコントロールバス
２３は、ホストバスをコントロールするための信号の集
まりであり、ＣＰＵ１、アドレスデコーダ３、及びバス
コントロールロジック４と接続されている。ローカルア
ドレスデータバス２４は、時分割でアドレスかデータが
ドライブされるバスであり、アドレスデータマルチプレ
クサ１４によってアドレスとデータが切り替えられドラ
イブされる。ローカルコントロールバス２５は、ローカ
ルバスをコントロールするための信号の集まりであり、
バスコントロールロジック４と接続されている。図４０
を参照すると、本発明のアドレス変換装置の第十九の実
施例における、ホストバス上のメモリアドレス空間とＩ
／Ｏアドレス空間、及びローカルバス上のメモリアドレ
ス空間とＩ／Ｏアドレス空間とを示したものである。ホ
ストバス上のメモリアドレス空間の（ｋｌｍｎ０００
０）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領域へアクセスは、
ローカルバス上ではＩ／Ｏアドレス空間の（ｖｗｘｙ０
０００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈの領域へのアクセ
スに変換される。ホストバス上のＩ／Ｏアドレス空間の
（００００）ｈ〜（αβ００−１）ｈの領域へアクセス
は、ローカルバス上ではメモリアドレス空間の（ｐｑｒ
ｓ００００）ｈ〜（ｐｑｒｓαβ００−１）ｈの領域へ
のアクセスに変換される。ホストバス上のＩ／Ｏアドレ
ス空間の（γδＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へ
アクセスは、ローカルバス上ではメモリアドレス空間の
（ｐｑｒｓγδＦＦ＋１）ｈ〜（ｐｑｒｓＦＦＦＦ）ｈ
の領域へのアクセスに変換される。ホストバス上のＩ／
Ｏアドレス空間の（αβ００）ｈ〜（γδＦＦ）ｈの領
域へアクセスは、ローカルバス上ではＩ／Ｏアドレス空
間の（ｖｗｘｙεζ００）ｈ〜（ｖｗｘｙηθＦＦ）ｈ
の領域へのアクセスに変換される。ここで（ｋｌｍｎ）
ｈ、（ｐｑｒｓ）ｈ、（ｖｗｘｙ）ｈ、は、（εζ）
ｈ、及び（ηθ）ｈは、ソフトウェアによって設定可能
な値であり、（αβ）ｈ、（γδ）ｈはあらかじめ与え
られた値である。次に図１９及び図４０を用いて本発明
のアドレス変換装置の第十九の実施例における動作につ
いて説明する。ＣＰＵ１がホストメモリレンジレジスタ
７へのサイクルを起動すると、バスコントロールロジッ
ク４はアドレスラッチイネーブル信号４Ａを介してホス
トバスアドレス２２の値をラッチするように指示する。
アドレスラッチ２はこの指示を受けてホストアドレスバ
ス２２の値をラッチする。アドレスデコーダ３は現在の
サイクルがホストメモリレンジレジスタ７へのアクセス
である事をアドレスデコード信号３Ａを介してバスコン
トロールロジック４に通知する。バスコントロールロジ
ック４はホストメモリレンジレジスタコントロール信号
４Ｂを介して、ホストメモリレンジレジスタ７にホスト
データバス２１にドライブされている値を保持するよう
に指示する。ホストメモリレンジレジスタ７はこの指示
を受けてホストデータバス２１の値を保持する。ここで
（ｋｌｍｎ）ｈの値がホストメモリレンジレジスタ７に
保持される。ＣＰＵ１がローカルメモリレンジレジスタ
９へのサイクルを起動すると、バスコントロールロジッ
ク４はアドレスラッチイネーブル信号４Ａを介してホス
トバスアドレス２２の値をラッチするように指示する。
アドレスラッチ２はこの指示を受けてホストアドレスバ
ス２２の値をラッチする。アドレスデコーダ３は現在の
サイクルがローカルメモリレンジレジスタ９へのアクセ
スである事をアドレスデコード信号３Ａを介してバスコ
ントロールロジック４に通知する。バスコントロールロ
ジック４はローカルメモリレンジレジスタコントロール
信号４Ｄを介して、ローカルメモリレンジレジスタ９に
ホストデータバス２１にドライブされている値を保持す
るように指示する。ローカルメモリレンジレジスタ９は
この指示を受けてホストデータバス２１の値を保持す
る。ここで（ｐｑｒｓ）ｈの値がローカルメモリレンジ
レジスタ９に保持される。ＣＰＵ１がローカルＩ／Ｏレ
ンジレジスタ１０へのサイクルを起動すると、バスコン
トロールロジック４はアドレスラッチイネーブル信号４
Ａを介してホストバスアドレス２２の値をラッチするよ
うに指示する。アドレスラッチ２はこの指示を受けてホ
ストアドレスバス２２の値をラッチする。アドレスデコ
ーダ３は現在のサイクルがローカルＩ／Ｏレンジレジス
タ１０へのアクセスである事をアドレスデコード信号３
Ａを介してバスコントロールロジック４に通知する。バ
スコントロールロジック４はローカルＩ／Ｏレンジレジ
スタコントロール信号４Ｅを介して、ローカルＩ／Ｏレ
ンジレジスタ１０にホストデータバス２１にドライブさ
れている値を保持するように指示する。ローカルＩ／Ｏ
レンジレジスタ１０はこの指示を受けてホストデータバ
ス２１の値を保持する。ここで（ｖｗｘｙ）ｈの値がロ
ーカルＩ／Ｏレンジレジスタ１０に保持される。ＣＰＵ
１がローカルＩ／Ｏホールレジスタ１１へのサイクルを
起動すると、バスコントロールロジック４はアドレスラ
ッチイネーブル信号４Ａを介してホストバスアドレス２
２の値をラッチするように指示する。アドレスラッチ２
はこの指示を受けてホストアドレスバス２２の値をラッ
チする。アドレスデコーダ３は現在のサイクルがローカ
ルＩ／Ｏホールレジスタ１１へのアクセスである事をア
ドレスデコード信号３Ａを介してバスコントロールロジ
ック４に通知する。バスコントロールロジック４はロー
カルＩ／Ｏホールレジスタコントロール信号４Ｆを介し
て、ローカルＩ／Ｏホールレジスタ１１にホストデータ
バス２１にドライブされている値を保持するように指示
する。ローカルＩ／Ｏホールレジスタ１１はこの指示を
受けてホストデータバス２１の値を保持する。ここで
（εζ）ｈ、（ηθ）ｈの値がローカルＩ／Ｏホールレ
ジスタ１１に保持される。ＣＰＵ１がメモリサイクルを
起動すると、バスコントロールロジック４はアドレスラ
ッチイネーブル信号４Ａを介してホストバスアドレス２
２の値をラッチするように指示する。アドレスラッチ２
はこの指示を受けてホストアドレスバス２２の値をラッ
チする。アドレスデコーダ３は現在のサイクルがローカ
ルバスへのアクセスである事をアドレスデコード信号３
Ａを介してバスコントロールロジック４に通知する。メ
モリレンジコンパレータ５は、ラッチアドレス［３１：
１６］２Ｈとホストメモリレンジレジスタ７に保持され
たメモリレンジアドレス７Ａとを比較し、比較結果をメ
モリレンジアドレス比較結果通知信号５Ａを介してバス
コントロールロジック４に通知する。比較結果が不一
致、即ちラッチアドレス［３１：１６］２Ｈが（ｋｌｍ
ｎ）ｈの以外のアドレス、であった場合、バスコントロ
ールロジック４は、レンジアドレスマルチプレクサコン
トロール信号４Ｈを介してレンジアドレスマルチプレク
サ１２を制御してラッチアドレス［３１：１６］２Ｈを
ローカルアドレス［３１：１６］１２Ａに出力し、ホー
ルアドレスマルチプレクサコントロール信号４Ｇを介し
てホールアドレスマルチプレクサ１３を制御してラッチ
アドレス［１５：８］２Ｍをローカルアドレス［１５：
８］１３Ａに出力し、ローカルバスにはメモリサイクル
を起動する。比較結果が一致、即ちラッチアドレス［３
１：１６］２Ｈが（ｋｌｍｎ）ｈ、であった場合、バス
コントロールロジック４は、レンジアドレスマルチプレ
クサコントロール信号４Ｈを介してレンジアドレスマル
チプレクサ１２を制御してＩ／Ｏレンジリマップアドレ
ス１０Ａ、即ち（ｖｗｘｙ）ｈ、をローカルアドレス
［３１：１６］１２Ａに出力し、ホールアドレスマルチ
プレクサコントロール信号４Ｇを介してホールアドレス
マルチプレクサ１３を制御してラッチアドレス［１５：
８］２Ｍをローカルアドレス［１５：８］１３Ａに出力
し、ローカルバスにはＩ／Ｏサイクルを起動する。以上
により、ホストバス上のメモリアドレス空間の（０００
０００００）ｈ〜（ｋｌｍｎ００００−１）ｈの領域へ
のメモリサイクルは、ローカルバス上ではメモリアドレ
ス空間の（００００００００）ｈ〜（ｋｌｍｎ００００
−１）ｈへのメモリサイクルになる。ホストバス上のメ
モリアドレス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍ
ｎＦＦＦＦ）ｈの領域へのメモリサイクルは、ローカル
バス上ではＩ／Ｏアドレス空間の（ｖｗｘｙ００００）
ｈ〜（ｖｗｘｙＦＦＦＦ）ｈへのＩ／Ｏサイクルにな
る。ホストバス上のメモリアドレス空間の（ｋｌｍｎＦ
ＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈの領域へのメ
モリサイクルは、ローカルバス上ではメモリアドレス空
間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦ
Ｆ）ｈへのメモリサイクルになる。ＣＰＵ１がＩ／Ｏサ
イクルを起動すると、バスコントロールロジック４はア
ドレスラッチイネーブル信号４Ａを介してホストバスア
ドレス２２の値をラッチするように指示する。アドレス
ラッチ２はこの指示を受けてホストアドレスバス２２の
値をラッチする。アドレスデコーダ３は現在のサイクル
がローカルバスへのアクセスである事をアドレスデコー
ド信号３Ａを介してバスコントロールロジック４に通知
する。Ｉ／Ｏホールコンパレータ６は、ラッチアドレス
［１５：８］２Ｍとあらかじめ与えられたＩ／Ｏホール
アドレス８Ａを比較し、比較結果をＩ／Ｏホールアドレ
ス比較結果通知信号６Ａを介してバスコントロールロジ
ック４に通知する。比較結果が不一致、即ちラッチアド
レス［１５：８］２Ｍが（００）ｈ〜（αβ−１）の範
囲か（γδ＋１）ｈ〜（ＦＦ）ｈの範囲のアドレス、で
あった場合、バスコントロールロジック４は、レンジア
ドレスマルチプレクサコントロール信号４Ｈを介してレ
ンジアドレスマルチプレクサ１２を制御してメモリレン
ジリマップアドレス９Ａ、即ち（ｐｑｒｓ）ｈ、をロー
カルアドレス［３１：１６］１２Ａに出力し、ホールア
ドレスマルチプレクサコントロール信号４Ｇを介してホ
ールアドレスマルチプレクサ１３を制御してラッチアド
レス［１５：８］２Ｍをローカルアドレス［１５：８］
１３Ａに出力し、ローカルバスにはメモリサイクルを起
動する。比較結果が一致、即ちラッチアドレス［１５：
８］２Ｍが（αβ）ｈ〜（γδ）ｈの範囲のアドレス、
であった場合、バスコントロールロジック４は、レンジ
アドレスマルチプレクサコントロール信号４Ｈを介して
レンジアドレスマルチプレクサ１２を制御してＩ／Ｏレ
ンジリマップアドレス１０Ａ、即ち（ｖｗｘｙ）ｈ、を
ローカルアドレス［３１：１６］１２Ａに出力し、ホー
ルアドレスマルチプレクサコントロール信号４Ｇを介し
てホールアドレスマルチプレクサ１３を制御してＩ／Ｏ
ホールリマップアドレス１１Ａ、即ち（εζ）ｈ〜（η
θ）ｈの範囲の一アドレス、をローカルアドレス［１
５：８］１３Ａに出力し、ローカルバスにはＩ／Ｏサイ
クルを起動する。以上により、ホストバス上のＩ／Ｏア
ドレス空間の（００００）ｈ〜（αβ００−１）ｈの領
域へのＩ／Ｏサイクルは、ローカルバス上ではメモリア
ドレス空間の（ｐｑｒｓ００００）ｈ〜（ｐｑｒｓαβ
００−１）ｈへのメモリサイクルになる。ホストバス上
のＩ／Ｏアドレス空間の（αβ００）ｈ〜（γδＦＦ）
ｈの領域へのＩ／Ｏサイクルは、ローカルバス上ではＩ
／Ｏアドレス空間の（ｖｗｘｙεζ００）ｈ〜（ｖｗｘ
ｙηθＦＦ）ｈへのＩ／Ｏサイクルになる。ホストバス
上のＩ／Ｏアドレス空間の（γδＦＦ＋１）ｈ〜（ＦＦ
ＦＦ）ｈの領域へのＩ／Ｏサイクルは、ローカルバス上
ではメモリアドレス空間の（ｐｑｒｓγδＦＦ＋１）ｈ
〜（ｐｑｒｓＦＦＦＦ）ｈへのメモリサイクルになる。
この第十九の実施例は第十八の実施例に比較して、ロー
カルＩ／Ｏホールレジスタ１１を設けたことにより、ホ
ストバスＩ／Ｏアドレス空間のホール位置とは独立して
ローカルバスＩ／Ｏアドレス空間のホール位置を設定す
ることができる。次に本願発明のアドレス変換装置の第
二十の実施例について図面を参照して詳細に説明する。
図２０を参照すると、本願発明の第二十の実施例のアド
レス変換装置のブロック図において、ＣＰＵ１は、ホス
トデータバス２１、ホストアドレスバス２２、及びホス
トコントロールバス２３に接続している。アドレスラッ
チ２は、バスコントロールロジック４からのアドレスラ
ッチイネーブル信号４Ａを受けて、ホストアドレスバス
２２のラッチを行い、ラッチアドレス［３１：１６］２
Ｈ、ラッチアドレス［１５：８］２Ｍ、及びラッチアド
レス［７：２］２Ｌを出力する。アドレスデコーダ３
は、ホストコントロールバス２３、ラッチアドレス［３
１：１６］２Ｈ、ラッチアドレス［１５：８］２Ｍ、及
びラッチアドレス［７：２］２Ｌを入力とし、アドレス
デコードの結果をアドレスデコード信号３Ａを介してバ
スコントロールロジック４に通知する。バスコントロー
ルロジック４は、ホストコントロールバス２３、ローカ
ルコントロールバス２５、アドレスデコード信号３Ａ、
メモリレンジアドレス比較結果通知信号５Ａ、及びＩ／
Ｏホールアドレス比較結果通知信号６Ａと接続してお
り、これらの信号群の入力を受けて、アドレスラッチイ
ネーブル信号４Ａ、ホストメモリレンジレジスタコント
ロール信号４Ｂ、ホストＩ／Ｏホールレジスタコントロ
ール信号４Ｃ、ローカルメモリレンジレジスタコントロ
ール信号４Ｄ、ローカルＩ／Ｏレンジレジスタコントロ
ール信号４Ｅ、レンジアドレスマルチプレクサコントロ
ール信号４Ｈ、及びアドレスデータマルチプレクサコン
トロール信号４Ｉを生成し、またホストバスとローカル
バスのコントロールを行う。ホストメモリレンジレジス
タ７は、ホストバス上のメモリアドレス空間へのアクセ
スをローカルバス上のＩ／Ｏアドレス空間へのアクセス
に変換する際に必要となる、ホストバス上のメモリアド
レス空間の一領域のアドレスの上位１６ビット（３１：
１６）を保持している。ホストメモリレンジレジスタ７
は、データバス２１を入力とし、ホストメモリレンジレ
ジスタコントロール信号４Ｂによってコントロールされ
てアドレス値を保持し、メモリレンジアドレス７Ａを出
力する。メモリレンジコンパレータ５は、ラッチアドレ
ス［３１：１６］２Ｈとメモリレンジアドレス７Ａとを
比較し、その結果をメモリレンジアドレス比較結果通知
信号５Ａを介してバスコントロールロジック４に通知す
る。ホストＩ／Ｏホールレジスタ８は、ホストバス上の
Ｉ／Ｏアドレス空間へのアクセスをローカルバス上のＩ
／Ｏアドレス空間へのアクセスに変換する際に必要とな
る、ホストバス上のＩ／Ｏアドレス空間の一領域のアド
レスの下位８ビット（１５：８）を保持している。ホス
トＩ／Ｏホールレジスタ８は、データバス２１を入力と
し、ホストＩ／Ｏホールレジスタコントロール信号４Ｃ
によってコントロールされてアドレス値を保持し、Ｉ／
Ｏホールアドレス８Ａを出力する。Ｉ／Ｏホールコンパ
レータ６は、ラッチアドレス［１５：０８］２ＭとＩ／
Ｏホールアドレス８Ａとを比較し、その結果をＩ／Ｏホ
ールアドレス比較結果通知信号６Ａを介してバスコント
ロールロジック４に通知する。ローカルメモリレンジレ
ジスタ９は、ホストバス上のＩ／Ｏアドレス空間へのア
クセスをローカルバス上のメモリアドレス空間へのアク
セスに変換する際に必要となる、ローカルバス上のメモ
リアドレス空間の変換先のアドレスの上位１６ビット
（３１：１６）を保持している。ローカルメモリレンジ
レジスタ９は、データバス２１を入力とし、ローカルメ
モリレンジレジスタコントロール信号４Ｄによってコン
トロールされてアドレス値を保持し、メモリレンジリマ
ップアドレス９Ａを出力する。ローカルＩ／Ｏレンジレ
ジスタ１０は、ホストバス上のメモリアドレス空間への
アクセスをローカルバス上のＩ／Ｏアドレス空間へのア
クセスに変換する際に必要となる、ローカルバス上のＩ
／Ｏアドレス空間の変換先のアドレスの上位１６ビット
（３１：１６）を保持している。ローカルＩ／Ｏレンジ
レジスタ１１は、データバス２１を入力とし、ローカル
メモリレンジレジスタコントロール信号４Ｅによってコ
ントロールされてアドレス値を保持し、Ｉ／Ｏレンジリ
マップアドレス１０Ａを出力する。ローカルＩ／Ｏホー
ルレジスタ１１は、ホストバス上のＩ／Ｏアドレス空間
へのアクセスをローカルバス上のＩ／Ｏアドレス空間へ
のアクセスに変換する際に必要となる、ローカルバス上
のＩ／Ｏアドレス空間の変換先のアドレスの下位８ビッ
ト（１５：８）を保持している。ローカルＩ／Ｏホール
レジスタ１１は、データバス２１を入力とし、ローカル
Ｉ／Ｏホールレジスタコントロール信号４Ｆによってコ
ントロールされてアドレス値を保持し、Ｉ／Ｏホールリ
マップアドレス１１Ａを出力する。レンジアドレスマル
チプレクサ１２は、３入力１出力のマルチプレクサで、
レンジアドレスマルチプレクサコントロール信号４Ｈに
よって制御され、ラッチアドレス［３１：１６］２Ｈ、
メモリレンジリマップアドレス９Ａ、及びＩ／Ｏレンジ
リマップアドレス１０Ａのいずれかを選択して、ローカ
ルアドレス［３１：１６］１２Ａに出力する。アドレス
データマルチプレクサ１４は、２入力１出力のマルチプ
レクサで、アドレスデータマルチプレクサコントロール
信号４Ｉによって制御され、ローカルアドレス［３１：
１６］１２Ａ、ローカルアドレス［１５：８］１３Ａ、
及びラッチアドレス［７：２］２Ｌ、及びホストデータ
バス２１を入力し、ローカルアドレスデータバス２４に
アドレスもしくはデータを出力する。ホストデータバス
２１は、ＣＰＵ１、ホストメモリレンジレジスタ７、ホ
ストＩ／Ｏホールレジスタ８、ローカルメモリレンジレ
ジスタ９、ローカルＩ／Ｏレンジレジスタ１０、及びア
ドレスデータマルチプレクサに接続されている。ホスト
アドレスバス２２は、ＣＰＵ１、及びアドレスラッチ２
と接続されている。ホストコントロールバス２３は、ホ
ストバスをコントロールするための信号の集まりであ
り、ＣＰＵ１、アドレスデコーダ３、及びバスコントロ
ールロジック４と接続されている。ローカルアドレスデ
ータバス２４は、時分割でアドレスかデータがドライブ
されるバスであり、アドレスデータマルチプレクサ１４
によってアドレスとデータが切り替えられドライブされ
る。ローカルコントロールバス２５は、ローカルバスを
コントロールするための信号の集まりであり、バスコン
トロールロジック４と接続されている。図４１を参照す
ると、本発明のアドレス変換装置の第二十の実施例にお
ける、ホストバス上のメモリアドレス空間とＩ／Ｏアド
レス空間、及びローカルバス上のメモリアドレス空間と
Ｉ／Ｏアドレス空間とを示したものである。ホストバス
上のメモリアドレス空間の（ｋｌｍｎ００００）ｈ〜
（ｋｌｍｎＦＦＦＦ）ｈの領域へアクセスは、ローカル
バス上ではＩ／Ｏアドレス空間の（ｖｗｘｙ００００）
ｈ〜（ｖｗｘｙＦＦＦＦ）ｈの領域へのアクセスに変換
される。ホストバス上のＩ／Ｏアドレス空間の（０００
０）ｈ〜（αβ００−１）ｈの領域へアクセスは、ロー
カルバス上ではメモリアドレス空間の（ｐｑｒｓ０００
０）ｈ〜（ｐｑｒｓαβ００−１）ｈの領域へのアクセ
スに変換される。ホストバス上のＩ／Ｏアドレス空間の
（γδＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領域へアクセス
は、ローカルバス上ではメモリアドレス空間の（ｐｑｒ
ｓγδＦＦ＋１）ｈ〜（ｐｑｒｓＦＦＦＦ）ｈの領域へ
のアクセスに変換される。ホストバス上のＩ／Ｏアドレ
ス空間の（αβ００）ｈ〜（γδＦＦ）ｈの領域へアク
セスは、ローカルバス上ではＩ／Ｏアドレス空間の（ｖ
ｗｘｙαβ００）ｈ〜（ｖｗｘｙγδＦＦ）ｈの領域へ
のアクセスに変換される。ここで（ｋｌｍｎ）ｈ、（ｐ
ｑｒｓ）ｈ、（ｖｗｘｙ）ｈ、（αβ）ｈ、（γδ）ｈ
は、ソフトウェアによって設定可能な値である。次に図
２０及び図４１を用いて本発明のアドレス変換装置の第
二十の実施例における動作について説明する。ＣＰＵ１
がホストメモリレンジレジスタ７へのサイクルを起動す
ると、バスコントロールロジック４はアドレスラッチイ
ネーブル信号４Ａを介してホストバスアドレス２２の値
をラッチするように指示する。アドレスラッチ２はこの
指示を受けてホストアドレスバス２２の値をラッチす
る。アドレスデコーダ３は現在のサイクルがホストメモ
リレンジレジスタ７へのアクセスである事をアドレスデ
コード信号３Ａを介してバスコントロールロジック４に
通知する。バスコントロールロジック４はホストメモリ
レンジレジスタコントロール信号４Ｂを介して、ホスト
メモリレンジレジスタ７にホストデータバス２１にドラ
イブされている値を保持するように指示する。ホストメ
モリレンジレジスタ７はこの指示を受けてホストデータ
バス２１の値を保持する。ここで（ｋｌｍｎ）ｈの値が
ホストメモリレンジレジスタ７に保持される。ＣＰＵ１
がホストＩ／Ｏホールレジスタ８へのサイクルを起動す
ると、バスコントロールロジック４はアドレスラッチイ
ネーブル信号４Ａを介してホストバスアドレス２２の値
をラッチするように指示する。アドレスラッチ２はこの
指示を受けてホストアドレスバス２２の値をラッチす
る。アドレスデコーダ３は現在のサイクルがホストＩ／
Ｏホールレジスタ８へのアクセスである事をアドレスデ
コード信号３Ａを介してバスコントロールロジック４に
通知する。バスコントロールロジック４はホストＩ／Ｏ
ホールレジスタコントロール信号４Ｃを介して、ホスト
Ｉ／Ｏホールレジスタ８にホストデータバス２１にドラ
イブされている値を保持するように指示する。ホストＩ
／Ｏホールレジスタ８はこの指示を受けてホストデータ
バス２１の値を保持する。ここで（αβ）ｈ、（γδ）
ｈの値がホストＩ／Ｏホールレジスタ８に保持される。
ＣＰＵ１がローカルメモリレンジレジスタ９へのサイク
ルを起動すると、バスコントロールロジック４はアドレ
スラッチイネーブル信号４Ａを介してホストバスアドレ
ス２２の値をラッチするように指示する。アドレスラッ
チ２はこの指示を受けてホストアドレスバス２２の値を
ラッチする。アドレスデコーダ３は現在のサイクルがロ
ーカルメモリレンジレジスタ９へのアクセスである事を
アドレスデコード信号３Ａを介してバスコントロールロ
ジック４に通知する。バスコントロールロジック４はロ
ーカルメモリレンジレジスタコントロール信号４Ｄを介
して、ローカルメモリレンジレジスタ９にホストデータ
バス２１にドライブされている値を保持するように指示
する。ローカルメモリレンジレジスタ９はこの指示を受
けてホストデータバス２１の値を保持する。ここで（ｐ
ｑｒｓ）ｈの値がローカルメモリレンジレジスタ９に保
持される。ＣＰＵ１がローカルＩ／Ｏレンジレジスタ１
０へのサイクルを起動すると、バスコントロールロジッ
ク４はアドレスラッチイネーブル信号４Ａを介してホス
トバスアドレス２２の値をラッチするように指示する。
アドレスラッチ２はこの指示を受けてホストアドレスバ
ス２２の値をラッチする。アドレスデコーダ３は現在の
サイクルがローカルＩ／Ｏレンジレジスタ１０へのアク
セスである事をアドレスデコード信号３Ａを介してバス
コントロールロジック４に通知する。バスコントロール
ロジック４はローカルＩ／Ｏレンジレジスタコントロー
ル信号４Ｅを介して、ローカルＩ／Ｏレンジレジスタ１
０にホストデータバス２１にドライブされている値を保
持するように指示する。ローカルＩ／Ｏレンジレジスタ
１０はこの指示を受けてホストデータバス２１の値を保
持する。ここで（ｖｗｘｙ）ｈの値がローカルＩ／Ｏレ
ンジレジスタ１０に保持される。ＣＰＵ１がメモリサイ
クルを起動すると、バスコントロールロジック４はアド
レスラッチイネーブル信号４Ａを介してホストバスアド
レス２２の値をラッチするように指示する。アドレスラ
ッチ２はこの指示を受けてホストアドレスバス２２の値
をラッチする。アドレスデコーダ３は現在のサイクルが
ローカルバスへのアクセスである事をアドレスデコード
信号３Ａを介してバスコントロールロジック４に通知す
る。メモリレンジコンパレータ５は、ラッチアドレス
［３１：１６］２Ｈとホストメモリレンジレジスタ７に
保持されたメモリレンジアドレス７Ａとを比較し、比較
結果をメモリレンジアドレス比較結果通知信号５Ａを介
してバスコントロールロジック４に通知する。比較結果
が不一致、即ちラッチアドレス［３１：１６］２Ｈが
（ｋｌｍｎ）ｈの以外のアドレス、であった場合、バス
コントロールロジック４は、レンジアドレスマルチプレ
クサコントロール信号４Ｈを介してレンジアドレスマル
チプレクサ１２を制御してラッチアドレス［３１：１
６］２Ｈをローカルアドレス［３１：１６］１２Ａに出
力し、ローカルバスにはメモリサイクルを起動する。比
較結果が一致、即ちラッチアドレス［３１：１６］２Ｈ
が（ｋｌｍｎ）ｈ、であった場合、バスコントロールロ
ジック４は、レンジアドレスマルチプレクサコントロー
ル信号４Ｈを介してレンジアドレスマルチプレクサ１２
を制御してＩ／Ｏレンジリマップアドレス１０Ａ、即ち
（ｖｗｘｙ）ｈ、をローカルアドレス［３１：１６］１
２Ａに出力し、ローカルバスにはＩ／Ｏサイクルを起動
する。以上により、ホストバス上のメモリアドレス空間
の（００００００００）ｈ〜（ｋｌｍｎ００００−１）
ｈの領域へのメモリサイクルは、ローカルバス上ではメ
モリアドレス空間の（００００００００）ｈ〜（ｋｌｍ
ｎ００００−１）ｈへのメモリサイクルになる。ホスト
バス上のメモリアドレス空間の（ｋｌｍｎ００００）ｈ
〜（ｋｌｍｎＦＦＦＦ）ｈの領域へのメモリサイクル
は、ローカルバス上ではＩ／Ｏアドレス空間の（ｖｗｘ
ｙ００００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈへのＩ／Ｏサ
イクルになる。ホストバス上のメモリアドレス空間の
（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈ
の領域へのメモリサイクルは、ローカルバス上ではメモ
リアドレス空間の（ｋｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦ
ＦＦＦＦＦＦ）ｈへのメモリサイクルになる。ＣＰＵ１
がＩ／Ｏサイクルを起動すると、バスコントロールロジ
ック４はアドレスラッチイネーブル信号４Ａを介してホ
ストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがローカルバスへのアクセスである事をア
ドレスデコード信号３Ａを介してバスコントロールロジ
ック４に通知する。Ｉ／Ｏホールコンパレータ６は、ラ
ッチアドレス［１５：８］２ＭとホストＩ／Ｏホールレ
ジスタ７に保持されたＩ／Ｏホールアドレス８Ａとを比
較し、比較結果をＩ／Ｏホールアドレス比較結果通知信
号６Ａを介してバスコントロールロジック４に通知す
る。比較結果が不一致、即ちラッチアドレス［１５：
８］２Ｍが（００）ｈ〜（αβ−１）の範囲か（γδ＋
１）ｈ〜（ＦＦ）ｈの範囲のアドレス、であった場合、
バスコントロールロジック４は、レンジアドレスマルチ
プレクサコントロール信号４Ｈを介してレンジアドレス
マルチプレクサ１２を制御してメモリレンジリマップア
ドレス９Ａ、即ち（ｐｑｒｓ）ｈ、をローカルアドレス
［３１：１６］１２Ａに出力し、ローカルバスにはメモ
リサイクルを起動する。比較結果が一致、即ちラッチア
ドレス［１５：８］２Ｍが（αβ）ｈ〜（γδ）ｈの範
囲のアドレス、であった場合、バスコントロールロジッ
ク４は、レンジアドレスマルチプレクサコントロール信
号４Ｈを介してレンジアドレスマルチプレクサ１２を制
御してＩ／Ｏレンジリマップアドレス１０Ａ、即ち（ｖ
ｗｘｙ）ｈ、をローカルアドレス［３１：１６］１２Ａ
に出力し、ローカルバスにはＩ／Ｏサイクルを起動す
る。以上により、ホストバス上のＩ／Ｏアドレス空間の
（００００）ｈ〜（αβ００−１）ｈの領域へのＩ／Ｏ
サイクルは、ローカルバス上ではメモリアドレス空間の
（ｐｑｒｓ００００）ｈ〜（ｐｑｒｓαβ００−１）ｈ
へのメモリサイクルになる。ホストバス上のＩ／Ｏアド
レス空間の（αβ００）ｈ〜（γδＦＦ）ｈの領域への
Ｉ／Ｏサイクルは、ローカルバス上ではＩ／Ｏアドレス
空間の（ｖｗｘｙαβ００）ｈ〜（ｖｗｘｙγδＦＦ）
ｈへのＩ／Ｏサイクルになる。ホストバス上のＩ／Ｏア
ドレス空間の（γδＦＦ＋１）ｈ〜（ＦＦＦＦ）ｈの領
域へのＩ／Ｏサイクルは、ローカルバス上ではメモリア
ドレス空間の（ｐｑｒｓγδＦＦ＋１）ｈ〜（ｐｑｒｓ
ＦＦＦＦ）ｈへのメモリサイクルになる。この第二十の
実施例は第十八の実施例に比較して、ホストＩ／Ｏホー
ルレジスタ８を設けたことにより、ホストバスＩ／Ｏア
ドレス空間のホール位置を固定値ではなく任意の値によ
り設定することができる。次に本願発明のアドレス変換
装置の第二十一の実施例について図面を参照して詳細に
説明する。図２１を参照すると、本願発明の第二十一の
実施例のアドレス変換装置のブロック図において、ＣＰ
Ｕ１は、ホストデータバス２１、ホストアドレスバス２
２、及びホストコントロールバス２３に接続している。
アドレスラッチ２は、バスコントロールロジック４から
のアドレスラッチイネーブル信号４Ａを受けて、ホスト
アドレスバス２２のラッチを行い、ラッチアドレス［３
１：１６］２Ｈ、ラッチアドレス［１５：８］２Ｍ、及
びラッチアドレス［７：２］２Ｌを出力する。アドレス
デコーダ３は、ホストコントロールバス２３、ラッチア
ドレス［３１：１６］２Ｈ、ラッチアドレス［１５：
８］２Ｍ、及びラッチアドレス［７：２］２Ｌを入力と
し、アドレスデコードの結果をアドレスデコード信号３
Ａを介してバスコントロールロジック４に通知する。バ
スコントロールロジック４は、ホストコントロールバス
２３、ローカルコントロールバス２５、アドレスデコー
ド信号３Ａ、メモリレンジアドレス比較結果通知信号５
Ａ、及びＩ／Ｏホールアドレス比較結果通知信号６Ａと
接続しており、これらの信号群の入力を受けて、アドレ
スラッチイネーブル信号４Ａ、ホストメモリレンジレジ
スタコントロール信号４Ｂ、ホストＩ／Ｏホールレジス
タコントロール信号４Ｃ、ローカルメモリレンジレジス
タコントロール信号４Ｄ、ローカルＩ／Ｏレンジレジス
タコントロール信号４Ｅ、ローカルＩ／Ｏホールレジス
タコントロール信号４Ｆ、ホールアドレスマルチプレク
サコントロール信号４Ｇ、レンジアドレスマルチプレク
サコントロール信号４Ｈ、及びアドレスデータマルチプ
レクサコントロール信号４Ｉを生成し、またホストバス
とローカルバスのコントロールを行う。ホストメモリレ
ンジレジスタ７は、ホストバス上のメモリアドレス空間
へのアクセスをローカルバス上のＩ／Ｏアドレス空間へ
のアクセスに変換する際に必要となる、ホストバス上の
メモリアドレス空間の一領域のアドレスの上位１６ビッ
ト（３１：１６）を保持している。ホストメモリレンジ
レジスタ７は、データバス２１を入力とし、ホストメモ
リレンジレジスタコントロール信号４Ｂによってコント
ロールされてアドレス値を保持し、メモリレンジアドレ
ス７Ａを出力する。メモリレンジコンパレータ５は、ラ
ッチアドレス［３１：１６］２Ｈとメモリレンジアドレ
ス７Ａとを比較し、その結果をメモリレンジアドレス比
較結果通知信号５Ａを介してバスコントロールロジック
４に通知する。ホストＩ／Ｏホールレジスタ８は、ホス
トバス上のＩ／Ｏアドレス空間へのアクセスをローカル
バス上のＩ／Ｏアドレス空間へのアクセスに変換する際
に必要となる、ホストバス上のＩ／Ｏアドレス空間の一
領域のアドレスの下位８ビット（１５：８）を保持して
いる。ホストＩ／Ｏホールレジスタ８は、データバス２
１を入力とし、ホストＩ／Ｏホールレジスタコントロー
ル信号４Ｃによってコントロールされてアドレス値を保
持し、Ｉ／Ｏホールアドレス８Ａを出力する。Ｉ／Ｏホ
ールコンパレータ６は、ラッチアドレス［１５：０８］
２ＭとＩ／Ｏホールアドレス８Ａとを比較し、その結果
をＩ／Ｏホールアドレス比較結果通知信号６Ａを介して
バスコントロールロジック４に通知する。ローカルメモ
リレンジレジスタ９は、ホストバス上のＩ／Ｏアドレス
空間へのアクセスをローカルバス上のメモリアドレス空
間へのアクセスに変換する際に必要となる、ローカルバ
ス上のメモリアドレス空間の変換先のアドレスの上位１
６ビット（３１：１６）を保持している。ローカルメモ
リレンジレジスタ９は、データバス２１を入力とし、ロ
ーカルメモリレンジレジスタコントロール信号４Ｄによ
ってコントロールされてアドレス値を保持し、メモリレ
ンジリマップアドレス９Ａを出力する。ローカルＩ／Ｏ
レンジレジスタ１０は、ホストバス上のメモリアドレス
空間へのアクセスをローカルバス上のＩ／Ｏアドレス空
間へのアクセスに変換する際に必要となる、ローカルバ
ス上のＩ／Ｏアドレス空間の変換先のアドレスの上位１
６ビット（３１：１６）を保持している。ローカルＩ／
Ｏレンジレジスタ１１は、データバス２１を入力とし、
ローカルＩ／Ｏレンジレジスタコントロール信号４Ｅに
よってコントロールされてアドレス値を保持し、Ｉ／Ｏ
レンジリマップアドレス１０Ａを出力する。ローカルＩ
／Ｏホールレジスタ１１は、ホストバス上のＩ／Ｏアド
レス空間へのアクセスをローカルバス上のＩ／Ｏアドレ
ス空間へのアクセスに変換する際に必要となる、ローカ
ルバス上のＩ／Ｏアドレス空間の変換先のアドレスの下
位８ビット（１５：８）を保持している。ローカルＩ／
Ｏホールレジスタ１１は、データバス２１を入力とし、
ローカルＩ／Ｏホールレジスタコントロール信号４Ｆに
よってコントロールされてアドレス値を保持し、Ｉ／Ｏ
ホールリマップアドレス１１Ａを出力する。レンジアド
レスマルチプレクサ１２は、３入力１出力のマルチプレ
クサで、レンジアドレスマルチプレクサコントロール信
号４Ｈによって制御され、ラッチアドレス［３１：１
６］２Ｈ、メモリレンジリマップアドレス９Ａ、及びＩ
／Ｏレンジリマップアドレス１０Ａのいずれかを選択し
て、ローカルアドレス［３１：１６］１２Ａに出力す
る。ホールアドレスマルチプレクサ１３は、２入力１出
力のマルチプレクサで、ホールアドレスマルチプレクサ
コントロール信号４Ｇによって制御され、ラッチアドレ
ス［１５：８］２Ｍ、及びＩ／Ｏホールリマップアドレ
ス１１Ａのいずれかを選択して、ローカルアドレス［１
５：８］１３Ａに出力する。アドレスデータマルチプレ
クサ１４は、２入力１出力のマルチプレクサで、アドレ
スデータマルチプレクサコントロール信号４Ｉによって
制御され、ローカルアドレス［３１：１６］１２Ａ、ロ
ーカルアドレス［１５：８］１３Ａ、及びラッチアドレ
ス［７：２］２Ｌ、及びホストデータバス２１を入力
し、ローカルアドレスデータバス２４にアドレスもしく
はデータを出力する。ホストデータバス２１は、ＣＰＵ
１、ホストメモリレンジレジスタ７、ホストＩ／Ｏホー
ルレジスタ８、ローカルメモリレンジレジスタ９、ロー
カルＩ／Ｏレンジレジスタ１０、ローカルＩ／Ｏホール
レジスタ１１、及びアドレスデータマルチプレクサに接
続されている。ホストアドレスバス２２は、ＣＰＵ１、
及びアドレスラッチ２と接続されている。ホストコント
ロールバス２３は、ホストバスをコントロールするため
の信号の集まりであり、ＣＰＵ１、アドレスデコーダ
３、及びバスコントロールロジック４と接続されてい
る。ローカルアドレスデータバス２４は、時分割でアド
レスかデータがドライブされるバスであり、アドレスデ
ータマルチプレクサ１４によってアドレスとデータが切
り替えられドライブされる。ローカルコントロールバス
２５は、ローカルバスをコントロールするための信号の
集まりであり、バスコントロールロジック４と接続され
ている。図４２を参照すると、本発明のアドレス変換装
置の第二十一の実施例における、ホストバス上のメモリ
アドレス空間とＩ／Ｏアドレス空間、及びローカルバス
上のメモリアドレス空間とＩ／Ｏアドレス空間とを示し
たものである。ホストバス上のメモリアドレス空間の
（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦＦ）ｈの領
域へアクセスは、ローカルバス上ではＩ／Ｏアドレス空
間の（ｖｗｘｙ００００）ｈ〜（ｖｗｘｙＦＦＦＦ）ｈ
の領域へのアクセスに変換される。ホストバス上のＩ／
Ｏアドレス空間の（００００）ｈ〜（αβ００−１）ｈ
の領域へアクセスは、ローカルバス上ではメモリアドレ
ス空間の（ｐｑｒｓ００００）ｈ〜（ｐｑｒｓαβ００
−１）ｈの領域へのアクセスに変換される。ホストバス
上のＩ／Ｏアドレス空間の（γδＦＦ＋１）ｈ〜（ＦＦ
ＦＦ）ｈの領域へアクセスは、ローカルバス上ではメモ
リアドレス空間の（ｐｑｒｓγδＦＦ＋１）ｈ〜（ｐｑ
ｒｓＦＦＦＦ）ｈの領域へのアクセスに変換される。ホ
ストバス上のＩ／Ｏアドレス空間の（αβ００）ｈ〜
（γδＦＦ）ｈの領域へアクセスは、ローカルバス上で
はＩ／Ｏアドレス空間の（ｖｗｘｙεζ００）ｈ〜（ｖ
ｗｘｙηθＦＦ）ｈの領域へのアクセスに変換される。
ここで（ｋｌｍｎ）ｈ、（ｐｑｒｓ）ｈ、（ｖｗｘｙ）
ｈ、（αβ）ｈ、（γδ）ｈ、（εζ）ｈ、及び（η
θ）ｈは、ソフトウェアによって設定可能な値である。
次に図２１及び図４２を用いて本発明のアドレス変換装
置の第二十一の実施例における動作について説明する。
ＣＰＵ１がホストメモリレンジレジスタ７へのサイクル
を起動すると、バスコントロールロジック４はアドレス
ラッチイネーブル信号４Ａを介してホストバスアドレス
２２の値をラッチするように指示する。アドレスラッチ
２はこの指示を受けてホストアドレスバス２２の値をラ
ッチする。アドレスデコーダ３は現在のサイクルがホス
トメモリレンジレジスタ７へのアクセスである事をアド
レスデコード信号３Ａを介してバスコントロールロジッ
ク４に通知する。バスコントロールロジック４はホスト
メモリレンジレジスタコントロール信号４Ｂを介して、
ホストメモリレンジレジスタ７にホストデータバス２１
にドライブされている値を保持するように指示する。ホ
ストメモリレンジレジスタ７はこの指示を受けてホスト
データバス２１の値を保持する。ここで（ｋｌｍｎ）ｈ
の値がホストメモリレンジレジスタ７に保持される。Ｃ
ＰＵ１がホストＩ／Ｏホールレジスタ８へのサイクルを
起動すると、バスコントロールロジック４はアドレスラ
ッチイネーブル信号４Ａを介してホストバスアドレス２
２の値をラッチするように指示する。アドレスラッチ２
はこの指示を受けてホストアドレスバス２２の値をラッ
チする。アドレスデコーダ３は現在のサイクルがホスト
Ｉ／Ｏホールレジスタ８へのアクセスである事をアドレ
スデコード信号３Ａを介してバスコントロールロジック
４に通知する。バスコントロールロジック４はホストＩ
／Ｏホールレジスタコントロール信号４Ｃを介して、ホ
ストＩ／Ｏホールレジスタ８にホストデータバス２１に
ドライブされている値を保持するように指示する。ホス
トＩ／Ｏホールレジスタ８はこの指示を受けてホストデ
ータバス２１の値を保持する。ここで（αβ）ｈ、（γ
δ）ｈの値がホストＩ／Ｏホールレジスタ８に保持され
る。ＣＰＵ１がローカルメモリレンジレジスタ９へのサ
イクルを起動すると、バスコントロールロジック４はア
ドレスラッチイネーブル信号４Ａを介してホストバスア
ドレス２２の値をラッチするように指示する。アドレス
ラッチ２はこの指示を受けてホストアドレスバス２２の
値をラッチする。アドレスデコーダ３は現在のサイクル
がローカルメモリレンジレジスタ９へのアクセスである
事をアドレスデコード信号３Ａを介してバスコントロー
ルロジック４に通知する。バスコントロールロジック４
はローカルメモリレンジレジスタコントロール信号４Ｄ
を介して、ローカルメモリレンジレジスタ９にホストデ
ータバス２１にドライブされている値を保持するように
指示する。ローカルメモリレンジレジスタ９はこの指示
を受けてホストデータバス２１の値を保持する。ここで
（ｐｑｒｓ）ｈの値がローカルメモリレンジレジスタ９
に保持される。ＣＰＵ１がローカルＩ／Ｏレンジレジス
タ１０へのサイクルを起動すると、バスコントロールロ
ジック４はアドレスラッチイネーブル信号４Ａを介して
ホストバスアドレス２２の値をラッチするように指示す
る。アドレスラッチ２はこの指示を受けてホストアドレ
スバス２２の値をラッチする。アドレスデコーダ３は現
在のサイクルがローカルＩ／Ｏレンジレジスタ１０への
アクセスである事をアドレスデコード信号３Ａを介して
バスコントロールロジック４に通知する。バスコントロ
ールロジック４はローカルＩ／Ｏレンジレジスタコント
ロール信号４Ｅを介して、ローカルＩ／Ｏレンジレジス
タ１０にホストデータバス２１にドライブされている値
を保持するように指示する。ローカルＩ／Ｏレンジレジ
スタ１０はこの指示を受けてホストデータバス２１の値
を保持する。ここで（ｖｗｘｙ）ｈの値がローカルＩ／
Ｏレンジレジスタ１０に保持される。ＣＰＵ１がローカ
ルＩ／Ｏホールレジスタ１１へのサイクルを起動する
と、バスコントロールロジック４はアドレスラッチイネ
ーブル信号４Ａを介してホストバスアドレス２２の値を
ラッチするように指示する。アドレスラッチ２はこの指
示を受けてホストアドレスバス２２の値をラッチする。
アドレスデコーダ３は現在のサイクルがローカルＩ／Ｏ
ホールレジスタ１１へのアクセスである事をアドレスデ
コード信号３Ａを介してバスコントロールロジック４に
通知する。バスコントロールロジック４はローカルＩ／
Ｏホールレジスタコントロール信号４Ｆを介して、ロー
カルＩ／Ｏホールレジスタ１１にホストデータバス２１
にドライブされている値を保持するように指示する。ロ
ーカルＩ／Ｏホールレジスタ１１はこの指示を受けてホ
ストデータバス２１の値を保持する。ここで（εζ）
ｈ、（ηθ）ｈの値がローカルＩ／Ｏホールレジスタ１
１に保持される。ＣＰＵ１がメモリサイクルを起動する
と、バスコントロールロジック４はアドレスラッチイネ
ーブル信号４Ａを介してホストバスアドレス２２の値を
ラッチするように指示する。アドレスラッチ２はこの指
示を受けてホストアドレスバス２２の値をラッチする。
アドレスデコーダ３は現在のサイクルがローカルバスへ
のアクセスである事をアドレスデコード信号３Ａを介し
てバスコントロールロジック４に通知する。メモリレン
ジコンパレータ５は、ラッチアドレス［３１：１６］２
Ｈとホストメモリレンジレジスタ７に保持されたメモリ
レンジアドレス７Ａとを比較し、比較結果をメモリレン
ジアドレス比較結果通知信号５Ａを介してバスコントロ
ールロジック４に通知する。比較結果が不一致、即ちラ
ッチアドレス［３１：１６］２Ｈが（ｋｌｍｎ）ｈの以
外のアドレス、であった場合、バスコントロールロジッ
ク４は、レンジアドレスマルチプレクサコントロール信
号４Ｈを介してレンジアドレスマルチプレクサ１２を制
御してラッチアドレス［３１：１６］２Ｈをローカルア
ドレス［３１：１６］１２Ａに出力し、ホールアドレス
マルチプレクサコントロール信号４Ｇを介してホールア
ドレスマルチプレクサ１３を制御してラッチアドレス
［１５：８］２Ｍをローカルアドレス［１５：８］１３
Ａに出力し、ローカルバスにはメモリサイクルを起動す
る。比較結果が一致、即ちラッチアドレス［３１：１
６］２Ｈが（ｋｌｍｎ）ｈ、であった場合、バスコント
ロールロジック４は、レンジアドレスマルチプレクサコ
ントロール信号４Ｈを介してレンジアドレスマルチプレ
クサ１２を制御してＩ／Ｏレンジリマップアドレス１０
Ａ、即ち（ｖｗｘｙ）ｈ、をローカルアドレス［３１：
１６］１２Ａに出力し、ホールアドレスマルチプレクサ
コントロール信号４Ｇを介してホールアドレスマルチプ
レクサ１３を制御してラッチアドレス［１５：８］２Ｍ
をローカルアドレス［１５：８］１３Ａに出力し、ロー
カルバスにはＩ／Ｏサイクルを起動する。以上により、
ホストバス上のメモリアドレス空間の（０００００００
０）ｈ〜（ｋｌｍｎ００００−１）ｈの領域へのメモリ
サイクルは、ローカルバス上ではメモリアドレス空間の
（００００００００）ｈ〜（ｋｌｍｎ００００−１）ｈ
へのメモリサイクルになる。ホストバス上のメモリアド
レス空間の（ｋｌｍｎ００００）ｈ〜（ｋｌｍｎＦＦＦ
Ｆ）ｈの領域へのメモリサイクルは、ローカルバス上で
はＩ／Ｏアドレス空間の（ｖｗｘｙ００００）ｈ〜（ｖ
ｗｘｙＦＦＦＦ）ｈへのＩ／Ｏサイクルになる。ホスト
バス上のメモリアドレス空間の（ｋｌｍｎＦＦＦＦ＋
１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈの領域へのメモリサイ
クルは、ローカルバス上ではメモリアドレス空間の（ｋ
ｌｍｎＦＦＦＦ＋１）ｈ〜（ＦＦＦＦＦＦＦＦ）ｈへの
メモリサイクルになる。ＣＰＵ１がＩ／Ｏサイクルを起
動すると、バスコントロールロジック４はアドレスラッ
チイネーブル信号４Ａを介してホストバスアドレス２２
の値をラッチするように指示する。アドレスラッチ２は
この指示を受けてホストアドレスバス２２の値をラッチ
する。アドレスデコーダ３は現在のサイクルがローカル
バスへのアクセスである事をアドレスデコード信号３Ａ
を介してバスコントロールロジック４に通知する。Ｉ／
Ｏホールコンパレータ６は、ラッチアドレス［１５：
８］２ＭとホストＩ／Ｏホールレジスタ７に保持された
Ｉ／Ｏホールアドレス８Ａとを比較し、比較結果をＩ／
Ｏホールアドレス比較結果通知信号６Ａを介してバスコ
ントロールロジック４に通知する。比較結果が不一致、
即ちラッチアドレス［１５：８］２Ｍが（００）ｈ〜
（αβ−１）の範囲か（γδ＋１）ｈ〜（ＦＦ）ｈの範
囲のアドレス、であった場合、バスコントロールロジッ
ク４は、レンジアドレスマルチプレクサコントロール信
号４Ｈを介してレンジアドレスマルチプレクサ１２を制
御してメモリレンジリマップアドレス９Ａ、即ち（ｐｑ
ｒｓ）ｈ、をローカルアドレス［３１：１６］１２Ａに
出力し、ホールアドレスマルチプレクサコントロール信
号４Ｇを介してホールアドレスマルチプレクサ１３を制
御してラッチアドレス［１５：８］２Ｍをローカルアド
レス［１５：８］１３Ａに出力し、ローカルバスにはメ
モリサイクルを起動する。比較結果が一致、即ちラッチ
アドレス［１５：８］２Ｍが（αβ）ｈ〜（γδ）ｈの
範囲のアドレス、であった場合、バスコントロールロジ
ック４は、レンジアドレスマルチプレクサコントロール
信号４Ｈを介してレンジアドレスマルチプレクサ１２を
制御してＩ／Ｏレンジリマップアドレス１０Ａ、即ち
（ｖｗｘｙ）ｈ、をローカルアドレス［３１：１６］１
２Ａに出力し、ホールアドレスマルチプレクサコントロ
ール信号４Ｇを介してホールアドレスマルチプレクサ１
３を制御してＩ／Ｏホールリマップアドレス１１Ａ、即
ち（εζ）ｈ〜（ηθ）ｈの範囲の一アドレス、をロー
カルアドレス［１５：８］１３Ａに出力し、ローカルバ
スにはＩ／Ｏサイクルを起動する。以上により、ホスト
バス上のＩ／Ｏアドレス空間の（００００）ｈ〜（αβ
００−１）ｈの領域へのＩ／Ｏサイクルは、ローカルバ
ス上ではメモリアドレス空間の（ｐｑｒｓ００００）ｈ
〜（ｐｑｒｓαβ００−１）ｈへのメモリサイクルにな
る。ホストバス上のＩ／Ｏアドレス空間の（αβ００）
ｈ〜（γδＦＦ）ｈの領域へのＩ／Ｏサイクルは、ロー
カルバス上ではＩ／Ｏアドレス空間の（ｖｗｘｙεζ０
０）ｈ〜（ｖｗｘｙηθＦＦ）ｈへのＩ／Ｏサイクルに
なる。ホストバス上のＩ／Ｏアドレス空間の（γδＦＦ
＋１）ｈ〜（ＦＦＦＦ）ｈの領域へのＩ／Ｏサイクル
は、ローカルバス上ではメモリアドレス空間の（ｐｑｒ
ｓγδＦＦ＋１）ｈ〜（ｐｑｒｓＦＦＦＦ）ｈへのメモ
リサイクルになる。この第二十一の実施例は第二十の実
施例に比較して、ローカルＩ／Ｏホールレジスタ１１を
設けたことにより、ホストバスＩ／Ｏアドレス空間のホ
ール位置とは独立してローカルバスＩ／Ｏアドレス空間
のホール位置を設定することができる。

【発明の効果】以上説明したように本発明は、ホストバ
ス上のメモリアドレス空間の一領域へのアクセスをロー
カルバス上のＩ／Ｏアドレス空間の一領域へのアクセス
に変換することにより、別機種用に設計された入出力装
置を従来機種で使用することができるようになる。ま
た、ホストバス上のＩ／Ｏアドレス空間へのアクセスを
ローカルバス上のメモリアドレス空間の一領域へのアク
セスに変換することにより、従来機種用に設計された入
出力装置と別機種用に設計された入出力装置をローカル
バス上で混在して使用することができるようになる。

【図面の簡単な説明】

【図１】本発明のアドレス変換装置の第一の実施例のブ
ロック図である。

【図２】本発明のアドレス変換装置の第二の実施例のブ
ロック図である。

【図３】本発明のアドレス変換装置の第三の実施例のブ
ロック図である。

【図４】本発明のアドレス変換装置の第四の実施例のブ
ロック図である。

【図５】本発明のアドレス変換装置の第五の実施例のブ
ロック図である。

【図６】本発明のアドレス変換装置の第六の実施例のブ
ロック図である。

【図７】本発明のアドレス変換装置の第七の実施例のブ
ロック図である。

【図８】本発明のアドレス変換装置の第八の実施例のブ
ロック図である。

【図９】本発明のアドレス変換装置の第九の実施例のブ
ロック図である。

【図１０】本発明のアドレス変換装置の第十の実施例の
ブロック図である。

【図１１】本発明のアドレス変換装置の第十一の実施例
のブロック図である。

【図１２】本発明のアドレス変換装置の第十二の実施例
のブロック図である。

【図１３】本発明のアドレス変換装置の第十三の実施例
のブロック図である。

【図１４】本発明のアドレス変換装置の第十四の実施例
のブロック図である。

【図１５】本発明のアドレス変換装置の第十五の実施例
のブロック図である。

【図１６】本発明のアドレス変換装置の第十六の実施例
のブロック図である。

【図１７】本発明のアドレス変換装置の第十七の実施例
のブロック図である。

【図１８】本発明のアドレス変換装置の第十八の実施例
のブロック図である。

【図１９】本発明のアドレス変換装置の第十九の実施例
のブロック図である。

【図２０】本発明のアドレス変換装置の第二十の実施例
のブロック図である。

【図２１】本発明のアドレス変換装置の第二十一の実施
例のブロック図である。

【図２２】本発明のアドレス変換装置の第一の実施例に
おけるアドレス空間の関係図である。

【図２３】本発明のアドレス変換装置の第二の実施例に
おけるアドレス空間の関係図である。

【図２４】本発明のアドレス変換装置の第三の実施例に
おけるアドレス空間の関係図である。

【図２５】本発明のアドレス変換装置の第四の実施例に
おけるアドレス空間の関係図である。

【図２６】本発明のアドレス変換装置の第五の実施例に
おけるアドレス空間の関係図である。

【図２７】本発明のアドレス変換装置の第六の実施例に
おけるアドレス空間の関係図である。

【図２８】本発明のアドレス変換装置の第七の実施例に
おけるアドレス空間の関係図である。

【図２９】本発明のアドレス変換装置の第八の実施例に
おけるアドレス空間の関係図である。

【図３０】本発明のアドレス変換装置の第九の実施例に
おけるアドレス空間の関係図である。

【図３１】本発明のアドレス変換装置の第十の実施例に
おけるアドレス空間の関係図である。

【図３２】本発明のアドレス変換装置の第十一の実施例
におけるアドレス空間の関係図である。

【図３３】本発明のアドレス変換装置の第十二の実施例
におけるアドレス空間の関係図である。

【図３４】本発明のアドレス変換装置の第十三の実施例
におけるアドレス空間の関係図である。

【図３５】本発明のアドレス変換装置の第十四の実施例
におけるアドレス空間の関係図である。

【図３６】本発明のアドレス変換装置の第十五の実施例
におけるアドレス空間の関係図である。

【図３７】本発明のアドレス変換装置の第十六の実施例
におけるアドレス空間の関係図である。

【図３８】本発明のアドレス変換装置の第十七の実施例
におけるアドレス空間の関係図である。

【図３９】本発明のアドレス変換装置の第十八の実施例
におけるアドレス空間の関係図である。

【図４０】本発明のアドレス変換装置の第十九の実施例
におけるアドレス空間の関係図である。

【図４１】本発明のアドレス変換装置の第二十の実施例
におけるアドレス空間の関係図である。

【図４２】本発明のアドレス変換装置の第二十一の実施
例におけるアドレス空間の関係図である。

【符号の説明】

１ ＣＰＵ ２ アドレスラッチ ３ アドレスデコーダ ４ バスコントロールロジック ５ メモリレンジコンパレータ ６ Ｉ／Ｏホールコンパレータ ７ ホストメモリレンジレジスタ ８ ホストＩ／Ｏホールレジスタ ９ ローカルメモリレンジレジスタ １０ ローカルＩ／Ｏレンジレジスタ １１ ローカルＩ／Ｏホールレジスタ １２ レンジアドレスマルチプレクサ １３ ホールアドレスマルチプレクサ １４ アドレスデータマルチプレクサ ２１ ホストデータバス ２２ ホストアドレスバス ２３ ホストコントロールバス ２４ ローカルアドレスデータバス ２５ ローカルコントロールバス ２Ｈ ラッチアドレス［３１：１６］ ２Ｍ ラッチアドレス［１５：８］ ２Ｌ ラッチアドレス［７：２］ ３Ａ アドレスデコード信号 ４Ａ アドレスラッチイネーブル信号 ４Ｂ ホストメモリレンジレジスタコントロール信号 ４Ｃ ホストＩ／Ｏホールレジスタコントロール信号 ４Ｄ ローカルメモリレンジレジスタコントロール信号 ４Ｅ ローカルＩ／Ｏレンジレジスタコントロール信号 ４Ｆ ローカルＩ／Ｏホールレジスタコントロール信号 ４Ｇ ホールアドレスマルチプレクサコントロール信号 ４Ｈ レンジアドレスマルチプレクサコントロール信号 ４Ｉ アドレスデータマルチプレクサコントロール信号 ５Ａ メモリレンジアドレス比較結果通知信号 ６Ａ Ｉ／Ｏホールアドレス比較結果通知信号 ７Ａ メモリレンジアドレス ８Ａ Ｉ／Ｏホールアドレス ９Ａ メモリレンジリマップアドレス １０Ａ Ｉ／Ｏレンジリマップアドレス １１Ａ Ｉ／Ｏホールリマップアドレス １２Ａ ローカルアドレス［３１：１６］ １３Ａ ローカルアドレス［１５：８］

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 敦子 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 宗友 正 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 古田 勇次 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 仲野 宏 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平３−276357（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18

Claims (22)

(57)【特許請求の範囲】
1. 【請求項１】 中央処理装置に接続するホストアドレス
   バス上のホストアドレスを変換し入出力装置に接続する
   ローカルアドレスバスにローカルアドレスとして前記変
   換されたアドレスを出力する場合において、 前記ホストアドレスにおけるメモリアドレス空間の一部
   を前記ローカルアドレスにおいて前記入出力装置のアド
   レス空間であるＩ／Ｏアドレス空間に変換し、前記ホス
   トアドレスにおけるＩ／Ｏアドレス空間の少なくとも一
   部を前記ローカルアドレスにおけるメモリ空間に変換す
   るアドレス変換装置であって、 前記アドレス変換装置は、 前記ホストアドレスがメモリアドレス空間を示すとき
   に、このアドレスについてＩ／Ｏアドレス空間にアドレ
   ス変換すべきアドレス範囲にあるか否かを判断するホス
   トメモリアドレス変換範囲判断手段と、 このホストメモリアドレス変換範囲判断手段が前記ホス
   トアドレスについてＩ／Ｏアドレス空間にアドレス変換
   すべきアドレス範囲にあると判断したときに、前記ロー
   カルアドレスにおけるＩ／Ｏアドレスの変換先アドレス
   の範囲を決定するローカルＩ／Ｏアドレス空間範囲決定
   手段と、 前記ホストアドレスがＩ／Ｏアドレス空間を示すとき
   に、前記ローカルアドレスにおけるメモリアドレスの変
   換先アドレスの範囲を決定するローカルメモリアドレス
   範囲決定手段とを備え、 前記ホストメモリアドレス変換範囲判断手段は、アドレ
   ス変換すべきアドレス範囲を格納するホストメモリ範囲
   レジスタを含み、 前記ローカルＩ／Ｏアドレス空間範囲決定手段は、変換
   先アドレス範囲の開始番地として第０番地を使用し、 前記ローカルメモリアドレス範囲決定手段は、前記ホス
   トメモリアドレス変換範囲判断手段のホストメモリ範囲
   レジスタの値で変換先アドレスの範囲を決定することを
   特徴とするアドレス変換装置。
2. 【請求項２】 中央処理装置に接続するホストアドレス
   バス上のホストアドレスを変換し入出力装置に接続する
   ローカルアドレスバスにローカルアドレスとして前記変
   換されたアドレスを出力する場合において、 前記ホストアドレスにおけるメモリアドレス空間の一部
   を前記ローカルアドレスにおいて前記入出力装置のアド
   レス空間であるＩ／Ｏアドレス空間に変換し、前記ホス
   トアドレスにおけるＩ／Ｏアドレス空間の少なくとも一
   部を前記ローカルアドレスにおけるメモリ空間に変換す
   るアドレス変換装置であって、 前記アドレス変換装置は、 前記ホストアドレスがメモリアドレス空間を示すとき
   に、このアドレスについてＩ／Ｏアドレス空間にアドレ
   ス変換すべきアドレス範囲にあるか否かを判断するホス
   トメモリアドレス変換範囲判断手段と、 このホストメモリアドレス変換範囲判断手段が前記ホス
   トアドレスについてＩ／Ｏアドレス空間にアドレス変換
   すべきアドレス範囲にあると判断したときに、前記ロー
   カルアドレスにおけるＩ／Ｏアドレスの変換先アドレス
   の範囲を決定するローカルＩ／Ｏアドレス空間範囲決定
   手段と、 前記ホストアドレスがＩ／Ｏアドレス空間を示すとき
   に、前記ローカルアドレスにおけるメモリアドレスの変
   換先アドレスの範囲を決定するローカルメモリアドレス
   範囲決定手段とを備え、 前記ホストメモリアドレス変換範囲判断手段は、アドレ
   ス変換すべきアドレス範囲を格納するホストメモリ範囲
   レジスタを含み、 前記ローカルＩ／Ｏアドレス空間範囲決定手段は、変換
   先アドレス範囲を格納するローカルＩ／Ｏアドレス空間
   範囲レジスタを含み、 前記ローカルメモリアドレス範囲決定手段は、前記ホス
   トメモリアドレス変換範囲判断手段のホストメモリ範囲
   レジスタの値で変換先アドレスの範囲を決定することを
   特徴とするアドレス変換装置。
3. 【請求項３】 前記ホストアドレスがＩ／Ｏアドレス空
   間を示すときに、前記ローカルアドレスにおけるＩ／Ｏ
   アドレス空間にアドレス変換すべきアドレス範囲にある
   か否かを判断するホストＩ／Ｏアドレス空間ホール範囲
   判断手段と、 このホストＩ／Ｏアドレス空間ホール範囲判断手段が前
   記ホストアドレスについてＩ／Ｏアドレス空間にアドレ
   ス変換すべきアドレス範囲にあると判断したときに、前
   記ローカルアドレスにおけるＩ／Ｏアドレス空間の変換
   先アドレスの範囲を決定するローカルＩ／Ｏアドレス空
   間ホール範囲決定手段とをさらに含むことを特徴とする
   請求項１に記載のアドレス変換装置。
4. 【請求項４】 前記ホストＩ／Ｏアドレス空間ホール範
   囲判断手段は、あらかじめ固定された値によってアドレ
   ス変換すべきアドレス範囲を判断し、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
   は、前記ホストＩ／Ｏアドレス空間ホール範囲判断手段
   であらかじめ固定された値によって変換先アドレスの範
   囲を決定することを特徴とする請求項３に記載のアドレ
   ス変換装置。
5. 【請求項５】 前記ホストＩ／Ｏアドレス空間ホール範
   囲判断手段は、あらかじめ固定された値によってアドレ
   ス変換すべきアドレス範囲を判断し、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
   は、Ｉ／Ｏアドレス空間の変換先アドレスの範囲を格納
   するローカル周辺ホールレジスタを含むことを特徴とす
   る請求項３に記載のアドレス変換装置。
6. 【請求項６】 前記ホストＩ／Ｏアドレス空間ホール範
   囲判断手段は、アドレス変換すべきアドレス範囲を格納
   するホスト周辺ホールレジスタを含み、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
   は、前記ホストＩ／Ｏアドレス空間ホール範囲判断手段
   のホスト周辺ホールレジスタの値によって変換先アドレ
   スの範囲を決定することを特徴とする請求項３に記載の
   アドレス変換装置。
7. 【請求項７】 前記ホストＩ／Ｏアドレス空間ホール範
   囲判断手段は、アドレス変換すべきアドレス範囲を格納
   するホスト周辺ホールレジスタを含み、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
   は、Ｉ／Ｏアドレス空間の変換先アドレスの範囲を格納
   するローカル周辺ホールレジスタを含むことを特徴とす
   る請求項３に記載のアドレス変換装置。
8. 【請求項８】 中央処理装置に接続するホストアドレス
   バス上のホストアドレスを変換し入出力装置に接続する
   ローカルアドレスバスにローカルアドレスとして前記変
   換されたアドレスを出力する場合において、 前記ホストアドレスにおけるメモリアドレス空間の一部
   を前記ローカルアドレスにおいて前記入出力装置のアド
   レス空間であるＩ／Ｏアドレス空間に変換し、前記ホス
   トアドレスにおけるＩ／Ｏアドレス空間の少なくとも一
   部を前記ローカルアドレスにおけるメモリ空間に変換す
   るアドレス変換装置であって、 前記アドレス変換装置は、 前記ホストアドレスがメモリアドレス空間を示すとき
   に、このアドレスについてＩ／Ｏアドレス空間にアドレ
   ス変換すべきアドレス範囲にあるか否かを判断するホス
   トメモリアドレス変換範囲判断手段と、 このホストメモリアドレス変換範囲判断手段が前記ホス
   トアドレスについてＩ／Ｏアドレス空間にアドレス変換
   すべきアドレス範囲にあると判断したときに、前記ロー
   カルアドレスにおけるＩ／Ｏアドレスの変換先アドレス
   の範囲を決定するローカルＩ／Ｏアドレス空間範囲決定
   手段と、 前記ホストアドレスがＩ／Ｏアドレス空間を示すとき
   に、前記ローカルアドレスにおけるメモリアドレスの変
   換先アドレスの範囲を決定するローカルメモリアドレス
   範囲決定手段とを有し、 前記ホストメモリアドレス変換範囲判断手段は、アドレ
   ス変換すべきアドレス範囲を格納するホストメモリ範囲
   レジスタを含み、 前記ローカルＩ／Ｏアドレス空間範囲決定手段は、変換
   先アドレス範囲の開始番地として第０番地を使用し、前
   記ローカルメモリアドレス範囲決定手段は、変換先アド
   レスの範囲を格納するローカルメモリ範囲レジスタを含
   んでおり、 前記アドレス変換装置は、さらに、 前記ホストアドレスがＩ／Ｏアドレス空間を示すとき
   に、前記ローカルアドレスにおけるＩ／Ｏアドレス空間
   にアドレス変換すべきアドレス範囲にあるか否かを判断
   するホストＩ／Ｏアドレス空間ホール範囲判断手段と、 このホストＩ／Ｏアドレス空間ホール範囲判断手段が前
   記ホストアドレスについてＩ／Ｏアドレス空間にアドレ
   ス変換すべきアドレス範囲にあると判断したときに、前
   記ローカルアドレスにおけるＩ／Ｏアドレス空間の変換
   先アドレスの範囲を決定するローカルＩ／Ｏアドレス空
   間ホール範囲決定手段とを備えたことを特徴とするアド
   レス変換装置。
9. 【請求項９】 前記ホストＩ／Ｏアドレス空間ホール範
   囲判断手段は、あらかじめ固定された値によってアドレ
   ス変換すべきアドレス範囲を判断し、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
   は、前記ホストＩ／Ｏアドレス空間ホール範囲判断手段
   であらかじめ固定された値によって変換先アドレスの範
   囲を決定することを特徴とする請求項８に記載のアドレ
   ス変換装置。
10. 【請求項１０】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、あらかじめ固定された値によってアド
    レス変換すべきアドレス範囲を判断し、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、Ｉ／Ｏアドレス空間の変換先アドレスの範囲を格納
    するローカル周辺ホールレジスタを含むことを特徴とす
    る請求項８に記載のアドレス変換装置。
11. 【請求項１１】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、アドレス変換すべきアドレス範囲を格
    納するホスト周辺ホールレジスタを含み、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、前記ホストＩ／Ｏアドレス空間ホール範囲判断手段
    のホスト周辺ホールレジスタの値によって変換先アドレ
    スの範囲を決定することを特徴とする請求項８に記載の
    アドレス変換装置。
12. 【請求項１２】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、アドレス変換すべきアドレス範囲を格
    納するホスト周辺ホールレジスタを含み、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、Ｉ／Ｏアドレス空間の変換先アドレスの範囲を格納
    するローカル周辺ホールレジスタを含むことを特徴とす
    る請求項８に記載のアドレス変換装置。
13. 【請求項１３】 前記ホストアドレスがＩ／Ｏアドレス
    空間を示すときに、前記ローカルアドレスにおけるＩ／
    Ｏアドレス空間にアドレス変換すべきアドレス範囲にあ
    るか否かを判断するホストＩ／Ｏアドレス空間ホール範
    囲判断手段と、 このホストＩ／Ｏアドレス空間ホール範囲判断手段が前
    記ホストアドレスについてＩ／Ｏアドレス空間にアドレ
    ス変換すべきアドレス範囲にあると判断したときに、前
    記ローカルアドレスにおけるＩ／Ｏアドレス空間の変換
    先アドレスの範囲を決定するローカルＩ／Ｏアドレス空
    間ホール範囲決定手段とをさらに含むことを特徴とする
    請求項２に記載のアドレス変換装置。
14. 【請求項１４】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、あらかじめ固定された値によってアド
    レス変換すべきアドレス範囲を判断し、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、前記ホストＩ／Ｏアドレス空間ホール範囲判断手段
    であらかじめ固定された値によって変換先アドレスの範
    囲を決定することを特徴とする請求項１３に記載のアド
    レス変換装置。
15. 【請求項１５】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、あらかじめ固定された値によってアド
    レス変換すべきアドレス範囲を判断し、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、Ｉ／Ｏアドレス空間の変換先アドレスの範囲を格納
    するローカル周辺ホールレジスタを含むことを特徴とす
    る請求項１３に記載のアドレス変換装置。
16. 【請求項１６】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、アドレス変換すべきアドレス範囲を格
    納するホスト周辺ホールレジスタを含み、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、前記ホストＩ／Ｏアドレス空間ホール範囲判断手段
    のホスト周辺ホールレジスタの値によって変換先アドレ
    スの範囲を決定することを特徴とする請求項１３に記載
    のアドレス変換装置。
17. 【請求項１７】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、アドレス変換すべきアドレス範囲を格
    納するホスト周辺ホールレジスタを含み、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、Ｉ／Ｏアドレス空間の変換先アドレスの範囲を格納
    するローカル周辺ホールレジスタを含むことを特徴とす
    る請求項１３に記載のアドレス変換装置。
18. 【請求項１８】 中央処理装置に接続するホストアドレ
    スバス上のホストアドレスを変換し入出力装置に接続す
    るローカルアドレスバスにローカルアドレスとして前記
    変換されたアドレスを出力する場合において、 前記ホストアドレスにおけるメモリアドレス空間の一部
    を前記ローカルアドレスにおいて前記入出力装置のアド
    レス空間であるＩ／Ｏアドレス空間に変換し、前記ホス
    トアドレスにおけるＩ／Ｏアドレス空間の少なくとも一
    部を前記ローカルアドレスにおけるメモリ空間に変換す
    るアドレス変換装置であって、 前記アドレス変換装置は、 前記ホストアドレスがメモリアドレス空間を示すとき
    に、このアドレスについてＩ／Ｏアドレス空間にアドレ
    ス変換すべきアドレス範囲にあるか否かを判断するホス
    トメモリアドレス変換範囲判断手段と、 このホストメモリアドレス変換範囲判断手段が前記ホス
    トアドレスについてＩ／Ｏアドレス空間にアドレス変換
    すべきアドレス範囲にあると判断したときに、前記ロー
    カルアドレスにおけるＩ／Ｏアドレスの変換先アドレス
    の範囲を決定するローカルＩ／Ｏアドレス空間範囲決定
    手段と、 前記ホストアドレスがＩ／Ｏアドレス空間を示すとき
    に、前記ローカルアドレスにおけるメモリアドレスの変
    換先アドレスの範囲を決定するローカルメモリアドレス
    範囲決定手段とを有し、 前記ホストメモリアドレス変換範囲判断手段は、アドレ
    ス変換すべきアドレス範囲を格納するホストメモリ範囲
    レジスタを含み、 前記ローカルＩ／Ｏアドレス空間範囲決定手段は、変換
    先アドレス範囲を格納するローカルＩ／Ｏアドレス空間
    範囲レジスタを含み、 前記ローカルメモリアドレス範囲決定手段は、変換先ア
    ドレスの範囲を格納するローカルメモリ範囲レジスタを
    含んでおり、 前記アドレス変換装置は、さらに、 前記ホストアドレスがＩ／Ｏアドレス空間を示すとき
    に、前記ローカルアドレスにおけるＩ／Ｏアドレス空間
    にアドレス変換すべきアドレス範囲にあるか否かを判断
    するホストＩ／Ｏアドレス空間ホール範囲判断手段と、 このホストＩ／Ｏアドレス空間ホール範囲判断手段が前
    記ホストアドレスについてＩ／Ｏアドレス空間にアドレ
    ス変換すべきアドレス範囲にあると判断したときに、前
    記ローカルアドレスにおけるＩ／Ｏアドレス空間の変換
    先アドレスの範囲を決定するローカルＩ／Ｏアドレス空
    間ホール範囲決定手段とを備えたことを特徴とするアド
    レス変換装置。
19. 【請求項１９】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、あらかじめ固定された値によってアド
    レス変換すべきアドレス範囲を判断し、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、前記ホストＩ／Ｏアドレス空間ホール範囲判断手段
    であらかじめ固定された値によって変換先アドレスの範
    囲を決定することを特徴とする請求項１８に記載のアド
    レス変換装置。
20. 【請求項２０】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、あらかじめ固定された値によってアド
    レス変換すべきアドレス範囲を判断し、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、Ｉ／Ｏアドレス空間の変換先アドレスの範囲を格納
    するローカル周辺ホールレジスタを含むことを特徴とす
    る請求項１８に記載のアドレス変換装置。
21. 【請求項２１】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、アドレス変換すべきアドレス範囲を格
    納するホスト周辺ホールレジスタを含み、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、前記ホストＩ／Ｏアドレス空間ホール範囲判断手段
    のホスト周辺ホールレジスタの値によって変換先アドレ
    スの範囲を決定することを特徴とする請求項１８に記載
    のアドレス変換装置。
22. 【請求項２２】 前記ホストＩ／Ｏアドレス空間ホール
    範囲判断手段は、アドレス変換すべきアドレス範囲を格
    納するホスト周辺ホールレジスタを含み、 前記ローカルＩ／Ｏアドレス空間ホール範囲決定手段
    は、Ｉ／Ｏアドレス空間の変換先アドレスの範囲を格納
    するローカル周辺ホールレジスタを含むことを特徴とす
    る請求項１８に記載のアドレス変換装置。