JP2000115252A - ネットワ―クデ―タ輻輳を制御する方法及び装置 - Google Patents
ネットワ―クデ―タ輻輳を制御する方法及び装置Info
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- H04L47/30—Flow control; Congestion control in combination with information about buffer occupancy at either end or at transit nodes
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- Data Exchanges In Wide-Area Networks (AREA)
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- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【課題】 ＨＤＬＣ制御器の受信ポート等においてフレ
ームに調整されたネットワークデータの流れを制御する
方法及び装置を提供する。 【解決手段】 本発明によれば、受信ＦＩＦＯメモリ内
におけるフレームオーバーフローを表わすステータスエ
ラーインジケータが受信ＦＩＦＯメモリにおいて発生さ
れる。このステータスエラーインジケータに応答して、
受信ＦＩＦＯメモリ内においてフレームオーバーフロー
が発生したことを表わす早期輻輳インタラプトがホスト
プロセサに対して発生される。入力フレームが破棄され
且つ直接メモリアクセス（ＤＭＡ）ユニットバースト寸
法のワード数を増加させるか又は他のアクティブなプロ
セスのタイムスライスを修正するかのいずれか１つによ
って受信フレームのサービスを向上させる。これによ
り、データの流れにおける輻輳を最小とさせる。
ームに調整されたネットワークデータの流れを制御する
方法及び装置を提供する。 【解決手段】 本発明によれば、受信ＦＩＦＯメモリ内
におけるフレームオーバーフローを表わすステータスエ
ラーインジケータが受信ＦＩＦＯメモリにおいて発生さ
れる。このステータスエラーインジケータに応答して、
受信ＦＩＦＯメモリ内においてフレームオーバーフロー
が発生したことを表わす早期輻輳インタラプトがホスト
プロセサに対して発生される。入力フレームが破棄され
且つ直接メモリアクセス（ＤＭＡ）ユニットバースト寸
法のワード数を増加させるか又は他のアクティブなプロ
セスのタイムスライスを修正するかのいずれか１つによ
って受信フレームのサービスを向上させる。これによ
り、データの流れにおける輻輳を最小とさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、フレームに調整さ
れているネットワークデータの流れを制御し且つコンジ
ェッション即ち輻輳を最小とする方法及び装置に関する
ものであって、更に詳細には、各ポートにおいてＦＩＦ
Ｏを具備しているＨＤＬＣ制御器のようなネットワーク
装置におけるデータの輻輳を制御する技術に関するもの
である。
れているネットワークデータの流れを制御し且つコンジ
ェッション即ち輻輳を最小とする方法及び装置に関する
ものであって、更に詳細には、各ポートにおいてＦＩＦ
Ｏを具備しているＨＤＬＣ制御器のようなネットワーク
装置におけるデータの輻輳を制御する技術に関するもの
である。
【０００２】
【従来の技術】データネットワークは毎日の活動及びビ
ジネスアプリケーションにおいて益々重要なものとなっ
ている。これらのネットワークの殆どは、例えば、しば
しばＴＣＰ／ＩＰとして呼称される伝送制御プロトコル
（ＴＣＰ）及びインターネットプロトコル（ＩＰ）を使
用するインターネットのようなパケット交換型ネットワ
ークである。伝送制御プロトコルはネットワークトラフ
ィックの信頼性のある受信及び送信を管理し、一方イン
ターネットプロトコルはパケットが正しいデスティネー
ション即ち宛先へ送られることを確保するためのルーチ
ング即ち経路付けの役割を担っている。
ジネスアプリケーションにおいて益々重要なものとなっ
ている。これらのネットワークの殆どは、例えば、しば
しばＴＣＰ／ＩＰとして呼称される伝送制御プロトコル
（ＴＣＰ）及びインターネットプロトコル（ＩＰ）を使
用するインターネットのようなパケット交換型ネットワ
ークである。伝送制御プロトコルはネットワークトラフ
ィックの信頼性のある受信及び送信を管理し、一方イン
ターネットプロトコルはパケットが正しいデスティネー
ション即ち宛先へ送られることを確保するためのルーチ
ング即ち経路付けの役割を担っている。
【０００３】典型的なネットワークにおいては、スイッ
チングノード及び端部ノードのみならず伝送リンクから
なるメッシュが設けられる。端部ノードは、典型的に、
パケットが受信され且つそのデスティネーション即ち宛
先へ到達するために正しい外へ出るリンク上に送信され
ることを確保する。スイッチングノードは、典型的に、
パケットスイッチ、又はルータ、又は中間システムとし
て呼称される。データトラフィックにおけるソース即ち
発信元及びデスティネーション即ち宛先（端部ノード）
はホスト及び端部システムとして呼称することが可能で
ある。これらのホスト及び端部システムは、典型的に、
パソコン、ワークステーション及びその他のターミナル
である。
チングノード及び端部ノードのみならず伝送リンクから
なるメッシュが設けられる。端部ノードは、典型的に、
パケットが受信され且つそのデスティネーション即ち宛
先へ到達するために正しい外へ出るリンク上に送信され
ることを確保する。スイッチングノードは、典型的に、
パケットスイッチ、又はルータ、又は中間システムとし
て呼称される。データトラフィックにおけるソース即ち
発信元及びデスティネーション即ち宛先（端部ノード）
はホスト及び端部システムとして呼称することが可能で
ある。これらのホスト及び端部システムは、典型的に、
パソコン、ワークステーション及びその他のターミナル
である。
【０００４】コンピュータの間においての情報の移動を
助けるために、開放型システム間相互接続（ＯＳＩ）モ
デルが開発されている。コンピュータの間での情報を移
動させる各問題は該モデルにおいてはレイヤ（層）によ
って表わされ、従って、標準用の枠組を確立している。
２つのシステムはプロトコルスタック内のレイヤの間に
おいてのみ通信を行う。然しながら、他のシステム内の
純粋なレイヤと通信を行うことが望ましく、且つこのよ
うな結果を達成するために、情報はパケットとしても知
られるプロトコルデータ単位（ＰＤＵ）によって交換さ
れる。ＰＤＵはデータのみならずアドレスのような制御
情報を包含するヘッダを有している。ソース即ち発信元
において、当業者にとって公知の如く、各レイヤはそれ
自身のヘッダを付加する。物理レイヤから始まって、７
個のレイヤ、即ち（１）物理レイヤ、（２）データリン
クレイヤ、（３）ネットワークレイヤ、（４）トランス
ポートレイヤ、（５）セッションレイヤ、（６）プレゼ
ンテーションレイヤ、（７）アプリケーションレイヤを
有している。
助けるために、開放型システム間相互接続（ＯＳＩ）モ
デルが開発されている。コンピュータの間での情報を移
動させる各問題は該モデルにおいてはレイヤ（層）によ
って表わされ、従って、標準用の枠組を確立している。
２つのシステムはプロトコルスタック内のレイヤの間に
おいてのみ通信を行う。然しながら、他のシステム内の
純粋なレイヤと通信を行うことが望ましく、且つこのよ
うな結果を達成するために、情報はパケットとしても知
られるプロトコルデータ単位（ＰＤＵ）によって交換さ
れる。ＰＤＵはデータのみならずアドレスのような制御
情報を包含するヘッダを有している。ソース即ち発信元
において、当業者にとって公知の如く、各レイヤはそれ
自身のヘッダを付加する。物理レイヤから始まって、７
個のレイヤ、即ち（１）物理レイヤ、（２）データリン
クレイヤ、（３）ネットワークレイヤ、（４）トランス
ポートレイヤ、（５）セッションレイヤ、（６）プレゼ
ンテーションレイヤ、（７）アプリケーションレイヤを
有している。
【０００５】ネットワークシステムは、典型的に、ルー
チングアルゴリズムを使用することによって最適な経路
を決定することが可能なルータを使用する。ルータは、
又、各パケットに対するルーチング経路に基づいて、入
力ポートに到着したパケットを出力ポートへスイッチさ
せる。ルーチングアルゴリズム（即ちルーチングプロト
コル）は、与えられたデスティネーションアドレスを具
備するパケットを送るために次のルータへポイントする
即ち指し示すエントリからなるルーチングテーブルを初
期化し且つ維持するために使用される。典型的に、ネッ
トワーク内の各リンクに対して固定したコストが割り当
てられ且つコストはリンク帯域幅及び／又はコストを反
映する。最も低いコストの経路が他のルータとネットワ
ークトポロジィ及びリンクコスト情報を交換した後にル
ータによって決定することが可能である。
チングアルゴリズムを使用することによって最適な経路
を決定することが可能なルータを使用する。ルータは、
又、各パケットに対するルーチング経路に基づいて、入
力ポートに到着したパケットを出力ポートへスイッチさ
せる。ルーチングアルゴリズム（即ちルーチングプロト
コル）は、与えられたデスティネーションアドレスを具
備するパケットを送るために次のルータへポイントする
即ち指し示すエントリからなるルーチングテーブルを初
期化し且つ維持するために使用される。典型的に、ネッ
トワーク内の各リンクに対して固定したコストが割り当
てられ且つコストはリンク帯域幅及び／又はコストを反
映する。最も低いコストの経路が他のルータとネットワ
ークトポロジィ及びリンクコスト情報を交換した後にル
ータによって決定することが可能である。
【０００６】２つの低いレベルのレイヤ、即ち物理レイ
ヤ及びデータリンクレイヤは、典型的に、ＩＥＥＥ８０
２委員会によって開発されたローカルエリアネットワー
ク用の標準によって支配される。データリンクレイヤ
は、典型的に、２つのサブレイヤに分割されており、論
理リンク制御（ＬＬＣ）サブレイヤは例えばフレーム
化、フロー制御、エラー制御、アドレッシング等の機能
を定義する。ＬＬＣプロトコルはＨＤＬＣプロトコルの
修正版である。媒体アクセス制御（ＭＡＣ）サブレイヤ
は共通媒体に対する伝送アクセスを制御する。
ヤ及びデータリンクレイヤは、典型的に、ＩＥＥＥ８０
２委員会によって開発されたローカルエリアネットワー
ク用の標準によって支配される。データリンクレイヤ
は、典型的に、２つのサブレイヤに分割されており、論
理リンク制御（ＬＬＣ）サブレイヤは例えばフレーム
化、フロー制御、エラー制御、アドレッシング等の機能
を定義する。ＬＬＣプロトコルはＨＤＬＣプロトコルの
修正版である。媒体アクセス制御（ＭＡＣ）サブレイヤ
は共通媒体に対する伝送アクセスを制御する。
【０００７】ハイレベルデータリンク制御（ＨＤＬＣ）
は遠隔装置間でのデータ伝送操作の正確性をチェックす
るための通信制御手順であり、その場合には、データは
フレームとして知られる単位で伝送され、且つフレーム
のシーケンスをチェックし且つ伝送操作期間中にビット
が失われるか又は反転されることに起因したエラーを検
知するための手順が存在している。データリンクのセッ
トアップ（設定）及び終了を制御する機能も存在してい
る。ＨＤＬＣにおいては、伝送リンクにわたってのビッ
ト同期データ通信が制御される。ＨＤＬＣはＸ．２５と
して知られているＩＴＵパケット交換インターフェース
標準に包含されている。
は遠隔装置間でのデータ伝送操作の正確性をチェックす
るための通信制御手順であり、その場合には、データは
フレームとして知られる単位で伝送され、且つフレーム
のシーケンスをチェックし且つ伝送操作期間中にビット
が失われるか又は反転されることに起因したエラーを検
知するための手順が存在している。データリンクのセッ
トアップ（設定）及び終了を制御する機能も存在してい
る。ＨＤＬＣにおいては、伝送リンクにわたってのビッ
ト同期データ通信が制御される。ＨＤＬＣはＸ．２５と
して知られているＩＴＵパケット交換インターフェース
標準に包含されている。
【０００８】プログラム可能なＨＤＬＣプロトコル制御
器はこれらのシステムにおいて一般的に使用されてい
る。ＨＤＬＣ制御器はコンピュータペリフェラルインタ
ーフェース装置であって、それは国際標準化機構（ＩＳ
Ｏ）ハイレベルデータリンク制御（ＨＤＬＣ）をサポー
トしている。それはフレームレベルの命令セットをサー
ポートすることにより且つフレーム組立−分解及びデー
タ完全性に関連する低レベルタスクのハードウエア実現
によって中央処理装置又はマイクロプロセサユニット
（ＭＰＵ）ソフトウエアを減少している。
器はこれらのシステムにおいて一般的に使用されてい
る。ＨＤＬＣ制御器はコンピュータペリフェラルインタ
ーフェース装置であって、それは国際標準化機構（ＩＳ
Ｏ）ハイレベルデータリンク制御（ＨＤＬＣ）をサポー
トしている。それはフレームレベルの命令セットをサー
ポートすることにより且つフレーム組立−分解及びデー
タ完全性に関連する低レベルタスクのハードウエア実現
によって中央処理装置又はマイクロプロセサユニット
（ＭＰＵ）ソフトウエアを減少している。
【０００９】殆どの通信プロトコルはビット指向型で、
コード依存性であり、且つ全二重通信に対して理想的な
ものである。幾つかの通信適用例としては、ターミナル
対ターミナル、ターミナル対ＭＰＵ、ＭＰＵ対ＭＰＵ、
衛星通信、パケット交換、及びその他の高速データリン
ク等がある。
コード依存性であり、且つ全二重通信に対して理想的な
ものである。幾つかの通信適用例としては、ターミナル
対ターミナル、ターミナル対ＭＰＵ、ＭＰＵ対ＭＰＵ、
衛星通信、パケット交換、及びその他の高速データリン
ク等がある。
【００１０】通信制御器はフレームを構成し且つ受信す
ることに関連するタスクの多くから中央ＭＰＵを解放す
る。フレーム（時折、パケットと呼称される）はリンク
制御及びデータ伝送の両方の目的に使用することの可能
な単一の通信要素である。
ることに関連するタスクの多くから中央ＭＰＵを解放す
る。フレーム（時折、パケットと呼称される）はリンク
制御及びデータ伝送の両方の目的に使用することの可能
な単一の通信要素である。
【００１１】殆どの制御器は外部共用メモリ資源に対す
るアクセスを与える直接メモリアクセス（ＤＭＡ）装置
又は機能を有している。その制御器はＤＭＡ又は非ＤＭ
Ａのいずれかのデータ転送を行うことを可能とする。該
制御器は、ＭＰＵからのコマンドを受付け、そのコマン
ドを実行し、且つインタラプト及び結果をＭＰＵへ供給
する。
るアクセスを与える直接メモリアクセス（ＤＭＡ）装置
又は機能を有している。その制御器はＤＭＡ又は非ＤＭ
Ａのいずれかのデータ転送を行うことを可能とする。該
制御器は、ＭＰＵからのコマンドを受付け、そのコマン
ドを実行し、且つインタラプト及び結果をＭＰＵへ供給
する。
【００１２】イーサネットのようなネットワークにおい
ては、ＨＤＬＣ制御器又は同様の装置が通信プロセサ及
びファームウエアを有しており、それらはデータが入力
するか又は出力するポートの対応するレシーバ即ち受信
器を制御する。典型的に、ポートは受信ＦＩＦＯメモリ
及び送信ＦＩＦＯメモリを有している。入力フレームは
受信ＦＩＦＯメモリ内に受信される。この時に、バスが
要求され且つフレームはバスに沿って転送される。然し
ながら、バスが要求された時とバスがデータ及びフレー
ムを転送するために実際に獲得される時との間の遅延に
対応するバス待ち時間が発生することがしばしばある。
例えばテープレコーダ又はＣＤ−ＲＯＭ等のその他のペ
リフェラル回路をパソコン等のシステムにおいて使用す
ることが可能であり、このことは、本質的に、より大き
な待ち時間を発生させる。
ては、ＨＤＬＣ制御器又は同様の装置が通信プロセサ及
びファームウエアを有しており、それらはデータが入力
するか又は出力するポートの対応するレシーバ即ち受信
器を制御する。典型的に、ポートは受信ＦＩＦＯメモリ
及び送信ＦＩＦＯメモリを有している。入力フレームは
受信ＦＩＦＯメモリ内に受信される。この時に、バスが
要求され且つフレームはバスに沿って転送される。然し
ながら、バスが要求された時とバスがデータ及びフレー
ムを転送するために実際に獲得される時との間の遅延に
対応するバス待ち時間が発生することがしばしばある。
例えばテープレコーダ又はＣＤ−ＲＯＭ等のその他のペ
リフェラル回路をパソコン等のシステムにおいて使用す
ることが可能であり、このことは、本質的に、より大き
な待ち時間を発生させる。
【００１３】受信ＦＩＦＯメモリは有限の寸法を有して
いる。例えばＴ２及びＴ３タイプ周波数等の高速におい
ては、オーバーフローを発生するより多くのコンジェッ
ション（ｃｏｎｇｅｓｔｉｏｎ）即ち輻輳が存在する場
合がある。この輻輳は、配線に沿って送られて来るパケ
ット及びフレームに影響を与え、従って、主要なデータ
の崩壊が発生する前にフレームを保存することが有益的
である。又、喪失フレーム問題を有する単一のダウンス
トリーム（下流）ノードの代わりに、多くのダウンスト
リームノードが強制的に送信ウインドウを再クロックさ
せる場合には状況は迅速に展開し、容易に問題を悪化さ
せる。
いる。例えばＴ２及びＴ３タイプ周波数等の高速におい
ては、オーバーフローを発生するより多くのコンジェッ
ション（ｃｏｎｇｅｓｔｉｏｎ）即ち輻輳が存在する場
合がある。この輻輳は、配線に沿って送られて来るパケ
ット及びフレームに影響を与え、従って、主要なデータ
の崩壊が発生する前にフレームを保存することが有益的
である。又、喪失フレーム問題を有する単一のダウンス
トリーム（下流）ノードの代わりに、多くのダウンスト
リームノードが強制的に送信ウインドウを再クロックさ
せる場合には状況は迅速に展開し、容易に問題を悪化さ
せる。
【００１４】例えば一連のフレームの終りが受信され且
つフレームが破棄される場合等においては、インタラプ
トを発生するために長い時間待機するものではないこと
が望ましい。フレーム送信速度の多くはミリ秒であり且
つイーサネット適用例においては、数ミリ秒で１２０ワ
ードＦＩＦＯ（ある好適な適用例では５１２バイト）を
充填することが可能である。破棄されたフレームをレベ
ルの高いソフトウエアが再送することが可能であるが、
このことはより大きな輻輳を発生させ且つより大きな帯
域幅をとる。このことは全てより大きな問題を発生させ
る。
つフレームが破棄される場合等においては、インタラプ
トを発生するために長い時間待機するものではないこと
が望ましい。フレーム送信速度の多くはミリ秒であり且
つイーサネット適用例においては、数ミリ秒で１２０ワ
ードＦＩＦＯ（ある好適な適用例では５１２バイト）を
充填することが可能である。破棄されたフレームをレベ
ルの高いソフトウエアが再送することが可能であるが、
このことはより大きな輻輳を発生させ且つより大きな帯
域幅をとる。このことは全てより大きな問題を発生させ
る。
【００１５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、例えばＨＤＬＣ制御器等のネットワーク装
置の受信ＦＩＦＯメモリの場合におけるようなポート受
信器における輻輳を減少させ、且つフレームの喪失を減
少させる技術を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、例えばＨＤＬＣ制御器等のネットワーク装
置の受信ＦＩＦＯメモリの場合におけるようなポート受
信器における輻輳を減少させ、且つフレームの喪失を減
少させる技術を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明によれば、ネット
ワーク装置の受信ＦＩＦＯメモリ内においてステータス
エラーインジケータが発生され、それはＦＩＦＯメモリ
内のフレームオーバーフローを表わす。このステータス
エラーインジケータは、通信プロセサによって読取るこ
とが可能であり、且つ受信ＦＩＦＯメモリ内においてフ
レームオーバーフローが発生したことを表わす早期輻輳
インタラプトをホストプロセサに対して発生することが
可能である。入力フレームを破棄することが可能であり
且つ直接メモリアクセス（ＤＭＡ）ユニットバースト寸
法のワード数を増加させるか又はシステムを共用してい
るその他のアクティブなプロセスのタイムスライスを修
正するかのいずれか１つによってＦＩＦＯメモリ内にお
ける受信フレームのサービスを向上させることが可能で
ある。
ワーク装置の受信ＦＩＦＯメモリ内においてステータス
エラーインジケータが発生され、それはＦＩＦＯメモリ
内のフレームオーバーフローを表わす。このステータス
エラーインジケータは、通信プロセサによって読取るこ
とが可能であり、且つ受信ＦＩＦＯメモリ内においてフ
レームオーバーフローが発生したことを表わす早期輻輳
インタラプトをホストプロセサに対して発生することが
可能である。入力フレームを破棄することが可能であり
且つ直接メモリアクセス（ＤＭＡ）ユニットバースト寸
法のワード数を増加させるか又はシステムを共用してい
るその他のアクティブなプロセスのタイムスライスを修
正するかのいずれか１つによってＦＩＦＯメモリ内にお
ける受信フレームのサービスを向上させることが可能で
ある。
【００１７】本発明によれば、フレームに調整されたネ
ットワークデータの流れを制御し、その場合に輻輳を最
小とさせる方法が提供される。本方法は、ＦＩＦＯメモ
リ内のフレームオーバーフローを表わす受信ＦＩＦＯメ
モリ内のステータスエラーインジケータを発生するステ
ップを有している。このステータスエラーインジケータ
に応答して、受信ＦＩＦＯメモリ内においてフレームオ
ーバーフローが発生したことを表わす早期輻輳インタラ
プトをホストプロセサに対して発生することが可能であ
る。フレームオーバーフローを発生した入力フレームを
破棄することが可能であり且つＦＩＦＯメモリ内におい
て受信したフレームのサービスを、直接メモリアクセス
（ＤＭＡ）ユニットバースト寸法のワード数を増加させ
るか又はその他のアクティブなプロセスのタイムスライ
スを修正するかのいずれか１つによって向上させること
が可能である。
ットワークデータの流れを制御し、その場合に輻輳を最
小とさせる方法が提供される。本方法は、ＦＩＦＯメモ
リ内のフレームオーバーフローを表わす受信ＦＩＦＯメ
モリ内のステータスエラーインジケータを発生するステ
ップを有している。このステータスエラーインジケータ
に応答して、受信ＦＩＦＯメモリ内においてフレームオ
ーバーフローが発生したことを表わす早期輻輳インタラ
プトをホストプロセサに対して発生することが可能であ
る。フレームオーバーフローを発生した入力フレームを
破棄することが可能であり且つＦＩＦＯメモリ内におい
て受信したフレームのサービスを、直接メモリアクセス
（ＤＭＡ）ユニットバースト寸法のワード数を増加させ
るか又はその他のアクティブなプロセスのタイムスライ
スを修正するかのいずれか１つによって向上させること
が可能である。
【００１８】本方法は、更に、ステータスエラーインジ
ケータを発生した後にＦＩＦＯメモリから通信プロセサ
へ早期輻輳インタラプトを発生するステップを有するこ
とが可能である。本方法は、又、通信プロセサによって
発生された制御信号から直接メモリアクセスユニットの
インタラプトレジスタ内の早期輻輳通知ビットを設定す
るステップを有することが可能である。直接メモリアク
セスユニットは、ＦＩＦＯメモリ内においてフレームオ
ーバーフローを発生した入力フレームを破棄するために
ホストプロセサを介して早期輻輳通知インタラプトを発
生することが可能である。直接メモリアクセスユニット
から早期輻輳通知インタラプトを発生することを可能と
するためにシステムバスが設けられている。ステータス
エラーインジケータはステータスエラービットを発生す
ることによって発生される。ステータスエラービット
は、又、フリップフロップをセットすることによって発
生される。ＦＩＦＯメモリ内のステータスエラーインジ
ケータは、更に、オーバーフロー条件を表わすＦＩＦＯ
メモリ内のオーバーフロービットをセットするステップ
を有している。
ケータを発生した後にＦＩＦＯメモリから通信プロセサ
へ早期輻輳インタラプトを発生するステップを有するこ
とが可能である。本方法は、又、通信プロセサによって
発生された制御信号から直接メモリアクセスユニットの
インタラプトレジスタ内の早期輻輳通知ビットを設定す
るステップを有することが可能である。直接メモリアク
セスユニットは、ＦＩＦＯメモリ内においてフレームオ
ーバーフローを発生した入力フレームを破棄するために
ホストプロセサを介して早期輻輳通知インタラプトを発
生することが可能である。直接メモリアクセスユニット
から早期輻輳通知インタラプトを発生することを可能と
するためにシステムバスが設けられている。ステータス
エラーインジケータはステータスエラービットを発生す
ることによって発生される。ステータスエラービット
は、又、フリップフロップをセットすることによって発
生される。ＦＩＦＯメモリ内のステータスエラーインジ
ケータは、更に、オーバーフロー条件を表わすＦＩＦＯ
メモリ内のオーバーフロービットをセットするステップ
を有している。
【００１９】フレームに調整されているネットワークデ
ータの流れを制御し輻輳を最小とする装置が提供され
る。本装置は、ＦＩＦＯメモリ内のフレームオーバーフ
ローを表わすステータスエラーインジケータを発生する
手段を具備するＦＩＦＯメモリを有している。直接メモ
リアクセスユニットはインタラプトレジスト及びＦＩＦ
Ｏメモリ内のオーバーフローに対応するステータスエラ
ーインジケータに応答してセットされる早期通知ビット
を有している。直接メモリアクセスユニットから早期輻
輳インタラプトが発生され、且つホストプロセサは直接
メモリアクセスユニットからインタラプトを受取る。次
いで、フレームオーバーフローを発生した入力フレーム
を破棄するために、ホストプロセサからＦＩＦＯメモリ
へ命令が発生される。本装置は、更に、直接メモリアク
セスユニットをホストプロセサと接続するシステムバス
を有しており、その上を早期輻輳通知インタラプトが通
過する。ステーテスエラーインジケータはステータスエ
ラービットを有することが可能であり、且つステータス
エラービットを表わすためにフリップフロップをセット
することが可能である。更に、オーバーフロー条件を表
わすオーバーフロービットをＦＩＦＯメモリ内において
セットすることが可能である。フレームに調整したデー
タの流れを制御し且つ輻輳を最小とさせるネットワーク
装置も提供される。
ータの流れを制御し輻輳を最小とする装置が提供され
る。本装置は、ＦＩＦＯメモリ内のフレームオーバーフ
ローを表わすステータスエラーインジケータを発生する
手段を具備するＦＩＦＯメモリを有している。直接メモ
リアクセスユニットはインタラプトレジスト及びＦＩＦ
Ｏメモリ内のオーバーフローに対応するステータスエラ
ーインジケータに応答してセットされる早期通知ビット
を有している。直接メモリアクセスユニットから早期輻
輳インタラプトが発生され、且つホストプロセサは直接
メモリアクセスユニットからインタラプトを受取る。次
いで、フレームオーバーフローを発生した入力フレーム
を破棄するために、ホストプロセサからＦＩＦＯメモリ
へ命令が発生される。本装置は、更に、直接メモリアク
セスユニットをホストプロセサと接続するシステムバス
を有しており、その上を早期輻輳通知インタラプトが通
過する。ステーテスエラーインジケータはステータスエ
ラービットを有することが可能であり、且つステータス
エラービットを表わすためにフリップフロップをセット
することが可能である。更に、オーバーフロー条件を表
わすオーバーフロービットをＦＩＦＯメモリ内において
セットすることが可能である。フレームに調整したデー
タの流れを制御し且つ輻輳を最小とさせるネットワーク
装置も提供される。
【００２０】
【発明の実施の態様】本発明を本発明の好適実施例が示
されている添付の図面を参照して詳細に説明する。然し
ながら、本発明は、多くの異なる態様で実現することが
可能であり且つ以下に説明する実施例にのみ制限される
べきものとして解釈されるべきではない。そうではな
く、これらの実施例は本発明の開示が完全なものであり
且つ当業者にとって本発明の範囲を完全に伝達するよう
に提供されるものである。尚、本明細書にわたって同一
の構成要素には同一の参照番号を使用している。
されている添付の図面を参照して詳細に説明する。然し
ながら、本発明は、多くの異なる態様で実現することが
可能であり且つ以下に説明する実施例にのみ制限される
べきものとして解釈されるべきではない。そうではな
く、これらの実施例は本発明の開示が完全なものであり
且つ当業者にとって本発明の範囲を完全に伝達するよう
に提供されるものである。尚、本明細書にわたって同一
の構成要素には同一の参照番号を使用している。
【００２１】図１−３を参照し、特に図１及び２を参照
すると、本発明の１例であるネットワーク制御器とホス
トシステムのハイレベルの概略図が示されている。ネッ
トワーク制御器は本発明の１つの特定の実施例において
はＨＤＬＣ制御器である。
すると、本発明の１例であるネットワーク制御器とホス
トシステムのハイレベルの概略図が示されている。ネッ
トワーク制御器は本発明の１つの特定の実施例において
はＨＤＬＣ制御器である。
【００２２】本発明はネットワーク制御器を利用する従
来のネットワークを包含する多数の異なるネットワーク
において使用することが可能である。例えば、本発明は
インターフェースカードからインターフェースカードへ
延在するケーブルによってコンピュータが接続されてい
る多くのローカルエリアネットワークにおいて使用する
ことが可能である。配線用のハブは各ネットワークイン
ターフェースカードへ取付けられているケーブルに対す
る中央点を提供することが可能である。ハブは例えば同
軸、オプチカルファイバ、ツイスト対ワイヤ等のコネク
タを接続することが可能である。１つのタイプの形態
は、１０ベースＴとして知られる非シールド型ツイスト
対ワイヤを使用することが可能である。何故ならば、そ
れは、毎秒１０メガビット（ＭＢＰＳ）の信号速度、直
流即ちベースバンドの信号処理、及びツイスト対ワイヤ
を使用するものだからである。
来のネットワークを包含する多数の異なるネットワーク
において使用することが可能である。例えば、本発明は
インターフェースカードからインターフェースカードへ
延在するケーブルによってコンピュータが接続されてい
る多くのローカルエリアネットワークにおいて使用する
ことが可能である。配線用のハブは各ネットワークイン
ターフェースカードへ取付けられているケーブルに対す
る中央点を提供することが可能である。ハブは例えば同
軸、オプチカルファイバ、ツイスト対ワイヤ等のコネク
タを接続することが可能である。１つのタイプの形態
は、１０ベースＴとして知られる非シールド型ツイスト
対ワイヤを使用することが可能である。何故ならば、そ
れは、毎秒１０メガビット（ＭＢＰＳ）の信号速度、直
流即ちベースバンドの信号処理、及びツイスト対ワイヤ
を使用するものだからである。
【００２３】ネットワークは、典型的に、ネットウエア
（Ｎｅｔ Ｗａｒｅ）ＩＰＸプロトコルに含まれている
デスティネーション（宛先）アドレスを検査するもの等
のルータを有することが可能である。ルータはインター
ネットパケット、リングフレーム又はその他の情報を剥
取り且つＩＰＸパケット及びそのカプセル化したデータ
をリンクを横断して送ることが可能である。ブリッジは
各インターネットパケットのアドレスを検査し且つそれ
を回路を横断して送ることが可能である。
（Ｎｅｔ Ｗａｒｅ）ＩＰＸプロトコルに含まれている
デスティネーション（宛先）アドレスを検査するもの等
のルータを有することが可能である。ルータはインター
ネットパケット、リングフレーム又はその他の情報を剥
取り且つＩＰＸパケット及びそのカプセル化したデータ
をリンクを横断して送ることが可能である。ブリッジは
各インターネットパケットのアドレスを検査し且つそれ
を回路を横断して送ることが可能である。
【００２４】図１は典型的なハイレベルシステムの概略
図を示しており、それは本発明の一般的な方法、装置及
びシステムの例示である。図示されるように、ネットワ
ーク装置としても知られている４個のネットワーク制御
器４０がホストシステム４３へ接続している３２ビット
システムバスへ接続している。ホストマイクロプロセサ
４４が、共用メモリサブシステム４６と同様にシステム
バス４２へ接続している。各制御器４０は４個のポート
５０，５２，５４，５６を有しており、それらは夫々の
ハイレベルデータリンク制御レイヤである全二重プロト
コル線５８へ接続している。
図を示しており、それは本発明の一般的な方法、装置及
びシステムの例示である。図示されるように、ネットワ
ーク装置としても知られている４個のネットワーク制御
器４０がホストシステム４３へ接続している３２ビット
システムバスへ接続している。ホストマイクロプロセサ
４４が、共用メモリサブシステム４６と同様にシステム
バス４２へ接続している。各制御器４０は４個のポート
５０，５２，５４，５６を有しており、それらは夫々の
ハイレベルデータリンク制御レイヤである全二重プロト
コル線５８へ接続している。
【００２５】各ネットワーク制御器４０は次世代のブリ
ッジ及びルータ装置、及びＴ３速度におけるＨＤＬＣ動
作を必要とする装置において使用するように設計されて
いる高性能の４ポート高速ネットワーク制御器である。
各ネットワーク制御器は、好適には、単一のチップとし
て製造される。
ッジ及びルータ装置、及びＴ３速度におけるＨＤＬＣ動
作を必要とする装置において使用するように設計されて
いる高性能の４ポート高速ネットワーク制御器である。
各ネットワーク制御器は、好適には、単一のチップとし
て製造される。
【００２６】図２に示したように、ネットワーク側にお
いては、ネットワーク制御器４０が前述した如く且つ０
乃至３の番号が付けられた４個のポート５０，５２，５
４，５６を有しており、その各々は別個の送信及び受信
ＦＩＦＯを具備しており、半二重又は全二重動作を可能
としている。各ポート５０−５６は送信データハンドラ
６０を有しており、それは送信クロック信号（ＴＣＬ
Ｋ）を受取り且つデータ信号（Ｔ Ｄａｔａ）をライン
トランシーバ６２へ転送する。受信データハンドラ６４
もクロック信号（ＲＣＬＫ）を受取り且つデータをライ
ントランシーバ６２へ送り且つそれから受取る。該ポー
トは、又、各々、図示した送信及び受信先入先出（ＦＩ
ＦＯ）論理回路６６，６８、５１２バイト送信ＦＩＦＯ
７０、制御回路７４、５１２バイト受信ＦＩＦＯ７２を
有している。５１２バイトＦＩＦＯ７０，７２はフレー
ムバス７６へ接続しており且つ制御回路７４は管理バス
７８へ接続している。ＦＩＦＯ論理回路６６，６８及び
データハンドラ６０，６４及び制御回路７４は送信及び
受信（Ｔｘ），（Ｒｘ）５１２バイトＦＩＦＯ用の適宜
の送信及び受信回路として動作する。
いては、ネットワーク制御器４０が前述した如く且つ０
乃至３の番号が付けられた４個のポート５０，５２，５
４，５６を有しており、その各々は別個の送信及び受信
ＦＩＦＯを具備しており、半二重又は全二重動作を可能
としている。各ポート５０−５６は送信データハンドラ
６０を有しており、それは送信クロック信号（ＴＣＬ
Ｋ）を受取り且つデータ信号（Ｔ Ｄａｔａ）をライン
トランシーバ６２へ転送する。受信データハンドラ６４
もクロック信号（ＲＣＬＫ）を受取り且つデータをライ
ントランシーバ６２へ送り且つそれから受取る。該ポー
トは、又、各々、図示した送信及び受信先入先出（ＦＩ
ＦＯ）論理回路６６，６８、５１２バイト送信ＦＩＦＯ
７０、制御回路７４、５１２バイト受信ＦＩＦＯ７２を
有している。５１２バイトＦＩＦＯ７０，７２はフレー
ムバス７６へ接続しており且つ制御回路７４は管理バス
７８へ接続している。ＦＩＦＯ論理回路６６，６８及び
データハンドラ６０，６４及び制御回路７４は送信及び
受信（Ｔｘ），（Ｒｘ）５１２バイトＦＩＦＯ用の適宜
の送信及び受信回路として動作する。
【００２７】システム側においては、制御器４０は高速
（２５乃至３３ＭＨｚ）の３２ビットシステムバスイン
ターフェース制御ユニット（ＳＢＩ）８０を有してお
り、それは制御器のシステムバスの使用を最小とさせ且
つその性能を最大とさせるために単一サイクルワード転
送を使用する。直接メモリアクセスユニット（ＤＭＡ）
動作は該装置がバスマスタとなることを可能とし、且つ
格納及び転送アプリケーションに対する効率的なバッフ
ァ管理アルゴリズムを使用することが可能である。シス
テムバスインターフェース制御ユニット８０は共用バス
インターフェース回路８２、バススレーブ制御器８４、
ＤＭＡ制御器でもあるＤＭＡバスマスタ制御器即ち直接
メモリアクセスユニット８５、コンフィギュレーション
（形態特定）データ転送エンジン８６、管理データ転送
エンジン８８（それは両方とも管理バス７８に対して通
信を行う）、且つフレームバス７６に対して通信を行う
フレームデータ転送エンジン９０を有している。
（２５乃至３３ＭＨｚ）の３２ビットシステムバスイン
ターフェース制御ユニット（ＳＢＩ）８０を有してお
り、それは制御器のシステムバスの使用を最小とさせ且
つその性能を最大とさせるために単一サイクルワード転
送を使用する。直接メモリアクセスユニット（ＤＭＡ）
動作は該装置がバスマスタとなることを可能とし、且つ
格納及び転送アプリケーションに対する効率的なバッフ
ァ管理アルゴリズムを使用することが可能である。シス
テムバスインターフェース制御ユニット８０は共用バス
インターフェース回路８２、バススレーブ制御器８４、
ＤＭＡ制御器でもあるＤＭＡバスマスタ制御器即ち直接
メモリアクセスユニット８５、コンフィギュレーション
（形態特定）データ転送エンジン８６、管理データ転送
エンジン８８（それは両方とも管理バス７８に対して通
信を行う）、且つフレームバス７６に対して通信を行う
フレームデータ転送エンジン９０を有している。
【００２８】ユーザによって直接的にアクセス可能なも
のではないが、ネットワーク制御器は、又、通信プロセ
サコア又は単に通信プロセサ（ＣＰＣ）９２と呼ばれる
埋込型の３２ビットＲＩＳＣプロセサを有している。Ｃ
ＰＣは、ポート毎の統計の収集、ＤＭＡモードバッファ
管理及びデータ転送、チップ自己テスト及びホスト／チ
ッププリミティブコマンド／応答交換等の活動を取扱
う。ＣＰＣ９２はＣＰＵ９４、ＡＬＵ９６、タイマ９
８、ＲＡＭ１００、ファームウエアＲＯＭ１０２、イン
タラプトハンドラ１０４を有している。
のではないが、ネットワーク制御器は、又、通信プロセ
サコア又は単に通信プロセサ（ＣＰＣ）９２と呼ばれる
埋込型の３２ビットＲＩＳＣプロセサを有している。Ｃ
ＰＣは、ポート毎の統計の収集、ＤＭＡモードバッファ
管理及びデータ転送、チップ自己テスト及びホスト／チ
ッププリミティブコマンド／応答交換等の活動を取扱
う。ＣＰＣ９２はＣＰＵ９４、ＡＬＵ９６、タイマ９
８、ＲＡＭ１００、ファームウエアＲＯＭ１０２、イン
タラプトハンドラ１０４を有している。
【００２９】管理及びフレームデータ転送を効率的な態
様でサポートするために、内部バスが制御器のサブシス
テムの全てを接続している。別のバス、及び管理バス７
８及びフレームバス７６は夫々の管理データ及びフレー
ムデータに対して使用され、並列性を増加させ且つそれ
により性能を増加させる。制御器４０は当業者によって
公知の方法によってチップ上に形成される。
様でサポートするために、内部バスが制御器のサブシス
テムの全てを接続している。別のバス、及び管理バス７
８及びフレームバス７６は夫々の管理データ及びフレー
ムデータに対して使用され、並列性を増加させ且つそれ
により性能を増加させる。制御器４０は当業者によって
公知の方法によってチップ上に形成される。
【００３０】格納及び転送適用例に対して設計される場
合には、ネットワーク制御器４０は３２ビットデータ又
はフレームバス４２を介してシステムメモリと８個のオ
ンチップの５１２バイトＦＩＦＯ７０，７４との間でフ
レームを転送するためにオンチップのＤＭＡエンジン及
び効率的なバッファ管理アルゴリズムを使用する。この
動作においては、制御器４０はネゴシエーションによっ
てバスマスタとなり、システムバスの所有を獲得し、次
いで、チップとシステムメモリ４６との間でフレーム及
び管理データを直接的に移動させる。ホストプロセサ４
４はバススレーブモードで動作する同一のバスを使用す
ることによって制御器のオンチップのコンフィギュレー
ション（形態特定）／ステータスレジスタへ直接アクセ
スすることが可能である。
合には、ネットワーク制御器４０は３２ビットデータ又
はフレームバス４２を介してシステムメモリと８個のオ
ンチップの５１２バイトＦＩＦＯ７０，７４との間でフ
レームを転送するためにオンチップのＤＭＡエンジン及
び効率的なバッファ管理アルゴリズムを使用する。この
動作においては、制御器４０はネゴシエーションによっ
てバスマスタとなり、システムバスの所有を獲得し、次
いで、チップとシステムメモリ４６との間でフレーム及
び管理データを直接的に移動させる。ホストプロセサ４
４はバススレーブモードで動作する同一のバスを使用す
ることによって制御器のオンチップのコンフィギュレー
ション（形態特定）／ステータスレジスタへ直接アクセ
スすることが可能である。
【００３１】通信プロセサ９２は別個のプログラム及び
データバスを具備するハーバード（Ｈａｒｖａｒｄ）型
アーキテクチュアを使用し、該バスは同時的なデータの
トランズアクションをサポートする。典型的に、クロッ
クサイクル当たり１個の命令を効果的に実行するために
４ステージパイプライン型制御ユニットが使用されてい
る。このアーキテクチュアによって必要とされる高性能
を与えるために、通信プロセサによって使用されている
内部ＳＲＡＭ１００は３個のポートを有することが可能
であり、且つ、典型的に、トライポートＲＡＭ（ＴＰ
Ｒ）と呼称される。このアーキテクチュアを使用するこ
とにより、１個のレジスタ（ＴＰＲ）からの読取、ＡＬ
Ｕ演算、異なるレジスタ又はＴＰＲ位置への書込の全て
が１つの命令での同一のクロックサイクル内において発
生することを可能とする。
データバスを具備するハーバード（Ｈａｒｖａｒｄ）型
アーキテクチュアを使用し、該バスは同時的なデータの
トランズアクションをサポートする。典型的に、クロッ
クサイクル当たり１個の命令を効果的に実行するために
４ステージパイプライン型制御ユニットが使用されてい
る。このアーキテクチュアによって必要とされる高性能
を与えるために、通信プロセサによって使用されている
内部ＳＲＡＭ１００は３個のポートを有することが可能
であり、且つ、典型的に、トライポートＲＡＭ（ＴＰ
Ｒ）と呼称される。このアーキテクチュアを使用するこ
とにより、１個のレジスタ（ＴＰＲ）からの読取、ＡＬ
Ｕ演算、異なるレジスタ又はＴＰＲ位置への書込の全て
が１つの命令での同一のクロックサイクル内において発
生することを可能とする。
【００３２】制御器の動作（バッファ管理及びデータ転
送、チップ自己テスト及びホスト／チッププリミティブ
コマンド／応答交換、及び統計収集を包含する）を制御
するファームウエアプログラムはＲＯＭ１０２内に包含
されており、それはオンチップの８ＫＲＯＭとすること
が可能である。
送、チップ自己テスト及びホスト／チッププリミティブ
コマンド／応答交換、及び統計収集を包含する）を制御
するファームウエアプログラムはＲＯＭ１０２内に包含
されており、それはオンチップの８ＫＲＯＭとすること
が可能である。
【００３３】ネットワーク制御器４０は外部的に供給さ
れたシステムクロックから内部システムクロックを発生
するためにフェーズロックループ（ＰＬＬ）を使用して
いる。このＰＬＬによって発生されたシステムクロック
は性能に影響を与える場合のある信号対システムクロッ
クチェーンを最小とするように遅延される。その結果、
制御器システムクロックは２５又は３３ＭＨｚでなけれ
ばならない。
れたシステムクロックから内部システムクロックを発生
するためにフェーズロックループ（ＰＬＬ）を使用して
いる。このＰＬＬによって発生されたシステムクロック
は性能に影響を与える場合のある信号対システムクロッ
クチェーンを最小とするように遅延される。その結果、
制御器システムクロックは２５又は３３ＭＨｚでなけれ
ばならない。
【００３４】説明の便宜上、図１−８を参照して動作の
外観について説明し、次いでその後の図面を参照して動
作のより詳細について説明する。制御器が初期化され且
つポートがアップし且つ稼動状態となると、典型的なフ
レーム受信が以下の如くに進行する。フレームの開始フ
ラグの二進０１１１１１１０パターンがＨＤＬＣポート
受信器回路によって検知され、それはＲｘＦＩＦＯ論理
６８、Ｒｘデータハンドラ６４、ライントランシーバ６
２を有している。この直列のデジタルデータストリーム
はＨＤＬＣポートの受信器回路へ流れ、そこでフレーム
の始め（非フラグパターン）に対するサーチが行われて
オクテット（ｏｃｔｅｔ）の整合及びフレームの始めが
確立される。フレームチェックシーケンス（ＦＣＳ）の
計算が実際のフレームの後の最初のオクテットに関して
開始される。
外観について説明し、次いでその後の図面を参照して動
作のより詳細について説明する。制御器が初期化され且
つポートがアップし且つ稼動状態となると、典型的なフ
レーム受信が以下の如くに進行する。フレームの開始フ
ラグの二進０１１１１１１０パターンがＨＤＬＣポート
受信器回路によって検知され、それはＲｘＦＩＦＯ論理
６８、Ｒｘデータハンドラ６４、ライントランシーバ６
２を有している。この直列のデジタルデータストリーム
はＨＤＬＣポートの受信器回路へ流れ、そこでフレーム
の始め（非フラグパターン）に対するサーチが行われて
オクテット（ｏｃｔｅｔ）の整合及びフレームの始めが
確立される。フレームチェックシーケンス（ＦＣＳ）の
計算が実際のフレームの後の最初のオクテットに関して
開始される。
【００３５】直列対３２ビット並列ワード変換が該受信
器回路によって実施され且つデータワードが受信器（Ｒ
ｘ）ＦＩＦＯ７４内に格納される。この動作の始めにお
いてＲｘＦＩＦＯ７４が空であったと仮定すると、受信
データは受信ＦＩＦＯ７４内のワード数がプログラムさ
れているウォーターマーク（ｗａｔｅｒｍａｒｋ）設定
よりも大きくなるまで、継続して受信ＦＩＦＯ７４を充
填する。以下に更に詳細に説明するように、この点にお
いて、オンチップＲＩＳＣ９２上で稼動しているファー
ムウエア１０２に対して受信ＦＩＦＯ７４に対するデー
タ転送を要求するインタラプトが発行される。このイン
タラプトはネットワーク制御器４２内部のものであって
ホストシステム４４からは見えないものである。
器回路によって実施され且つデータワードが受信器（Ｒ
ｘ）ＦＩＦＯ７４内に格納される。この動作の始めにお
いてＲｘＦＩＦＯ７４が空であったと仮定すると、受信
データは受信ＦＩＦＯ７４内のワード数がプログラムさ
れているウォーターマーク（ｗａｔｅｒｍａｒｋ）設定
よりも大きくなるまで、継続して受信ＦＩＦＯ７４を充
填する。以下に更に詳細に説明するように、この点にお
いて、オンチップＲＩＳＣ９２上で稼動しているファー
ムウエア１０２に対して受信ＦＩＦＯ７４に対するデー
タ転送を要求するインタラプトが発行される。このイン
タラプトはネットワーク制御器４２内部のものであって
ホストシステム４４からは見えないものである。
【００３６】インタラプトを受取ると、ファームウエア
１０２は要求するポートに対する現在の受信記述子（前
にフェッチしたもの）のオンチップコピーをチェックす
る。それがバッファの所有を有するものでない場合に
は、オンチップＤＭＡが検査のために適切な記述子を再
度フェッチすべく指示する。制御器４０は２つのイベン
トのうちの１つが発生するまで繰返し記述子をフェッチ
する。即ち、（１）バッファの所有がそれに与えられる
か、又は（２）受信ＦＩＦＯがオーバッフロー（この場
合にはフレームが失われる）のいずれかである。バッフ
ァの所有が許可されると、ファームウエアは、受信（Ｒ
ｘ）ＦＩＦＯ７４からシステムメモリ内の受信バッファ
へバースト寸法のフレームデータワードを転送すべくＤ
ＭＡに指示することによってこのインタラプトに応答す
る。第一バーストの受信フレームをシステムメモリへ送
信すると、マスタインタラプトレジスタ（ＭＩＲ）を介
してホストに対してＦＡＮ（フレームアドレス通知）イ
ンタラプトを発生することが可能である。
１０２は要求するポートに対する現在の受信記述子（前
にフェッチしたもの）のオンチップコピーをチェックす
る。それがバッファの所有を有するものでない場合に
は、オンチップＤＭＡが検査のために適切な記述子を再
度フェッチすべく指示する。制御器４０は２つのイベン
トのうちの１つが発生するまで繰返し記述子をフェッチ
する。即ち、（１）バッファの所有がそれに与えられる
か、又は（２）受信ＦＩＦＯがオーバッフロー（この場
合にはフレームが失われる）のいずれかである。バッフ
ァの所有が許可されると、ファームウエアは、受信（Ｒ
ｘ）ＦＩＦＯ７４からシステムメモリ内の受信バッファ
へバースト寸法のフレームデータワードを転送すべくＤ
ＭＡに指示することによってこのインタラプトに応答す
る。第一バーストの受信フレームをシステムメモリへ送
信すると、マスタインタラプトレジスタ（ＭＩＲ）を介
してホストに対してＦＡＮ（フレームアドレス通知）イ
ンタラプトを発生することが可能である。
【００３７】受信ＦＩＦＯ７４充填（ネットワーク制御
器受信器回路による）、受信器対ファームウエアのイン
タラプト、ＦＩＦＯを空にすること（ＤＭＡ）によるサ
イクルが、フレームの終りが受信器回路によって遭遇さ
れるまで継続して行われる。この点において、該フレー
ムのフレームチェックシーケンス（ＦＣＳ）が受信器回
路によってチェックされ且つ受信ステータスワードが発
生され且つ受信ＦＩＦＯ７４内のフレームの後にアペン
ド即ち添付される。以下に説明するように、フレームの
残り及び受信ステータスワードがシステムメモリ内の受
信バッファへ転送されるまで受信器対ファームウエアイ
ンタラプトは継続する。ファームウエアは受信記述子内
の所有、メッセージ寸法、エラーフラグ等をアップデー
トするためにオンチップＤＭＡ８５を使用し、次いで、
完了した受信を表わすマスタインタラプトレジスタ（Ｍ
ＩＲ）（図８Ｂ）を介してホストに対して「フレーム受
信済」インタラプト（ＲＩＮＴ）を発行する。
器受信器回路による）、受信器対ファームウエアのイン
タラプト、ＦＩＦＯを空にすること（ＤＭＡ）によるサ
イクルが、フレームの終りが受信器回路によって遭遇さ
れるまで継続して行われる。この点において、該フレー
ムのフレームチェックシーケンス（ＦＣＳ）が受信器回
路によってチェックされ且つ受信ステータスワードが発
生され且つ受信ＦＩＦＯ７４内のフレームの後にアペン
ド即ち添付される。以下に説明するように、フレームの
残り及び受信ステータスワードがシステムメモリ内の受
信バッファへ転送されるまで受信器対ファームウエアイ
ンタラプトは継続する。ファームウエアは受信記述子内
の所有、メッセージ寸法、エラーフラグ等をアップデー
トするためにオンチップＤＭＡ８５を使用し、次いで、
完了した受信を表わすマスタインタラプトレジスタ（Ｍ
ＩＲ）（図８Ｂ）を介してホストに対して「フレーム受
信済」インタラプト（ＲＩＮＴ）を発行する。
【００３８】典型的なフレーム送信は以下のようにして
行われる。全てのフレームは送信記述子リング２０２
（図３）におけるエントリに対して割当てられている送
信フレームデータバッファ２０４からネットワーク制御
器４０によって送信される。システムがフレームを送信
するためにネットワーク制御器４０に対して準備がされ
ている場合には、それは関連する送信記述子の所有を放
棄し、次いで、２つのことのうちの１つを行う。即ち、
（１）制御器の送信ポールタイマが期間満了し、チップ
をしてそれが所有するバッファを探すためにＴｘ記述子
をポールすることを待機するか、又は（２）ホストによ
るシステムモードレジスタ（ＳＭＲ）を介しての送信要
求（ＴＤＭＤ）が発行されるかのいずれかである。いず
れの場合においても、ファームウエアはバッファからバ
ースト寸法の量のフレームデータをフェッチし且つそれ
を適宜のポートの送信ＦＩＦＯ内に配置させることを開
始すべくＤＭＡに命令する。これは、ＦＩＦＯがプログ
ラムされているウォーターマークより上に充填されるま
で又はフレームの終りに到達するまで継続する。
行われる。全てのフレームは送信記述子リング２０２
（図３）におけるエントリに対して割当てられている送
信フレームデータバッファ２０４からネットワーク制御
器４０によって送信される。システムがフレームを送信
するためにネットワーク制御器４０に対して準備がされ
ている場合には、それは関連する送信記述子の所有を放
棄し、次いで、２つのことのうちの１つを行う。即ち、
（１）制御器の送信ポールタイマが期間満了し、チップ
をしてそれが所有するバッファを探すためにＴｘ記述子
をポールすることを待機するか、又は（２）ホストによ
るシステムモードレジスタ（ＳＭＲ）を介しての送信要
求（ＴＤＭＤ）が発行されるかのいずれかである。いず
れの場合においても、ファームウエアはバッファからバ
ースト寸法の量のフレームデータをフェッチし且つそれ
を適宜のポートの送信ＦＩＦＯ内に配置させることを開
始すべくＤＭＡに命令する。これは、ＦＩＦＯがプログ
ラムされているウォーターマークより上に充填されるま
で又はフレームの終りに到達するまで継続する。
【００３９】プログラムされている送信開始点を満足す
るのに充分なワードが送信ＦＩＦＯ７０内に存在する
と、送信データハンドラ６０、送信ＦＩＦＯ論理６６、
ライントランシーバ６２を包含する送信器回路が送信を
開始する。この送信器回路は並列対直列変換を行い、連
続する直列データストリームを送り出す。開始フラグが
送られ、それに続いてフレームデータ及びそのフレーム
に対するサイクル冗長性チェック（ＣＲＣ）又はＦＣＳ
が送られる。フレームチェックシーケンス（ＦＣＳ）の
計算はフレームの最初のオクテットで開始する。送信Ｆ
ＩＦＯ７０がウォーターマーク設定より低い空の状態に
なると、送信器回路はオンチップファームウエア１０２
に対してプライベートインタラプトを発行し、システム
メモリから更なるデータをコピーすることを要求する。
るのに充分なワードが送信ＦＩＦＯ７０内に存在する
と、送信データハンドラ６０、送信ＦＩＦＯ論理６６、
ライントランシーバ６２を包含する送信器回路が送信を
開始する。この送信器回路は並列対直列変換を行い、連
続する直列データストリームを送り出す。開始フラグが
送られ、それに続いてフレームデータ及びそのフレーム
に対するサイクル冗長性チェック（ＣＲＣ）又はＦＣＳ
が送られる。フレームチェックシーケンス（ＦＣＳ）の
計算はフレームの最初のオクテットで開始する。送信Ｆ
ＩＦＯ７０がウォーターマーク設定より低い空の状態に
なると、送信器回路はオンチップファームウエア１０２
に対してプライベートインタラプトを発行し、システム
メモリから更なるデータをコピーすることを要求する。
【００４０】空にすること（送信器ユニットによる）及
び充填すること（ＤＭＡによる）のサイクルは、フレー
ムの終り（ＥＯＦ）が該ＦＩＦＯ内に書き込まれるまで
継続して行われる。送信器が送信ＦＩＦＯからそのフレ
ームの最後のデータを除去すると、それは、オプション
として、それが計算したＦＣＳをアペンド即ち添付する
（制御器によるＦＣＳのアペンド処理はフレーム毎に制
御することが可能である）。送信器はクロージングフラ
グ即ち閉じるためのフラグを送ることによってフレーム
を閉じる。
び充填すること（ＤＭＡによる）のサイクルは、フレー
ムの終り（ＥＯＦ）が該ＦＩＦＯ内に書き込まれるまで
継続して行われる。送信器が送信ＦＩＦＯからそのフレ
ームの最後のデータを除去すると、それは、オプション
として、それが計算したＦＣＳをアペンド即ち添付する
（制御器によるＦＣＳのアペンド処理はフレーム毎に制
御することが可能である）。送信器はクロージングフラ
グ即ち閉じるためのフラグを送ることによってフレーム
を閉じる。
【００４１】ネットワーク制御器４０内部の埋込型プロ
セサ９２は、ホストシステムが使用するためにオンチッ
プレジスタ内に１２個の統計を維持する。これらの統計
はバススレーブコンフィギュレーション／ステータスレ
ジスタ動作を使用してホストによってアクセスされる。
付加的な特徴として、該制御器は以下に説明するように
システムメモリ内のオンチップ統計の完全なコピーを配
置させるためにそれのオンチップＤＭＡを使用すること
が要求される場合がある。
セサ９２は、ホストシステムが使用するためにオンチッ
プレジスタ内に１２個の統計を維持する。これらの統計
はバススレーブコンフィギュレーション／ステータスレ
ジスタ動作を使用してホストによってアクセスされる。
付加的な特徴として、該制御器は以下に説明するように
システムメモリ内のオンチップ統計の完全なコピーを配
置させるためにそれのオンチップＤＭＡを使用すること
が要求される場合がある。
【００４２】システムバスインターフェースユニット
（ＳＢＩ）８０はＤＭＡモードにおいて３つの重要な機
能を実施する。即ち、（１）ＨＤＬＣフレームデータ転
送用のＤＭＡエンジン（バスマスタ）、（２）コンフィ
ギュレーション／ステータスレジスタへアクセスするた
めのマイクロプロセサポート（バススレーブ）、（３）
効果的には２個のインタラプトピン（ＭＩＮＴＲ＃及び
ＰＥＩＮＴＥＲ＃）に対するソース即ち発信元である。
バスマスタ及びバススレーブの両方の動作は同一の３２
ビットデータバスを使用し且つ同一の制御信号の幾つか
を共用する。バススレーブ動作（ＣＢＩＧ）及びバスマ
スタ動作（ＴＢＩＧ）に対する適切なモードを選択する
ために別個のピンが存在している。
（ＳＢＩ）８０はＤＭＡモードにおいて３つの重要な機
能を実施する。即ち、（１）ＨＤＬＣフレームデータ転
送用のＤＭＡエンジン（バスマスタ）、（２）コンフィ
ギュレーション／ステータスレジスタへアクセスするた
めのマイクロプロセサポート（バススレーブ）、（３）
効果的には２個のインタラプトピン（ＭＩＮＴＲ＃及び
ＰＥＩＮＴＥＲ＃）に対するソース即ち発信元である。
バスマスタ及びバススレーブの両方の動作は同一の３２
ビットデータバスを使用し且つ同一の制御信号の幾つか
を共用する。バススレーブ動作（ＣＢＩＧ）及びバスマ
スタ動作（ＴＢＩＧ）に対する適切なモードを選択する
ために別個のピンが存在している。
【００４３】システムバスインターフェースユニット
（ＳＢＩ）８０はホストプロセサ４４の関与なしで共用
バス４２を介してシステムメモリ４６とのブロックデー
タ転送を実施するためのマルチチャンネルＤＭＡユニッ
ト８５を有している。該制御器は、それが管理ブロック
２００、送信又は受信記述子２０６、又は送信又は受信
フレームデータバッファ２０４へのアクセスを必要とす
る場合にシステムバスの所有を要求し、尚、それについ
ては図３を参照して後に説明する。
（ＳＢＩ）８０はホストプロセサ４４の関与なしで共用
バス４２を介してシステムメモリ４６とのブロックデー
タ転送を実施するためのマルチチャンネルＤＭＡユニッ
ト８５を有している。該制御器は、それが管理ブロック
２００、送信又は受信記述子２０６、又は送信又は受信
フレームデータバッファ２０４へのアクセスを必要とす
る場合にシステムバスの所有を要求し、尚、それについ
ては図３を参照して後に説明する。
【００４４】ネットワーク制御器４０がこれらのデータ
構成体のうちの１つへアクセスする毎に、それはバスの
所有に関してネゴシエーションを行い、データ（これは
幾つかのワードである場合がある）を転送し、次いで、
バスの所有を放棄する。与えられたバスの所有に対し
て、逐次的なアドレスのみがアクセスされる。各バスト
ランズアクションの数（転送されるワードの数即ち「バ
ースト寸法」）は異なる場合があり且つフレームデータ
転送及び統計ダンプに対しプログラム可能である。管理
ブロック２００及び記述子転送寸法は必要に応じてネッ
トワーク制御器４０によって決定され且つ１乃至３２の
２個の連続したワードの範囲とすることが可能である。
システムバスインターフェースユニット８０内部のＤＭ
Ａユニット８５は制御器によるシステムバスの利用を最
小とするために単一サイクルアクセスに対する必要なタ
イミングを与える。
構成体のうちの１つへアクセスする毎に、それはバスの
所有に関してネゴシエーションを行い、データ（これは
幾つかのワードである場合がある）を転送し、次いで、
バスの所有を放棄する。与えられたバスの所有に対し
て、逐次的なアドレスのみがアクセスされる。各バスト
ランズアクションの数（転送されるワードの数即ち「バ
ースト寸法」）は異なる場合があり且つフレームデータ
転送及び統計ダンプに対しプログラム可能である。管理
ブロック２００及び記述子転送寸法は必要に応じてネッ
トワーク制御器４０によって決定され且つ１乃至３２の
２個の連続したワードの範囲とすることが可能である。
システムバスインターフェースユニット８０内部のＤＭ
Ａユニット８５は制御器によるシステムバスの利用を最
小とするために単一サイクルアクセスに対する必要なタ
イミングを与える。
【００４５】ネットワーク制御器４０に対するコンフィ
ギュレーション／ステータスレジスタアクセスは、ＤＭ
Ａ転送に対して使用されるものと同一の３２ビットデー
タバスを使用して行うことが可能である。そのために、
制御器がバスマスタである場合にはレジスタアクセスを
実施することは不可能である。コンフィギュレーション
／ステータス（省略して「ｃｏｎｆｉｇ」と言う）動作
は殆どのポピュラーなマイクロプロセサと共に動作する
ように設計されている。ネットワーク制御器内部の全て
の位置は３２ビットレジスタとして実現することが可能
である。全てのコンフィギュレーション（形態特定）及
びステータスレジスタは、ネットワーク統計の全てと共
に、このインターフェースを介してアクセスすることが
可能である。
ギュレーション／ステータスレジスタアクセスは、ＤＭ
Ａ転送に対して使用されるものと同一の３２ビットデー
タバスを使用して行うことが可能である。そのために、
制御器がバスマスタである場合にはレジスタアクセスを
実施することは不可能である。コンフィギュレーション
／ステータス（省略して「ｃｏｎｆｉｇ」と言う）動作
は殆どのポピュラーなマイクロプロセサと共に動作する
ように設計されている。ネットワーク制御器内部の全て
の位置は３２ビットレジスタとして実現することが可能
である。全てのコンフィギュレーション（形態特定）及
びステータスレジスタは、ネットワーク統計の全てと共
に、このインターフェースを介してアクセスすることが
可能である。
【００４６】次に、図４を参照すると、本発明の制御器
の動作は３つの重要なシステムメモリデータ構造、即ち
（１）管理ブロック２００、（２）記述子２０６を有す
る記述子リング２０２、（３）フレームデータバッファ
２０４が関与する。任意の与えられた適用例に対して、
１個の管理ブロック２００、８個の記述子リング２０２
（図３）、複数個のフレームデータバッファ２０４が使
用される。図３に示したように、各ポートにおいて各Ｆ
ＩＦＯ７０，７２に対して１個の記述子リング２０２が
存在している。制御器４０を初期化する前に、ホスト４
４は、システムメモリにおいてこれらのデータ構造を割
当て且つ形態特定することが期待される。管理ブロック
２００は、チップ初期化のため及び制御器によって維持
されているネットワーク統計に対する交換点として使用
される。
の動作は３つの重要なシステムメモリデータ構造、即ち
（１）管理ブロック２００、（２）記述子２０６を有す
る記述子リング２０２、（３）フレームデータバッファ
２０４が関与する。任意の与えられた適用例に対して、
１個の管理ブロック２００、８個の記述子リング２０２
（図３）、複数個のフレームデータバッファ２０４が使
用される。図３に示したように、各ポートにおいて各Ｆ
ＩＦＯ７０，７２に対して１個の記述子リング２０２が
存在している。制御器４０を初期化する前に、ホスト４
４は、システムメモリにおいてこれらのデータ構造を割
当て且つ形態特定することが期待される。管理ブロック
２００は、チップ初期化のため及び制御器によって維持
されているネットワーク統計に対する交換点として使用
される。
【００４７】各記述子リング２０２は、当業者にとって
公知の如く、フレームデータバッファ２０４に対する情
報及びポインタを有するエントリ又は記述子２０６を具
備する循環型のキュー即ち待ち行列である。これらの記
述子及び記述子リングを使用することを示した装置及び
システムの例は米国特許第５，２９９，３１３号及び第
５，１３６，５８２号に開示されており、それらの開示
を引用によって本明細書に取込む。各記述子リング２０
２は制御器４０内の特定のＦＩＦＯ７０，７２に対して
専用とされており、且つ１個のリング内の各２ワード記
述子エントリ２０６はシステムメモリ内の１つの特定の
フレームデータバッファ２０４と関連している（図
５）。データバッファは送信用のフレームを包含するか
又はフレーム自身のためのスペースを与えるメモリのブ
ロック（典型的に、５１２乃至２，０４８バイトの範
囲）として定義される。
公知の如く、フレームデータバッファ２０４に対する情
報及びポインタを有するエントリ又は記述子２０６を具
備する循環型のキュー即ち待ち行列である。これらの記
述子及び記述子リングを使用することを示した装置及び
システムの例は米国特許第５，２９９，３１３号及び第
５，１３６，５８２号に開示されており、それらの開示
を引用によって本明細書に取込む。各記述子リング２０
２は制御器４０内の特定のＦＩＦＯ７０，７２に対して
専用とされており、且つ１個のリング内の各２ワード記
述子エントリ２０６はシステムメモリ内の１つの特定の
フレームデータバッファ２０４と関連している（図
５）。データバッファは送信用のフレームを包含するか
又はフレーム自身のためのスペースを与えるメモリのブ
ロック（典型的に、５１２乃至２，０４８バイトの範
囲）として定義される。
【００４８】制御器４０の初期化の一部として、ホスト
はシステムメモリの１つのセクションを取り分けねばな
らない。このメモリはバッファ管理ポインタ、コンフィ
ギュレーション情報及びポート当たりのネットワーク統
計を保持するために使用される。管理ブロック２００は
統計で周期的にアップデートすることが可能であり且つ
制御器４２によって参照されるので、それは装置の動作
全体にわたりメモリのアクティブ即ち活性状態にある割
当てに留まらねばならない。
はシステムメモリの１つのセクションを取り分けねばな
らない。このメモリはバッファ管理ポインタ、コンフィ
ギュレーション情報及びポート当たりのネットワーク統
計を保持するために使用される。管理ブロック２００は
統計で周期的にアップデートすることが可能であり且つ
制御器４２によって参照されるので、それは装置の動作
全体にわたりメモリのアクティブ即ち活性状態にある割
当てに留まらねばならない。
【００４９】管理ブロック２００（初期化ブロックとも
呼ばれる）は５１２個の隣接したバイトから構成されて
おり且つメモリ内においてワード整合されている。図７
は管理ブロック２００及びその詳細をより詳細に示して
いる。管理ブロックの最初の１５個のワード２００ａは
チップ初期化のために使用される情報を有している。該
制御器は、常に、共用システムメモリ４６から再度一部
又は全てをフェッチすることの命令が与えられない限
り、このセクションのオンチップコピーを参照する。管
理ブロック２００の初期化セクション２００ａは８個の
記述子リング２０２に対するシステムメモリポインタ、
及び６個のオンチップタイマに対するセットアップ情報
及び９個のＤＭＡバスマスタバースト寸法（バス所有当
たりに種々のタイプのデータに対し転送されるワードの
最大数）を包含している。次の隣接する４個のワード２
００ｂは、以下に説明するように、記述子リング２０２
の幾何学的形状及び外部共用メモリ４６における関連す
るフレームデータバッファ寸法を画定するためにホスト
４３によって使用することが可能である。制御器４０は
自動的に（送信）ＴＸ及び（受信）ＲＸ記述子リング２
０２を構築することが可能である（図３）。
呼ばれる）は５１２個の隣接したバイトから構成されて
おり且つメモリ内においてワード整合されている。図７
は管理ブロック２００及びその詳細をより詳細に示して
いる。管理ブロックの最初の１５個のワード２００ａは
チップ初期化のために使用される情報を有している。該
制御器は、常に、共用システムメモリ４６から再度一部
又は全てをフェッチすることの命令が与えられない限
り、このセクションのオンチップコピーを参照する。管
理ブロック２００の初期化セクション２００ａは８個の
記述子リング２０２に対するシステムメモリポインタ、
及び６個のオンチップタイマに対するセットアップ情報
及び９個のＤＭＡバスマスタバースト寸法（バス所有当
たりに種々のタイプのデータに対し転送されるワードの
最大数）を包含している。次の隣接する４個のワード２
００ｂは、以下に説明するように、記述子リング２０２
の幾何学的形状及び外部共用メモリ４６における関連す
るフレームデータバッファ寸法を画定するためにホスト
４３によって使用することが可能である。制御器４０は
自動的に（送信）ＴＸ及び（受信）ＲＸ記述子リング２
０２を構築することが可能である（図３）。
【００５０】管理ブロック２００の残りのワード２００
ｃは適宜のプリミティブによってそのように命令が与え
られる場合に、そのオンチップＨＤＬＣフレーム統計の
イメージを共用システムメモリ４６内にコピーするため
に制御器４０に対しスペースを与える。これらの周期的
な統計のスナップショットはシステムが使用するためで
ある。管理ブロック２００のこれらのワードの割当て
は、統計ダンプ特徴が使用されない場合には要求される
ことはない。
ｃは適宜のプリミティブによってそのように命令が与え
られる場合に、そのオンチップＨＤＬＣフレーム統計の
イメージを共用システムメモリ４６内にコピーするため
に制御器４０に対しスペースを与える。これらの周期的
な統計のスナップショットはシステムが使用するためで
ある。管理ブロック２００のこれらのワードの割当て
は、統計ダンプ特徴が使用されない場合には要求される
ことはない。
【００５１】チップリセットが完了した後に、リセット
進行中ピンが不活性状態となると、図４５及び４６に示
してあり且つセクションＶを参照して以下に詳細に説明
するように、初期化手順が開始することが可能である。
最初に、ホストが管理ブロック２００、記述子リング２
０２、システムメモリ内のフレームデータバッファ２０
４をセットアップする。２番目に、ホスト４４は管理ブ
ロック２００の開始システムアドレスを「管理ブロック
に対するポインタ」（ＰＡＢ）と呼ばれる制御器４０内
部のレジスタに対して管理ブロック２００の開始システ
ムアドレスを書込み、且つ、オプションとして、プリミ
ティブインタラプトをイネーブルさせる。次いで、イン
タラプト（ＩＮＴ）プリミティブがホスト４４によって
ネットワーク制御器に対して発行される。このことは、
制御器をして、管理ブロック２００の最初の３２個のワ
ード（図７）を処理を行うためにネットワーク制御器の
チップ内にコピーさせる。次いで、ネットワーク制御器
はアクノレッジメントＩＮＩＴ＿ＣＯＭＰＬＥＴＥ又は
ＡＣＴ（ＩＮＩＴ）プリミティブインタラプトでホスト
に対して応答する。この点において、ホスト４４はハウ
スキーピングを行うか又は制御器のレジスタの全てのコ
ンフィギュレーション即ち形態特定を行うことが可能で
あり、各ＨＤＬＣポートに対する動作モードを確立し、
送信器及び受信器をイネーブルし、且つ種々のインタラ
プトをイネーブル及びマスクすることが可能である。図
４５に更に詳細に示されているように、完了すると、ホ
ストはネットワーク制御器４０に対してＳＴＡＲＴ（開
始）プリミティブを発行し、通常の動作を開始させる。
ＳＴＡＲＴプリミティブは制御器をして、８個の送信及
び受信記述子リングのうちの各々における最初の２つの
記述子をプリフェッチさせ且つフレーム転送の準備を行
わせる。
進行中ピンが不活性状態となると、図４５及び４６に示
してあり且つセクションＶを参照して以下に詳細に説明
するように、初期化手順が開始することが可能である。
最初に、ホストが管理ブロック２００、記述子リング２
０２、システムメモリ内のフレームデータバッファ２０
４をセットアップする。２番目に、ホスト４４は管理ブ
ロック２００の開始システムアドレスを「管理ブロック
に対するポインタ」（ＰＡＢ）と呼ばれる制御器４０内
部のレジスタに対して管理ブロック２００の開始システ
ムアドレスを書込み、且つ、オプションとして、プリミ
ティブインタラプトをイネーブルさせる。次いで、イン
タラプト（ＩＮＴ）プリミティブがホスト４４によって
ネットワーク制御器に対して発行される。このことは、
制御器をして、管理ブロック２００の最初の３２個のワ
ード（図７）を処理を行うためにネットワーク制御器の
チップ内にコピーさせる。次いで、ネットワーク制御器
はアクノレッジメントＩＮＩＴ＿ＣＯＭＰＬＥＴＥ又は
ＡＣＴ（ＩＮＩＴ）プリミティブインタラプトでホスト
に対して応答する。この点において、ホスト４４はハウ
スキーピングを行うか又は制御器のレジスタの全てのコ
ンフィギュレーション即ち形態特定を行うことが可能で
あり、各ＨＤＬＣポートに対する動作モードを確立し、
送信器及び受信器をイネーブルし、且つ種々のインタラ
プトをイネーブル及びマスクすることが可能である。図
４５に更に詳細に示されているように、完了すると、ホ
ストはネットワーク制御器４０に対してＳＴＡＲＴ（開
始）プリミティブを発行し、通常の動作を開始させる。
ＳＴＡＲＴプリミティブは制御器をして、８個の送信及
び受信記述子リングのうちの各々における最初の２つの
記述子をプリフェッチさせ且つフレーム転送の準備を行
わせる。
【００５２】管理ブロック２００内の最初の８個のエン
トリは各記述子リング２０２（図３）のトップ即ち一番
上のものに対するポインタとして作用するシステムアド
レスである。記述子２０６はメモリ内においてワード整
合（即ちバイト整合）されていなければならないので、
これらのポインタは、常に、最小桁の２つのアドレスビ
ット（バイトアドレス）においてゼロでプログラムされ
るべきである。換言すると、全ての記述子リングポイン
タは４によって均等に割算可能なものとすべきである。
整合されていない記述子リングポインタアドレスから予
測不可能な動作が発生する。ネットワーク制御器４０は
ＩＮＩＴプリミティブが完了するとこれらのポインタの
コピーを参照し、別のＩＮＩＴが実施されるか又はリフ
レッシュ記述子リングプリミティブが発行されない限
り、ＩＮＩＴが影響を有することのない後にシステムメ
モリ内のポインタを変化させる。
トリは各記述子リング２０２（図３）のトップ即ち一番
上のものに対するポインタとして作用するシステムアド
レスである。記述子２０６はメモリ内においてワード整
合（即ちバイト整合）されていなければならないので、
これらのポインタは、常に、最小桁の２つのアドレスビ
ット（バイトアドレス）においてゼロでプログラムされ
るべきである。換言すると、全ての記述子リングポイン
タは４によって均等に割算可能なものとすべきである。
整合されていない記述子リングポインタアドレスから予
測不可能な動作が発生する。ネットワーク制御器４０は
ＩＮＩＴプリミティブが完了するとこれらのポインタの
コピーを参照し、別のＩＮＩＴが実施されるか又はリフ
レッシュ記述子リングプリミティブが発行されない限
り、ＩＮＩＴが影響を有することのない後にシステムメ
モリ内のポインタを変化させる。
【００５３】前述したように、各ポート５０，５２，５
４，５６内の各送信チャンネル及び各受信チャンネルは
全部で８個のリングに対する専用の記述子リング２０２
を使用する（ポート当たり１個の送信リング及び１個の
受信リング）（図３及び４）。記述子リング２０２（図
４）は「記述子２０６」と呼ばれる幾つかの２ワードエ
ントリから構成される循環型のキュー即ち待ち行列であ
る。各記述子エントリ２０６は１個のフレームデータバ
ッファ２０４を記述する。記述子２０６エントリの最初
のワード２０８はそのフレームデータバッファ２０４に
関する情報及びそのフレームデータバッファが収容して
いるフレーム又は部分的なフレームを包含している（図
５）。記述子２０６エントリの２番目のワード２１０は
システムアドレスであり、即ちそれの関連するフレーム
データバッファのトップ即ち一番上に対するポインタで
ある。記述子リング２０２は１乃至８Ｋ個のエントリの
寸法の範囲とすることが可能である。ネットワーク制御
器４０は初期化において管理ブロック２００における各
リングのトップ即ち一番上に対するポインタが与えられ
る。記述子エントリ２０６は、常に、リングのトップ即
ち一番上から初めて逐次的にアクセスされる。記述子リ
ング２０２内の最後の記述子はリングの終りであること
を示すフラグを有している。該制御器は、それがリング
の終りフラグに遭遇すると、そのリング内の最初のエン
トリへリターン即ちラップする。
４，５６内の各送信チャンネル及び各受信チャンネルは
全部で８個のリングに対する専用の記述子リング２０２
を使用する（ポート当たり１個の送信リング及び１個の
受信リング）（図３及び４）。記述子リング２０２（図
４）は「記述子２０６」と呼ばれる幾つかの２ワードエ
ントリから構成される循環型のキュー即ち待ち行列であ
る。各記述子エントリ２０６は１個のフレームデータバ
ッファ２０４を記述する。記述子２０６エントリの最初
のワード２０８はそのフレームデータバッファ２０４に
関する情報及びそのフレームデータバッファが収容して
いるフレーム又は部分的なフレームを包含している（図
５）。記述子２０６エントリの２番目のワード２１０は
システムアドレスであり、即ちそれの関連するフレーム
データバッファのトップ即ち一番上に対するポインタで
ある。記述子リング２０２は１乃至８Ｋ個のエントリの
寸法の範囲とすることが可能である。ネットワーク制御
器４０は初期化において管理ブロック２００における各
リングのトップ即ち一番上に対するポインタが与えられ
る。記述子エントリ２０６は、常に、リングのトップ即
ち一番上から初めて逐次的にアクセスされる。記述子リ
ング２０２内の最後の記述子はリングの終りであること
を示すフラグを有している。該制御器は、それがリング
の終りフラグに遭遇すると、そのリング内の最初のエン
トリへリターン即ちラップする。
【００５４】各記述子２０６の最初のワード内の所有ビ
ット（ＯＢ）２１２は、ホスト又は制御器が関連するフ
レームデータバッファを所有しているか否かを表わす。
所有は、制御器及びホストによって準拠されねばならな
い特定のプロトコルに従う。その規則は簡単である。記
述子２０６の所有が他のものに対して放棄されると、そ
の記述子又はそれと関連するバッファのどの部分も変更
されることはない。ホストはフレーム受信のための空の
バッファ及びフレーム送信のための満杯のフレームデー
タバッファの所有を制御器に与える。逆に、ネットワー
ク制御器はそれが使用した送信バッファ及びそれが満杯
とさせた受信バッファについて所有をホストへ戻す。
ット（ＯＢ）２１２は、ホスト又は制御器が関連するフ
レームデータバッファを所有しているか否かを表わす。
所有は、制御器及びホストによって準拠されねばならな
い特定のプロトコルに従う。その規則は簡単である。記
述子２０６の所有が他のものに対して放棄されると、そ
の記述子又はそれと関連するバッファのどの部分も変更
されることはない。ホストはフレーム受信のための空の
バッファ及びフレーム送信のための満杯のフレームデー
タバッファの所有を制御器に与える。逆に、ネットワー
ク制御器はそれが使用した送信バッファ及びそれが満杯
とさせた受信バッファについて所有をホストへ戻す。
【００５５】任意の与えられたポート上でのフレーム受
信の場合、ホスト４４は空のフレームデータバッファ２
０４に対してポイントする連続した記述子の所有を制御
器４０へ供給することが要求される。そのフレームの正
に最初のワードがメモリ４６へ転送された後に、フレー
ムアドレス通知（ＦＡＮ）インタラプトが発行される
（図１３−２１を参照してセクションＩにおいて後に更
に詳細に説明する）。制御器によって１個のフレームが
完全に受信されると、その構成要素である記述子の所有
は再度割当てられる。ホストは、ＲＩＮＴインタラプト
を介してこのイベントに関しての信号が与えられる。ホ
スト４４は、その信号を発行する特定のポートを推測す
るためにマスタインタラプトレジスタ（ＭＩＲ）（図８
Ｂ）を読むことを余儀なくされる。このことが達成され
ると、そのフレームは何等かの態様でディスパッチ即ち
送給することが可能であり且つ関連する記述子の所有は
制御器へリターンされる。
信の場合、ホスト４４は空のフレームデータバッファ２
０４に対してポイントする連続した記述子の所有を制御
器４０へ供給することが要求される。そのフレームの正
に最初のワードがメモリ４６へ転送された後に、フレー
ムアドレス通知（ＦＡＮ）インタラプトが発行される
（図１３−２１を参照してセクションＩにおいて後に更
に詳細に説明する）。制御器によって１個のフレームが
完全に受信されると、その構成要素である記述子の所有
は再度割当てられる。ホストは、ＲＩＮＴインタラプト
を介してこのイベントに関しての信号が与えられる。ホ
スト４４は、その信号を発行する特定のポートを推測す
るためにマスタインタラプトレジスタ（ＭＩＲ）（図８
Ｂ）を読むことを余儀なくされる。このことが達成され
ると、そのフレームは何等かの態様でディスパッチ即ち
送給することが可能であり且つ関連する記述子の所有は
制御器へリターンされる。
【００５６】典型的な動作においては、ホスト４４は記
述子リング２０２の周りをネットワーク制御器４０に
「追従」し、ネットワーク制御器４０が使用するために
その後に「空の」バッファ記述子２０６を残存させる。
ネットワーク制御器４０がホスト４４の前方に離れ過ぎ
ると、それは記述子リング２０２をラップアラウンドし
且つそれが所有することのない記述子２０６に遭遇する
場合がある。このことが発生すると、入ってくるフレー
ムが失われる場合がある。ホストは、早期輻輳通知（Ｅ
ＣＮ）インタラプトを介して受信ＦＩＦＯ７０のオーバ
ーフローが通知される（図２６−４３を参照してセクシ
ョンＩＩＩにおいて後に更に詳細に説明する）。次い
で、ホストは、更なるフレームの喪失を回避するために
その動作を変更すべく対応することが可能である。
述子リング２０２の周りをネットワーク制御器４０に
「追従」し、ネットワーク制御器４０が使用するために
その後に「空の」バッファ記述子２０６を残存させる。
ネットワーク制御器４０がホスト４４の前方に離れ過ぎ
ると、それは記述子リング２０２をラップアラウンドし
且つそれが所有することのない記述子２０６に遭遇する
場合がある。このことが発生すると、入ってくるフレー
ムが失われる場合がある。ホストは、早期輻輳通知（Ｅ
ＣＮ）インタラプトを介して受信ＦＩＦＯ７０のオーバ
ーフローが通知される（図２６−４３を参照してセクシ
ョンＩＩＩにおいて後に更に詳細に説明する）。次い
で、ホストは、更なるフレームの喪失を回避するために
その動作を変更すべく対応することが可能である。
【００５７】与えられたポート上でのフレーム送信の場
合、ネットワーク制御器４０は送信記述子リング２０２
の周りをホスト４４に「追従」し、ホストが獲得するた
めにその後に使用済のバッファ記述子を残存させる。ホ
ストは１個又はそれ以上のフレームが送信の準備がなさ
れている場合に制御器４０に対して記述子２０６の所有
を与えるに過ぎない。１つのフレームが制御器によって
完全に送信されると、その構成要素の記述子２０６の所
有は再度使用するためにホスト４４へ戻される。ホスト
４４は、このイベントについてＴＩＮＴインタラプトを
介して信号が与えられる。
合、ネットワーク制御器４０は送信記述子リング２０２
の周りをホスト４４に「追従」し、ホストが獲得するた
めにその後に使用済のバッファ記述子を残存させる。ホ
ストは１個又はそれ以上のフレームが送信の準備がなさ
れている場合に制御器４０に対して記述子２０６の所有
を与えるに過ぎない。１つのフレームが制御器によって
完全に送信されると、その構成要素の記述子２０６の所
有は再度使用するためにホスト４４へ戻される。ホスト
４４は、このイベントについてＴＩＮＴインタラプトを
介して信号が与えられる。
【００５８】幾つかの適用例においては、ホスト４４は
受信されるか又は送信されたフレームよりも寸法がより
小さなフレームデータバッファ２０６を使用することを
選択する場合がある。単一のフレームは複数個のバッフ
ァをスパン、即ち複数個のバッファにわたる。このこと
は、ネットワーク制御器４０によってフレームを切断
（受信時に散乱させる）又は組立（送信時に収集する）
することを可能とする。複数個のデータバッファは、関
連する記述子２０６を一緒に「チェーン化」することに
よって１個のフレームの構成要素の断片を保持すること
が可能である。定義上、チェーン化した記述子はそのチ
ェーンの終端の記述子においてフレームの終り（ＥＯ
Ｆ）フラグ２１４がセットされている記述子リング内の
連続したエントリである。換言すると、所有されている
がフレームの終りフラグがセットされていない記述子エ
ントリのバッファは１つのフレームの一部であって、全
体的なフレームではないと考えられる。
受信されるか又は送信されたフレームよりも寸法がより
小さなフレームデータバッファ２０６を使用することを
選択する場合がある。単一のフレームは複数個のバッフ
ァをスパン、即ち複数個のバッファにわたる。このこと
は、ネットワーク制御器４０によってフレームを切断
（受信時に散乱させる）又は組立（送信時に収集する）
することを可能とする。複数個のデータバッファは、関
連する記述子２０６を一緒に「チェーン化」することに
よって１個のフレームの構成要素の断片を保持すること
が可能である。定義上、チェーン化した記述子はそのチ
ェーンの終端の記述子においてフレームの終り（ＥＯ
Ｆ）フラグ２１４がセットされている記述子リング内の
連続したエントリである。換言すると、所有されている
がフレームの終りフラグがセットされていない記述子エ
ントリのバッファは１つのフレームの一部であって、全
体的なフレームではないと考えられる。
【００５９】大きなフレームの受信期間中に、ネットワ
ーク制御器４０はそれが各フレームデータバッファ２０
４を完全に充填すると、１個づつ、記述子２０６を一緒
にチェーン化する。フレームの終りが受取られ且つシス
テムメモリへ転送されると、フレームの終りフラグ（Ｅ
ＯＦ）がそのチェーンの終端記述子内にセットされる。
送信期間中に、ネットワーク制御器４０はチェーン化さ
れたバッファの内容から単一のフレームを逐次的に構築
することが可能である。フレームの送信は、その記述子
がセットされているフレームの終りフラグを有している
バッファに遭遇する場合にのみ終了する。
ーク制御器４０はそれが各フレームデータバッファ２０
４を完全に充填すると、１個づつ、記述子２０６を一緒
にチェーン化する。フレームの終りが受取られ且つシス
テムメモリへ転送されると、フレームの終りフラグ（Ｅ
ＯＦ）がそのチェーンの終端記述子内にセットされる。
送信期間中に、ネットワーク制御器４０はチェーン化さ
れたバッファの内容から単一のフレームを逐次的に構築
することが可能である。フレームの送信は、その記述子
がセットされているフレームの終りフラグを有している
バッファに遭遇する場合にのみ終了する。
【００６０】ネットワーク制御器４０は、関与する最初
の及び最後の記述子エントリをアップデートすることに
よって３個又はそれ以上のフレームデータバッファが一
緒にチェーン化される場合にバスの利用を最適化させる
（図４）。ネットワーク制御器４０がチェーン化されて
いるフレームに関与するバッファについて終了すると、
それは、最初に、最後の記述子の所有をリターンし、次
いで、それは最初の記述子の所有をリターンする。これ
らはフレームの「フェンスポスト（ｆｅｎｃｅｐｏｓ
ｔ）」即ち垣根の支柱である（図４４及びセクションＩ
Ｖにおいて以下に説明する）。ホスト４４は、例えそれ
らが制御器によって所有されているものであっても、全
ての中間のフレームデータバッファの所有を獲得する。
従って、ホストがフレームの終りフラグによってマーク
が付けられていないホストが所有している記述子に遭遇
すると、それは、フレームの終りフラグがセットされて
いる次のホストが所有している記述子に至るまで且つそ
れを包含する全ての次続の記述子の所有を獲得する。
の及び最後の記述子エントリをアップデートすることに
よって３個又はそれ以上のフレームデータバッファが一
緒にチェーン化される場合にバスの利用を最適化させる
（図４）。ネットワーク制御器４０がチェーン化されて
いるフレームに関与するバッファについて終了すると、
それは、最初に、最後の記述子の所有をリターンし、次
いで、それは最初の記述子の所有をリターンする。これ
らはフレームの「フェンスポスト（ｆｅｎｃｅｐｏｓ
ｔ）」即ち垣根の支柱である（図４４及びセクションＩ
Ｖにおいて以下に説明する）。ホスト４４は、例えそれ
らが制御器によって所有されているものであっても、全
ての中間のフレームデータバッファの所有を獲得する。
従って、ホストがフレームの終りフラグによってマーク
が付けられていないホストが所有している記述子に遭遇
すると、それは、フレームの終りフラグがセットされて
いる次のホストが所有している記述子に至るまで且つそ
れを包含する全ての次続の記述子の所有を獲得する。
【００６１】「フェンスポスト」即ち垣根の支柱型チェ
ーン内の最初及び最後の記述子のフラグ及びフィールド
の全ては制御器４０によってアップデートされて、それ
が完全に送信されるか又は受信されるとフレームに関し
ての正確な情報を提供する。記述子２０６の最初のワー
ド２０８は、更に、バッファ寸法２１６及びメッセージ
寸法２１８を有している。受信フレームの場合には、チ
ェーン内の最初の記述子のメッセージ寸法２１８（ＭＳ
ＩＺＥ）フィールドは、単に、関連するフレームデータ
バッファのバイトカウント（何故ならば、これはバッフ
ァ寸法に等しいからである）ではなく、全体的なフレー
ムのバイトカウントでアップデートされる。然しなが
ら、終端記述子のメッセージ寸法フィールド２１８はそ
れの関連するバッファ内のフレームデータによって占有
される実際のバイト数のみを有している。このことは、
バッファ内のフレームデータに続く最初の完全なワード
内に格納されている受信ステータスワードをホストが容
易に捜し出すことを可能とする（注意すべきことである
が、ステータスワードの４バイトはＭＳＩＺＥフィール
ド内に格納されているカウント内に含まれてはいな
い）。
ーン内の最初及び最後の記述子のフラグ及びフィールド
の全ては制御器４０によってアップデートされて、それ
が完全に送信されるか又は受信されるとフレームに関し
ての正確な情報を提供する。記述子２０６の最初のワー
ド２０８は、更に、バッファ寸法２１６及びメッセージ
寸法２１８を有している。受信フレームの場合には、チ
ェーン内の最初の記述子のメッセージ寸法２１８（ＭＳ
ＩＺＥ）フィールドは、単に、関連するフレームデータ
バッファのバイトカウント（何故ならば、これはバッフ
ァ寸法に等しいからである）ではなく、全体的なフレー
ムのバイトカウントでアップデートされる。然しなが
ら、終端記述子のメッセージ寸法フィールド２１８はそ
れの関連するバッファ内のフレームデータによって占有
される実際のバイト数のみを有している。このことは、
バッファ内のフレームデータに続く最初の完全なワード
内に格納されている受信ステータスワードをホストが容
易に捜し出すことを可能とする（注意すべきことである
が、ステータスワードの４バイトはＭＳＩＺＥフィール
ド内に格納されているカウント内に含まれてはいな
い）。
【００６２】単一のフレームデータバッファ２０４内に
は１つを超えるフレームが存在すべきではない。単一の
フレームは、記述子が記述子リング２０２において隣接
したもの即ち連続的なものである場合には、複数個の記
述子２０６のフレームデータバッファ２０４をスパンす
る、即ちそれらにわたることが可能である。このことは
バッファチェーン化と呼ばれる。ネットワーク制御器４
０は、常に、幾つかの空で且つ隣接した即ち連続した受
信バッファの所有を有するべきである。ネットワーク制
御器４０は、送信の準備がなされているフレームを包含
する送信バッファの所有のみが与えられるべきである。
は１つを超えるフレームが存在すべきではない。単一の
フレームは、記述子が記述子リング２０２において隣接
したもの即ち連続的なものである場合には、複数個の記
述子２０６のフレームデータバッファ２０４をスパンす
る、即ちそれらにわたることが可能である。このことは
バッファチェーン化と呼ばれる。ネットワーク制御器４
０は、常に、幾つかの空で且つ隣接した即ち連続した受
信バッファの所有を有するべきである。ネットワーク制
御器４０は、送信の準備がなされているフレームを包含
する送信バッファの所有のみが与えられるべきである。
【００６３】必ず必要とされるわけではないが、フレー
ムデータバッファ２０４がメモリ内においてワード整合
されており且つチェーン化が必要とされることがない程
大きいものである場合に最良の性能が得られる。
ムデータバッファ２０４がメモリ内においてワード整合
されており且つチェーン化が必要とされることがない程
大きいものである場合に最良の性能が得られる。
【００６４】典型的な「ストアアンドフォアワード（ｓ
ｔｏｒｅ−ａｎｄ−ｆｏｒｗａｒｄ）」即ち「格納及び
転送」適用例においては、ホストはシステムメモリ内の
空で割当てられていないフレームデータバッファ２０４
の「プール」を維持する。受信記述子２０６に対してフ
レームデータバッファ２０４を割当てることは、実効的
に、それをこのプールから除去する。フレームデータバ
ッファ２０４が充填されると即ち満杯になると、それは
１つ又はそれ以上の送信記述子へ再割当て即ちスイッチ
される。送信が完了すると、フレームデータバッファ２
０４は再使用のためにプールへリターン即ち戻され且つ
サイクルが繰返される。
ｔｏｒｅ−ａｎｄ−ｆｏｒｗａｒｄ）」即ち「格納及び
転送」適用例においては、ホストはシステムメモリ内の
空で割当てられていないフレームデータバッファ２０４
の「プール」を維持する。受信記述子２０６に対してフ
レームデータバッファ２０４を割当てることは、実効的
に、それをこのプールから除去する。フレームデータバ
ッファ２０４が充填されると即ち満杯になると、それは
１つ又はそれ以上の送信記述子へ再割当て即ちスイッチ
される。送信が完了すると、フレームデータバッファ２
０４は再使用のためにプールへリターン即ち戻され且つ
サイクルが繰返される。
【００６５】記述リングポインタ２００ｄの後の管理ブ
ロック２００内の次の２つのワードはタイマ再ロード及
び制御情報２００ｅを包含している。該制御器は、ＵＣ
ＬＫ周波数２２４を分割するために分割器２２２及びハ
ードウエアプレスケールタイマ２２０（図６）を使用す
る。プレスケールタイマ再ロード値２２６は、プレスケ
ールタイマの出力周波数を調節するために使用される。
典型的に、プレスケール再ロード値は、２０ミリ秒（５
０Ｈｚ）プレスケールタイマ周期となるように選択され
るが、より速い及び遅い周期も可能である。プレスケー
ルタイマ２２６の出力はネットワーク制御器４０内部に
維持されている幾つかの二次的８ビットタイマ２２８に
対するベースのインクリメント周波数として使用され
る。これらの二次的タイマは、統計ダンプタイマ２３
０、ポート０−３送信記述子プールタイマ（４）２３２
−２３８とすることが可能である。５個の８ビットタイ
マの各々は管理ブロック２００内において確立される関
連する再ロード値を有している。以下の式はどのように
してプレスケールタイマ再ロード値を計算するかを示し
ている。
ロック２００内の次の２つのワードはタイマ再ロード及
び制御情報２００ｅを包含している。該制御器は、ＵＣ
ＬＫ周波数２２４を分割するために分割器２２２及びハ
ードウエアプレスケールタイマ２２０（図６）を使用す
る。プレスケールタイマ再ロード値２２６は、プレスケ
ールタイマの出力周波数を調節するために使用される。
典型的に、プレスケール再ロード値は、２０ミリ秒（５
０Ｈｚ）プレスケールタイマ周期となるように選択され
るが、より速い及び遅い周期も可能である。プレスケー
ルタイマ２２６の出力はネットワーク制御器４０内部に
維持されている幾つかの二次的８ビットタイマ２２８に
対するベースのインクリメント周波数として使用され
る。これらの二次的タイマは、統計ダンプタイマ２３
０、ポート０−３送信記述子プールタイマ（４）２３２
−２３８とすることが可能である。５個の８ビットタイ
マの各々は管理ブロック２００内において確立される関
連する再ロード値を有している。以下の式はどのように
してプレスケールタイマ再ロード値を計算するかを示し
ている。
【００６６】プレスケール再ロード＝６５．５３６−
(Ｔprescale／ (１６×ＴUCLK))尚、Ｔprescaleは所望
のプレスケールタイマ周期であり且つＴUCLKはシステム
クロック周期である。
(Ｔprescale／ (１６×ＴUCLK))尚、Ｔprescaleは所望
のプレスケールタイマ周期であり且つＴUCLKはシステム
クロック周期である。
【００６７】 表１：典型的なプレスケールタイマ再ロード値fUCLK (MHZ) TUCLK (NS) 10進数再ロード値 (20ms) 16ビットHex再ロード値 (20 ms) ３３ ３０ ２３．８６９ ０ｘ５Ｄ３Ｄ ２５ ４０ ３４．２８６ ０ｘ７ＥＥ６ 次の式は二次的タイマ再ロード値をどのようにして計算
するかを示している。
するかを示している。
【００６８】二次的再ロード＝２６５−（Ｔsecondary
／Ｔprescale） 尚、Ｔsecondaryは所望の二次的タイマ周期であり且つ
Ｔprescaleはプレスケールタイマ周期である。
／Ｔprescale） 尚、Ｔsecondaryは所望の二次的タイマ周期であり且つ
Ｔprescaleはプレスケールタイマ周期である。
【００６９】 表２：典型的な二次的タイマ再ロード値 Tprescale (ms) Tsecondary (秒) 10進数再ロード値 8ビットHex再ロード 値 ２０ ０．５ ２３１ ０ｘＥ７ ２０ １．０ ２０６ ０ｘＣＥ ２０ ２．０ １５６ ０ｘ９Ｃ ２０ ５．０ ６ ０ｘ０６ 二次的タイマの各々は管理ブロックのフィールドをイネ
ーブルするタイマ内に含まれている対応するイネーブル
制御ビットを有している（図７）。「１」がタイマをイ
ネーブル即ち動作可能とさせ、「０」がタイマをディス
エーブル即ち動作不能状態とさせる。以下の表は５個の
二次的タイマイネーブルの各々のビット位置を示してい
る。該制御器は、ＩＮＩＴが完了すると、これらのイネ
ーブルのオンチップコピーを参照する。システムメモリ
内のイネーブルを変化させることは、別のＩＮＩＴが実
施されるか又はＴＩＭＥＲ＿ＥＮＡＢＬＥプリミティブ
が発行（０ｘ０Ｆ）されない限り、何等影響を有するも
のではない。プレスケールタイマは、二次的タイマのい
ずれもがイネーブルされない場合には自動的にディスエ
ーブルされる。
ーブルするタイマ内に含まれている対応するイネーブル
制御ビットを有している（図７）。「１」がタイマをイ
ネーブル即ち動作可能とさせ、「０」がタイマをディス
エーブル即ち動作不能状態とさせる。以下の表は５個の
二次的タイマイネーブルの各々のビット位置を示してい
る。該制御器は、ＩＮＩＴが完了すると、これらのイネ
ーブルのオンチップコピーを参照する。システムメモリ
内のイネーブルを変化させることは、別のＩＮＩＴが実
施されるか又はＴＩＭＥＲ＿ＥＮＡＢＬＥプリミティブ
が発行（０ｘ０Ｆ）されない限り、何等影響を有するも
のではない。プレスケールタイマは、二次的タイマのい
ずれもがイネーブルされない場合には自動的にディスエ
ーブルされる。
【００７０】 表3:管理ブロックタイマイネーブルフィールド (1=イネーブル;0=ディスエーブル) ビット ７ ６ ５ ４ ３ ２ １ ０ 名称 予約 予約 予約 ダンプ開始Tx Tx Tx Tx 3ポール2ポール1ポール0ポール プレスケースタイマ２２０の構造は、広範囲のタイマ分
解能を可能とする。プレスケールタイマ再ロード値２２
６を選択する場合に、各プレスケールタイマの期間満了
は制御器のオンチップ処理帯域幅の小さな割合部分を消
費する。非常に小さなプレスケールタイマ周期（大きな
再ロード値）を選択することは、入って来るフレーム及
び出て行くフレームをサービスするための制御器の能力
に対して不本意に悪影響を与える場合があり、それによ
り装置の全体的な性能に影響を与える場合がある。プレ
スケールタイマは１ミリ秒周期未満で動作しないように
することが推奨される（図６）。
解能を可能とする。プレスケールタイマ再ロード値２２
６を選択する場合に、各プレスケールタイマの期間満了
は制御器のオンチップ処理帯域幅の小さな割合部分を消
費する。非常に小さなプレスケールタイマ周期（大きな
再ロード値）を選択することは、入って来るフレーム及
び出て行くフレームをサービスするための制御器の能力
に対して不本意に悪影響を与える場合があり、それによ
り装置の全体的な性能に影響を与える場合がある。プレ
スケールタイマは１ミリ秒周期未満で動作しないように
することが推奨される（図６）。
【００７１】送信記述子ポールタイマ２３２−２３８に
対する二次的タイマ再ロード値を選択する場合に、２つ
のファクタが考慮されるべきであり、即ち、（１）ポー
トの半二重又は全二重動作モード、及び（２）与えられ
たポート上での予測されるトラフィック、例えば実際に
使用される使用可能な帯域幅の百分率である。一般的
に、トラフィックが大きいければ大きい程、ポール周波
数は一層高い。幾つのシステムは、送信記述子ポール動
作を使用せず、その代わりにフレーム送信を開始させる
ためにシステムモードレジスタ（ＳＭＲ）内の送信要求
（ＴＤ）ビットに依存することを選択する場合がある。
対する二次的タイマ再ロード値を選択する場合に、２つ
のファクタが考慮されるべきであり、即ち、（１）ポー
トの半二重又は全二重動作モード、及び（２）与えられ
たポート上での予測されるトラフィック、例えば実際に
使用される使用可能な帯域幅の百分率である。一般的
に、トラフィックが大きいければ大きい程、ポール周波
数は一層高い。幾つのシステムは、送信記述子ポール動
作を使用せず、その代わりにフレーム送信を開始させる
ためにシステムモードレジスタ（ＳＭＲ）内の送信要求
（ＴＤ）ビットに依存することを選択する場合がある。
【００７２】タイミングワード２００ｅの後の、管理ブ
ロック２００内の次の２つのワード２００ｆはバースト
寸法（ＰＡＢ＋４０に位置している４バイト）に関する
ものであり（図７）、対応する送信ポートへのデータの
ＤＭＡ転送に対する個別的なバースト寸法を表わす。次
の４バイト（ＰＡＢ＋４４）は対応する受信ポートから
のフレームのＤＭＡ転送に対するバースト寸法を決定す
る。ＤＭＡ８５は、常に、転送すべき残存するデータが
選択されたバースト寸法より小さなものでない限り、こ
れらのフィールド内に設定されている値によって決定さ
れるバースト寸法でデータを転送する。該制御器は、Ｉ
ＮＩＴプリミティブが完了すると、これらの値のオンチ
ップコピーを参照する。その後の変化は適宜のプリミテ
ィブコマンド（基本命令）の提出を介して表わされねば
ならない。
ロック２００内の次の２つのワード２００ｆはバースト
寸法（ＰＡＢ＋４０に位置している４バイト）に関する
ものであり（図７）、対応する送信ポートへのデータの
ＤＭＡ転送に対する個別的なバースト寸法を表わす。次
の４バイト（ＰＡＢ＋４４）は対応する受信ポートから
のフレームのＤＭＡ転送に対するバースト寸法を決定す
る。ＤＭＡ８５は、常に、転送すべき残存するデータが
選択されたバースト寸法より小さなものでない限り、こ
れらのフィールド内に設定されている値によって決定さ
れるバースト寸法でデータを転送する。該制御器は、Ｉ
ＮＩＴプリミティブが完了すると、これらの値のオンチ
ップコピーを参照する。その後の変化は適宜のプリミテ
ィブコマンド（基本命令）の提出を介して表わされねば
ならない。
【００７３】バースト及びフレームバッファ寸法を等し
く設定することは、フレーム当たりの必要とされるバス
転送の数を最小とさせ且つシステムの拘束条件が大きな
ＤＭＡバーストを許容する場合には、改良した性能を提
供する。
く設定することは、フレーム当たりの必要とされるバス
転送の数を最小とさせ且つシステムの拘束条件が大きな
ＤＭＡバーストを許容する場合には、改良した性能を提
供する。
【００７４】システムクロック周期２００ｇはＰＡＢ＋
４８のバイト＃１内に位置されており、２５ＭＨｚで動
作する場合には「０ｘ２８」の値を有し、また３３ＭＨ
ｚのシステムクロックで動作する場合には「０ｘ１Ｅ」
の値を有するべきである。該制御器は、ＩＮＩＴプリミ
ティブが完了されると、この値のオンチップコピーを専
ら参照し、別のＩＮＩＴが実施されない限り、ＩＮＩＴ
が何等影響を有することがない後にシステムメモリ内に
おけるこの値を変化させる。
４８のバイト＃１内に位置されており、２５ＭＨｚで動
作する場合には「０ｘ２８」の値を有し、また３３ＭＨ
ｚのシステムクロックで動作する場合には「０ｘ１Ｅ」
の値を有するべきである。該制御器は、ＩＮＩＴプリミ
ティブが完了されると、この値のオンチップコピーを専
ら参照し、別のＩＮＩＴが実施されない限り、ＩＮＩＴ
が何等影響を有することがない後にシステムメモリ内に
おけるこの値を変化させる。
【００７５】「Ｎ１」は受信されるべき最大フレーム寸
法に対しホストによって選択可能な１６ビット変数であ
る。ポート＃０及び＃１に対するＮ１の値はＰＡＢ＋５
２２００ｈに位置されており且つポート＃２及び＃３に
対する値はＰＡＢ＋５６２００ｉに位置されている。こ
のＮ１の値は、典型的に、初期化時にホストによってプ
ログラムされ且つ１バイト乃至６４Ｋバイトの間の範囲
内とすることが可能である。典型的に、Ｎ１は殆どの適
用例に対し２Ｋバイト又はそれ以下である。Ｎ１を超え
る受信フレームはそのポートに対する「Ｆｒａｍｅｓ
Ｌａｒｇｅｒ Ｔｈａｎ Ｎ１（Ｎ１より大きなフレー
ム）」統計をインクリメントさせる。制御器４０は、Ｉ
ＮＩＴプリミティブが完了すると、これらの値のオンチ
ップコピーを参照し、別のＩＮＩＴが実施されない限
り、ＩＮＩＴが影響を有することのない後のシステムメ
モリにおけるこれらの値を変化させる。
法に対しホストによって選択可能な１６ビット変数であ
る。ポート＃０及び＃１に対するＮ１の値はＰＡＢ＋５
２２００ｈに位置されており且つポート＃２及び＃３に
対する値はＰＡＢ＋５６２００ｉに位置されている。こ
のＮ１の値は、典型的に、初期化時にホストによってプ
ログラムされ且つ１バイト乃至６４Ｋバイトの間の範囲
内とすることが可能である。典型的に、Ｎ１は殆どの適
用例に対し２Ｋバイト又はそれ以下である。Ｎ１を超え
る受信フレームはそのポートに対する「Ｆｒａｍｅｓ
Ｌａｒｇｅｒ Ｔｈａｎ Ｎ１（Ｎ１より大きなフレー
ム）」統計をインクリメントさせる。制御器４０は、Ｉ
ＮＩＴプリミティブが完了すると、これらの値のオンチ
ップコピーを参照し、別のＩＮＩＴが実施されない限
り、ＩＮＩＴが影響を有することのない後のシステムメ
モリにおけるこれらの値を変化させる。
【００７６】ネットワーク制御器４０は、「Ｔｒａｎｓ
ｍｉｔ （ＴＸ） Ｒｉｎｇ Ｓｉｚｅ（送信（ＴＸ）
リング寸法）」又は「Ｒｅｃｅｉｖｅ （ＲＸ） Ｒｉ
ｎｇＳｉｚｅ（受信（ＲＸ）リング寸法）」フィールド
（ＰＡＢ＋６０乃至ＰＡＢ＋７２）２００ｂの値がゼロ
でない場合には、共用メモリ４６内に特定の送信及び／
又は受信記述子リング２０２を自動的に構築する。そう
でない場合には、これらのフィールドはゼロであり、制
御器ファームウエア１０２は関連する記述子リングを構
築することはなく、その代わりに、ホスト４４が共用メ
モリ４６内にこれらの構造を既に構築したものと期待す
る。
ｍｉｔ （ＴＸ） Ｒｉｎｇ Ｓｉｚｅ（送信（ＴＸ）
リング寸法）」又は「Ｒｅｃｅｉｖｅ （ＲＸ） Ｒｉ
ｎｇＳｉｚｅ（受信（ＲＸ）リング寸法）」フィールド
（ＰＡＢ＋６０乃至ＰＡＢ＋７２）２００ｂの値がゼロ
でない場合には、共用メモリ４６内に特定の送信及び／
又は受信記述子リング２０２を自動的に構築する。そう
でない場合には、これらのフィールドはゼロであり、制
御器ファームウエア１０２は関連する記述子リングを構
築することはなく、その代わりに、ホスト４４が共用メ
モリ４６内にこれらの構造を既に構築したものと期待す
る。
【００７７】プリミティブコマンドレジスタ（ＰＣＲ）
（図８Ａ）は処理のためにネットワーク制御器４０の内
部ファームウエア１０２に対してホストのシステムソフ
トウエアがコマンド／命令を発行するためのメカニズム
を提供している。発行される各々及び全てのホストプリ
ミティブ（このレジスタの下半分におけるもの）はプロ
バイダプリミティブ（このレジスタの上半分におけるも
の）を介してファームウエアによってアクノレッジメン
ト即ち受取りの確認が行われる。
（図８Ａ）は処理のためにネットワーク制御器４０の内
部ファームウエア１０２に対してホストのシステムソフ
トウエアがコマンド／命令を発行するためのメカニズム
を提供している。発行される各々及び全てのホストプリ
ミティブ（このレジスタの下半分におけるもの）はプロ
バイダプリミティブ（このレジスタの上半分におけるも
の）を介してファームウエアによってアクノレッジメン
ト即ち受取りの確認が行われる。
【００７８】プリミティブ交換プロトコルは、プリミテ
ィブメカニズムが適切に動作するためにホスト及びファ
ームウエアの両方によって従われねばならない。ホスト
は一度に１個のみのプリミティブを発行するものでなけ
ればならず、別のプリミティブを発行する前にプロバイ
ダプリミティブのアクノレッジメント即ち受取確認を待
機せねばならない。他方、ファームウエアは発行された
各ホストプリミティブに対してただ１つのプロバイダプ
リミティブを発生する。
ィブメカニズムが適切に動作するためにホスト及びファ
ームウエアの両方によって従われねばならない。ホスト
は一度に１個のみのプリミティブを発行するものでなけ
ればならず、別のプリミティブを発行する前にプロバイ
ダプリミティブのアクノレッジメント即ち受取確認を待
機せねばならない。他方、ファームウエアは発行された
各ホストプリミティブに対してただ１つのプロバイダプ
リミティブを発生する。
【００７９】マスタインタラプトレジスタ（ＭＩＲ）
（図８Ｂ）はＭＩＮＴＲ＃ピンを介してホストプロセサ
に対して報告するためのイベントを記録する。該レジス
タはバイトの位置に関する一貫性のために分配される幾
つかの雑多なビット（即ち、ＰＩＮＴ，ＳＰＵＲＩＮ
Ｔ，ＭＥＲＲ，ＰＰＬＯＳＴ，ＳＥＲＲ，ＨＰＬＯＳ
Ｔ，ＷＥＲＲ）と共に、ＨＤＬＣポート当たりほぼ１バ
イトのインタラプトイベントに組織化される。
（図８Ｂ）はＭＩＮＴＲ＃ピンを介してホストプロセサ
に対して報告するためのイベントを記録する。該レジス
タはバイトの位置に関する一貫性のために分配される幾
つかの雑多なビット（即ち、ＰＩＮＴ，ＳＰＵＲＩＮ
Ｔ，ＭＥＲＲ，ＰＰＬＯＳＴ，ＳＥＲＲ，ＨＰＬＯＳ
Ｔ，ＷＥＲＲ）と共に、ＨＤＬＣポート当たりほぼ１バ
イトのインタラプトイベントに組織化される。
【００８０】例えばマスタインタラプトマスクレジスタ
（ＭＩＭＲ）及びポートエラーインタラプトマスクレジ
スタ（ＰＥＩＭＲ）等のその他の詳細には説明しないレ
ジスタは、ホストが、どの対応するＭＩＲ及びＰＥＩＲ
インタラプトイベントが実際に種々のピン上でインタラ
プトを発生するかを選択することを可能とする。これら
のレジスタはＭＩＲ及びＰＥＩＲ内のビットの設定に影
響を与えるものではなく、それらは、単に、インタラプ
トビットが送られることの結果としてホストインタラプ
トの発生をマスクするのに過ぎない。
（ＭＩＭＲ）及びポートエラーインタラプトマスクレジ
スタ（ＰＥＩＭＲ）等のその他の詳細には説明しないレ
ジスタは、ホストが、どの対応するＭＩＲ及びＰＥＩＲ
インタラプトイベントが実際に種々のピン上でインタラ
プトを発生するかを選択することを可能とする。これら
のレジスタはＭＩＲ及びＰＥＩＲ内のビットの設定に影
響を与えるものではなく、それらは、単に、インタラプ
トビットが送られることの結果としてホストインタラプ
トの発生をマスクするのに過ぎない。
【００８１】Ｉ．フレームアドレス通知（ＦＡＮ） 図９−２１に戻ると、クラシックな格納及び転送（Ｓ
Ｆ）アーキテクチュアとカットスルー（Ｃ／Ｔ）アーキ
テクチュアとの間のハイブリッドオプションを可能とす
るフレームアドレス通知（ＦＡＮ）インタラプトを示し
た詳細図が示されている。本発明によれば、フレームア
ドレス通知（ＦＡＮ）は、受信したフレームに対する全
ての関連するアドレスフィールドが現在共用メモリ４６
内に存在している場合に、ホストプロセサ４４へ信号が
送られるインタラプトである。次いで、該フレームは適
宜のアルゴリズム及びルックアップテーブル４６ｃ（図
２０）と共にアドレス及びルックアップエンジンによっ
て処理し且つ適切なポート及びデスティネーションへデ
ィスパッチ即ち送給することが可能である。このことは
パイプライン効果を与える。何故ならば、ルーチング
は、フレームの残部がネットワークワイヤから入って来
ることを可能としながら並列的に行うことが可能だから
である。
Ｆ）アーキテクチュアとカットスルー（Ｃ／Ｔ）アーキ
テクチュアとの間のハイブリッドオプションを可能とす
るフレームアドレス通知（ＦＡＮ）インタラプトを示し
た詳細図が示されている。本発明によれば、フレームア
ドレス通知（ＦＡＮ）は、受信したフレームに対する全
ての関連するアドレスフィールドが現在共用メモリ４６
内に存在している場合に、ホストプロセサ４４へ信号が
送られるインタラプトである。次いで、該フレームは適
宜のアルゴリズム及びルックアップテーブル４６ｃ（図
２０）と共にアドレス及びルックアップエンジンによっ
て処理し且つ適切なポート及びデスティネーションへデ
ィスパッチ即ち送給することが可能である。このことは
パイプライン効果を与える。何故ならば、ルーチング
は、フレームの残部がネットワークワイヤから入って来
ることを可能としながら並列的に行うことが可能だから
である。
【００８２】更に、ＤＭＡ８５のバースト寸法を注意深
く選択することによって、最初のバーストがフレームか
ら読取られる場合に適宜のアドレスフィールドを使用可
能とさせることが可能である。ＭＡＣレベルヘッダ、Ｉ
Ｐアドレス、又は例えＴＣＰ／ＵＤＰポートであって
も、バーストの寸法に依存してメモリ内に読込むことが
可能である。このことはＬ２−Ｌ３又はＬ４フレームス
イッチング適用例を容易なものとさせる。
く選択することによって、最初のバーストがフレームか
ら読取られる場合に適宜のアドレスフィールドを使用可
能とさせることが可能である。ＭＡＣレベルヘッダ、Ｉ
Ｐアドレス、又は例えＴＣＰ／ＵＤＰポートであって
も、バーストの寸法に依存してメモリ内に読込むことが
可能である。このことはＬ２−Ｌ３又はＬ４フレームス
イッチング適用例を容易なものとさせる。
【００８３】図９，１０，１１，１２はどのようにして
ＴＣＰ／ＵＤＰヘッダがＩＰデータエリア内にカプセル
化され且つＩＰヘッダがＭＡＣデータエリア内に包含さ
れているかを示している。図９はレイヤ構成の良好な表
示を与えている。ＴＣＰ／ＵＤＰデータエリア２４０及
びＴＣＰ／ＵＤＰヘッダ２４０ａ、ＩＰデータエリア２
４２、ヘッダ２４２ａ、ＭＡＣデータエリア２４４及び
ＭＡＣヘッダ２４４ａが示されている。
ＴＣＰ／ＵＤＰヘッダがＩＰデータエリア内にカプセル
化され且つＩＰヘッダがＭＡＣデータエリア内に包含さ
れているかを示している。図９はレイヤ構成の良好な表
示を与えている。ＴＣＰ／ＵＤＰデータエリア２４０及
びＴＣＰ／ＵＤＰヘッダ２４０ａ、ＩＰデータエリア２
４２、ヘッダ２４２ａ、ＭＡＣデータエリア２４４及び
ＭＡＣヘッダ２４４ａが示されている。
【００８４】図１０は１８バイトの８０２．３（ＭＡ
Ｃ）データリンクレイヤヘッダを示しており、一方２０
バイトインターネットＩＰヘッダは図１１に示されてい
る。図１２は２０バイトＴＰＣヘッダを示している。適
宜のアドレスフィールドがリストされている。
Ｃ）データリンクレイヤヘッダを示しており、一方２０
バイトインターネットＩＰヘッダは図１１に示されてい
る。図１２は２０バイトＴＰＣヘッダを示している。適
宜のアドレスフィールドがリストされている。
【００８５】図１３−２０は本発明に従ってデータフレ
ームのルーチング即ち経路付けを行う方法及びシステム
の基本的なプロセスを示している。図示したように、Ｓ
ＷＩＦＴの符号を付けたネットワーク制御器４０は４個
のＨＤＬＣポート５０，５２，５４，５６を有してお
り、各ポートは送信ＦＩＦＯ７０及び受信ＦＩＦＯ７２
を有している。ネットワーク制御器は、更に、制御プロ
セサ（ＣＰＣ）９２としても知られているＲＩＳＣプロ
セサ及び直接メモリアクセスユニット（ＤＭＡ）８５を
有している。ＣＰＣバス２５０はＣＰＣ９２とＤＭＡ８
５ユニットとの間を相互接続する。インタラプトバス２
５２は種々のＨＤＬＣポートとＣＰＣ９２との間を接続
する。ＦＩＦＯバス２５４はＤＭＡと種々のＨＤＬＣポ
ートとの間を相互接続する。
ームのルーチング即ち経路付けを行う方法及びシステム
の基本的なプロセスを示している。図示したように、Ｓ
ＷＩＦＴの符号を付けたネットワーク制御器４０は４個
のＨＤＬＣポート５０，５２，５４，５６を有してお
り、各ポートは送信ＦＩＦＯ７０及び受信ＦＩＦＯ７２
を有している。ネットワーク制御器は、更に、制御プロ
セサ（ＣＰＣ）９２としても知られているＲＩＳＣプロ
セサ及び直接メモリアクセスユニット（ＤＭＡ）８５を
有している。ＣＰＣバス２５０はＣＰＣ９２とＤＭＡ８
５ユニットとの間を相互接続する。インタラプトバス２
５２は種々のＨＤＬＣポートとＣＰＣ９２との間を接続
する。ＦＩＦＯバス２５４はＤＭＡと種々のＨＤＬＣポ
ートとの間を相互接続する。
【００８６】図１４に示したように、フレームは最初に
ＨＤＬＣポート３へ入り且つネットワーク制御器４０の
受信ＦＩＦＯ７２内に受信される。図１４において、そ
のフレームは矢印２５８で示されたウォーターマークに
到達し、且つそのポートはインタラプトバス２５２を介
してＣＰＣ９２に対しパケットの開始（ＳＯＰ）インタ
ラプト（図１５）を開始させる。この時に、該フレーム
からのデータがいまだにＦＩＦＯ７２内へ転送されてい
る間に、ＣＰＣ９２はデータを転送するためにＤＭＡ８
５（図１６）に対するコマンドを発行する。ＤＭＡ８５
はシステムバス４２を介してバスアービトレイション
（調停）論理ユニット４７に対してクエリィ（質問）を
発行し、それがシステムバス（図１７）を使用すること
が可能であるか否かを質問する。システムバス４２が使
用可能である場合には、バスアービトレイション論理ユ
ニット４７は肯定状態に入る。同時に、フレームはＦＩ
ＦＯ７２内に継続して受信される。この時に、ＤＭＡ８
５はＦＩＦＯ７２からのデータを図１８に示したように
共用システムメモリ４６へ転送する。図１８に示したよ
うに、このＤＭＡ８５の最初のバーストは、次いで、Ｃ
ＰＣ９２をして、ＦＡＮ又はフレームアドレス通知イベ
ントとして知られているインタラプト信号をシステムバ
ス４２を介してホストプロセサ４４に対して発行させ、
フレームの予め選択されたアドレスフィールドが共用メ
モリ４６（図１９）内に存在することを表わす。ＤＭＡ
バースト寸法の量は、見られる特定のヘッダ及びアドレ
スに対して且つどのレイヤに対するものであるかに対し
て調節されている。
ＨＤＬＣポート３へ入り且つネットワーク制御器４０の
受信ＦＩＦＯ７２内に受信される。図１４において、そ
のフレームは矢印２５８で示されたウォーターマークに
到達し、且つそのポートはインタラプトバス２５２を介
してＣＰＣ９２に対しパケットの開始（ＳＯＰ）インタ
ラプト（図１５）を開始させる。この時に、該フレーム
からのデータがいまだにＦＩＦＯ７２内へ転送されてい
る間に、ＣＰＣ９２はデータを転送するためにＤＭＡ８
５（図１６）に対するコマンドを発行する。ＤＭＡ８５
はシステムバス４２を介してバスアービトレイション
（調停）論理ユニット４７に対してクエリィ（質問）を
発行し、それがシステムバス（図１７）を使用すること
が可能であるか否かを質問する。システムバス４２が使
用可能である場合には、バスアービトレイション論理ユ
ニット４７は肯定状態に入る。同時に、フレームはＦＩ
ＦＯ７２内に継続して受信される。この時に、ＤＭＡ８
５はＦＩＦＯ７２からのデータを図１８に示したように
共用システムメモリ４６へ転送する。図１８に示したよ
うに、このＤＭＡ８５の最初のバーストは、次いで、Ｃ
ＰＣ９２をして、ＦＡＮ又はフレームアドレス通知イベ
ントとして知られているインタラプト信号をシステムバ
ス４２を介してホストプロセサ４４に対して発行させ、
フレームの予め選択されたアドレスフィールドが共用メ
モリ４６（図１９）内に存在することを表わす。ＤＭＡ
バースト寸法の量は、見られる特定のヘッダ及びアドレ
スに対して且つどのレイヤに対するものであるかに対し
て調節されている。
【００８７】図２０に示したように、次いで、ホストプ
ロセサ４４はルックアップアルゴリズムを開始し且つど
のようにしてパケット及びフレームがアドレスされ且つ
転送されるかを決定する。このルックアップ及びＦＡＮ
イベントは、フレーム受信バッファ内にフレームが未だ
受信中である場合であっても発生することが可能であ
る。
ロセサ４４はルックアップアルゴリズムを開始し且つど
のようにしてパケット及びフレームがアドレスされ且つ
転送されるかを決定する。このルックアップ及びＦＡＮ
イベントは、フレーム受信バッファ内にフレームが未だ
受信中である場合であっても発生することが可能であ
る。
【００８８】共用メモリ４６内に１つのフレームが完全
に受信されると、フレームの終り（ＥＯＦ）インタラプ
トが発行される。従って、このことは、ホストが転送又
は転送プロセスを終了することが可能であることを意味
する。
に受信されると、フレームの終り（ＥＯＦ）インタラプ
トが発行される。従って、このことは、ホストが転送又
は転送プロセスを終了することが可能であることを意味
する。
【００８９】図２１はフレームアドレス通知（ＦＡＮ）
イベントを示したタイミングチャートを示している。Ｍ
ＡＣレイヤと共に一番上に示したように、Ｐ１として示
されているパケットの始めが最初に発行され、次いでＤ
ＭＡに対するファームウエア（ＦＷ）命令が発行されて
受信器とのパケットの開始コマンドを構築する。パケッ
トの継続（ＣＯＰ）コマンドが発行され、次いで、図示
したように、ＤＭＡがデータを転送する。ＤＭＡは、
又、フレームアドレス通知を発行し、次いで、パケット
の終り（ＥＯＰ）を発行する。ＭＡＣレイヤの一番うえ
に示したように、Ｐ２として知られる第二パケットの場
合にも同様の状態が発生する。
イベントを示したタイミングチャートを示している。Ｍ
ＡＣレイヤと共に一番上に示したように、Ｐ１として示
されているパケットの始めが最初に発行され、次いでＤ
ＭＡに対するファームウエア（ＦＷ）命令が発行されて
受信器とのパケットの開始コマンドを構築する。パケッ
トの継続（ＣＯＰ）コマンドが発行され、次いで、図示
したように、ＤＭＡがデータを転送する。ＤＭＡは、
又、フレームアドレス通知を発行し、次いで、パケット
の終り（ＥＯＰ）を発行する。ＭＡＣレイヤの一番うえ
に示したように、Ｐ２として知られる第二パケットの場
合にも同様の状態が発生する。
【００９０】ＩＩ．ルックアヘッドウォーターマーク 次に、図２２−２５を参照すると、本発明において使用
されるルックアヘッドウォーターマーク（ｌｏｏｋ−ａ
ｈｅａｄ ｗａｔｅｒｍａｒｋ）のより詳細が示されて
いる。ルックアヘッドウォーターマーク（ＬＡＷＭ）は
同期信号として機能し、その場合に送信及び受信ＦＩＦ
Ｏ７０，７２を有するＦＩＦＯ（先入先出）メモリが１
個又はそれ以上の付加的な書込バーストを受信するため
に充分な格納領域が存在していることを表わすためにル
ックアヘッドウォーターマーク（ＬＡＷＭ）を供給す
る。フレームの送信は、この技術によって促進させるこ
とが可能である。何故ならば、それは通信プロセサ９２
上の負荷を減少させる一方バス及びメモリ資源の利用を
増加させるからである。
されるルックアヘッドウォーターマーク（ｌｏｏｋ−ａ
ｈｅａｄ ｗａｔｅｒｍａｒｋ）のより詳細が示されて
いる。ルックアヘッドウォーターマーク（ＬＡＷＭ）は
同期信号として機能し、その場合に送信及び受信ＦＩＦ
Ｏ７０，７２を有するＦＩＦＯ（先入先出）メモリが１
個又はそれ以上の付加的な書込バーストを受信するため
に充分な格納領域が存在していることを表わすためにル
ックアヘッドウォーターマーク（ＬＡＷＭ）を供給す
る。フレームの送信は、この技術によって促進させるこ
とが可能である。何故ならば、それは通信プロセサ９２
上の負荷を減少させる一方バス及びメモリ資源の利用を
増加させるからである。
【００９１】ルックアヘッドウォーターマーク信号は、
ＦＩＦＯが表示された量の付加的なＤＭＡバーストを受
付けることが可能であることを暗示する。ＤＭＡバース
ト寸法はルックアヘッドウォーターマークが取り次いだ
バーストと同一の寸法であることが必要とされるもので
はない。ルックアヘッドウォーターマークは、従来の送
信「レベル感応性」ウォーターマークメカニズムとして
よりも「容量インジケータ」として機能する。別の観点
においては、ルックアヘッドウォーターマークはスタン
ダードの「ボトムアップ」ウォーターマークではなく
「トップダウン」容量インジケータである。
ＦＩＦＯが表示された量の付加的なＤＭＡバーストを受
付けることが可能であることを暗示する。ＤＭＡバース
ト寸法はルックアヘッドウォーターマークが取り次いだ
バーストと同一の寸法であることが必要とされるもので
はない。ルックアヘッドウォーターマークは、従来の送
信「レベル感応性」ウォーターマークメカニズムとして
よりも「容量インジケータ」として機能する。別の観点
においては、ルックアヘッドウォーターマークはスタン
ダードの「ボトムアップ」ウォーターマークではなく
「トップダウン」容量インジケータである。
【００９２】ルックアヘッドウォーターマークは利点を
有しており且つデータの処理を助ける。それは、ＦＩＦ
Ｏアンダーフローエラーを減少させるか又は取除くこと
を可能とする。それは直接メモリアクセスユニットの利
用を改善する。それは、又、フレーム転送を促進させ
る。それは送信用の次のフレームの早期の検知を可能と
する。それは高価なＦＩＦＯメモリの利用を改善し且つ
ネットワークのフレーム間ギャップタイミング「遅延」
を減少させる。それは、又、フレーム当たりのサイク
ル、即ちマイクロプロセサの作業負荷を減少させること
を可能とし、且つ小型及び大型の両方のフレームに対し
効率を向上させることを可能とする。それはホストシス
テムに対してトランスペアレント即ち透明であり且つＣ
ＰＵコンテックストスイッチング即ち文脈上のスイッチ
ングを減少させる。
有しており且つデータの処理を助ける。それは、ＦＩＦ
Ｏアンダーフローエラーを減少させるか又は取除くこと
を可能とする。それは直接メモリアクセスユニットの利
用を改善する。それは、又、フレーム転送を促進させ
る。それは送信用の次のフレームの早期の検知を可能と
する。それは高価なＦＩＦＯメモリの利用を改善し且つ
ネットワークのフレーム間ギャップタイミング「遅延」
を減少させる。それは、又、フレーム当たりのサイク
ル、即ちマイクロプロセサの作業負荷を減少させること
を可能とし、且つ小型及び大型の両方のフレームに対し
効率を向上させることを可能とする。それはホストシス
テムに対してトランスペアレント即ち透明であり且つＣ
ＰＵコンテックストスイッチング即ち文脈上のスイッチ
ングを減少させる。
【００９３】ルックアヘッドウォーターマークは該装置
（ファームウエア／ハードウエアステートマシン）がそ
れが付加的なデータのバースト（既知の量の）をサポー
トし、従ってフレーム当たり１個又はそれ以上のＣＰＵ
コンテックストスイッチを除去、減少することが可能で
あるかを決定するためにＦＩＦＯメモリ内を「見る」こ
とを可能とする。２番目のＤＭＡコマンドは、次のフレ
ームバーストをデスティネーションＦＩＦＯへ移動させ
るために殆ど付加的なオーバーヘッドなしにキュー化即
ち待ち行列化させることが可能である。
（ファームウエア／ハードウエアステートマシン）がそ
れが付加的なデータのバースト（既知の量の）をサポー
トし、従ってフレーム当たり１個又はそれ以上のＣＰＵ
コンテックストスイッチを除去、減少することが可能で
あるかを決定するためにＦＩＦＯメモリ内を「見る」こ
とを可能とする。２番目のＤＭＡコマンドは、次のフレ
ームバーストをデスティネーションＦＩＦＯへ移動させ
るために殆ど付加的なオーバーヘッドなしにキュー化即
ち待ち行列化させることが可能である。
【００９４】図２２はルックアヘッドウォーターマーク
と従来のＦＩＦＯフロー制御とを示している。この図は
システム側とネットワーク側を示したＦＩＦＯメモリ構
造の基本的概念の抽象的な描写である。送信ウォーター
マークは２６０において示されている。タイミングメカ
ニズムは底部の水平線上に示されており且つデータバー
ストＸに対して点１において示されたデータバースト及
び点２及び３におけるルックアヘッドウォーターマーク
データバーストＹを有する時間を示している。ルックア
ヘッドウォーターマーク時間線はファームウエアルック
アヘッドウォーターマークチェックを示している。従来
例においては、ＦＩＦＯは空（データ＝０）であり、次
いで、インタラプトが発生され且つ次いで現在のデータ
がＸであるように１つのデータバーストがＦＩＦＯを充
填する。ファームウエアルックアヘッドウォーターマー
クチェックの場合には、ファームウエアはＦＩＦＯへの
データ転送のためにＤＭＡに対してコマンドを提出し且
つ２番目のデータバーストは数字２によって示されるよ
うに発生し且つ現在のデータはＸ＋Ｙとなる。次いで、
ファームウエアはルックアヘッドウォーターマークをチ
ェックし且つ３番目のデータバーストは数字３によって
示されるように発生し、現在のデータはＸ＋２Ｙとな
る。
と従来のＦＩＦＯフロー制御とを示している。この図は
システム側とネットワーク側を示したＦＩＦＯメモリ構
造の基本的概念の抽象的な描写である。送信ウォーター
マークは２６０において示されている。タイミングメカ
ニズムは底部の水平線上に示されており且つデータバー
ストＸに対して点１において示されたデータバースト及
び点２及び３におけるルックアヘッドウォーターマーク
データバーストＹを有する時間を示している。ルックア
ヘッドウォーターマーク時間線はファームウエアルック
アヘッドウォーターマークチェックを示している。従来
例においては、ＦＩＦＯは空（データ＝０）であり、次
いで、インタラプトが発生され且つ次いで現在のデータ
がＸであるように１つのデータバーストがＦＩＦＯを充
填する。ファームウエアルックアヘッドウォーターマー
クチェックの場合には、ファームウエアはＦＩＦＯへの
データ転送のためにＤＭＡに対してコマンドを提出し且
つ２番目のデータバーストは数字２によって示されるよ
うに発生し且つ現在のデータはＸ＋Ｙとなる。次いで、
ファームウエアはルックアヘッドウォーターマークをチ
ェックし且つ３番目のデータバーストは数字３によって
示されるように発生し、現在のデータはＸ＋２Ｙとな
る。
【００９５】図２３におけるフローチャートに示したよ
うに、ブロック３００において開始するルックアヘッド
ウォーターマークを有する本発明のネットワーク制御器
を使用してデータをベースとしたネットワークにおける
データの流れを制御する本発明方法が示されている。ブ
ロック３００において、ＤＭＡバースト寸法が格納さ
れ、且つルックアヘッドウォーターマークバースト寸法
も格納される。２つのバースト寸法は実質的に同一のも
のとするか又は異なるものとすることが可能である。次
いで、該チャンネルがイネーブル即ち動作可能状態とさ
れる。次いで、ウォーターマークインタラプトがブロッ
ク３０２においてＤＭＡに対して発生される。ブロック
３０４において、ファームウエアはＤＭＡに対するデー
タ転送コマンドを発行する。このコマンドの一部とし
て、ファームウエアはそのタスクが完了すると、即ちＲ
ＥＯＣ＝ＴＲＵＥであると、コマンドの終りに対する要
求（ＲＥＯＣ）を介してアクノレッジメント即ち受信確
認をＤＭＡに対して要求する。ブロック３０６におい
て、ＤＭＡは拡張バスに対する調停を行い、次いで、送
信ＦＩＦＯへデータを転送する。それはＥＯＣフラグを
介して、いつそれが終了するかを知らせる。
うに、ブロック３００において開始するルックアヘッド
ウォーターマークを有する本発明のネットワーク制御器
を使用してデータをベースとしたネットワークにおける
データの流れを制御する本発明方法が示されている。ブ
ロック３００において、ＤＭＡバースト寸法が格納さ
れ、且つルックアヘッドウォーターマークバースト寸法
も格納される。２つのバースト寸法は実質的に同一のも
のとするか又は異なるものとすることが可能である。次
いで、該チャンネルがイネーブル即ち動作可能状態とさ
れる。次いで、ウォーターマークインタラプトがブロッ
ク３０２においてＤＭＡに対して発生される。ブロック
３０４において、ファームウエアはＤＭＡに対するデー
タ転送コマンドを発行する。このコマンドの一部とし
て、ファームウエアはそのタスクが完了すると、即ちＲ
ＥＯＣ＝ＴＲＵＥであると、コマンドの終りに対する要
求（ＲＥＯＣ）を介してアクノレッジメント即ち受信確
認をＤＭＡに対して要求する。ブロック３０６におい
て、ＤＭＡは拡張バスに対する調停を行い、次いで、送
信ＦＩＦＯへデータを転送する。それはＥＯＣフラグを
介して、いつそれが終了するかを知らせる。
【００９６】ＤＭＡ転送が完了したか否か、即ちＥＯＣ
＝ＴＲＵＥに対応するか否かを決定するための判別がブ
ロック３０８において行われる。ＤＭＡ転送が完了して
いない場合には、ブロック３０６が繰返される。ＤＭＡ
転送が完了している場合には、ＦＩＦＯ制御論理はブロ
ック３１０においてデータ容量を決定する。図示した如
く、ＦＩＦＯ制御論理は、ＦＩＦＯ内に保持されている
現在のデータ値をＦＩＦＯ内に保持することの可能な最
大値から減算することによってデータ容量を計算する。
その結果は、ルックアヘッドウォーターマークバースト
寸法によって割算されデータ容量が得られる。ブロック
３１２に示したように、データ容量が１より大きいか又
はそれと等しい場合には、ルックアヘッドウォーターマ
ーク値（例えばフラグ）は真（ＴＲＵＥ）である。ルッ
クアヘッドウォーターマーク値が１未満である場合に
は、それは偽（ＦＡＬＳＥ）である。ルックアヘッドウ
ォーターマークフラグがブロック３１４において真であ
ると、付加的なコマンドがブロック３１６においてＤＭ
Ａに対して発行され、且つＤＭＡはブロック３１８にお
いて送信ＦＩＦＯへデータを転送する。ルックアヘッド
ウォーターマークが偽であると、そのルーチンは終了す
る。
＝ＴＲＵＥに対応するか否かを決定するための判別がブ
ロック３０８において行われる。ＤＭＡ転送が完了して
いない場合には、ブロック３０６が繰返される。ＤＭＡ
転送が完了している場合には、ＦＩＦＯ制御論理はブロ
ック３１０においてデータ容量を決定する。図示した如
く、ＦＩＦＯ制御論理は、ＦＩＦＯ内に保持されている
現在のデータ値をＦＩＦＯ内に保持することの可能な最
大値から減算することによってデータ容量を計算する。
その結果は、ルックアヘッドウォーターマークバースト
寸法によって割算されデータ容量が得られる。ブロック
３１２に示したように、データ容量が１より大きいか又
はそれと等しい場合には、ルックアヘッドウォーターマ
ーク値（例えばフラグ）は真（ＴＲＵＥ）である。ルッ
クアヘッドウォーターマーク値が１未満である場合に
は、それは偽（ＦＡＬＳＥ）である。ルックアヘッドウ
ォーターマークフラグがブロック３１４において真であ
ると、付加的なコマンドがブロック３１６においてＤＭ
Ａに対して発行され、且つＤＭＡはブロック３１８にお
いて送信ＦＩＦＯへデータを転送する。ルックアヘッド
ウォーターマークが偽であると、そのルーチンは終了す
る。
【００９７】図２４ａ及び２４ｂは最初にインタラプト
取次フレーム送信（図２４ａ）及びルックアヘッドウォ
ーターマーク取次フレーム送信（図２４ｂ）を示してい
る。これらのタイミングメカニズムはルックアヘッドウ
ォーターマークの利点を示しており且つクロックサイク
ルによってルックアヘッドウォーターマークの効率を量
子化する場合の助けとなる。これらのチャートはインタ
ラプトのずらされた遅延を示しており、例えばそれらが
いつ発行され且つサービスされるか且ついつデータがＦ
ＩＦＯ内に書込まれるかを示している。このことはそれ
が完全に使用されることを確保するためにビジーなマル
チチャンネル装置において重要である。このことはスタ
ンダードのインタラプトの待ち時間をルックアヘッドウ
ォーターマークの効率と比較することを可能とする。
取次フレーム送信（図２４ａ）及びルックアヘッドウォ
ーターマーク取次フレーム送信（図２４ｂ）を示してい
る。これらのタイミングメカニズムはルックアヘッドウ
ォーターマークの利点を示しており且つクロックサイク
ルによってルックアヘッドウォーターマークの効率を量
子化する場合の助けとなる。これらのチャートはインタ
ラプトのずらされた遅延を示しており、例えばそれらが
いつ発行され且つサービスされるか且ついつデータがＦ
ＩＦＯ内に書込まれるかを示している。このことはそれ
が完全に使用されることを確保するためにビジーなマル
チチャンネル装置において重要である。このことはスタ
ンダードのインタラプトの待ち時間をルックアヘッドウ
ォーターマークの効率と比較することを可能とする。
【００９８】インタラプト取次フレーム送信（図２４
ａ） １．ＤＭＡがパケットインタラプト信号の開始（ＳＯ
Ｐ）を介してフレーム送信を開始する。
ａ） １．ＤＭＡがパケットインタラプト信号の開始（ＳＯ
Ｐ）を介してフレーム送信を開始する。
【００９９】２．ファームウエア（ＦＷ）が送信チャン
ネルをイネーブルさせ、コマンド（２個の３２ビットワ
ード）を構築し且つこのコマンドを実行するためにＤＭ
Ａへ提出する。
ネルをイネーブルさせ、コマンド（２個の３２ビットワ
ード）を構築し且つこのコマンドを実行するためにＤＭ
Ａへ提出する。
【０１００】３．ＤＭＡが該コマンドをデコードし、外
部バスに対する調停を行い、外部共用メモリから適宜の
データを読取り、これを適宜の送信ＦＩＦＯメモリ内に
書込む。
部バスに対する調停を行い、外部共用メモリから適宜の
データを読取り、これを適宜の送信ＦＩＦＯメモリ内に
書込む。
【０１０１】４．ＤＭＡ転送が完了した後で且つ送信ウ
ォーターマークが超えられていない場合に、パケットの
継続（ＣＯＰ）インタラプトが発生される。
ォーターマークが超えられていない場合に、パケットの
継続（ＣＯＰ）インタラプトが発生される。
【０１０２】５．再度、ファームウエアはコマンドを構
築し且つそれを実行のためにＤＭＡへ発行する。
築し且つそれを実行のためにＤＭＡへ発行する。
【０１０３】６．ファームウエアが該ＣＯＰインタラプ
トをディスエーブルしておらず且つ該ＦＩＦＯ内のデー
タがスタンダードのウォーターマークを超えていない場
合には、別のＣＯＰを発生することが可能である。
トをディスエーブルしておらず且つ該ＦＩＦＯ内のデー
タがスタンダードのウォーターマークを超えていない場
合には、別のＣＯＰを発生することが可能である。
【０１０４】７．該フレームの終端バイトがＦＩＦＯか
らネットワーク上へクロック出力されると、「パケット
の終り」（ＥＯＰ）インタラプトが発生される。
らネットワーク上へクロック出力されると、「パケット
の終り」（ＥＯＰ）インタラプトが発生される。
【０１０５】８．ファームウエアは、別のフレームが送
信の準備がなされているか否か（即ち、チェーン化され
ているか否か）をチェックする。
信の準備がなされているか否か（即ち、チェーン化され
ているか否か）をチェックする。
【０１０６】９．チェーン化されたフレームが存在する
場合には、ＤＭＡコマンドが構築され且つ発行される。
場合には、ＤＭＡコマンドが構築され且つ発行される。
【０１０７】１０．２番目のフレームの最初のバースト
が外部ＲＡＭからフェッチされ且つ送信ＦＩＦＯメモリ
内に書込まれる。
が外部ＲＡＭからフェッチされ且つ送信ＦＩＦＯメモリ
内に書込まれる。
【０１０８】１１．書込バーストが終了し且つＦＩＦＯ
ＷＭが超えられていない場合には、別のＣＯＰが発行
される。
ＷＭが超えられていない場合には、別のＣＯＰが発行
される。
【０１０９】１２．この２番目のフレームに対する２番
目のバーストを開始させるためにファームウエアは４番
目のコマンドを構築する。
目のバーストを開始させるためにファームウエアは４番
目のコマンドを構築する。
【０１１０】１３．ファームウエアがＣＰＯインタラプ
トをディスエーブルさせておらず且つＦＩＦＯ内のデー
タがスタンダードのウォーターマークを超えていない場
合には、別のＣＯＰを発生することが可能である。
トをディスエーブルさせておらず且つＦＩＦＯ内のデー
タがスタンダードのウォーターマークを超えていない場
合には、別のＣＯＰを発生することが可能である。
【０１１１】１４．該フレームの終端バイトがＦＩＦＯ
からネットワーク上にクロック出力されると、「パケッ
トの終り」（ＥＯＰ）インタラプトが発生される。
からネットワーク上にクロック出力されると、「パケッ
トの終り」（ＥＯＰ）インタラプトが発生される。
【０１１２】１５．ファームウエアは、別のフレームが
送信の準備がなされているか否か（即ち、チェーン化さ
れているか否か）をチェックし、且つそうでない場合に
は、送信チャンネルをディスエーブルさせる。
送信の準備がなされているか否か（即ち、チェーン化さ
れているか否か）をチェックし、且つそうでない場合に
は、送信チャンネルをディスエーブルさせる。
【０１１３】ＬＡＷＭ取次フレーム送信（図２４ｂ） １．ＤＭＡはパケットインタラプト信号の開始（ＳＯ
Ｐ）を介してフレーム送信を開始させる。
Ｐ）を介してフレーム送信を開始させる。
【０１１４】２．ファームウエア（ＦＷ）は送信チャン
ネルをイネーブルさせ、コマンド（２個の３２ビットワ
ード）を構築し且つこのコマンドを実行のためにＤＭＡ
へ提出する。
ネルをイネーブルさせ、コマンド（２個の３２ビットワ
ード）を構築し且つこのコマンドを実行のためにＤＭＡ
へ提出する。
【０１１５】３．ＤＭＡはそのコマンドをデコードし、
外部バスに対する調停を行い、外部共用メモリから適宜
のデータを読取り且つそれを適宜の送信ＦＩＦＯメモリ
内に書込む。ＬＡＷＭ信号が付加的なバーストに対して
ＦＩＦＯ内に充分な容量が存在することを表わす場合に
は、ファームウエアはＤＭＡに対して実行するために２
番目のコマンドを提出する。
外部バスに対する調停を行い、外部共用メモリから適宜
のデータを読取り且つそれを適宜の送信ＦＩＦＯメモリ
内に書込む。ＬＡＷＭ信号が付加的なバーストに対して
ＦＩＦＯ内に充分な容量が存在することを表わす場合に
は、ファームウエアはＤＭＡに対して実行するために２
番目のコマンドを提出する。
【０１１６】４．各ＤＭＡ転送が完了した後で且つ送信
ウォーターマークが超えられていない場合には、パケッ
トの継続（ＣＯＰ）インタラプトを発生することが可能
である。
ウォーターマークが超えられていない場合には、パケッ
トの継続（ＣＯＰ）インタラプトを発生することが可能
である。
【０１１７】５．該フレームの終端バイトがＦＩＦＯか
らネットワーク上にクロック出力されると、「パケット
の終り」（ＥＯＰ）インタラプトを発生することが可能
である。
らネットワーク上にクロック出力されると、「パケット
の終り」（ＥＯＰ）インタラプトを発生することが可能
である。
【０１１８】６．ファームウエアは、別のフレームが送
信の準備がなされているか否か（即ち、チェーン化され
ているか否か）をチェックする。
信の準備がなされているか否か（即ち、チェーン化され
ているか否か）をチェックする。
【０１１９】７．チェーン化されたフレームが存在する
場合には、ＤＭＡコマンドが構築され且つ発行される。
場合には、ＤＭＡコマンドが構築され且つ発行される。
【０１２０】８．ＤＭＡはこの３番目のコマンドをデコ
ードし、外部バスに対する調停を行い、外部共用メモリ
から適宜のデータを読取り且つこれを適宜の送信ＦＩＦ
Ｏメモリ内に書込む。ＬＡＷＭ信号が、ＦＩＦＯ内に付
加的なバーストに対する充分な容量が存在することを表
わす場合には、ファームウエアは実行のためにＤＭＡに
対して４番目のコマンドを提出する。
ードし、外部バスに対する調停を行い、外部共用メモリ
から適宜のデータを読取り且つこれを適宜の送信ＦＩＦ
Ｏメモリ内に書込む。ＬＡＷＭ信号が、ＦＩＦＯ内に付
加的なバーストに対する充分な容量が存在することを表
わす場合には、ファームウエアは実行のためにＤＭＡに
対して４番目のコマンドを提出する。
【０１２１】９．各ＤＭＡ転送の後に送信ウォーターマ
ークが超えられていない場合には、パケットの継続（Ｃ
ＯＰ）インタラプトを発生することが可能である。
ークが超えられていない場合には、パケットの継続（Ｃ
ＯＰ）インタラプトを発生することが可能である。
【０１２２】１０．該フレームの終端バイトがＦＩＦＯ
からネットワーク上へクロック出力された場合に「パケ
ットの終り」（ＥＯＰ）インタラプトを発生することが
可能である。
からネットワーク上へクロック出力された場合に「パケ
ットの終り」（ＥＯＰ）インタラプトを発生することが
可能である。
【０１２３】１１．ファームウエアは別のフレームが送
信の準備がされているか否か（即ち、チェーン化されて
いるか否か）をチェックし、且つそうでない場合には、
送信チャンネルをディスエーブルさせる。
信の準備がされているか否か（即ち、チェーン化されて
いるか否か）をチェックし、且つそうでない場合には、
送信チャンネルをディスエーブルさせる。
【０１２４】ルックアヘッドウォーターマーク取次フレ
ーム送信が有益的なものであり且つ効率的であり且つ従
来方法の場合に発生する待ち時間を解消していることが
明らかである。
ーム送信が有益的なものであり且つ効率的であり且つ従
来方法の場合に発生する待ち時間を解消していることが
明らかである。
【０１２５】図２５はパケット寸法に関連してインタラ
プト発生に関するウォーターマークの効果を示したグラ
フを示している。このグラフはＦＩＦＯウォーターマー
ク寸法の関数として発生されたインタラプトの数をプロ
ットしている。このグラフから理解されるように、パケ
ット寸法が増加すると、必要とされるインタラプトの数
も増加する傾向にある。ウォーターマーク値は発生され
たインタラプトの総数に関し逆の効果を有している。し
ばしばそうであるように、装置の性能をチューニングを
する場合にウォーターマークのみの操作では不充分であ
る。ネットワークパケット寸法の高い多様性及び共用シ
ステム資源に対する競合のために、付加的なメカニズム
が望ましい。本発明のルックアヘッドウォーターマーク
はこのようなメカニズムであり且つそうであるから図２
５における曲線を押し下げるものであることが容易に理
解される。
プト発生に関するウォーターマークの効果を示したグラ
フを示している。このグラフはＦＩＦＯウォーターマー
ク寸法の関数として発生されたインタラプトの数をプロ
ットしている。このグラフから理解されるように、パケ
ット寸法が増加すると、必要とされるインタラプトの数
も増加する傾向にある。ウォーターマーク値は発生され
たインタラプトの総数に関し逆の効果を有している。し
ばしばそうであるように、装置の性能をチューニングを
する場合にウォーターマークのみの操作では不充分であ
る。ネットワークパケット寸法の高い多様性及び共用シ
ステム資源に対する競合のために、付加的なメカニズム
が望ましい。本発明のルックアヘッドウォーターマーク
はこのようなメカニズムであり且つそうであるから図２
５における曲線を押し下げるものであることが容易に理
解される。
【０１２６】ＩＩＩ．早期輻輳通知 本発明は、又、例えば受信ＦＩＦＯ７０のうちの１つで
ある対応するポート受信器内の輻輳のアドバンスト（先
回り）ホスト通知に対するインタラプト（ＥＣＮ）であ
る早期輻輳通知信号を使用する。エラーを発生したフレ
ームの前に先に受信したフレームがＦＩＦＯ内に未だに
格納されている場合があるので「アドバンスト」即ち先
回りの用語を使用することが可能である。フレームの寸
法及びＦＩＦＯの相対的な寸法に依存して、０からディ
スパッチ即ち送給されることを待機している多数のフレ
ームの範囲のものが存在する可能性がある。従って、早
期輻輳通知（ＥＣＮ）の信号が最初に発生された時とエ
ラーを発生したフレームが処理される時との間に著しく
遅延が発生する場合がある。従来は、ホスト４４は、そ
の処理回路が先行するフレームの処理を行い且つそれが
エラーを発生したフレームに来るまで全てのフレームの
ステータスワードを検査するまでこのタイプのエラーに
気が付くものではなかった。ホストプロセサ４４はオー
バーフロー問題に気が付くものではなかったので、その
処理動作は修正されることなしに継続して進行し、従っ
て、多数の先行するフレームは継続してＦＩＦＯをオー
バーフローし従って喪失されるものであった。勿論、こ
のことはより高いレベルのソフトウエアがフレームを再
送することのより大きな要求を形成し、従って、ネット
ワークにおける帯域幅問題を形成していた。喪失フレー
ム問題を有する単一のダウンストリーム即ち下流側のノ
ードの代わりに、その状態は、多数のダウンストリーム
ノードがそれらの送信ウインドウを再クロック動作させ
ることが強制されるものに迅速的に展開され、その問題
を容易に悪化させるものであった。
ある対応するポート受信器内の輻輳のアドバンスト（先
回り）ホスト通知に対するインタラプト（ＥＣＮ）であ
る早期輻輳通知信号を使用する。エラーを発生したフレ
ームの前に先に受信したフレームがＦＩＦＯ内に未だに
格納されている場合があるので「アドバンスト」即ち先
回りの用語を使用することが可能である。フレームの寸
法及びＦＩＦＯの相対的な寸法に依存して、０からディ
スパッチ即ち送給されることを待機している多数のフレ
ームの範囲のものが存在する可能性がある。従って、早
期輻輳通知（ＥＣＮ）の信号が最初に発生された時とエ
ラーを発生したフレームが処理される時との間に著しく
遅延が発生する場合がある。従来は、ホスト４４は、そ
の処理回路が先行するフレームの処理を行い且つそれが
エラーを発生したフレームに来るまで全てのフレームの
ステータスワードを検査するまでこのタイプのエラーに
気が付くものではなかった。ホストプロセサ４４はオー
バーフロー問題に気が付くものではなかったので、その
処理動作は修正されることなしに継続して進行し、従っ
て、多数の先行するフレームは継続してＦＩＦＯをオー
バーフローし従って喪失されるものであった。勿論、こ
のことはより高いレベルのソフトウエアがフレームを再
送することのより大きな要求を形成し、従って、ネット
ワークにおける帯域幅問題を形成していた。喪失フレー
ム問題を有する単一のダウンストリーム即ち下流側のノ
ードの代わりに、その状態は、多数のダウンストリーム
ノードがそれらの送信ウインドウを再クロック動作させ
ることが強制されるものに迅速的に展開され、その問題
を容易に悪化させるものであった。
【０１２７】本発明によれば、図２６のフローチャート
に示されるように、受信ＦＩＦＯメモリにおけるネット
ワークデータ輻輳を制御する方法は、ＦＩＦＯメモリ内
のフレームオーバーフローを表わす受信ＦＩＦＯメモリ
内においてステータスエラーインジケータを発生するス
テップを有している（ブロック３４０）。早期輻輳イン
タラプトはステータスエラーインジケータに応答してＦ
ＩＦＯメモリから通信プロセサに対して発生される（ブ
ロック３４２）。そのインタラプトは処理され且つ少な
くとも１個の早期輻輳通知ビットが直接メモリアクセス
ユニットのマスタインタラプトレジスタ（ＭＩＲ）内に
セットされる（ブロック３４４）。
に示されるように、受信ＦＩＦＯメモリにおけるネット
ワークデータ輻輳を制御する方法は、ＦＩＦＯメモリ内
のフレームオーバーフローを表わす受信ＦＩＦＯメモリ
内においてステータスエラーインジケータを発生するス
テップを有している（ブロック３４０）。早期輻輳イン
タラプトはステータスエラーインジケータに応答してＦ
ＩＦＯメモリから通信プロセサに対して発生される（ブ
ロック３４２）。そのインタラプトは処理され且つ少な
くとも１個の早期輻輳通知ビットが直接メモリアクセス
ユニットのマスタインタラプトレジスタ（ＭＩＲ）内に
セットされる（ブロック３４４）。
【０１２８】次いで、直接メモリアクセスユニットから
ホストプロセサに対して早期輻輳インタラプトが発生さ
れて、ＦＩＦＯメモリ内においてフレームオーバーフロ
ーが発生したことを表わす（ブロック３４６）。ホスト
プロセサからＦＩＦＯメモリに対してフレームオーバー
フローを発生させた入力フレームを廃棄するための命令
が発生される（ブロック３４８）。受信フレームのサー
ビスは直接メモリアクセス（ＤＭＡ）ユニットのバース
ト寸法のワード数を増加させるか、又はその他のアクテ
ィブなプロセスのタイムスライスを修正することのいず
れか１つによって向上させることが可能である（ブロッ
ク３５０）。
ホストプロセサに対して早期輻輳インタラプトが発生さ
れて、ＦＩＦＯメモリ内においてフレームオーバーフロ
ーが発生したことを表わす（ブロック３４６）。ホスト
プロセサからＦＩＦＯメモリに対してフレームオーバー
フローを発生させた入力フレームを廃棄するための命令
が発生される（ブロック３４８）。受信フレームのサー
ビスは直接メモリアクセス（ＤＭＡ）ユニットのバース
ト寸法のワード数を増加させるか、又はその他のアクテ
ィブなプロセスのタイムスライスを修正することのいず
れか１つによって向上させることが可能である（ブロッ
ク３５０）。
【０１２９】図２７Ａ−Ｇは本発明の早期輻輳通知方法
のハイレベルのブロック図を示している。図２７Ａは受
信ＦＩＦＯが空であり且つ読取（ＲＤ）及び書込（Ｗ
Ｒ）ポインタが０，０において同一であることを示して
いる。次いで、データが入り始め且つ読取ポインタはゼ
ロにあり且つ書込ポインタは図２７Ｂに示したように前
進する。パケットが受取られるに従い、ステータスがＳ
ｔａｔ１によって表示される如くに書込まれる。２番目
のフレーム即ちパケットが到着し（Ｄａｔａ２）且つオ
ーバーフローをし始める（図２７Ｃ及び２７Ｄ）。オー
バーフロー条件が発生すると、エラーに対してフリップ
フロップがセットされ、従ってオーバーフロービットが
セットされる（図２７Ｇ）。この点において、早期輻輳
通知（ＥＣＮ）が送り出される。書込ポインタはパケッ
トの始めにリセットされ且つパケットの終りが発生する
まで凍結され、その時に、低パケットのタイムエラース
テータスフィールドへエンターする。ＤＭＡによるステ
ータス１の読取がそれをホストアドレスにおける受信ス
テータスレジスタ内へコピーする。通信プロセサがその
ステータスを読取るまで、別のデータ転送のためのＤＭ
Ａの要求が発生することはない。このことはオーバーフ
ローステータスによってステータスレジスタの上書きを
防止する（図２７Ｅ及び２７Ｆ）。
のハイレベルのブロック図を示している。図２７Ａは受
信ＦＩＦＯが空であり且つ読取（ＲＤ）及び書込（Ｗ
Ｒ）ポインタが０，０において同一であることを示して
いる。次いで、データが入り始め且つ読取ポインタはゼ
ロにあり且つ書込ポインタは図２７Ｂに示したように前
進する。パケットが受取られるに従い、ステータスがＳ
ｔａｔ１によって表示される如くに書込まれる。２番目
のフレーム即ちパケットが到着し（Ｄａｔａ２）且つオ
ーバーフローをし始める（図２７Ｃ及び２７Ｄ）。オー
バーフロー条件が発生すると、エラーに対してフリップ
フロップがセットされ、従ってオーバーフロービットが
セットされる（図２７Ｇ）。この点において、早期輻輳
通知（ＥＣＮ）が送り出される。書込ポインタはパケッ
トの始めにリセットされ且つパケットの終りが発生する
まで凍結され、その時に、低パケットのタイムエラース
テータスフィールドへエンターする。ＤＭＡによるステ
ータス１の読取がそれをホストアドレスにおける受信ス
テータスレジスタ内へコピーする。通信プロセサがその
ステータスを読取るまで、別のデータ転送のためのＤＭ
Ａの要求が発生することはない。このことはオーバーフ
ローステータスによってステータスレジスタの上書きを
防止する（図２７Ｅ及び２７Ｆ）。
【０１３０】次に、より特定的に図２８−４３を参照す
ると、３つの入って来る異なるパケットの場合について
本発明方法及び装置について説明する。図２８は受信Ｆ
ＩＦＯ７２内においてデータが受信されていない場合の
ネットワーク制御器及びホストシステムを示している。
図２９において、データは、最初に、受信ＦＩＦＯ７２
へ入り、且つ図３０においてウォーターマーク２５８に
到達し且つパケットの始めインタラプトがインタラプト
バス２５２を介して通信プロセサ９２へ送られる。通信
プロセサ９２はデータを転送するためにＤＭＡ８５に対
してコマンドを発行する（図３１）。同時に、データは
矢印で示されるように継続して受信ＦＩＦＯ７２へエン
ターする。
ると、３つの入って来る異なるパケットの場合について
本発明方法及び装置について説明する。図２８は受信Ｆ
ＩＦＯ７２内においてデータが受信されていない場合の
ネットワーク制御器及びホストシステムを示している。
図２９において、データは、最初に、受信ＦＩＦＯ７２
へ入り、且つ図３０においてウォーターマーク２５８に
到達し且つパケットの始めインタラプトがインタラプト
バス２５２を介して通信プロセサ９２へ送られる。通信
プロセサ９２はデータを転送するためにＤＭＡ８５に対
してコマンドを発行する（図３１）。同時に、データは
矢印で示されるように継続して受信ＦＩＦＯ７２へエン
ターする。
【０１３１】図３２に示したように、ＤＭＡはシステム
バス４２の所有についてバスアービトレイション（調
停）論理ユニット４７と共にネゴシエーションを行い、
一方データは継続して受信ＦＩＦＯメモリ７２内へ転送
される。図３３において、ＤＭＡ８５は受信ＦＩＦＯ７
２からのデータを共用システムメモリ４６へ転送する。
図３４に示したように、２番目のパケット即ちフレーム
が受信ＦＩＦＯメモリ７２へ入る。図３５，３６，３７
は、システムバス４２に対するアクセスが拒否されたと
いう点を除いて、図３０，３１，３２と同様である。こ
の時に、３番目のパケット（黒塗り陰影）が２番目のパ
ケット（対角線陰影）と共にエンターする（図３８）。
図３９において、入って来るフレームが受信ＦＩＦＯメ
モリ７２をオーバーフローし且つ早期輻輳通知（ＥＣ
Ｎ）ビットがセットされた後に（図２７Ｇ）内部インタ
ラプトが通信プロセサ９２へ送られる。図４１におい
て、通信プロセサ９２はＤＭＡ８５の適宜のレジスタブ
ロック内のポートに対するＥＣＮビットをセットする。
図４２において、ＤＭＡ８５はシステムバス４２に沿っ
てホストプロセサ４４に対し早期輻輳インタラプトの信
号を送り且つＤＭＡ８５は受信ＦＩＦＯ７２からのデー
タを図４３に示したように共用システムメモリ４６へ転
送する。３番目のフレームは失われる。然しながら、上
のレベルのソフトウエアはそのフレームを送信すること
が可能である。
バス４２の所有についてバスアービトレイション（調
停）論理ユニット４７と共にネゴシエーションを行い、
一方データは継続して受信ＦＩＦＯメモリ７２内へ転送
される。図３３において、ＤＭＡ８５は受信ＦＩＦＯ７
２からのデータを共用システムメモリ４６へ転送する。
図３４に示したように、２番目のパケット即ちフレーム
が受信ＦＩＦＯメモリ７２へ入る。図３５，３６，３７
は、システムバス４２に対するアクセスが拒否されたと
いう点を除いて、図３０，３１，３２と同様である。こ
の時に、３番目のパケット（黒塗り陰影）が２番目のパ
ケット（対角線陰影）と共にエンターする（図３８）。
図３９において、入って来るフレームが受信ＦＩＦＯメ
モリ７２をオーバーフローし且つ早期輻輳通知（ＥＣ
Ｎ）ビットがセットされた後に（図２７Ｇ）内部インタ
ラプトが通信プロセサ９２へ送られる。図４１におい
て、通信プロセサ９２はＤＭＡ８５の適宜のレジスタブ
ロック内のポートに対するＥＣＮビットをセットする。
図４２において、ＤＭＡ８５はシステムバス４２に沿っ
てホストプロセサ４４に対し早期輻輳インタラプトの信
号を送り且つＤＭＡ８５は受信ＦＩＦＯ７２からのデー
タを図４３に示したように共用システムメモリ４６へ転
送する。３番目のフレームは失われる。然しながら、上
のレベルのソフトウエアはそのフレームを送信すること
が可能である。
【０１３２】ＩＶ．フェンスポスト（Ｆｅｎｃｅ Ｐｏ
ｓｔ） 再度図３，４，５，７を参照して、記述子リング２０２
及び記述子２０６の説明に関して更に詳細に検討する。
図４４のグラフに加えて、本発明方法及び装置はホスト
４４とネットワーク制御器４０との間でフレームに調整
されたデータの転送を制御することが明らかである。本
発明によれば、バスの利用を向上させ且つ最初の記述子
及び最後の記述子及び中間の記述子の所有を所望のホス
ト又は制御器へ許可するために、記述子「チェーン」内
における最初及び最後の記述子２０６のみがアップデー
トされる。
ｓｔ） 再度図３，４，５，７を参照して、記述子リング２０２
及び記述子２０６の説明に関して更に詳細に検討する。
図４４のグラフに加えて、本発明方法及び装置はホスト
４４とネットワーク制御器４０との間でフレームに調整
されたデータの転送を制御することが明らかである。本
発明によれば、バスの利用を向上させ且つ最初の記述子
及び最後の記述子及び中間の記述子の所有を所望のホス
ト又は制御器へ許可するために、記述子「チェーン」内
における最初及び最後の記述子２０６のみがアップデー
トされる。
【０１３３】前述したように、ホスト４４は受信された
か又は送信されたフレームよりも寸法がより小さなフレ
ームデータバッファ２０４を使用すべく選択することが
可能であり、従って、単一のフレームデータバッファは
複数個のフレームデータバッファ２０４をスパンする、
即ちそれらのバッファにわたることが可能である。この
ことはフレームをネットワーク制御器４０によって切断
するか又は組立てることを可能とする。当然、上述した
ように、複数個のフレームデータバッファ２０４は関連
する記述子２０６を一緒に「チェーン化」することによ
ってフレームを構成する断片及びそのチェーンの最後の
記述子内にフレームの終りのフラグがセットされている
記述子リング２０２内の連続するエントリを保持するこ
とが可能である。所有されているがそのフレームの終り
フラグがセットされていない記述子エントリ２０６の夫
々のフレームデータバッファはフレームの一部であり全
体的なフレームではないと考えられる。制御器４０は、
それが各相次ぐフレームデータバッファ２０４を充填す
る場合に１つづつ記述子２０６を一緒にチェーン化する
ことが可能である。フレームの終りが最終的に受取られ
且つ外部共用メモリ４６へ転送されると、そのフレーム
の終りフラグが記述子チェーンの最後の記述子において
セットされる（図４）。
か又は送信されたフレームよりも寸法がより小さなフレ
ームデータバッファ２０４を使用すべく選択することが
可能であり、従って、単一のフレームデータバッファは
複数個のフレームデータバッファ２０４をスパンする、
即ちそれらのバッファにわたることが可能である。この
ことはフレームをネットワーク制御器４０によって切断
するか又は組立てることを可能とする。当然、上述した
ように、複数個のフレームデータバッファ２０４は関連
する記述子２０６を一緒に「チェーン化」することによ
ってフレームを構成する断片及びそのチェーンの最後の
記述子内にフレームの終りのフラグがセットされている
記述子リング２０２内の連続するエントリを保持するこ
とが可能である。所有されているがそのフレームの終り
フラグがセットされていない記述子エントリ２０６の夫
々のフレームデータバッファはフレームの一部であり全
体的なフレームではないと考えられる。制御器４０は、
それが各相次ぐフレームデータバッファ２０４を充填す
る場合に１つづつ記述子２０６を一緒にチェーン化する
ことが可能である。フレームの終りが最終的に受取られ
且つ外部共用メモリ４６へ転送されると、そのフレーム
の終りフラグが記述子チェーンの最後の記述子において
セットされる（図４）。
【０１３４】送信期間中に、制御器４０は単一のフレー
ム及び当然に「チェーン化」された記述子２０６によっ
てポイントされる「チェーン化」されたフレームデータ
バッファ２０４の内容を逐次的に構築することが可能で
ある。フレームの送信は、その記述子２０６がフレーム
の終りフラグをセットしているフレームデータバッファ
２０４に遭遇する場合にのみ終了する。このバス利用に
おける著しい改良は、本発明によって発生され、その場
合に、各スパンされている記述子２０６を逐次的にアッ
プデートする従来技術の代わりに、例えば、ネットワー
クが受信したフレームに対する記述子内の所有ビットを
アップデートすることによって、最初の記述子と最後の
記述子のみを変更させる。これらのアップデートされた
最初の記述子及び最後の記述子はチェーンの「フェンス
ポスト」即ち垣根の支柱を形成する。
ム及び当然に「チェーン化」された記述子２０６によっ
てポイントされる「チェーン化」されたフレームデータ
バッファ２０４の内容を逐次的に構築することが可能で
ある。フレームの送信は、その記述子２０６がフレーム
の終りフラグをセットしているフレームデータバッファ
２０４に遭遇する場合にのみ終了する。このバス利用に
おける著しい改良は、本発明によって発生され、その場
合に、各スパンされている記述子２０６を逐次的にアッ
プデートする従来技術の代わりに、例えば、ネットワー
クが受信したフレームに対する記述子内の所有ビットを
アップデートすることによって、最初の記述子と最後の
記述子のみを変更させる。これらのアップデートされた
最初の記述子及び最後の記述子はチェーンの「フェンス
ポスト」即ち垣根の支柱を形成する。
【０１３５】「フェンスポスト」型チェーン内の最初及
び最後の記述子の全てのフラグ及びフィールドは、完全
に送信されるか又は受信されるとフレームに関する正確
な情報を提供するために、アップデートされる。例え
ば、受信フレームの場合には、該チェーン内の最初の記
述子のメッセージ寸法フィールド２１８が、単にバッフ
ァ寸法に等しい関連するバッファのバイトカウントでは
なく、全体的なフレームのバイトカウントでアップデー
トされる。
び最後の記述子の全てのフラグ及びフィールドは、完全
に送信されるか又は受信されるとフレームに関する正確
な情報を提供するために、アップデートされる。例え
ば、受信フレームの場合には、該チェーン内の最初の記
述子のメッセージ寸法フィールド２１８が、単にバッフ
ァ寸法に等しい関連するバッファのバイトカウントでは
なく、全体的なフレームのバイトカウントでアップデー
トされる。
【０１３６】上述したように、図４はチップ初期化セク
ション２００ａ及び統計イメージ２００ｂ−ｅを具備す
る４個のポートを具備する管理ブロック２００を示して
いる。記述子リング２０２は、アドレスを使用してフレ
ームデータバッファに対してポイントする種々の記述子
２０６と共に示されている。フレームデータバッファは
右側に示してある。図５は２ワードエントリとしての記
述子２６と、所有ビット（ＯＢ）２１２及びパケットの
終り（ＥＯＰ）２１４を有するフレームデータバッファ
２０４を示している。バッファ寸法２１６及びメッセー
ジ寸法２１８は１つのワード２０８内に収容されてお
り、且つバッファアドレス２１９は他のワード２１０内
に収容されている。図４４におけるグラフは、上述した
如く最初の記述子及び最後の記述子のみを使用すること
が平坦なラインを形成しバスに沿ってのトラフィックを
減少させることを詳細に示している。
ション２００ａ及び統計イメージ２００ｂ−ｅを具備す
る４個のポートを具備する管理ブロック２００を示して
いる。記述子リング２０２は、アドレスを使用してフレ
ームデータバッファに対してポイントする種々の記述子
２０６と共に示されている。フレームデータバッファは
右側に示してある。図５は２ワードエントリとしての記
述子２６と、所有ビット（ＯＢ）２１２及びパケットの
終り（ＥＯＰ）２１４を有するフレームデータバッファ
２０４を示している。バッファ寸法２１６及びメッセー
ジ寸法２１８は１つのワード２０８内に収容されてお
り、且つバッファアドレス２１９は他のワード２１０内
に収容されている。図４４におけるグラフは、上述した
如く最初の記述子及び最後の記述子のみを使用すること
が平坦なラインを形成しバスに沿ってのトラフィックを
減少させることを詳細に示している。
【０１３７】図３は、更に、どのようにして管理ブロッ
ク２００が例えば幾何学的形状等のバッファ情報２０６
ａ及びバッファアドレス２０６ｂを具備する記述子２０
６を持った異なる送信リング２０２に対して直接的にポ
イントしているポインタ２００ｄ（図７）を有している
かを示している。
ク２００が例えば幾何学的形状等のバッファ情報２０６
ａ及びバッファアドレス２０６ｂを具備する記述子２０
６を持った異なる送信リング２０２に対して直接的にポ
イントしているポインタ２００ｄ（図７）を有している
かを示している。
【０１３８】Ｖ．記述子リングの形成 本発明は、ネットワーク装置が、例えば記述子リング等
のデータ及びバッファ構造を形成する役目を担っている
ので有益的である。ネットワーク装置４０は外部共用メ
モリ４６において送信及び／又は受信記述子リング２０
２（図３）を構築する。本発明においては、全二重チャ
ンネルに対するサポートが提供されている。送信又は受
信記述子リング２０２のいずれかにおける記述子の数を
支配するパラメータ及びそれらの夫々のフレームデータ
バッファ寸法はパラメータブロック（又は管理ブロッ
ク）を介して通信される。
のデータ及びバッファ構造を形成する役目を担っている
ので有益的である。ネットワーク装置４０は外部共用メ
モリ４６において送信及び／又は受信記述子リング２０
２（図３）を構築する。本発明においては、全二重チャ
ンネルに対するサポートが提供されている。送信又は受
信記述子リング２０２のいずれかにおける記述子の数を
支配するパラメータ及びそれらの夫々のフレームデータ
バッファ寸法はパラメータブロック（又は管理ブロッ
ク）を介して通信される。
【０１３９】この管理ブロック２００はホスト制御下に
おける通信プリミティブを介して初期化（図４５）にお
いてホストシステム４３とネットワーク装置４０との間
で交換される。管理ブロック２００はメモリ４６の多数
の可変フィールド内に格納される（即ちマッピングされ
る）。上述したように、送信記述子リング寸法又は受信
記述子リング寸法に対するフィールド値が非ゼロである
場合には、構築を開始することが可能である。そうでは
なく、フィールドがゼロである場合には、ネットワーク
装置４０は関連する記述子リング２０２を構築すること
はない。ネットワーク装置４０は、ホスト４０が共用メ
モリ４６内に既にデータ及びメモリ構造を構築したもの
と期待する。記述子リング２０２の幾何学的形状即ち長
さ及び関連するフレームデータバッファ２０４の寸法は
異なり且つ記述子リング２０２は、しばしば、５０個か
ら５００個の記述子の長さが変化し、一方フレームデー
タバッファ２０４は約２５６個のバイトから最大で約
２，０００又は５，０００個のバイトに変化する。フレ
ームデータバッファ寸法は、インターフェースネットワ
ークの最大のサポートされているフレーム寸法に基づい
て選択される。ポート５０−５６毎に割当てられている
全体的なメモリは２メガバイト範囲内である。フレーム
データバッファ寸法は記述子リング２０２を実際に構築
するために必要な時間に比較的殆ど影響を有するもので
はない。然しながら、記述子リング寸法は構築時間に対
する制限的要因である。ブロックモード構築最適化技術
を使用して構築時間を減少させる。記述子２０６は２つ
のブロック内でオンチップで構築し且つ直接メモリアク
セスユニット８５を介して外部メモリ４６へ転送するこ
とが可能である。
おける通信プリミティブを介して初期化（図４５）にお
いてホストシステム４３とネットワーク装置４０との間
で交換される。管理ブロック２００はメモリ４６の多数
の可変フィールド内に格納される（即ちマッピングされ
る）。上述したように、送信記述子リング寸法又は受信
記述子リング寸法に対するフィールド値が非ゼロである
場合には、構築を開始することが可能である。そうでは
なく、フィールドがゼロである場合には、ネットワーク
装置４０は関連する記述子リング２０２を構築すること
はない。ネットワーク装置４０は、ホスト４０が共用メ
モリ４６内に既にデータ及びメモリ構造を構築したもの
と期待する。記述子リング２０２の幾何学的形状即ち長
さ及び関連するフレームデータバッファ２０４の寸法は
異なり且つ記述子リング２０２は、しばしば、５０個か
ら５００個の記述子の長さが変化し、一方フレームデー
タバッファ２０４は約２５６個のバイトから最大で約
２，０００又は５，０００個のバイトに変化する。フレ
ームデータバッファ寸法は、インターフェースネットワ
ークの最大のサポートされているフレーム寸法に基づい
て選択される。ポート５０−５６毎に割当てられている
全体的なメモリは２メガバイト範囲内である。フレーム
データバッファ寸法は記述子リング２０２を実際に構築
するために必要な時間に比較的殆ど影響を有するもので
はない。然しながら、記述子リング寸法は構築時間に対
する制限的要因である。ブロックモード構築最適化技術
を使用して構築時間を減少させる。記述子２０６は２つ
のブロック内でオンチップで構築し且つ直接メモリアク
セスユニット８５を介して外部メモリ４６へ転送するこ
とが可能である。
【０１４０】このブロック寸法は変更可能であり且つ将
来ブロックのパラメータ内に容易に包含させることが可
能である。本発明の方法及びネットワーク装置は種々の
利点を有しており、例えばホストソフトウエアの開発に
対して必要な時間が減少されており且つホストコードの
寸法が減少されている。テストを促進させ且つより高速
のネットワーク装置初期化とすることが可能である。
又、本発明はアプリケーション設計エンジニアに対する
システムの実現を促進させる。
来ブロックのパラメータ内に容易に包含させることが可
能である。本発明の方法及びネットワーク装置は種々の
利点を有しており、例えばホストソフトウエアの開発に
対して必要な時間が減少されており且つホストコードの
寸法が減少されている。テストを促進させ且つより高速
のネットワーク装置初期化とすることが可能である。
又、本発明はアプリケーション設計エンジニアに対する
システムの実現を促進させる。
【０１４１】本発明によれば、共用メモリ４６内のメモ
リのブロックがホストシステム４３によって割当てら
れ、それは上述したような記述子リングパラメータ２０
０ｂを有する管理ブロック２００をマッピングさせる
（図７）。これらのパラメータは、共用メモリ内におい
て形成されるべき記述子リング２０２及び記述子２０４
の幾何学的形状を包含している。図７は管理ブロックを
示しており且つ４つのアドレスＰＡＤ＋６０乃至ＰＡＤ
＋７２において、バッファ寸法、送信リング寸法及び受
信リング寸法を表わしている。
リのブロックがホストシステム４３によって割当てら
れ、それは上述したような記述子リングパラメータ２０
０ｂを有する管理ブロック２００をマッピングさせる
（図７）。これらのパラメータは、共用メモリ内におい
て形成されるべき記述子リング２０２及び記述子２０４
の幾何学的形状を包含している。図７は管理ブロックを
示しており且つ４つのアドレスＰＡＤ＋６０乃至ＰＡＤ
＋７２において、バッファ寸法、送信リング寸法及び受
信リング寸法を表わしている。
【０１４２】図４５に示したように、管理ブロック２０
０はチャート上の点０においてセットアップされたベー
スポインタを有している。ホストシステム４３はネット
ワーク装置に対して初期化用のプリミティブ（点１にお
けるＩＮＩＴ）を発行する。同時に、ホスト４４は管理
ブロック２００のベースアドレスをネットワーク装置４
０内に書込む。ネットワーク装置４０は共用メモリ（点
２）から管理ブロックを「フェッチ」即ち読取り、次い
で、管理ブロックが受取られたことのアクノッジメント
（ＡＣＫ）をホストへ送る。この管理ブロックが処理さ
れ、一方ホストシステムはアクノレッジメントを受取っ
た後に付加的なハウスキーピング（点３）を行うことが
可能である。
０はチャート上の点０においてセットアップされたベー
スポインタを有している。ホストシステム４３はネット
ワーク装置に対して初期化用のプリミティブ（点１にお
けるＩＮＩＴ）を発行する。同時に、ホスト４４は管理
ブロック２００のベースアドレスをネットワーク装置４
０内に書込む。ネットワーク装置４０は共用メモリ（点
２）から管理ブロックを「フェッチ」即ち読取り、次い
で、管理ブロックが受取られたことのアクノッジメント
（ＡＣＫ）をホストへ送る。この管理ブロックが処理さ
れ、一方ホストシステムはアクノレッジメントを受取っ
た後に付加的なハウスキーピング（点３）を行うことが
可能である。
【０１４３】管理ブロック２００が初期されるに従いネ
ットワーク装置４０は共用メモリ内に形成されるべきフ
レームデータバッファに対してポイントするデータのブ
ロックとして対応する記述子を構築する。
ットワーク装置４０は共用メモリ内に形成されるべきフ
レームデータバッファに対してポイントするデータのブ
ロックとして対応する記述子を構築する。
【０１４４】図４６は、どのようにして記述子がネット
ワーク装置によって形成することが可能であるかを示し
たフローチャートを詳細に示している。ブロック４００
において、ホストはベース記述子リング及び関連するバ
ッファに対してポインタを供給する。前述したように、
送信リング寸法又は受信リング寸法フィールドに対する
フィールド値が非ゼロである場合には、構築がすぐさま
開始される。そうでなく、これらのフィールドがゼロで
ある場合には、ネットワーク装置は関連する記述子リン
グを構築することはなく、ホストが共用メモリ内に既に
そのような構造を構築したものと期待する。
ワーク装置によって形成することが可能であるかを示し
たフローチャートを詳細に示している。ブロック４００
において、ホストはベース記述子リング及び関連するバ
ッファに対してポインタを供給する。前述したように、
送信リング寸法又は受信リング寸法フィールドに対する
フィールド値が非ゼロである場合には、構築がすぐさま
開始される。そうでなく、これらのフィールドがゼロで
ある場合には、ネットワーク装置は関連する記述子リン
グを構築することはなく、ホストが共用メモリ内に既に
そのような構造を構築したものと期待する。
【０１４５】管理ブロックはネットワーク装置によって
読取られ（ブロック４０２）且つ記述子ヘッダーワード
が構築される（ブロック４０４）。記述子アドレスワー
ドが構築され（ブロック４０６）且つ記述子アドレスが
アップデートされる（ブロック４０８）。バッファポイ
ントアドレスもアップデートされ（ブロック４１０）且
つ、記述子ブロックがネットワーク装置によって共用シ
ステムメモリの一部であるホストＲＡＭに対して読み出
される（ブロック４１２）。
読取られ（ブロック４０２）且つ記述子ヘッダーワード
が構築される（ブロック４０４）。記述子アドレスワー
ドが構築され（ブロック４０６）且つ記述子アドレスが
アップデートされる（ブロック４０８）。バッファポイ
ントアドレスもアップデートされ（ブロック４１０）且
つ、記述子ブロックがネットワーク装置によって共用シ
ステムメモリの一部であるホストＲＡＭに対して読み出
される（ブロック４１２）。
【０１４６】次いで、ホストは、それが完了しているか
否かを判別するためにテストされ（ブロック４１４）、
且つ、完了していない場合には、記述アドレスが再度ア
ップデートされる。その処理が完了していると、ＥＯＲ
ビットが終端記述子に対してセットされ（ブロック４１
６）且つ終端記述子はホスト（ＲＡＮ）へ書き出される
（ブロック４１８）。次いで、このプロセスは終了する
（ブロック４２０）。例えば隣接した記述子の使用、及
びイベントカウント等の多数の仮定が存在している。典
型的に、バッファは隣接したもの即ち連続的なものであ
り且つ一様な寸法のものである。バッファポインタが提
供されない場合には、ファームウエア１０２は記述子リ
ングの計算された終端から２ワードオフセットされてい
るバッファを開始させる。管理ブロック記述子パラメー
タ１６進数ワードが「０Ｘ００００００００」である場
合には、関連する記述子リング２０２が構築されること
はない。管理ブロック転送は、その他のコンフィギュレ
ーション（形態特定）プリミティブの前に必要とされ
る。何故ならば、そのブロックはその設定を上書きする
からである。全ての記述子リング寸法は偶数値でなけれ
ばならず且つフレームデータバッファ寸法は０又は１と
することが可能であり又は記述子リング２０２は構築さ
れない。全てのバッファポインタはリング寸法に拘らず
に強制的にアライメント即ち整合が与えられる。構築す
ることの可能な最も小さな記述子リングは寸法において
３個の記述子であり、且つＤＭＡ転送当たり１個のブロ
ックでブロック当たり２個の記述子である。
否かを判別するためにテストされ（ブロック４１４）、
且つ、完了していない場合には、記述アドレスが再度ア
ップデートされる。その処理が完了していると、ＥＯＲ
ビットが終端記述子に対してセットされ（ブロック４１
６）且つ終端記述子はホスト（ＲＡＮ）へ書き出される
（ブロック４１８）。次いで、このプロセスは終了する
（ブロック４２０）。例えば隣接した記述子の使用、及
びイベントカウント等の多数の仮定が存在している。典
型的に、バッファは隣接したもの即ち連続的なものであ
り且つ一様な寸法のものである。バッファポインタが提
供されない場合には、ファームウエア１０２は記述子リ
ングの計算された終端から２ワードオフセットされてい
るバッファを開始させる。管理ブロック記述子パラメー
タ１６進数ワードが「０Ｘ００００００００」である場
合には、関連する記述子リング２０２が構築されること
はない。管理ブロック転送は、その他のコンフィギュレ
ーション（形態特定）プリミティブの前に必要とされ
る。何故ならば、そのブロックはその設定を上書きする
からである。全ての記述子リング寸法は偶数値でなけれ
ばならず且つフレームデータバッファ寸法は０又は１と
することが可能であり又は記述子リング２０２は構築さ
れない。全てのバッファポインタはリング寸法に拘らず
に強制的にアライメント即ち整合が与えられる。構築す
ることの可能な最も小さな記述子リングは寸法において
３個の記述子であり、且つＤＭＡ転送当たり１個のブロ
ックでブロック当たり２個の記述子である。
【０１４７】図４７−５０は使用することの可能な種々
のフィールド及びビット値のみならず送信及び受信メッ
セージ記述子の更なる詳細を示した表を例示している。
のフィールド及びビット値のみならず送信及び受信メッ
セージ記述子の更なる詳細を示した表を例示している。
【０１４８】本発明に関連する技術的事項は、本願と同
日付をもって出願される本願出願人が出願人である以下
の発明の名称を有する特許出願に記載されており、これ
らの各出願の開示内容も引用により本願明細書に取込む
こととする。
日付をもって出願される本願出願人が出願人である以下
の発明の名称を有する特許出願に記載されており、これ
らの各出願の開示内容も引用により本願明細書に取込む
こととする。
【０１４９】１．「記述子リング内の記述子をアップデ
ートすることによるデータの転送制御方法及びシステ
ム」（整理番号 ＳＴ６３０） ２．「フレームアドレス通知を使用してネットワークを
ベースとしたデータのルーチング方法及びシステム」
（整理番号 ＳＴ６３１） ３．「ＦＩＦＯメモリ内への付加的なデータバースト用
のルックアヘッドウォーターマーク」（整理番号 ＳＴ
６３２） ４．「共用メモリ内にバッファ構造を形成する方法及び
ネットワーク装置」（整理番号 ＳＴ６３５） 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ制限されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
ートすることによるデータの転送制御方法及びシステ
ム」（整理番号 ＳＴ６３０） ２．「フレームアドレス通知を使用してネットワークを
ベースとしたデータのルーチング方法及びシステム」
（整理番号 ＳＴ６３１） ３．「ＦＩＦＯメモリ内への付加的なデータバースト用
のルックアヘッドウォーターマーク」（整理番号 ＳＴ
６３２） ４．「共用メモリ内にバッファ構造を形成する方法及び
ネットワーク装置」（整理番号 ＳＴ６３５） 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ制限されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
【図１】 ３２ビットシステムバスへ接続する本発明の
ネットワーク制御器として示してあり且つホストシステ
ムマイクロプロセサと、バスアービトレイション（調
停）論理ユニットと、共用メモリサブシステムとを示し
ている４個のネットワーク装置のハイレベルブロック
図。
ネットワーク制御器として示してあり且つホストシステ
ムマイクロプロセサと、バスアービトレイション（調
停）論理ユニットと、共用メモリサブシステムとを示し
ている４個のネットワーク装置のハイレベルブロック
図。
【図２】 本発明のネットワーク制御器を示しており且
つ４個のポートと、通信プロセサと、システムバスイン
ターフェース制御ユニットとを示しているハイレベルの
ブロック図。
つ４個のポートと、通信プロセサと、システムバスイン
ターフェース制御ユニットとを示しているハイレベルの
ブロック図。
【図３】 本発明の装置及びネットワーク制御器によっ
て使用されるバッファ管理及びシステムメモリを示して
おり且つ種々の記述子リングを示しているハイレベルの
ブロック図。
て使用されるバッファ管理及びシステムメモリを示して
おり且つ種々の記述子リングを示しているハイレベルの
ブロック図。
【図４】 管理ブロックと、記述子リングと、フレーム
データバッファとを示したデータ構造及びシステムメモ
リのハイレベルのブロック図。
データバッファとを示したデータ構造及びシステムメモ
リのハイレベルのブロック図。
【図５】 記述子及びバッファのハイレベルのブロック
図。
図。
【図６】 本発明のネットワーク制御器のタイマ動作の
ハイレベルのブロック図。
ハイレベルのブロック図。
【図７】 本発明において使用されているシステムメモ
リ及び管理ブロックの詳細を示した概略図。
リ及び管理ブロックの詳細を示した概略図。
【図８】 本発明のシステムメモリ及び統計イメージ及
び管理ブロックのブロック図及びチャートを示した概略
図。
び管理ブロックのブロック図及びチャートを示した概略
図。
【図８Ａ】 本発明において使用されている直接メモリ
アクセスユニットのプリミティブコマンドレジスタに対
する種々のビット値及び記述を示した表。
アクセスユニットのプリミティブコマンドレジスタに対
する種々のビット値及び記述を示した表。
【図８Ｂ】 本発明において使用されている直接メモリ
アックセスユニットのマスタインタラプトレジスタに対
する種々のビット値及び記述を示した表。
アックセスユニットのマスタインタラプトレジスタに対
する種々のビット値及び記述を示した表。
【図９】 レイヤ構造の１例としての種々のヘッダの階
層的コンフィギュレーション即ち形態を示したブロック
図。
層的コンフィギュレーション即ち形態を示したブロック
図。
【図１０】 ８０２．３データリンクレイヤヘッダを示
したブロック図。
したブロック図。
【図１１】 インターネットＩＰヘッダを示したブロッ
ク図。
ク図。
【図１２】 ＴＣＰヘッダを示したブロック図。
【図１３】 ネットワーク制御器及び外部ホストプロセ
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
【図１４】 ネットワーク制御器及び外部ホストプロセ
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
【図１５】 ネットワーク制御器及び外部ホストプロセ
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
【図１６】 ネットワーク制御器及び外部ホストプロセ
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
【図１７】 ネットワーク制御器及び外部ホストプロセ
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
【図１８】 ネットワーク制御器及び外部ホストプロセ
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
【図１９】 ネットワーク制御器及び外部ホストプロセ
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
【図２０】 ネットワーク制御器及び外部ホストプロセ
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
サ、バスアービトレイション論理ユニット及び共用シス
テムメモリの基本的なコンポーネントを示しており且つ
本発明のフレームアドレス通知に対するシーケンスにお
けるあるステップにおける状態を詳細に示したハイレベ
ルのブロック図。
【図２１】 本発明のフレームアドレス通知の送信イン
タラプトイベントタイムラインを一般的に示したタイミ
ング線図。
タラプトイベントタイムラインを一般的に示したタイミ
ング線図。
【図２２】 本発明のルックアヘッドウォーターマーク
を使用した流れ制御とクラシックな先入先出流れ制御と
の比較を示したブロック図。
を使用した流れ制御とクラシックな先入先出流れ制御と
の比較を示したブロック図。
【図２３】 本発明のルックアヘッドウォーターマーク
を使用したプロセスを示したフローチャート。
を使用したプロセスを示したフローチャート。
【図２４Ａ】 インタラプト取次型フレーム送信を示し
たタイミング線図。
たタイミング線図。
【図２４Ｂ】 ルックアヘッドウォーターマーク取次型
フレーム送信を示したタイミング線図。
フレーム送信を示したタイミング線図。
【図２５】 ウォーターマーク値がどのようにして発生
されたインタラプトの総数に対して逆の効果を有してい
るかを示したグラフ図。
されたインタラプトの総数に対して逆の効果を有してい
るかを示したグラフ図。
【図２６】 本発明の早期輻輳通知信号を使用する基本
的なプロセスを示したフローチャート。
的なプロセスを示したフローチャート。
【図２７】 （Ａ）乃至（Ｇ）はどのようにして先入先
出メモリが受信ＦＩＦＯメモリ内への２番目のパケット
上でオーバーフローするか及び種々の読取及び書込ステ
ータスポインタを示したハイレベルブロック図。
出メモリが受信ＦＩＦＯメモリ内への２番目のパケット
上でオーバーフローするか及び種々の読取及び書込ステ
ータスポインタを示したハイレベルブロック図。
【図２８】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図２９】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図３０】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図３１】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図３２】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図３３】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図３４】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図３５】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図３６】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図３７】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図３８】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図３９】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図４０】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図４１】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図４２】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図４３】 本発明のネットワーク制御器の外部ホスト
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
プロセサ、バスアービトレイション論理ユニット、共用
メモリ、基本コンポーネントを示しており且つ早期輻輳
通知信号が３番目のパケットに関するオーバーフローを
有する３つの異なる入力パケットに対して使用される場
合のプロセスの１つの段階における状態を示したハイレ
ベルブロック図。
【図４４】 最初の記述子と最後の記述子のみがアップ
デートされる場合の通常の記述子及び「フェンスポス
ト」を使用したホストバスの推測されるトラフィック構
成を詳細に示したグラフ図。
デートされる場合の通常の記述子及び「フェンスポス
ト」を使用したホストバスの推測されるトラフィック構
成を詳細に示したグラフ図。
【図４５】 ホストシステムと本発明のネットワーク装
置、例えばネットワーク制御器との間でのプリミティブ
（基本命令）の信号処理を示したチャート。
置、例えばネットワーク制御器との間でのプリミティブ
（基本命令）の信号処理を示したチャート。
【図４６】 ネットワーク装置内での記述子を構築する
プロセスを示したフローチャート。
プロセスを示したフローチャート。
【図４７】 受信及び送信メッセージ記述子の種々のフ
ィールドを示したテーブル。
ィールドを示したテーブル。
【図４８】 受信及び送信メッセージ記述子の種々のフ
ィールドを示したテーブル。
ィールドを示したテーブル。
【図４９】 受信及び送信メッセージ記述子の種々のフ
ィールドを示したテーブル。
ィールドを示したテーブル。
【図５０】 受信及び送信メッセージ記述子の種々のフ
ィールドを示したテーブル。
ィールドを示したテーブル。
４０ ネットワーク制御器 ４２ システムバス ４３ ホストバス ４４ ホストマイクロプロセサ ４６ 共用メモリサブシステム ５０，５２，５４，５６ ポート ５８ 全二重プロトコル線 ６０ 送信データハンドラ ６２ ライントランシーバ ６４ 受信データハンドラ ６６，６８ ＦＩＦＯ論理回路 ７０ 送信ＦＩＦＯ ７２ 受信ＦＩＦＯ ７４ 制御回路 ７８ 管理バス ８０ インターフェース制御ユニット（ＳＢＩ） ８２ 共用バスインターフェース回路 ８４ バススレーブ制御器 ８５ 直接メモリアクセスユニット ８６ コンフィギュレーションデータ転送エンジン ８８ 管理データ転送エンジン ９０ フレームデータ転送エンジン ９２ 通信プロセサ（ＣＰＣ） ９４ ＣＰＵ ９６ ＡＬＵ ９８ タイマ １００ ＲＡＭ １０２ ファームウエアＲＯＭ １０４ インタラプトハンドラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスチャン デイ． キャスパー アメリカ合衆国， テキサス 75007， カーロルトン， オールド デントン 3640 (72)発明者 エルマー エイチ． グリツ アメリカ合衆国， テキサス 76028， フラワー マウンド， ポーター ロード 1234
Claims (37)
- 【請求項１】 フレームに調整したネットワークデータ
の流れを制御する方法において、 ネットワーク装置のＦＩＦＯメモリ内においてＦＩＦＯ
メモリ内のフレームオーバーフローを表わすステータス
エラーインジケータを発生し、 前記ステータスエラーインジケータに応答して、フレー
ムオーバーフローがＦＩＦＯメモリ内において発生した
ことを表わす早期輻輳インタラプトをホストプロセサに
対して発生し、 ＦＩＦＯメモリ内においてフレームオーバーフローを発
生させた入力フレームを破棄し、 直接メモリアクセスユニット（ＤＭＡ）のバースト寸法
のワード数を増加させるか又は他のアクティブなプロセ
スのタイムスライスを修正するかのいずれか１つによっ
てＦＩＦＯメモリ内に受信されるフレームのサービスを
向上させる、上記各ステップを有することを特徴とする
方法。 - 【請求項２】 請求項１において、更に、前記ステータ
スエラーインジケータを発生した後に通信プロセサに対
してＦＩＦＯメモリから早期輻輳インタラプトを発生す
るステップを有していることを特徴とする方法。 - 【請求項３】 請求項２において、更に、通信プロセサ
によって発生された制御信号から直接メモリアクセスユ
ニットのインタラプトレジスタ内の早期輻輳通知ビット
をセットするステップを有していることを特徴とする方
法。 - 【請求項４】 請求項３において、更に、ＦＩＦＯメモ
リ内でフレームオーバーフローを発生させた入力フレー
ムを破棄するために直接メモリアクセスユニットからホ
ストプロセサに対して早期輻輳通知インタラプトを発生
するステップを有していることを特徴とする方法。 - 【請求項５】 請求項３において、更に、システムバス
に沿って直接メモリアクセスユニットから早期輻輳通知
インタラプトを発生するステップを有していることを特
徴とする方法。 - 【請求項６】 請求項１において、前記ステータスエラ
ーインジケータがステータスエラービットを発生するこ
とによって発生されることを特徴とする方法。 - 【請求項７】 請求項６において、前記ステータスエラ
ービットがフリップフロップをセットすることによって
発生されることを特徴とする方法。 - 【請求項８】 請求項１において、前記ＦＩＦＯメモリ
内においてステータスエラーインジケータを発生するス
テップが、オーバーフロー条件を表わすオーバーフロー
ビットをＦＩＦＯメモリ内にセットすることを特徴とす
る方法。 - 【請求項９】 フレームに調整されたネットワークデー
タの流れを制御する方法において、 ＦＩＦＯメモリ内のフレームオーバーフローを表わすネ
ットワーク装置のＦＩＦＯメモリ内のステータスエラー
インジケータを発生し、 前記ステータスエラーインジケータに応答して、フレー
ムオーバーフローがＦＩＦＯメモリ内において発生した
ことを表わす早期輻輳インタラプトをホストプロセサに
対して発生し、 ＦＩＦＯメモリ内にフレームオーバーフローを発生した
入力フレームを破棄する、上記各ステップを有している
ことを特徴とする方法。 - 【請求項１０】 請求項９において、更に、ＦＩＦＯメ
モリ内にステータスエラーインジケータを発生した後に
ネットワーク装置内の直接メモリアクセスユニットのイ
ンタラプトレジスタ内における早期輻輳通知ビットをセ
ットするステップを有していることを特徴とする方法。 - 【請求項１１】 請求項１０において、更に、ＦＩＦＯ
メモリ内においてフレームオーバーフローを発生した入
力フレームを破棄するためにホストプロセサに対して直
接メモリアクセスユニットから早期輻輳通知インタラプ
トを発生するステップを有していることを特徴とする方
法。 - 【請求項１２】 請求項１０において、更に、システム
バスに沿って直接メモリアクセスユニットから早期輻輳
通知インタラプトを発生するステップを有していること
を特徴とする方法。 - 【請求項１３】 請求項９において、前記ステータスエ
ラーインジケータがステータスエラービットを発生する
ことによって発生されることを特徴とする方法。 - 【請求項１４】 請求項９において、前記ステータスエ
ラービットがフリップフロップをセットすることによっ
て発生されることを特徴とする方法。 - 【請求項１５】 請求項９において、前記ＦＩＦＯメモ
リ内にステータスエラーインジケータを発生するステッ
プが、オーバーフロー条件を表わすオーバーフロービッ
トをＦＩＦＯメモリ内にセットすることを特徴とする方
法。 - 【請求項１６】 フレームに調整されたネットワークデ
ータの流れを制御する方法において、 ＦＩＦＯメモリ内のフレームオーバーフローを表わすネ
ットワーク装置のＦＩＦＯメモリ内のステータスエラー
インジケータを発生し、 前記ステータスエラーインジケータに応答してＦＩＦＯ
メモリから通信プロセサへ早期輻輳インタラプトを発生
し、 前記インタラプトを処理し且つ直接メモリアクセスユニ
ットのインタラプトレジスタ内の少なくとも１つの早期
輻輳通知ビットをセットし、 ＦＩＦＯメモリ内においてフレームオーバーフローが発
生したことを表わす早期輻輳インタラプトを直接メモリ
アクセスユニットからホストプロセサへ発生し、 フレームオーバーフローを発生した入力フレームを破棄
するためにホストプロセサからＦＩＦＯメモリへ命令を
発生する、上記各ステップを有していることを特徴とす
る方法。 - 【請求項１７】 請求項１６において、更に、システム
バスに沿って直接メモリアクセスユニットから早期輻輳
通知インタラプトを発生するステップを有していること
を特徴とする方法。 - 【請求項１８】 請求項１６において、前記ステータス
エラーインジケータがステータスエラービットを発生す
ることによって発生されることを特徴とする方法。 - 【請求項１９】 請求項１８において、前記ステータス
エラービットがフリップフロップをセットすることによ
って発生されることを特徴とする方法。 - 【請求項２０】 請求項１６において、前記ＦＩＦＯメ
モリ内にステータスエラーインジケータを発生するステ
ップが、オーバーフロー条件を表わすオーバーフロービ
ットをＦＩＦＯメモリ内にセットすることを特徴とする
方法。 - 【請求項２１】 フレームに調整されたネットワークデ
ータの流れを制御する方法において、 ＦＩＦＯメモリ内のフレームオーバーフローを表わすネ
ットワーク装置のＦＩＦＯメモリ内のステータスエラー
インジケータを発生し、 前記ステータスエラーインジケータに応答してネットワ
ーク装置の通信プロセサに対してＦＩＦＯメモリから早
期輻輳インタラプトを発生し、 前記インタラプトを処理し且つネットワーク装置の直接
メモリアクセスユニットのインタラプトレジスタ内の少
なくとも１個の早期輻輳通知ビットをセットし、 フレームオーバーフローがＦＩＦＯメモリ内において発
生したことを表わす早期輻輳インタラプトを直接メモリ
アクセスユニットからホストプロセサに対して発生し、 フレームオーバーフローを発生した入力フレームを破棄
するためにホストプロセサからＦＩＦＯメモリへ命令を
発生し、 直接メモリアクセス（ＤＭＡ）ユニットのバースト寸法
のワード数を増加させるか又は他のアクティブなプロセ
スのタイムスライスを修正するかのいずれか１つによっ
て受信フレームのサービスを向上させる、上記各ステッ
プを有していることを特徴とする方法。 - 【請求項２２】 請求項２１において、更に、システム
バスに沿って直接メモリアクセスユニットから早期輻輳
通知インタラプトを発生するステップを有していること
を特徴とする方法。 - 【請求項２３】 請求項２１において、前記ステータス
エラーインジケータがステータスエラービットを発生す
ることによって発生されることを特徴とする方法。 - 【請求項２４】 請求項２３において、前記ステータス
エラービットがフリップフロップをセットすることによ
って発生されることを特徴とする方法。 - 【請求項２５】 請求項２１において、前記ＦＩＦＯメ
モリ内にステータスエラーインジケータを発生するステ
ップが、オーバーフロー条件を表わすオーバーフロービ
ットをＦＩＦＯメモリ内にセットすることを特徴とする
方法。 - 【請求項２６】 フレームに調整されたネットワークデ
ータの流れを制御する装置において、 ＦＩＦＯメモリ内のフレームオーバーフローを表わすス
テータスエラーインジケータを発生する手段を具備する
ＦＩＦＯメモリ、 インタラプトレジスト及びＦＩＦＯメモリ内のオーバー
フローに対応するステータスエラーインジケータに応答
してセットされる早期通知ビットを具備する直接メモリ
アクセスユニット、 直接メモリアクセスユニットから早期輻輳インタラプト
を発生する手段、 前記直接メモリアクセスユニットからの早期輻輳インタ
ラプトを受取るホストプロセサ、 フレームオーバーフローを発生した入力フレームを破棄
するために前記ホストプロセサから前記ＦＩＦＯメモリ
へ命令を発生する手段、を有していることを特徴とする
装置。 - 【請求項２７】 請求項２６において、更に、システム
バスが前記直接メモリアクセスユニットを前記ホストプ
ロセサと接続しており、且つその上で前記早期輻輳通知
インタラプトが通過することを特徴とする装置。 - 【請求項２８】 請求項２６において、前記ステータス
エラーインジケータがステータスエラービットを有して
いることを特徴とする装置。 - 【請求項２９】 請求項２６において、更に、ステータ
スエラービットを表わすためにセットされるフリップフ
ロップが設けられていることを特徴とする装置。 - 【請求項３０】 請求項２６において、更に、オーバー
フロー条件を表わすＦＩＦＯメモリ内のオーバーフロー
ビットをセットする手段が設けられていることを特徴と
する装置。 - 【請求項３１】 フレームに調整されたネットワークデ
ータの流れを制御する装置において、 ＦＩＦＯメモリ内のフレームオーバーフローを表わすス
テータスエラーインジケータを発生する手段を具備する
ＦＩＦＯメモリ、 インタラプトレジスタ及びＦＩＦＯメモリ内のオーバー
フローに対応するステータスエラーインジケータに応答
してセットされる早期通知ビットを具備している直接メ
モリアクセスユニット、 前記直接メモリアクセスユニットから早期輻輳インタラ
プトを発生する手段、 前記直接メモリアクセスユニットから早期輻輳インタラ
プトを受取るホストプロセサ、 フレームオーバーフローを発生した入力フレームを破棄
するために前記ホストプロセサから前記ＦＩＦＯメモリ
へ命令を発生する手段、 直接メモリアクセス（ＤＭＡ）バースト寸法のワード数
を増加させるか又は他のアクティブなプロセスのタイム
スライスを修正することのいずれか１つによって受信し
たフレームのサービスを向上させる手段、を有している
ことを特徴とする装置。 - 【請求項３２】 請求項３１において、更に、システム
バスが前記直接メモリアクセスユニットを前記ホストプ
ロセサへ接続しており、且つその上を前記早期輻輳通知
インタラプトが通過することを特徴とする装置。 - 【請求項３３】 請求項３１において、前記ステータス
エラーインジケータがステータスエラービットを有して
いることを特徴とする装置。 - 【請求項３４】 請求項３１において、前記ステータス
エラービットを表わすためにセットされるフリップフロ
ップが設けられていることを特徴とする装置。 - 【請求項３５】 請求項３１において、更に、オーバー
フロー条件を表わすＦＩＦＯメモリ内のオーバーフロー
ビットをセットする手段を有していることを特徴とする
装置。 - 【請求項３６】 ネットワークデータ輻輳を制御するネ
ットワーク装置において、 ＦＩＦＯメモリ内のフレームオーバーフローを表わすＦ
ＩＦＯメモリ内のステータスエラーインジケータを発生
する手段、 前記ステータスエラーインジケータを読取り且つそれに
応答してＦＩＦＯメモリ内にフレームオーバーフローが
発生したことを表わす装置輻輳インタラプトをホストプ
ロセサに対して発生する手段、 ＦＩＦＯメモリ内でフレームオーバーフローを発生した
入力フレームを破棄する手段、を有していることを特徴
とするネットワーク装置。 - 【請求項３７】 請求項３６において、更に、直接メモ
リアクセスユニットを有しており、且つオーバーフロー
条件を表わすためにセットされる早期輻輳通知ビットを
具備するインタラプトレジスタを有していることを特徴
とするネットワーク装置。
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|---|---|---|---|
| US09/163,819 US6717910B1 (en) | 1998-09-30 | 1998-09-30 | Method and apparatus for controlling network data congestion |
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|---|---|
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|---|---|---|---|
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| EP (1) | EP1014626B1 (ja) |
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