CN1033616C - 大容量无阻塞高速数字交换网络 - Google Patents

Abstract

本发明涉及一种大容量程控数字交换机的新型高速同步交换网络。它的核心部分是采用了以2套并行独立的地址、数据和控制总线为特征的双端口存储器件作为话音存储器和控制存储器，并特设有带有地址冲突预判仲裁逻辑功能的计算机接口电路的基本交换单元，其容量可从2048×2048TSs到16384×16384TSs；与同等容量的T-S-T型交换网路相比，体积缩小6倍以上，成本下降5倍左右，特别适用于大容量高速数据程控交换机。

Description

大容量无阻塞高速数字交换网络

本发明涉及一种大容量程控数字交换机的新型同步交换网络。

交换网络是整个交换机的核心部分，可以根据用户的呼叫要求，通过控制部分的接续命令，建立主叫与被叫用户间的连接通路。由于网络结构和器件的不同，交换网络的工作原理和特性有较为明显的差异。

目前，国内外大容量数字程控交换机的交换网络一般是由多路复用模块MUX10、基本交换单元SE11(主要由话音存储器SM、控制存储器CM及相关控制电路构成)、多路分路模块DMX12以及计算机控制与测试环路13四部分组成(参看图1)。在系统正常工作情况下，来自用户端口SLIC的一组PCM30/32信号经多路复用模块MUX10，在脉冲计数器的控制下，将输入信息中每一个时隙的8比特串行数据转换为8比特并行数据码流，并进行多路复用，再将时分多路复用的8比特并行数据码流，送至基本交换单元SE11。根据用户话机的呼叫请求，基本交换单元SE11在计算机控制下完成相关的时隙交换，然后送至多路分路模块DMX12。该模块将交换后的8比特多路并行码流加以分路，再将并行码流变换成串行码流，其输出端为相应的一组PCM30/32信号，最后输出到用户接口电路SLIC。

对数字程控交换机来说，交换网络一般采用同步时分交换网络(简称T型交换网络，下同)。从理论上分析，T型交换网络的控制和实现简单，可以做到无阻塞，但交换容量较小。为了提高交换容量，一种办法是采用更高速的存储器件提高单级T型交换网络的交换复用度；另一种方法是采用时分-空分-时分(简称T-S-T，下同)多级交换网络结构，这种方案控制相对复杂，工程实现体积较大，特别是在高速数据的情况下对工艺要求特别高。实际上，传统的T型交换网络中，话音存储器(简称SM，下同)和控制存储器(简称CM，下同)的读、写操作是交替发生的，也就是说，每完成一个时隙交换，存储器需分时分段进行读、写操作才能实现。这种读、写方式限制了其交换复用度的提高，特别是对控制存储器CM来说更是如此，因为在大多数情况下，CM都是由中央处理机CPU直接对其操作的。如能克服传统T型存储器上述之缺点，使单T型交换网络具有更大的时隙交换容量，性能上将会带来极大好处。

本发明的目的是为大容量程控数字交换机提供更加先进的大容量无阻塞高速同步交换网络，使现有的程控数字交换机得以简化电路、缩小体积、实现无阻塞、扩展容量、降低成本、减少功耗。

本发明所述的交换网络由多路复用模块MUX10、基本交换单元SE11、多路分路模块DMX12及计算机控制与测试环路13所组成，其特征在于：所述的在多路复用模块MUX[10]和多路分路模块DMX[12]之间的基本交换单元SE[11]是一个可扩展的模块，由单个的用于话音交换的话音存储器SM[20]、用于传送中央处理机CPU控制信息的控制存储器CM[21]、为防止控制存储器CM[21]发生地址冲突而特设的计算机接口电路[22]和用于产生话音存储器SM[20]读/写R/ W信号、脉冲计数地址信号和时钟脉冲信号的地址控制逻辑电路[23]构成，其中，输入高速数据总线HWL[24]接至话音存储器SM[20]的DBL端，话音存储器SM[20]的DBR端接输出高速数据总线HWR[25]，地址控制逻辑电路[23]产生脉冲计数地址信号A0～A10分别送至话音存储器SM[20]及控制存储器CM[21]的ABL端和计算机接口电路[22]的输入端，产生读/写R/ W信号送至话音存储器SM[20]的R/ WL端，同时产生频率为16.384MHz、相位相反的时钟脉冲CP16M和 CP16M，控制存储器CM[21]的DBR端接来自中央处理机CPU的控制数据总线[28]，DBL端与话音存储器SM[20]的ABR端相连，来自中央处理机CPU的控制信号CR/ W和 CS以及中央处理机CPU地址信号通过计算机接口电路[22]分别送至CM[21]的R/ WR、 CER和ABR端，话音存储器SM[20]的 CEL、 OEL、 CER、 OER和控制存储器CM[21]的 OEL、CEL、 OER端接地，话音存储器SM[20]的R/ WR端和控制存储器CM[21]的R/ WL端接+5V电压，计算机接口电路[22]送出等待信号 AWAIT至中央处理机CPU。

下面结合本发明的最佳实施例及其附图分析本发明的原理。

图1是传统程控交换网络结构图

图2是本发明实施例中基本交换单元SE的方框图

图3是本发明实施例基本交换单元SE中的计算机接口方框图

图4是本发明实施例中基本交换单元SE采用矩阵叠加方案进行扩容的大容量数字交换网络方框图

图1是传统程控交换网络结构图。前已叙述，不再重述。

图2为本发明实施例中基本交换单元SE的方框图。在本发明实施例中，将由单个话音存储器SM20和单个控制存储器CM21及相关的控制电路所组成的数字交换网络称为基本交换单元SE11。基本交换单元SE11是由话音存储器SM20、控制存储器CM21、计算机接口电路22及地址控制逻辑电路23四部分组成，其电路结构前已叙述，不再复述，其工作原理如下：

从多路复用模块MUX10输出的时分多路复用8比特并行数据码D0～D7，在帧同步信号给定后，根据地址控制逻辑电路23给出的脉冲计数地址A0～A10和读/写R/ W信号，通过高速数据总线HWL24按顺序写入SM20的各个存储单元中；同时，根据从数据总线29输入到SM20 ABR端的CM21 DBL端输出的来自CPU的控制信号(这个信号含有输入线序号及其时隙序号的信息)，可以从SM20中读出存储在SM20中某个存储单元中的内容。在SM20中，由于采用2套并行独立工作的地址、数据和控制总线，当对不同存储单元进行操作时，DBL和DBR端口可以并行独立工作，因而信息的写入与读出操作过程是各自同时进行，互不干扰的。从SM20读出的信息结果d0～d7由高速数据总线HWR25送至多路分路模块DMX12。

控制存储器CM21同样采用2套并行独立工作的地址、数据和控制总线。CM21 DBR端按照通过计算机接口电路22送到CM21 ABR端口的CPU地址信号、送至CM21  CER端的 CS信号及送至CM21 R/ WR端的CPU CR/ W信号随机写入来自CPU的控制信息；按照从地址控制逻辑电路23输出的脉冲计数地址A0～A10，将顺序读出存在CM21内的CPU控制信息，由CM21 DBL送至SM20 ABR端以控制SM20中存储信息的读出。由于CPU控制信息的写入速度较慢，CM21的DBL和DBR端口的读出与写入可能会发生同时进行的情况，为避免操作冲突，不致使顺序读出的CM21所存的CPU控制信息码流发生断流或CPU的控制信息写入CM21时发生错误，本发明特在CM21与CPU之间设置了一个采用地址冲突预判仲裁逻辑原理设计的计算机接口电路22。在有地址冲突发生的情况下，计算机接口电路22将向CPU给出等待信号 AWAIT高电平指示信号，CPU收到此信号后自动延长写入周期，直至等待信号 AWAIT无效后再继续写入，这种写入CPU控制信息的方法并不会因地址冲突的发生临时中断写入信息而出现错误。

图3为本发明实施例基本交换单元SE中的计算机接口电路方框图。这个接口电路是一个带有地址冲突预判仲裁逻辑功能的电路，是为防止采用2套并行独立工作电路发生地址冲突的CM21而特设的，在本发明实施例的实现上至关重要。其电路实现如下：12位减法器311的输入端分别与脉冲计数地址总线312和计算机地址总线313相连，输出端中S0、S1、S2空接，S3与开关310相连再与3输入端或非门39的1个输入端相接，S4和S5分别与或非门39的另二个输入端相接，S6、S7、S8分别与3输入端或非门38的3个输入端相接，S9、S10、S11分别与3输入端或非门37的3个输入端相接，或非门37、38、39的输出端分别与3输入端与非门36的3个输入端相接，与非门36的输出端与D触发器30的D端相接，D触发器30的Q端输出信号 ACS至CM22的 CER端，输出 AWAIT送至CPU处，信号CS分别与D触发器35的D端和通过非门31与D触发器30的 CLR端相连，CP16M分别与D触发器35的CP端和3输入端或非门34的一个输入端相连，或非门34的另二个端口分别与D触发器30和35的Q端相连。或非门34的输出端通过串联的2个与门32、33接到D触发器30的CLK端上。该电路的基本工作原理如下：

在通常情况下(指无地址冲突发生时)，D触发器30的Q端输出为高电平信号， Q端输出为低电平信号，即 ACS与 AWAIT信号均为低电平，此时CPU可直接将数据写入CM21的存储单元中。

当脉冲计数地址信号312A10～A0和计算机地址总线信号313A11′～A1′同时输入到12位减法器311中，通过12位减法器311完成两组信号的减法运算，即S(11，10……0)＝(A10～A0)-(A11′～A1′)。如果运算结果中S11～S4信号均为0，说明两组信号地址发生冲突，此时输入端与减法器S11～S4相连的3个3输入端或非门37、38、39的输出端全为1(其它情况下，或非门37～39的输出端非全为1)，并分别送至3输入端与非门36的3个输入端，当输入端全为1时，与非门36的输出端才为低电平信号。该信号同时输入到D触发器30的数据置入端D。在与门32输出端输出的时钟脉冲上升沿的控制下，D触发器30被置位，Q端输出为低电平信号， Q端输出的 ACS和 AWAIT信号均为高电平。此时， ACS封锁了CPU对CM21的写入，同时 AWAIT高电平信号送至CPU示意发生地址冲突。CPU收到该正脉冲电平信号后将自动延长写入周期，直至 AWAIT信号变成低电平(即解除冲突)为止。

当CPU完成对CM21的一次写入后， CS信号由低变高，经非门31反相后加至D触发器30的 CLR端，此时，可将D触发器30清除复位，即Q端为低电平， Q变成高电平， ACS、 AWAIT不再有意义。在每次CPU要写入CM21时， CS信号先由高变低，经非门31反相后变成高电平，解除上述清除过程，若无冲突发生，D触发器30的D输入端始终为1，在紧接着的下个时钟脉冲上升沿将D触发器30置位成Q＝1， Q＝0，这样，便可以完成正常的写入操作。

D触发器35的时钟脉冲输入端CP接入信号CP16M，同时又与D触发器30和35的Q端输出信号一同分别接入3输入端或非门34的3个输入端，组成冲突封锁电路。当无冲突发生时，D触发器30的Q端输出高电平“1”信号到或非门34的输入端，这时不论CP16M信号和CS信号处于何种状态，或非门34输出信号均为低电平“0”，经与门32和33延时10ns后，将D触发器30 CLK端口置“0”，使 Q保持低电平“0”，完成对CM21的写入过程，在随后的CM21写入周期内，不再重新置位，即使随后到来的地址组有冲突，也不影响本周期内的CM21数据写入；当有冲突发生时，此时 CS为低电平“0”，打开或非门34，允许CP16M时钟信号通过或非门34，经延迟10ns后进入D触发器30的时钟输入端CLK，电路实时跟踪检测，直至冲突解除时为止。

图4是本发明实施例中基本交换单元SE采用矩阵叠加方案进行扩容的大容量数字交换网络方框图。该网络是基于基本交换单元SE11相似的工作原理基础上构成的。SE11是一个可扩展的模块，它可以由一个N行×N列的话音存储器SM矩阵和一列分别为每行的各个SM服务的控制存储器CM及一组计算机接口电路连接构成一个大容量的交换网络，在本发明实施例中，图4所示的是采用计算机分散控制的4行×4列的矩阵叠加交换网络模块。其中，脉冲计数地址总线A10～A0分别并接到所有SM和CM的ABL端及计算机接口电路的输入端，并行输入的四路高速数据总线HWL0～HWL3分别接到四行并行排列的各行的各个SM的DBL端，即HWL0接到并联的SM400～SM403的DBL端，HWL1接到并联的SM410～SM413的DBL端，以下类同；并行输出的四路高速数据总线HWR0～HWR3分别接到并列排列的各列的各个SM的DBR端，即HWR0接到并列的SM400、410、420、430的DBR端，HWR1接到并列的SM401、411、421、431的DBR端，以下类同；并列排列的一列CM40～CM43的DBL端分别与并行排列的各行的各个SM的ABR端相接，即CM40的DBL端接到并联排列的一行SM400、401、402、403的ABR端，CM41的DBL端接到并联排列的一行SM410、411、412、413的ABR端，以下类同；来自CPU的控制信息DB分别接入并列的各个CM40～CM43的DBR端，来自CPU的地址信息分别接入并列的各个CM40～CM43的ABR端和各个计算机接口电路44～47的输入端，来自CPU的R/ W信号经并列的各个计算机接口电路44～47与并列的各个CM40～CM43并联接入，来自CPU的一组选片信号 CS0～ CS3分别接入并列的各个计算机接口电路44～47内，各个计算机接口电路44～47的输出端并联接在 AWAIT输出信号线上；在计算机集中控制状态下，计算机接口电路和 CS可以只用一个，为各个CM40～CM43共用，其中与计算机接口电路相连的四组连线合并为一组。其工作原理如下：

在实际工作时，每一行的SM共同接到同一组话音编码信号输入HWLi(i＝0，1，2，3)，在脉冲计数地址A10～A0和读/写R/ W信号的控制下，每行只有一个SM写入周期有效，这时，HWLi只为这一个SM提供话音信息，其余3个本周期内不工作；下一周期重复进行以上过程，以此类推。同样，在从CMj(j＝0，1，2，3)输出的来自CPU的控制信号的控制下，每一列SMj(j＝0，1，2，3)在给定读出周期内只有一个SM处于工作状态，其它3个SM在本周期内不工作，其数据总线输出为高阻抗状态，因而每一列SMj可以共用一个公共的输出总线HWRj(j＝0，1，2，3)。由于每一行SMi(i＝0，1，2，3)每一时刻(即读/写周期)内只有一个SM在工作，所以它们可以公用一个CMi(i＝0，1，2，3)。

根据以上所述的工作情况，每一行的SMi与CMi之间的连接是按下述方式进行的：CMi的数据总线位宽为16位，即D0～D15，其中D0～D10与该行每个SMi读出控制端口ABR0～ABR10相接(参见图4)，D11～D14分别为SMi1～SMi4(此时i为固定值)提供选片信号，这些信号都是互斥的，它们的值是由计算机预先按信令要求写入的，因而能保证上述SM工作时的特征要求。本图中所有SM的写入控制端口ABL的地址指令和所有CM的读出控制端口ABL的地址指令均为脉冲计数地址A0～A10。在本图的SM矩阵中，每一个SM的R/ WL端、 CEL端和 OEL端信号的产生和工作原理与图2中SE的SM20情况完全一样，R/ WR、 CER、 OER的情况也与图2中所述情况一样，不再重述。与每一个CMi相对应有一个相应的计算机接口电路，它的工作原理以及它与CMi的接口和图2所述情况相同，不再重述。当采用多台CPU进行分散控制时，可分别为每个CPU设置一套计算机接口电路，但当采用一个CPU进行集中控制时，可只公用一套计算机接口电路，以节省体积和成本。

本实施方案与传统的T型交换网络相比有以下几个优点：

1、传统T型交换网络只有一套独立的对外总线，为使交换前后的信息隔离，在读/写期间需进行频繁的总线切换来控制读出和写入过程，因而其外围控制电路相对复杂；而本实施方案中，因有2套独立并行工作的地址、数据和控制总线，使输入总线HWL24与输出总线HWR25以及相应的控制部分自然分开，免去了复杂的总线切换逻辑电路。

2、传统T型交换网络中，话音存储器SM或是采用顺序写入、控制读出的输出控制方式，或是采用控制写入、顺序读出的输入控制方式，存储器内容的写入与读出的实现方式是串行、交替进行的，因而使交换速度受到限制；而本实施方案中，话音存储器SM20的信息写入和读出操作在微观上绝对是并行执行的，在存储器存取速度相等的情况下，本方案要比传统T型交换网络的交换速率提高一倍。

3、传统T型交换网络中，控制存储器CM的布线逻辑读出和中央处理机CPU的程序写入控制是分时交替操作的；若CM的写入总线直接与CPU总线连接，由于快速的CPU对外部存储器的写入周期也要大于50ns，因而交换复用度受到限制；若采用CPU总线锁存、硬件比较写入的方法，不但硬件电路复杂，且会降低CPU对呼叫接续的控制速率；而在本实施方案中，由于控制存储器CM21也是采用2套独立并行工作的地址、数据和控制总线的存储器，地址冲突预判仲裁逻辑控制可以使得控制存储器CM21布线逻辑读出和CPU程序写入完全独立，对其读、写可同时执行，因而极大地提高了其交换控制速度，也不会出现CM21的读出信息中断现象，这对于用于高速数据交换的大容量程控数字交换机来说是至关重要的。

在本实施方案的工程实现时，话音存储器SM20和控制存储器CM21均采用双端口RAM来实现的。当存取速度＜60ns时，基本交换单元SE11的交换时隙容量为2048×2048TSs；当存取速度＜30ns时，SE11的交换时隙容量为4096×4096TSs。

综上所述，与实现相等交换容量的T-S-T传统交换网络相比，本发明所提出的实施方案使其体积缩小了6倍以上，而成本下降了5倍左右，可靠性和控制性能都得以提高。同时，与传统的T型交换网络相比，本发明所提出的实施方案可使交换网络的容量增加一倍，具有更大的数字时隙交换能力，响应速度加快，软件接续控制简单，具有很好的应用前景。本发明不仅能用于话音交换的大容量程控数字时分交换机，而且由于无阻塞，特别适用于高速数据通信交换的ISDN大容量程控数字交换机中。

Claims (3)

1、一种大容量无阻塞高速数字交换网络，由多路复用模块MUX[10]、基本交换单元SE[11]、多路分路模块DMX[12]及计算机控制与测试环路[13]所组成，其特征在于：所述的在多路复用模块MUX[10]和多路分路模块DMX[12]之间的基本交换单元SE[11]是一个可扩展的模块，由单个的用于话音交换的话音存储器SM[20]、用于传送中央处理机CPU控制信息的控制存储器CM[21]、为防止控制存储器CM[21]发生地址冲突而特设的计算机接口电路[22]和用于产生话音存储器SM[20]读/写R/ W信号、脉冲计数地址信号和时钟脉冲信号的地址控制逻辑电路[23]构成，其中，输入高速数据总线HWL[24]接至话音存储器SM[20]的DBL端，话音存储器SM[20]的DBR端接输出高速数据总线HWR[25]，地址控制逻辑电路[23]产生脉冲计数地址信号A0～A10分别送至话音存储器SM[20]及控制存储器CM[21]的ABL端和计算机接口电路[22]的输入端，产生读/写R/ W信号送至话音存储器SM[20]的R/ WL端，同时产生频率为16.384MHz、相位相反的时钟脉冲CP16M和 CP16M，控制存储器CM[21]的DBR端接来自中央处理机CPU的控制数据总线[28]，DBL端与话音存储器SM[20]的ABR端相连，来自中央处理机CPU的控制信号CR/ W和 CS以及中央处理机CPU地址信号通过计算机接口电路[22]分别送至CM[21]的R/ WR、CER和ABR端，话音存储器SM[20]的CEL、OEL、CER、OER和控制存储器CM[21]的 OEL、 CEL、 OER端接地，话音存储器SM[20]的R/ WR端和控制存储器CM[21]的R/ WL端接+5V电压，计算机接口电路[22]送出等待信号 AWAIT至中央处理机CPU。

2、根据权利要求1所述的大容量无阻塞高速数字交换网络，其特征在于：所述的基本交换单元SE[11]中的计算机接口电路[22]是一个具有地址冲突预判仲裁逻辑功能的电路，12位减法器[311]的输入端分别与脉冲计数地址总线[312]和计算机地址总线[313]相连，输出端中S0、S1、S2空接，S3与开关[310]相连再与3输入端或非门[39]的1个输入端相接，S4和S5分别与或非门[39]的另二个输入端相接，S6、S7、S8分别与3输入端或非门[38]的3个输入端相接，S9、S10、S11分别与3输入端或非门[37]的3个输入端相接，或非门[37]、[38]、[39]的输出端分别与3输入端与非门[36]的3个输入端相接，与非门[36]的输出端与D触发器[30]的D端相接，D触发器[30]的 Q端输出信号 ACS至控制存储器CM[22]的 CER端，输出信号AWAIT送至中央处理机CPU，信号 CS分别与D触发器[35]的D端和通过非门[31]与D触发器[30]的 CLR端相连，时钟脉冲CP16M分别与D触发器[35]的CP端和3输入端或非门[34]的1个输入端相连，或非门[34]的另2个端分别与D触发器[30]和[35]的Q端相连，或非门[34]的输出端通过串联的2个与门[32]、[33]接到D触发器[30]的CLK端上。

3、根据权利要求1所述的大容量无阻塞高速数字交换网络，其特征在于：所述的基本交换单元SE[11]是一个可扩展的模块，由一个N行×N列的话音存储器SM矩阵和一列分别为每行的各个话音存储器SM服务的控制存储器CM及一组计算机接口电路连接构成，脉冲计数地址总线A10～A0分别与所有话音存储器SM和控制存储器CM的ABL端及计算机接口电路的输入端连接，并行输入的四路高速数据输入总线HWL0～HWL3分别接到四行并行排列的各行的各个话音存储器SM的DBL端，并行输出的四路高速数据总线HWR0～HWR3分别接到并列排列的各列的各个话音存储器SM的DBR端，并列排列的一列控制存储器CM[40～43]的DBL端分别与并联排列的一行的各个话音存储器SM的ABR端相接，来自中央处理机CPU的控制信息DB分别接入并列的各个控制存储器CM[40～43]的DBR端，来自中央处理机CPU的地址信息AB分别接入并列的各个控制存储器CM[40～43]的ABR端和各个计算机接口电路[44～47]的输入端，来自中央处理机CPU的读/写R/ W信号经并列的各个计算机接口电路[44～47]与并列的各个控制存储器CM[40～43]连接，来自中央处理机CPU的一组选片信号 CS0～ CS3分别接入并列的各个计算机接口电路[44～47]内，各个计算机接口电路[44～47]的输出端并联接在输出信号线 AWAIT上。

Images