CN104702860B - 基于fpga的视频图像切换系统 - Google Patents
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Abstract
本发明涉及一种基于FPGA的视频图像切换系统。该系统包括FPGA芯片及与其连接的DDR3存储器；FPGA芯片用于接收第一路视频数据流，并通过其内部缓存将第一路视频数据流按帧顺序写入DDR3存储器；以及通过内部缓存从DDR3存储器中按帧顺序读取第一路视频数据流并将其输出；FPGA芯片还用于接收第二路视频数据流，并通过内部缓存将第二路视频数据流按帧顺序写入DDR3存储器；当需要将输出由第一路视频切换至第二路视频时，FPGA芯片在从DDR3存储器中读取完第一路视频数据流的完整一帧图像数据后，通过内部缓存按帧顺序读取第二路视频数据流并将其输出。本发明通过在FPGA芯片的内部缓存与DDR3存储器之间循环读写操作，摆脱了内存运行周期要求的限制，实现了图像的无缝切换。
Description
技术领域
本发明涉及视频信号切换技术领域，尤其涉及一种基于FPGA的视频图像切换系统。
背景技术
现有技术的视频切换一般是通过专用芯片实现的，图像切换过程中会出现卡帧，即有明显的停顿感，不是无缝切换，而且使用需要支付不菲的软件版权费用或者许可费用，而且整合使用的开发实现过程复杂，成本高，会使设计变得复杂，从而影响系统稳定性，不便于在多种产品中统一使用，影响产品设计的一致性。
发明内容
本发明所要解决的技术问题是，提出一种基于FPGA的视频图像切换系统，提高视频切换速度。本发明是这样实现的：
一种基于FPGA的视频图像切换系统，包括FPGA芯片及与其连接的DDR3存储器；
所述FPGA芯片用于接收第一路视频数据流，并通过其内部缓存将所述第一路视频数据流按帧顺序写入所述DDR3存储器；以及通过所述内部缓存从所述DDR3存储器中按帧顺序读取所述第一路视频数据流并将其输出；
所述FPGA芯片还用于接收第二路视频数据流，并通过所述内部缓存将所述第二路视频数据流按帧顺序写入所述DDR3存储器；
当需要将输出由第一路视频切换至第二路视频时，所述FPGA芯片在从所述DDR3存储器中读取完所述第一路视频数据流的完整一帧图像数据后，通过所述内部缓存按帧顺序读取所述第二路视频数据流并将其输出。
进一步地，所述DDR3存储器包括若干第一存储区及第二存储区，所述FPGA芯片包括若干第一FIFO缓存模块及第二FIFO缓存模块；第一FIFO缓存模块与第一存储区数量相等且一一对应，第二FIFO缓存模块与第二存储区数量相等且一一对应；
所述FPGA芯片用于依次通过各第一FIFO缓存模块将所述第一路视频数据流按帧顺序写入对应的第一存储区；以及依次通过各第一FIFO缓存模块从对应的第一存储区按帧顺序读取所述第一路视频数据流并将其输出；
所述FPGA芯片还用于依次通过各第二FIFO缓存模块将所述第二路视频数据流按帧顺序写入对应的第二存储区；
当需要将输出由第一路视频切换至第二路视频时，所述FPGA芯片在读取完所述第一路视频数据流的完整一帧图像数据后，依次通过各第二FIFO缓存模块从对应的第二存储区按帧顺序读取所述第二路视频数据流并将其输出。
进一步地，所述FPGA芯片还包括位宽变换模块、路由模块及FIFO缓存选择模块；所述路由模块具有一路输入通道、若干第一输出通道及第二输出通道；第一输出通道与第一FIFO缓存模块数量相等且一一对应；第二输出通道与第二FIFO缓存模块数量相等且一一对应；
所述位宽变换模块用于在向所述DDR3存储器写入视频数据流时，将接收到的视频数据流的位宽转换为与所述DDR3存储器规格相适应的位宽；
所述路由模块用于在向所述DDR3存储器写入视频数据流时，通过所述输入通道从所述位宽变换模块接收所述第一路视频数据流，并依次通过各第一输出通道将所述第一路视频数据流按帧顺序发送到对应的第一FIFO缓存模块；以及通过所述输入通道从所述位宽变换模块接收所述第二路视频数据流，并依次通过各第二输出通道将所述第二路视频数据流按帧顺序发送到对应的第二FIFO缓存模块；
所述FIFO缓存选择模块用于在向所述DDR3存储器写入视频数据流时，当某第一FIFO缓存模块满时，将该第一FIFO缓存模块中的第一路视频数据流写入所述DDR3存储器中与该第一FIFO缓存模块对应的第一存储区中；以及当某第二FIFO缓存模块满时，将该第二FIFO缓存模块中的第二路视频数据流写入所述DDR3存储器中与该第二FIFO缓存模块对应的第二存储区中；
所述路由模块还用于在从所述DDR3存储器读取视频数据流时，通过所述输入通道从所述DDR3存储器接收所述第一路视频数据流，并依次通过各第一输出通道将所述第一路视频数据流按帧顺序发送到对应的第一FIFO缓存模块；以及通过所述输入通道从所述DDR3存储器接收所述第二路视频数据流，并依次通过各第二输出通道将所述第二路视频数据流按帧顺序发送到对应的第二FIFO缓存模块；
所述FIFO缓存选择模块还用于在从所述DDR3存储器读取视频数据流时，当某第一FIFO缓存模块满时，将该第一FIFO缓存模块中的第一路视频数据流发送到所述位宽变换模块；以及当某第二FIFO缓存模块满时，将该第二FIFO缓存模块中的第二路视频数据流发送到所述位宽变换模块；
所述位宽变换模块还用于在从所述DDR3存储器中读取视频数据流时，将从所述FIFO缓存选择模块接收到的视频数据流的位宽转换为原始位宽。
进一步地，所述DDR3存储器具有8个存储区，所述8个存储区中包括4个第一存储区及4个第二存储区；所述FPGA芯片包括8个FIFO缓存模块，所述8个FIFO缓存模块中包括4个第一FIFO缓存模块及4个第二FIFO缓存模块。
与现有技术相比，本发明采用FPGA芯片通过其内部缓存将两路视频数据流按帧顺序存储在DDR3存储器中，并通过其内部缓存从中读取一路视频数据流用于输出。当需要将输出由第一路视频切换至第二路视频时，FPGA芯片在从DDR3存储器中读取完第一路视频数据流的完整一帧图像数据后，通过其内部缓存按帧顺序读取第二路视频数据流并将其输出。通过在FPGA芯片的内部缓存与DDR3存储器之间循环读写操作，摆脱了内存运行周期要求的限制，从而实现了图像的无缝切换，消除了视频图像切换时的视觉停顿感，提升了用户体验。
附图说明
图1：本发明基于FPGA的视频图像切换系统组成及工作原理示意图；
图2：上述视频图像切换系统中视频数据流存取走向示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。
本发明基于FPGA和DDR3存储技术，利用DDR3高速的数据存取能力，使用FPGA内部的DDR3控制器，优化存取访问地址，提高DDR3存储器2的访问效率，从而大大缩短图像切换所需的时间。
如图1所示，本发明基于FPGA的视频图像切换系统包括FPGA芯片1及与其连接的DDR3存储器2。其输出视频的基本过程为，FPGA芯片1从外部接收视频数据流，并通过其内部缓存将接收到的视频数据流按帧顺序写入DDR3存储器2。将视频数据流写入DDR3存储器2是用于缓存视频数据流，在输出视频时，FPGA芯片1再通过其内部缓存从DDR3存储器2按帧顺序读取视频数据流，并将其输出。
本发明涉及视频切换，即将输出由一路视频切换到另一路视频，因此涉及到两路视频数据流，为便于描述，将该两路视频数据流分别定义为第一路视频数据流及第二路视频数据流。基于两路视频数据流，该视频图像切换系统切换视频的基本原理说明如下：
FPGA芯片1接收第一路视频数据流，并通过其内部缓存将第一路视频数据流按帧顺序写入DDR3存储器2，输出第一路视频时，FPGA芯片1再通过其内部缓存从DDR3存储器2中按帧顺序读取第一路视频数据流并将其输出。当有第二路视频数据流切换过来时，FPGA芯片1还接收第二路视频数据流，并通过其内部缓存将第二路视频数据流也按帧顺序写入DDR3存储器2。当需要将输出由第一路视频切换至第二路视频时，FPGA芯片1在从DDR3存储器2中读取完第一路视频数据流的完整一帧图像数据后，继续通过其内部缓存按帧顺序读取第二路视频数据流并将其输出。通过在FPGA芯片1的内部缓存与DDR3存储器2之间循环读写操作，摆脱了内存运行周期要求的限制，从而实现了图像的无缝切换，消除了视频图像切换时的视觉停顿感，提升了用户体验。
如图2所示，DDR3存储器2包括若干存储区，在本发明中，由于DDR3存储器2既要存储第一路视频数据流，还要存储第二路视频数据流，为保证两路视频数据流不受干扰、独立存取，本发明将DDR3存储器2中的一部分存储区定义为第一存储区201，专用于存储第一路视频数据流，将其余部分存储区定义为第二存储区202，专用于存储第二路视频数据流。与此对应地，FPGA芯片1的内部缓存中也包括若干FIFO(First Input First Output,先进先出)缓存模块，将其中一部分FIFO缓存模块定义为第一FIFO缓存模块103，将其余部分FIFO缓存模块定义为第二FIFO缓存模块104，第一FIFO缓存模块103与第一存储区201数量相等且一一对应，同时，第二FIFO缓存模块104与第二存储区202数量相等且一一对应。这里对应的意思是指，任何一个第一FIFO缓存模块103中缓存的视频数据流只能写入与该第一FIFO缓存模块103对应的第一存储区201，任何一个第二FIFO缓存模块104中缓存的视频数据流只能写入与该第二FIFO缓存模块104对应的第二存储区202。
接收视频数据流时，FPGA芯片1依次通过各第一FIFO缓存模块103将第一路视频数据流按帧顺序写入对应的第一存储区201；输出视频数据流时，FPGA芯片1依次通过各第一FIFO缓存模块103从对应的第一存储区201按帧顺序读取第一路视频数据流并将其输出；
当有第二路视频数据流切换过来时，FPGA芯片1还依次通过各第二FIFO缓存模块104将第二路视频数据流按帧顺序写入对应的第二存储区202；
当需要将输出由第一路视频切换至第二路视频时，FPGA芯片1在读取完第一路视频数据流的完整一帧图像数据后，依次通过各第二FIFO缓存模块104从对应的第二存储区202按帧顺序读取第二路视频数据流并将其输出。
FPGA芯片1还包括位宽变换模块101、路由模块102及第二FIFO缓存模块104。其中，路由模块102具有一路输入通道、若干第一输出通道及第二输出通道，第一输出通道与第一FIFO缓存模块103数量相等且一一对应，第二输出通道与第二FIFO缓存模块104数量相等且一一对应。这里对应的意思是指，任何一个第一输出通道输出的视频数据流只能发送到与该第一输出通道对应的第一FIFO缓存模块103，任何一个第二输出通道输出的视频数据流只能发送到与该第二输出通道对应的第二FIFO缓存模块104。
在向DDR3存储器2写入视频数据流时，位宽变换模块101将接收到的视频数据流的位宽转换为与DDR3存储器2规格相适应的位宽；路由模块102通过输入通道从位宽变换模块101接收经过位宽转换的第一路视频数据流，并依次通过各第一输出通道将该第一路视频数据流按帧顺序发送到对应的第一FIFO缓存模块103，以及通过输入通道从位宽变换模块101接收经过位宽转换的第二路视频数据流，并依次通过各第二输出通道将第二路视频数据流按帧顺序发送到对应的第二FIFO缓存模块104；在当某第一FIFO缓存模块103满时，FIFO缓存选择模块105将该第一FIFO缓存模块103中的第一路视频数据流写入DDR3存储器2中与该第一FIFO缓存模块103对应的第一存储区201中，当某第二FIFO缓存模块104满时，FIFO缓存选择模块105将该第二FIFO缓存模块104中的第二路视频数据流写入DDR3存储器2中与该第二FIFO缓存模块104对应的第二存储区202中。
在从DDR3存储器2读取视频数据流时，路由模块102还通过输入通道从DDR3存储器2接收第一路视频数据流，并依次通过各第一输出通道将第一路视频数据流按帧顺序发送到对应的第一FIFO缓存模块103，以及通过输入通道从DDR3存储器2接收第二路视频数据流，并依次通过各第二输出通道将第二路视频数据流按帧顺序发送到对应的第二FIFO缓存模块104；当某第一FIFO缓存模块103满时，FIFO缓存选择模块105将该第一FIFO缓存模块103中的第一路视频数据流发送到位宽变换模块101，当某第二FIFO缓存模块104满时，FIFO缓存选择模块105将该第二FIFO缓存模块104中的第二路视频数据流发送到位宽变换模块101；位宽变换模块101将从FIFO缓存选择模块105接收到的视频数据流的位宽转换为原始位宽。
基于上述为使本发明技术方案更加清楚明了，以下通过一具体实施对本发明视频图像切换系统的工作过程进行说明。
在图2所示的架构中，FPGA芯片1包括8个FIFO缓存模块，其中包括4个第一FIFO缓存模块103及4个第二FIFO缓存模块104。与此相对，DDR3存储器2也包括8个存储区，其中包括4个第一存储区201及4个第二存储区202。同时，路由模块102也包括1路输入通道和8路输出通道，其中包括4路第一输出通道及4路第二输出通道。4路第一输出通道与4个第一FIFO缓存模块103一一对应，4个第一FIFO缓存模块103与4个第一存储区201一一对应；4路第二输出通道与4个第二FIFO缓存模块104一一对应，4个第二FIFO缓存模块104与4个第二存储区202一一对应。
在向DDR3存储器2写入视频数据流时，路由模块102通过输入通道接收到经过位宽转换的第一路视频数据流后，依次通过4个第一输出通道将该第一路视频数据流按帧顺序发送到对应的第一FIFO缓存模块103，当某第一FIFO缓存模块103满时，将该第一FIFO缓存模块103中的第一路视频数据流写入对应的第一存储区201中。这里依次是指，循环向4个第一FIFO缓存模块103发送第一路视频数据流，在发送过程中，每当一个第一FIFO缓存模块103满时，就将该第一FIFO缓存模块103中缓存的第一路视频数据流写入对应的第一存储区201，然后向下一个第一FIFO缓存模块103发送第一路视频数据流。每当完成4个第一FIFO缓存模块的一次循环时(即每当第四个FIFO缓存模块103满，且其中缓存的第一路视频数据流写入对应的第一存储区201)，检测是否有另一路视频图像切入，如果没有，则继续按前述相同的流程继续循环向4个第一FIFO缓存模块103发送第一路视频数据流，当有另一路视频图像(第二路视频数据流)切入时，通过前述相同的流程循环向4个第二FIFO缓存模块104发送第二路视频数据流。当从DDR3存储器2读取第一路视频数据流时，路由模块102通过输入通道从DDR3存储器2接收第一路视频数据流，并按照上述相同的方式依次通过4个第一输出通道将第一路视频数据流按帧顺序发送到对应的第一FIFO缓存模块103，当某第一FIFO缓存模块103满时，将该第一FIFO缓存模块103中的第一路视频数据流发送到位宽变换模块101，该位宽变换模块101再将该第一路视频数据流转换为原始位宽并输出。在将第二路视频数据流写入DDR3存储器2及从DDR3存储器2读取第二路视频数据流时，与第一路视频数据流的写入及读取同理。当需要将输出由第一路视频转换为第二路视频时，FPGA芯片1只需在读取完第一路视频数据流的完整一帧图像数据后，通过上述方法按帧顺序读取第二路视频数据流并将其输出即可实现视频切换，反之，要将输出由第二路视频切换至第一路视频时同理。
由于本发明是在FPGA芯片1的8个FIFO缓存模块与DDR3存储器2的8个存储区之间进行数据读写，从而摆脱了该DDR3存储器2的运行周期要求的限制，使得视频切换速度大大加快，消除视频切换时的视觉停顿感。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种基于FPGA的视频图像切换系统，其特征在于，包括FPGA芯片及与其连接的DDR3存储器；
所述FPGA芯片用于接收第一路视频数据流，并通过其内部缓存将所述第一路视频数据流按帧顺序写入所述DDR3存储器；以及通过所述内部缓存从所述DDR3存储器中按帧顺序读取所述第一路视频数据流并将其输出；
所述FPGA芯片还用于接收第二路视频数据流，并通过所述内部缓存将所述第二路视频数据流按帧顺序写入所述DDR3存储器；
当需要将输出由第一路视频切换至第二路视频时，所述FPGA芯片在从所述DDR3存储器中读取完所述第一路视频数据流的完整一帧图像数据后，通过所述内部缓存按帧顺序读取所述第二路视频数据流并将其输出，其中，通过在所述内部缓存与所述DDR3存储器之间进行循环读写操作，以实现了图像无缝切换。
2.如权利要求1所述的基于FPGA的视频图像切换系统，其特征在于，所述DDR3存储器包括若干第一存储区及第二存储区，所述FPGA芯片包括若干第一FIFO缓存模块及第二FIFO缓存模块；第一FIFO缓存模块与第一存储区数量相等且一一对应，第二FIFO缓存模块与第二存储区数量相等且一一对应；
所述FPGA芯片用于依次通过各第一FIFO缓存模块将所述第一路视频数据流按帧顺序写入对应的第一存储区；以及依次通过各第一FIFO缓存模块从对应的第一存储区按帧顺序读取所述第一路视频数据流并将其输出；
所述FPGA芯片还用于依次通过各第二FIFO缓存模块将所述第二路视频数据流按帧顺序写入对应的第二存储区；
当需要将输出由第一路视频切换至第二路视频时，所述FPGA芯片在读取完所述第一路视频数据流的完整一帧图像数据后，依次通过各第二FIFO缓存模块从对应的第二存储区按帧顺序读取所述第二路视频数据流并将其输出。
3.如权利要求2所述的基于FPGA的视频图像切换系统，其特征在于，所述FPGA芯片还包括位宽变换模块、路由模块及FIFO缓存选择模块；所述路由模块具有一路输入通道、若干第一输出通道及第二输出通道；第一输出通道与第一FIFO缓存模块数量相等且一一对应；第二输出通道与第二FIFO缓存模块数量相等且一一对应；
所述位宽变换模块用于在向所述DDR3存储器写入视频数据流时，将接收到的视频数据流的位宽转换为与所述DDR3存储器规格相适应的位宽；
所述路由模块用于在向所述DDR3存储器写入视频数据流时，通过所述输入通道从所述位宽变换模块接收所述第一路视频数据流，并依次通过各第一输出通道将所述第一路视频数据流按帧顺序发送到对应的第一FIFO缓存模块；以及通过所述输入通道从所述位宽变换模块接收所述第二路视频数据流，并依次通过各第二输出通道将所述第二路视频数据流按帧顺序发送到对应的第二FIFO缓存模块；
所述FIFO缓存选择模块用于在向所述DDR3存储器写入视频数据流时，当某第一FIFO缓存模块满时，将该第一FIFO缓存模块中的第一路视频数据流写入所述DDR3存储器中与该第一FIFO缓存模块对应的第一存储区中；以及当某第二FIFO缓存模块满时，将该第二FIFO缓存模块中的第二路视频数据流写入所述DDR3存储器中与该第二FIFO缓存模块对应的第二存储区中；
所述路由模块还用于在从所述DDR3存储器读取视频数据流时，通过所述输入通道从所述DDR3存储器接收所述第一路视频数据流，并依次通过各第一输出通道将所述第一路视频数据流按帧顺序发送到对应的第一FIFO缓存模块；以及通过所述输入通道从所述DDR3存储器接收所述第二路视频数据流，并依次通过各第二输出通道将所述第二路视频数据流按帧顺序发送到对应的第二FIFO缓存模块；
所述FIFO缓存选择模块还用于在从所述DDR3存储器读取视频数据流时，当某第一FIFO缓存模块满时，将该第一FIFO缓存模块中的第一路视频数据流发送到所述位宽变换模块；以及当某第二FIFO缓存模块满时，将该第二FIFO缓存模块中的第二路视频数据流发送到所述位宽变换模块；
所述位宽变换模块还用于在从所述DDR3存储器中读取视频数据流时，将从所述FIFO缓存选择模块接收到的视频数据流的位宽转换为原始位宽。
4.如权利要求2所述的基于FPGA的视频图像切换系统，其特征在于，所述DDR3存储器具有8个存储区，所述8个存储区中包括4个第一存储区及4个第二存储区；所述FPGA芯片包括8个FIFO缓存模块，所述8个FIFO缓存模块中包括4个第一FIFO缓存模块及4个第二FIFO缓存模块。
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