CN108134912B - 一种视频流转换方法 - Google Patents

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Abstract

本发明公开了一种视频流转换方法，属于视频处理技术领域，包括视频采集单元、视频处理单元和外部缓存单元，在视频处理单元中建立Cameralink接收处理模块、内部缓存模块、视频仲裁处理模块和标准格式视频流发送驱动模块，解决了采用流水线方式对视频流信息进行读取和存储的技术问题，本发明充分发挥了FPGA的并行处理能力，并采用了流水线的设计思想，极大的减少了后端处理视频数据的压力，并充分预留了一定数软件据处理时间；本发明在分辨率转换的过程中，是直接边读取缓存边进行转换，这样就保证了视频流输出的近似实时性，减小了视频流缓存带来的时间延迟。

Description

一种视频流转换方法
技术领域
本发明属于视频处理技术领域，特别涉及一种视频流转换方法。
背景技术
在高速视频流采集应用中，我们需要对源视频流进行转换，至后级的编码器或则图像处理端，但是由于前端视频流可能为非标准的视频流,而编码器很难准确的对视频流编码，需要对其进行相应分辨率转换，而且高速视频流采集和视频流变换都需要很长的处理时间。
发明内容
本发明的目的是提供一种视频流转换方法，解决了采用流水线方式对视频流信息进行读取和存储的技术问题。
为实现上述目的，本发明采用以下技术方案：
一种视频流转换方法，包括如下步骤：
步骤1：建立视频采集单元、视频处理单元和外部缓存单元，视频采集单元和外部缓存单元均连接视频处理单元；
步骤2：在视频处理单元中建立Cameralink接收处理模块、内部缓存模块、视频仲裁处理模块和标准格式视频流发送驱动模块；
步骤3：Cameralink接收处理模块连接视频采集单元，用于对来自视频采集单元输出的高速视频流串行数据进行串并转换，并按照Cameralink制式对高速视频流串行数据进行解析，生成高速视频流串行数据对应的每一帧图像的视频流信息，所述视频流信息包括行同步信号、场同步信号和视频数据；
步骤4：Cameralink接收处理模块以帧为单位将视频流信息传输给视频仲裁处理模块；视频仲裁处理模块并行执行视频流信息的读取和存储操作，并采用流水线方式实现对视频流信息的读取和存储，其步骤如下：
步骤S1：当视频仲裁处理模块需要向外部缓存单元存储一帧图像P1时，视频仲裁处理模块获取图像P1的视频流信息，并通过以下步骤将该视频流信息传送给外部缓存单元：
步骤A：将外部缓存单元的存储区分为两个存储区，这两个存储区对应的地址块为A地址块和B地址块，视频仲裁处理模块判断是否正在对A地址块进行读取操作：是，则选择B地址块进行存储，并执行步骤B；否，则选择A地址块进行存储，并执行步骤B；
步骤B：读取图像P1的场同步信号；
步骤C：视频仲裁处理模块等待并判断图像P1的场同步信号的上升沿是否有效：是，则执行步骤D；否，则执行步骤C；
步骤D：读取图像P1的一个行同步信号，视频仲裁处理模块等待并判断图像P1的行同步信号的上升沿是否有效：是，则执行步骤E；否，则执行步骤D；
步骤E：视频仲裁处理模块向内部缓存单元写入步骤D中所述的行同步信号对应的视频数据；
步骤F：步骤D中所述的行同步信号的地址累加，指向新的行同步信号，视频仲裁处理模块读取内部缓存单元中存储的视频数据，并将该视频数据存储到外部缓存单元中；
步骤G：视频仲裁处理模块根据步骤F中指向的行同步信号的地址判断是否达到一帧的行数：是，则执行步骤I；否，则执行步骤的D；
步骤I：更新外部缓存单元的地址块；
步骤S2：当视频仲裁处理模块需要从外部缓存单元读取一帧图像P2时，视频仲裁处理模块从外部缓存单元两个存储区中，按堆栈原则读取图像P2的视频流信息，其步骤如下：
步骤J：根据步骤A中将外部缓存单元的存储区分为的两个存储区，视频仲裁处理模块判断是否正在对A地址块进行写取操作：是，则选择B地址块进行读取，并执行步骤L；否，则选择A地址块进行读取，并执行步骤L；
步骤L：等待并判断是否开始读取图像P2的视频流信息：是，则执行步骤M；否，则执行步骤L；
步骤M：视频仲裁处理模块从外部缓存单元中读取图像P2的一个行同步信号对应的视频数据，并向内部缓存模块写该视频数据；
步骤N：步骤M中所述的行同步信号的地址累加，指向新的行同步信号，视频仲裁处理模块从内部缓存模块中读取步骤M中的视频数据，并通过标准格式视频流发送驱动模块输出该视频数据；
步骤O：视频仲裁处理模块根据步骤N中指向的行同步信号的地址判断是否到达一帧的行数：是，则执行步骤P；否，则执行步骤M；
步骤P：更新外部缓存单元的地址块。
在执行步骤2时，所述Cameralink接收处理模块通过调用xilinx FPGA的Serdes原语对所述高速视频流串行数据进行串并转换。
所述外部缓存单元为DDR3 SDRAM存储器。
所述视频仲裁处理模块采用xilinx提供的IP核来实现DDR3 SDRAM存储器的驱动。
所述标准格式视频流发送驱动模块用于对DDR3缓存帧图像进行读取和分辨率转换，将非标准的视频流转换为通用的视频流标准格式，并发送给编码器芯片进行编码或发送给DSP进行处理。
本发明所述的一种视频流转换方法，解决了采用流水线方式对视频流信息进行读取和存储的技术问题，本发明充分发挥了FPGA的并行处理能力，并采用了流水线的设计思想，极大的减少了后端处理视频数据的压力，并充分预留了一定数软件据处理时间；本发明在分辨率转换的过程中，是直接边读取缓存边进行转换，这样就保证了视频流输出的近似实时性，减小了视频流缓存带来的时间延迟；本发明视频流缓存采用了外置DDR3动态存储器，它工作在模式时，可以提供较大的带宽，适用于大数据处理；本发明直接采用了FPGA厂家提供的IP核来实现外部存储器驱动，极大地提高了开发效率；本发明通过采用流水线缓存帧的方式，把处理后的视频流数据送至编码器，大大的改善了编码器的会偶尔出现的卡顿现象，从而保证了编码后视频TS流更稳定和流畅。
附图说明
图1是本发明的系统架构示意图；
图2是本发明的步骤S1的流程图；
图3是本发明的步骤S2的流程图；
图4是本发明的视频仲裁处理模块的架构示意图。
具体实施方式
如图1-图4所示的一种视频流转换方法，包括如下步骤：
步骤1：建立视频采集单元、视频处理单元和外部缓存单元，视频采集单元和外部缓存单元均连接视频处理单元；
所述视频采集单元为摄像头或红外摄像头，所述视频处理单元为FPGA处理器；
步骤2：在视频处理单元中建立Cameralink接收处理模块、内部缓存模块、视频仲裁处理模块和标准格式视频流发送驱动模块；
Cameralink接收处理模块是对来自红外摄像头的高速视频流串行数据，通过调用xilinx FPGA的Serdes原语，对其进行串并转换，并按照Cameralink制式解析出视频流行、场同步以及数据信号。
步骤3：Cameralink接收处理模块连接视频采集单元，用于对来自视频采集单元输出的高速视频流串行数据进行串并转换，并按照Cameralink制式(Cameralink制式为现有技术，故不详细叙述)对高速视频流串行数据进行解析，生成高速视频流串行数据对应的每一帧图像的视频流信息，所述视频流信息包括行同步信号、场同步信号和视频数据；
Camera Link制式是专门为数字摄像机的数据传输提出的接口标准，专为数字相机制定的一种图像数据、视频数据控制信号及相机控制信号传输的总线接口，数据传输速率最高可达2.38Gbps。
步骤4：Cameralink接收处理模块以帧为单位将视频流信息传输给视频仲裁处理模块；视频仲裁处理模块并行执行视频流信息的读取和存储操作，并采用流水线方式实现对视频流信息的读取和存储，其步骤如下：
步骤S1：当视频仲裁处理模块需要向外部缓存单元存储一帧图像P1时，视频仲裁处理模块获取图像P1的视频流信息，并通过以下步骤将该视频流信息传送给外部缓存单元：
步骤A：将外部缓存单元的存储区分为两个存储区，这两个存储区对应的地址块为A地址块和B地址块，视频仲裁处理模块判断是否正在对A地址块进行读取操作：是，则选择B地址块进行存储，并执行步骤B；否，则选择A地址块进行存储，并执行步骤B；
步骤B：读取图像P1的场同步信号；
步骤C：视频仲裁处理模块等待并判断图像P1的场同步信号的上升沿是否有效：是，则执行步骤D；否，则执行步骤C；
步骤D：读取图像P1的一个行同步信号，视频仲裁处理模块等待并判断图像P1的行同步信号的上升沿是否有效：是，则执行步骤E；否，则执行步骤D；
步骤E：视频仲裁处理模块向内部缓存单元写入步骤D中所述的行同步信号对应的视频数据；
步骤F：步骤D中所述的行同步信号的地址累加，指向新的行同步信号，视频仲裁处理模块读取内部缓存单元中存储的视频数据，并将该视频数据存储到外部缓存单元中；
步骤G：视频仲裁处理模块根据步骤F中指向的行同步信号的地址判断是否达到一帧的行数：是，则执行步骤I；否，则执行步骤的D；
步骤I：更新外部缓存单元的地址块；
步骤S2：当视频仲裁处理模块需要从外部缓存单元读取一帧图像P2时，视频仲裁处理模块从外部缓存单元两个存储区中，按堆栈原则读取图像P2的视频流信息，其步骤如下：
步骤J：根据步骤A中将外部缓存单元的存储区分为的两个存储区，视频仲裁处理模块判断是否正在对A地址块进行写取操作：是，则选择B地址块进行读取，并执行步骤L；否，则选择A地址块进行读取，并执行步骤L；
步骤L：等待并判断是否开始读取图像P2的视频流信息：是，则执行步骤M；否，则执行步骤L；
步骤M：视频仲裁处理模块从外部缓存单元中读取图像P2的一个行同步信号对应的视频数据，并向内部缓存模块写该视频数据；
步骤N：步骤M中所述的行同步信号的地址累加，指向新的行同步信号，视频仲裁处理模块从内部缓存模块中读取步骤M中的视频数据，并通过标准格式视频流发送驱动模块输出该视频数据；
步骤O：视频仲裁处理模块根据步骤N中指向的行同步信号的地址判断是否到达一帧的行数：是，则执行步骤P；否，则执行步骤M；
步骤P：更新外部缓存单元的地址块。
在执行步骤2时，所述Cameralink接收处理模块通过调用xilinx FPGA的Serdes原语对所述高速视频流串行数据进行串并转换。
所述外部缓存单元为DDR3 SDRAM存储器。
所述视频仲裁处理模块采用xilinx提供的IP核来实现DDR3 SDRAM存储器的驱动。
所述标准格式视频流发送驱动模块用于对DDR3 SDRAM存储器缓存帧图像进行读取和分辨率转换，将非标准的视频流转换为通用的视频流标准格式，并发送给编码器芯片进行编码或发送给DSP进行处理。
视频仲裁处理模块是把前端的视频流经过仲裁控制缓存到DDR3SDRAM存储器中；视频仲裁处理模块中包含DDR3 SDRAM存储器外设驱动，其是采用xilinx提供的IP核来实现，以此提高开发的效率；视频仲裁处理模块主要是通过使用FPGA片内RAM资源对行缓存处理，然后通过如图2和图3所示的控制逻辑流程送到DDR3 SDRAM存储器中，直至一帧图像缓存完毕；图2、图3和图4中，Vsync为场同步信号，Hsync为行同步信号，RAM为内部缓存模块，DDR为外部缓存单元，DDR_BLOCK为外部缓存单元中存储区对应的地址块。对DDR3 SDRAM存储器以流水的方式缓存两帧图像并存储在不同的地址块中，工作时，总是一个地址块在读取缓存，一个地址在写入缓存；其设计原则就是保证流水线的通畅，也就是完备的行列对齐仲裁处理电路。
如图4所示，视频仲裁处理模块还包括Wr_Ram_Ctrl模块、Rd_Ram_Ctrl模块、DDRWrite Ctrl模块和DDR Read Ctrl模块，DDR Write Ctrl模块和DDR Read Ctrl模块这两个模块为调用FPGA DDR IP的硬件逻辑驱动，依据xilinx官方手册UG388采用了(burst)读写模式，此种模式能够实现随机读写，提高DDR读写效率，例如，本发明所用的DDR为1Gb，本发明采用数据位宽32bit,数据64，也就是一次可读写256个字节数据。每次要先发送读写命令及起始地址。由于本发明视频流数据位宽为8bit(红光)，且数据同步时钟为像素时钟；而写入DDR驱动同步时钟比像素时钟高，慢进快写这样也保证了数据流的通畅，如果快进慢写，很可能会发生数据丢失的的情况，这不是我们想要达到效果，所以要在保证这一设计原则的前提下，对于异步读写的问题，本发明采用了一个用于行缓存的异步双端口block RAM,以此解决了数据异步的问题。
对于读写DDR起始地址，DDR地址的最小单位字节(Byte),如此可以换算出需要缓存一帧图像所需要的地址空间，由于本发明的视频流数据位宽一个字节，可以做如下计算：
([有效行数+OP_Byte]×(一行有效像素数))/256＝Ram2c1_p0_addr；
其中Ram2c1_p0_addr为读写的次数；OP_Byte为补字节数；
帧地址空间为c1_p0_cmd_byte_addr＝{9'b0，Ram2c1_p0_addr，8'b0}；
所述补字节数的含义为：由于可能存在视频流像素数不能被256整除的情况，可对其补字节数，来满足要求，只要读取过程中舍弃该字段即可，这样就大大简化了上层地址索引的复杂度。
Wr_Ram_Ctrl模块和Rd_Ram_Ctrl模块这两个模块主要是异步双端口做行缓存与读取的控制逻辑。
VIP_Ctrl模块用于分辨率转换处理或者意向视频图像处理；
红外视频流时序适配用于对于Cameralink接收的行场同步信号和数据，做相应的多拍缓存处理，保证其不会出现亚稳态的情况；同时产生启动写。
本发明所述的一种视频流转换方法，解决了采用流水线方式对视频流信息进行读取和存储的技术问题，本发明充分发挥了FPGA的并行处理能力，并采用了流水线的设计思想，极大的减少了后端处理视频数据的压力，并充分预留了一定数软件据处理时间；本发明在分辨率转换的过程中，是直接边读取缓存边进行转换，这样就保证了视频流输出的近似实时性，减小了视频流缓存带来的时间延迟；本发明视频流缓存采用了外置DDR3动态存储器，它工作在模式时，可以提供较大的带宽，适用于大数据处理；本发明直接采用了FPGA厂家提供的IP核来实现外部存储器驱动，极大地提高了开发效率；本发明通过采用流水线缓存帧的方式，把处理后的视频流数据送至编码器或者DSP处理，极大改善后级对视频流处理的效率，从而保证了后级视频TS流更稳定和流畅。

Claims (5)

1.一种视频流转换方法，其特征在于：包括如下步骤：
步骤1：建立视频采集单元、视频处理单元和外部缓存单元，视频采集单元和外部缓存单元均连接视频处理单元；
步骤2：在视频处理单元中建立Cameralink接收处理模块、内部缓存模块、视频仲裁处理模块和标准格式视频流发送驱动模块；
步骤3：Cameralink接收处理模块连接视频采集单元，用于对来自视频采集单元输出的高速视频流串行数据进行串并转换，并按照Cameralink制式对高速视频流串行数据进行解析，生成高速视频流串行数据对应的每一帧图像的视频流信息，所述视频流信息包括行同步信号、场同步信号和视频数据；
步骤4：Cameralink接收处理模块以帧为单位将视频流信息传输给视频仲裁处理模块；视频仲裁处理模块并行执行视频流信息的读取和存储操作，并采用流水线方式实现对视频流信息的读取和存储，其步骤如下：
步骤S1：当视频仲裁处理模块需要向外部缓存单元存储一帧图像P1时，视频仲裁处理模块获取图像P1的视频流信息，并通过以下步骤将该视频流信息传送给外部缓存单元：
步骤A：将外部缓存单元的存储区分为两个存储区，这两个存储区对应的地址块为A地址块和B地址块，视频仲裁处理模块判断是否正在对A地址块进行读取操作：是，则选择B地址块进行存储，并执行步骤B；否，则选择A地址块进行存储，并执行步骤B；
步骤B：读取图像P1的场同步信号；
步骤C：视频仲裁处理模块等待并判断图像P1的场同步信号的上升沿是否有效：是，则执行步骤D；否，则执行步骤C；
步骤D：读取图像P1的一个行同步信号，视频仲裁处理模块等待并判断图像P1的行同步信号的上升沿是否有效：是，则执行步骤E；否，则执行步骤D；
步骤E：视频仲裁处理模块向内部缓存单元写入步骤D中所述的行同步信号对应的视频数据；
步骤F：步骤D中所述的行同步信号的地址累加，指向新的行同步信号，视频仲裁处理模块读取内部缓存单元中存储的视频数据，并将该视频数据存储到外部缓存单元中；
步骤G：视频仲裁处理模块根据步骤F中指向的行同步信号的地址判断是否达到一帧的行数：是，则执行步骤I；否，则执行步骤的D；
步骤I：更新外部缓存单元的地址块；
步骤S2：当视频仲裁处理模块需要从外部缓存单元读取一帧图像P2时，视频仲裁处理模块从外部缓存单元两个存储区中，按堆栈原则读取图像P2的视频流信息，其步骤如下：
步骤J：根据步骤A中将外部缓存单元的存储区分为的两个存储区，视频仲裁处理模块判断是否正在对A地址块进行写取操作：是，则选择B地址块进行读取，并执行步骤L；否，则选择A地址块进行读取，并执行步骤L；
步骤L：等待并判断是否开始读取图像P2的视频流信息：是，则执行步骤M；否，则执行步骤L；
步骤M：视频仲裁处理模块从外部缓存单元中读取图像P2的一个行同步信号对应的视频数据，并向内部缓存模块写该视频数据；
步骤N：步骤M中所述的行同步信号的地址累加，指向新的行同步信号，视频仲裁处理模块从内部缓存模块中读取步骤M中的视频数据，并通过标准格式视频流发送驱动模块输出该视频数据；
步骤O：视频仲裁处理模块根据步骤N中指向的行同步信号的地址判断是否到达一帧的行数：是，则执行步骤P；否，则执行步骤M；
步骤P：更新外部缓存单元的地址块。
2.如权利要求1所述的一种视频流转换方法，其特征在于:在执行步骤2时，所述Cameralink接收处理模块通过调用xilinx FPGA的Serdes原语对所述高速视频流串行数据进行串并转换。
3.如权利要求1所述的一种视频流转换方法，其特征在于:所述外部缓存单元为DDR3SDRAM存储器。
4.如权利要求1所述的一种视频流转换方法，其特征在于:所述视频仲裁处理模块采用xilinx提供的IP核来实现DDR3 SDRAM存储器的驱动。
5.如权利要求1所述的一种视频流转换方法，其特征在于:所述标准格式视频流发送驱动模块用于对DDR3缓存帧图像进行读取和分辨率转换，将非标准的视频流转换为通用的视频流标准格式，并发送给编码器芯片进行编码或发送给DSP进行处理。
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