CN201667699U - 数字视频信息监控装置 - Google Patents

Abstract

数字视频信息监控装置，包括：FPGA处理模块和与所述FPGA处理模块相连接的CMOS图像传感器、SDRAM存储模块和LCD显示模块，所述CMOS图像传感器用于视频数据采集并将采集到的视频数据传给所述FPGA处理模块，所述FPGA处理模块用于通过SCCB通信设置所述CMOS图像传感器的工作状态并通过两个交替运行的FIFO将采集到的数据进行处理并且存储于所述SDRAM存储模块中，所述FPGA处理模块从所述SDRAM存储模块中读出数据并输出至所述LCD显示模块显示。本实用新型可清晰的显示所监控的视频信息，适合于对功耗、体积要求较严格，且对实时性要求较高的工业信息测控和视频监控领域。

Description

数字视频信息监控装置

技术领域

本实用新型涉及一种视频监控装置，特别涉及一种高实时性、高清晰度的智能数字视频信息监控装置。

背景技术

随着科技的发展，工业信息采集、监控系统和视频信息监控系统的应用更加广泛，需求不断增加，对信息的流量、处理的实时性和高速性也提出更高的要求。以前视频监控应用的通道数不多，对图像质量和实时性等也要求不高，但是随着监控由标清转向高清，从单通道转到八通道，从非实时转到对实时的要求，外加人脸识别和运动估计等分析功能，普通电通信网络的带宽无法应对所需的带宽，容易造成网络阻塞，数据传输效率低下，甚至引发系统的局部崩溃。而在处理与传输的单个视频和图像方面，数字信号处理器(DSP)也已经不能以可接受的数据速率完成某些计算密集的分析运算了，也没有强大可靠的解决方案能够在全视频帧速率下处理高分辨率。如果需要面对多个视频或者图像信号的处理时，将有可能引发数据处理系统的瘫痪。因此，需要重新考虑系统硬件的设计。

实用新型内容

针对现在数字视频信息监控系统的不足，本实用新型提出了一种基于FPGA的数字视频信息监控装置，以满足低成本、低功耗、小体积、多功能及较为强大的数据处理能力的需求，提高系统的灵活性和性能。

本实用新型采用如下技术方案：

一种数字视频信息监控装置，包括：

FPGA处理模块和与所述FPGA处理模块相连接的CMOS图像传感器、SDRAM存储模块和LCD显示模块，所述CMOS图像传感器用于视频数据采集并将采集到的视频数据传给所述FPGA处理模块，所述FPGA处理模块用于通过SCCB通信设置所述CMOS图像传感器的工作状态并通过两个交替运行的FIFO将采集到的数据进行处理并且存储于所述SDRAM存储模块中，所述FPGA处理模块从所述SDRAM存储模块中读出数据并输出至所述LCD显示模块显示。

进一步地，所述CMOS图像传感器的型号为0V7620。

进一步地，所述FPGA处理模块的型号为EP1C12Q240C8。

进一步地，所述SDRAM存储模块的型号为HY57V461620。

进一步地，所述LCD显示模块为400×240分辨率的LCD显示屏。

与DSP相比，本实用新型的有益效果在于：FPGA是一个并行处理结构，能进行大量的并行处理，所以在进行复杂计算时性能远远超过传统DSP芯片。因此FPGA可以通过编程灵活实现任意多路视频信号的采集和控制，并同时进行实时、高速的处理，从而达到最优效果。本装置可清晰的显示所监控的视频信息，适合于对功耗、体积要求较严格，且对实时性要求较高的工业信息测控和视频监控领域。

附图说明

图1为本实用新型数字视频信息监控装置实施例结构示意图；

图2为本实用新型数字视频信息监控装置实施例中OV7620与FPGA的连接图；

图3为本实用新型数字视频信息监控装置实施例中SDRAM存储模块与FPGA的连接图；

图4为本实用新型数字视频信息监控装置实施例中LCD显示屏模块框图；

图5为本实用新型数字视频信息监控装置实施例中SCCB通信协议数据传输时序图；

图6为本实用新型数字视频信息监控装置实施例中FPGA接收控制局部流程简图；

图7为本实用新型数字视频信息监控装置实施例中FPGA存储控制局部流程简图；

图8为本实用新型数字视频信息监控装置中视频图像显示局部流程简图。

具体实施方式

如图1所示，一种数字视频信息监控装置，包括：

FPGA处理模块(简称“FPGA”)和与所述FPGA处理模块相连接的CMOS图像传感器SDRAM存储模块和LCD显示模块，所述CMOS图像传感器用于视频数据采集并将采集到的视频数据传给所述FPGA处理模块，所述FPGA处理模块用于通过SCCB通信设置所述CMOS图像传感器的工作状态并通过两个交替运行的FIFO将采集到的数据进行处理并且存储于所述SDRAM存储模块中，所述FPGA处理模块从所述SDRAM存储模块中读出数据并输出至所述LCD显示模块显示。

其中，所述CMOS图像采集传感器模块Omnivision公司的CMOS图像传感器OV7620(以下简称“OV7620”)。

其中，所述FPGA处理模块选用Altera公司的Cyclone系列的EP1C12Q240C8。

其中，所述SDRAM存储模块为现代的SDRAM，其型号为HY57V461620。

其中，所述LCD显示模块为400×240分辨率的LCD显示屏。

图2为OV7620与FPGA处理模块的连接图。FPGA处理模块通过SCCB通信设定OV7620的功能寄存器数值。图5所示为SCCB通信协议数据传输时序图。

SCCB控制总线功能的实现完全是依靠SCCB_SCL、SCCB_SDA线上电平的状态以及两者之间的相互配合实现的。SCCB_SCL为高电平时，SCCB_SDA出现一个下降沿，此时传输启动。在启动条件满足后，SCCB_SDA为稳定数据状态，SCCB_SCL产生一个正脉冲，将传送一位数据。当SCCB_SCL为高电平时，SCCB_SDA出现一个上升沿，传输停止。OV7620上电后，先对其进行复位操作，使整个芯片处于复位状态，即置COMS_RST为高电平，此时所有寄存器也被复位。在此过程中，通过CMOS_Y_CS[2..0]设置OV7620在SCCB通信中的地址。复位结束后，FPGA通过SCCB通信协议设置OV7620的地址slaveID，SCCB寄存器的地址subaddress和需要发送的寄存器数值dataN。在SCCB通信中，由于每次发送的字节数较多，所以把要发送的数据先存储在寄存器data内，然后再从该寄存器取数值。假设需要设置n个寄存器，则数据宽度是WIDTH＝(n+2)×(8位数据+1位无关位)。对于不同的需求，可以重新进行寄存器值和数据宽度的设定，而且只需要修改程序最开始的参数设置，大大的提高了装置的灵活性。当以上数据传输成功以后，即OV7620的寄存器值被成功设置以后，OV7620被驱动，并按照设置情况进行工作，获取视频信息。

FPGA处理模块接收来自OV7620的图像数据和自身产生控制信：CMOS_Y[0..7]，CMOS_PCLK，CMOS_VSYNC，CMOS_HERF。

图6为FPGA处理模块接收控制的局部流程简图。OV7620以PCLK的速率输出亮度信号CMOS_Y[0..7]，FPGA以相同的速率读入数据，但是由于读取速率和SDRAM存储速率不匹配，所以本装置采用先入先出(FIFO)进行时钟域转换，两个FIFO进行“乒乓操作”，每个FIFO一次只接收一行数据，一个FIFO接收OV7620输出数据的同时，从另一个FIFO读出前一行的数据，送入SDRAM存储。为了保证数据全部读出，FIFO的读数据时钟频率要求高于图像像素时钟频率，每次读取结束，都要清空当前一个FIFO，然后准备接收下一行数据。接收控制模块实现接收OV7620所输出的行列同步信号以及像素时钟，产生FIFO和SDRAM的写入控制信号，包括FIFO1和FIFO2的写使能信号fifowen1和fifowen2，SDRAM的写使能信号sdram_write_en和SDRAM的写入行地址sdram_write_RA。为了保证两个FIFO在同一时刻分别进行读、写操作，程序中使fifowen1和fifowen2交替为高电平，其时序与CMOSHSYNC同步。当CMOSHSYNC为低电平时，一行数据采集结束，将sdram_write_RA加1，直至CMOSVSYNC为高电平时，一帧视频图片采集结束。

图3为SDRAM与FPGA的连接图。FPGA存储控制部分将图像数据按行列顺序存储在SDRAM中，并在需要显示的时候能够按行列顺序读出数据。本装置使用了现代的SDRAM：HY57V461620，存储容量为4M×16bit，分为4个库(Bank)，每个Bank的寻址空间是1M×16bit。

图7为FPGA存储控制的局部流程简图。FPGA以一定速率读取FIFO中存储的数据，并将读取的数据存入sdram_write_RA起始地址中。当该FIFO读取结束，则清除该FIFO的值，并读取下一个FIFO。FPGA将FIFO中的数据读出，存储到SDRAM中，产生相应控制信号。该模块的输入主要有SDRAM读取数据时钟sdram_readClk，FIFO输出的数据q，SDRAM读写使能和地址信号sdram_write_en、sdram_read_en、sdram_write_RA和sdram_read_RA。输出主要有SDRAM中存储的数据信号sdram_DATAOUT，FIFO的读使能和清除信号fiforen1、fiforen2、fifoelr1和fifoclr2。

两个FIFO进行“乒乓操作”，fifowen1有效时，输出fiforen2有效，并在FIFO2读取结束时，输出fifoclr2有效。设计FIFO的读取速率为10MHZ，大于写入的速率6.75MHZ，使fifoclr2有效时，保证FIFO2中的数据已经被完全读取。当sdram_write_en有效时，FIFO中的数据被写入SDRAM，此时以10MHZ的速率将FIFO中整行数据依次写入从sdram_write_RA开始的地址中。当sdram_read_en有效时，以sdram_readClk的速率从sdram_read_RA开始的位置依次读取整行数据，并将其传送到sdram_DATAOUT。

OV7620的输出信号不稳定，必须经过FPGA采集、处理和整形，实现在LCD显示屏的稳定输出，LCD显示屏的驱动信号均由FPGA产生。图4为LCD显示屏系统框图，其中IRD，IGD，IBD分别为RGB格式的输入信号(均为6位)，DOTCLK为像素时钟，HSYNC为行同步信号，VSYNC为场同步信号。一定频率的场同步信号保证LCD显示屏不间断的显示，一定频率的行同步信号保证数据逐行显示。DE为数据使能信号，当DE为高电平的时候，LCD显示屏显示有效。

图8为视频图像显示的局部流程简图。本装置以sdram_readClk的速率从SDRAM中的sdram_read_RA地址中读取图像数据。由于存储的图像和显示的图像分辨率不一致，需要判断该数据是否在LCD显示屏的显示范围内。若在显示范围内，则LCD显示使能DE有效，并将读取的数据赋给LCD图像分量IGD，IRD和IBD，否则DE无效。该模块的输入有SDRAM读取时钟sdram_readClk以及从SDRAM读取的数据sdramdataout。输出为LCD显示屏的行列同步信号、RGB信号、数据使能信号DE，SDRAM读取行地址和使能信号sdram_read_RA和sdram_read_en。读取每行数据时将HSYNC置低电平，读取结束后将HSYNC置高电平，读取每帧数据时将VSYNC置低电平，读取结束后将HSYNC置高电平，使LCD显示屏的行列同步信号和SDRAM读取信号保持同步。其中DE控制需要显示的数据区域，本装置的LCD显示屏的分辨率为400×240，在需要显示的区域将DE置高电平，故在读取每行数据的30列至430列时将DE置高电平，此时LCD屏显示从SDRAM中读到的图像数据。由于SDRAM中的数据都是按行存储的，所以sdram_read_RA在每读取一行新的数据时加1。

本实用新型可清晰的显示所监控的视频信息。通过FPGA实现了视频信息的采集、存储和显示的控制，解决了各个器件的接口时序问题，包括OV7620的SCCB通信的数据传输时序，SDRAM芯片的读写控制时序，液晶显示屏显示的驱动时序。并且通过数据存储缓冲，使OV7620的视频数据输出速率与LCD的显示速率匹配，提高了视频信息监控的实时性和高速性。

以上所述的实施例仅用于说明本实用新型的技术思想及特点，其目的在于使本领域内的技术人员能够了解本实用新型的内容并据以实施，不能仅以本实施例来限定本实用新型的专利范围，即凡依本实用新型所揭示的精神所作的同等变化或修饰，仍落在本实用新型的专利范围内。

Claims (5)

1.一种数字视频信息监控装置，其特征在于包括：

FPGA处理模块和与所述FPGA处理模块相连接的CMOS图像传感器、SDRAM存储模块和LCD显示模块，所述CMOS图像传感器用于视频数据采集并将采集到的视频数据传给所述FPGA处理模块，所述FPGA处理模块用于通过SCCB通信设置所述CMOS图像传感器的工作状态并通过两个交替运行的FIFO将采集到的数据进行处理并且存储于所述SDRAM存储模块中，所述FPGA处理模块从所述SDRAM存储模块中读出数据并输出至所述LCD显示模块显示。

2.根据权利要求1所述的数字视频信息监控装置，其特征在于：

所述CMOS图像传感器的型号为OV7620。

3.根据权利要求2所述的数字视频信息监控装置，其特征在于：

所述FPGA处理模块的型号为EP1C12Q240C8。

4.根据权利要求3所述的数字视频信息监控装置，其特征在于：

所述SDRAM存储模块的型号为HY57V461620。

5.根据权利要求1至4中任一权利要求所述的数字视频信息监控装置，其特征在于：

所述LCD显示模块为400×240分辨率的LCD显示屏。

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