CN1595854A - 实现高速时分交换的电路模块 - Google Patents

Abstract

一种实现高速时分交换的电路模块，由奇偶两块数据存储器和一块控制存储器、选择器及时序电路构成。同步后的16位并行数据按时序电路产生的顺序地址写入奇偶两块数据存储器，控制存储器写入按处理机送来的地址写入数据，控制存储器按时序电路产生的顺序地址读出数据。控制存储器输出的数据作为数据存储器的读出地址，从而达到时隙交换的目的。两块数据存储器分别输出16位数据，通过选择器得到交换后的16位并行数据。从而解决高速大容量SDH交叉中面临单个时钟周期实现双时隙交换的实际问题，通过该电路结构可降低电路功耗，工作可靠性高，有利于提高集成电路的投片生产成品率。

Description

实现高速时分交换的电路模块

技术领域

本发明涉及SDH宽带交换技术领域，特别是SDH交叉连接设备中实现高速时分交换的电路模块。

背景技术

SDH作为一种全新的网络传输体制，自从20世纪90年代出现以来，SDH网络以其灵活性和方便性等各个方面的优越性，迅速成为通信网络的骨干网络。随着超大规模集成电路和SDH技术的发展，数字交叉连接设备的容量越来越大，速率在不断提高，这也为数字交叉连接的芯片设计提出了新的课题。

SDH数字交叉连接设备(SDXC)就是一种重要的SDH网络设备。它完成不同高速信号支路信号间的交换，可提供按G.707构成的VC之间端口的透明连接和再连接。SDH数字交叉连接设备的核心是交叉连接芯片。

SDH数字交叉连接目前多采用电路交换技术，现代的数字交换网络的组成方式分为空间分割方式和时间分割方式，电路交换利用这两种技术可构成单T时分交换、空分交换、T-S-T三级交换及多级交换等形式。系统容量小时，采用单级交换即可实现；对于大容量系统多采用多级交换的形式。

传统的时分交换的实现原理采用一块数据存储器，在每一个时钟的上升沿按时序地址顺序写入数据，在每一个时钟的下降沿以控制存储器的输出为读出地址读出数据，实际上时钟相当于翻倍，对于低速率交换采用传统交换原理是可以实现的。但对于高速SDH交叉而言，采用传统方法电路实现对时钟要求过高，电路功耗高，难于保证数据的稳定性，对于集成电路的投片生产成品率也低。

SDH帧内的数据是按照字节排列的，因此要交换的信息也必须是按字节(时隙)交换。对于STM-16高速链路，交换粒度不同，交换时隙的个数也就不同。STM-16以STM-1为交换粒度时，把SMT-16内每个STM-1看成一个时隙，则单条STM-16内部就包含16个时隙。交换粒度越小，对应的时隙个数就越多。链路2.5G串行数据经串并变换，如果按字节存放，并行速率是311M，集成电路设计时内部各路数据必须高于350M以上方可保证311M并行数据的稳定。在FPGA或ASIC内这么高速率的多路并行数据是难于实现的，而且，在高速SDH芯片中，外围时钟多选用155M时钟，因此，必须降低数据速率，通过增加数据宽度，使得串并变换的数据宽度是16位，数据速率是155M，但要实现的目标是必须按字节(时隙)交换，不能以16位为单位进行交换，必须是一个时钟周期交换两个时隙，因而16位数据如何按时隙交换就是我们面临和解决的一个课题。

发明内容

本发明的目的是提供一种实现高速时分交换的电路模块，从而解决高速大容量SDH交叉中面临单个时钟周期实现双时隙交换的实际问题，通过该电路模块可降低电路功耗，还可以提高工作可靠性。

本发明目的是以下述方式实现的：一种实现高速时分交换的电路模块，包括奇偶两块数据存储器、控制存储器、时序电路和选择器，在高速时分交换中，同步后的16位并行数据连接奇偶两块数据存储器的输入端，时序电路产生的顺序信号连接数据存储器的写入地址端口，控制存储器数据输入端和写入地址端与处理机连接，时序电路产生的顺序信号连接控制存储器的读出地址端口，控制存储器的输出端连接奇偶两块数据存储器的读出地址端和选择器的选择端，两块数据存储器的16位数据输出端连接选择器输入端，选择器输出端输出16位并行数据。

时序电路产生的顺序信号的最高位经反向器反向后作为数据存储器读出地址的最高位连接数据存储器的读出地址端。

时序电路产生数据存储器的写地址及控制存储器的读地址，时序电路产生的顺序写地址信号比时序电路产生的顺序读地址信号晚两个时钟周期。

高速SDH采用本发明可完成单条链路内时隙交换，在SDH交叉芯片中多条链路可采用T-S-T三级交叉实现。该电路在系统中运行非常稳定，三级交叉电路使用现场可编程门阵列(FPGA)实现后，在40Gbit/S的SDH交叉设备上进行了测试，结果表明该电路的功能完全满足国际电信联盟有关SDH的标准G.707的要求，能够实现单向、双向、一点对多点及广播的交叉连接能力，可以建立连接，也可以拆除连接。通过在实际系统的测试，各项功能及性能指标均符合要求。本发明可用于解决大容量高速SDH交叉连接的难题，也可推广应用于各种交换场合，该芯片可广泛用于光纤、微波通信传输及接入网等系统中。

附图说明

图1为本发明电路组成框图。

图2为本发明电路原理图。

图3为双端口RAM存储器电路图。

图4为二选一选择器电路图。

图5为D触发器电路图。

图6为同步计数器电路图。

图7为T-S-T交换网络框图。

具体实施方式

为实现16位数据按时隙交换，必须把16位数据同时存入两块数据存储器，由控制存储器的输出选择两块数据存储器的输出，这样我们就能实现信息按字存放按时隙交换的目的。

本发明电路组成框图如图1所示，一种实现高速时分交换的电路模块，包括奇偶两块数据存储器DM、控制存储器CM、时序电路CM-RA、DM-WA和选择器SEL，在高速时分交换中，同步后的16位并行数据连接奇偶两块数据存储器DM的输入端，时序电路DM-WA产生的顺序写地址信号TS_DM_WA连接数据存储器DM的写入地址端口W，控制存储器CM数据输入端和写入地址端W与处理机MPU连接，时序电路CM-RA产生的顺序读地址信号TS_CM_RA连接控制存储器CM的读出地址端口R，控制存储器CM的输出端连接奇偶两块数据存储器DM的读出地址端R和选择器SEL的选择端，两块数据存储器DM的16位数据输出端连接选择器SEL输入端，选择器SEL输出端输出16位并行数据。

同步后的16位并行数据按时序电路DM_WA产生的顺序地址TS_DM_WA写入奇偶两块数据存储器DM，控制存储器CM写入按处理机MPU送来的地址CM_WA写入数据，控制存储器CM按时序电路CM_RA产生的顺序地址TS_CM_RA读出数据。控制存储器CM输出的数据作为数据存储器的读出地址TS_CM_RA，从而达到时隙交换的目的。两块数据存储器DM分别输出16位数据，通过选择器SEL得到交换后的16位并行数据。各部分功能作用说明如下：

●数据存储器DM：数据存储器DM由两块双端口RAM实现，按照顺序写入、控制读出的方式工作，接收同步的16位并行输入数据，同时写入奇偶两块数据存储器相同地址。由时序电路DM_WA产生顺序写入地址TS_DM_WA；控制存储器CM的输出作为奇偶两块数据存储器DM的读出地址TS_DM_RA，数据存储器DM读出数据的最高位地址由写入地址的最高位取反得到，这样并行数据按顺序写入数据存储器DM上半部分，控制存储器CM输出的数据作为地址选择读出数据存储器DM的后半部分，反之亦然，这样写入和读出相差一个交换帧，读出的是稳定而可靠的数据。

●控制存储器CM：控制存储器CM由双端口RAM实现，控制存储器CM以控制写入、顺序读出方式工作。控制存储器CM的数据是由处理机MPU接口控制写入；控制存储器CM的读出地址TS_CM_RA由时序电路CM_RA产生。控制存储器CM读出的数据作为奇偶两块数据存储器DM的读出地址TS_DM_RA，其中两位作为选择器SEL的选择位。

●选择器SEL：由控制存储器CM输出的数据的两位(DATA_SEL[1:0])分别从奇偶两块数据存储器DM的输出中选择需要的数据作为本模块的输出，即从奇数据存储器DM输出的16位数据中选择8位作为并行输出的低8位，从偶数据存储器DM输出的16位数据中选择8位作为并行输出的高8位。

●时序电路：时序电路CM_RA、DM_WA产生控制存储器CM的读出地址TS_CM_RA和数据存储器DM的写入地址TS_DM_WA，但这两者有所区别，由于控制存储器CM读出有延时，故数据存储器DM的写入地址比控制存储器CM读出地址晚两个时钟周期。

本发明电路实现原理如图2～6所示

接口说明

表1，模块接口及内部信号说明

信号名称	信号说明	含义
			d_in[15:0]	IN	输入的16位并行数据总线
d_out[15:0]	OUT	时分交换后的数据输出总线
			fp	IN	帧同步信号，用来作为计数器的同步清除信号。
data_wr_cm[15:0]	IN	处理机写入控制存储器的16位数据总线
			cm_wa[2:0]	IN	控制存储器写入地址低3位，来自处理机
page	IN	控制存储器写入第4位地址，该位来自处理机。该位为0，写入前8个单元；该位为1，写入后8个单元。
			clk_core	IN	输入的内核时钟，155.52Mhz
enb	IN	正常/低功耗模式控制
			reset_dlog	IN	高有效的复位信号
active_sel	IN	控制存储器输出页面选择，作为控制存储器输出的第4位地址，来自处理机。该位为0，读前8个单元；该位为1，读后8个单元。
			cm_wr_en	IN	控制存储器写允许信号，受处理机控制，高有效。
ts_dm_wa[3:0]	内部信号	数据存储器的时隙计数，作为数据存储器的写入地址，由时序电路产生
			ts_cm_ra[2:0]	内部信号	控制存储器的时隙计数，作为控制存储器的读出地址的低3位，由时序电路产生。
cm_rd_en	内部信号	控制存储器读允许信号，高有效。
			d_cm2dm_addr0[15:0]	内部信号	控制存储器读出的16位数据。
otd_sel[3:0]	内部信号	对应控制存储器读出数据的bit3-0，作为奇时隙选择信号。
			etd_sel[3:0]	内部信号	对应控制存储器读出数据的bit11-8，作为偶时隙选择信号。
d_sel2low[15:0]	内部信号	第一块数据存储器输出的16位数据
			d_sel2high[15:0]	内部信号	第二块数据存储器输出的16位数据
dm_low_sel	内部信号	奇时隙选择信号的最低位经过锁存，用于选择d_sel2low[15:0]的高8位或低8位作为d_out[7:0]的输出。该位为0，选择低8位作为输出；该位为1选择高8位作为输出。
			dm_high_sel	内部信号	偶时隙选择信号的最低位经过锁存，用于选择d_sel2low[15:0]的高8位或低8位作为d_out[15:8]的输出。该位为0，选择低8位作为输出；该位为1选择高8位作为输出。
dm_rd_en	内部信号	数据存储器的读使能信号，高有效。
			dm_wr_en	内部信号	数据存储器的写使能信号，高有效。
otd_sel[0:0]	内部信号	奇时隙选择信号的最低位
			etd_sel[0:0]	内部信号	偶时隙选择信号的最低位
r_addr_high	内部信号	ts_dm_wa[3:3]经过取反输出，作为数据存储器读出地址的最高位。

注：1、正常工作时，控制存储器CM的写使能信号cm_wr_en受处理机控制有效，控制存储器CM的读使能及数据存储器DM的读写使能信号均为高，一直有效。

在SDH帧结构中，单个STM-16链路由16个STM-1按字节复用构成，这样我们可以采用16个时隙作为一个交换帧，就可实现STM-16帧按STM-1粒度的交换。外时钟使用155M，为了降低内部并行数据的传输速率，内部并行数据我们采用16位的数据宽度。在电路设计时，考虑到SDH速率高的特点，使用双端口RAM完成写入、读出的分开控制。各部分电路及工作原理描述如下。

数据存储器DM：由两块存储器DM0及DM1构成，每块存储器DM0及DM1内部由16个单元构成，每个存储单元为16位。写入地址由外部时序电路DM-WA产生的4位地址ts_dm_wa[3:0]构成，16位并行数据d_in[15:0]按写入地址顺序同时写入两块数据存储器DM0及DM1。写入地址的最高位ts_dm_wa[3:3]经反向器C0输出作为读出的最高位地址，ts_dm_wa[3:3]位为0时，并行数据按顺序写入前8个单元，同时该信号取反作为读出地址的最高位，按控制存储器CM输出的数据选择读出后8个单元；ts_dm_wa[3:3]位为1时，并行数据按顺序写入后8个单元，同时该信号取反作为读出地址的最高位，按控制存储器CM输出的数据选择读出前8个单元。这样读出与写入数据至少相差一个交换帧，而且同时进行。顺序写入前8个存储单元某个单元时，读出的是后8个存储单元的某个单元，反之亦然，这样读出的数据是很稳定的。控制存储器CM读出的数据经ETD_OTD_GEN电路选择输出otd_sel[3:1]、etd_sel[3:1]分别作为两块数据存储器DM的低3位读出地址，这样就可按奇地址和偶地址读出数据存储器DM的内容，再经过选择器SEL选择即可实现时隙交换的目标。

选择器SEL：由DM_LOW8_SEL、DM_HIGH8_SEL及D_OUT_SEL组成，选择器的工作过程，dm_low_sel信号为0，DM_LOW8_SEL模块从输入的16位数据d_sel2low[15:0]中选择低8位作为输出的d_out[7:0]数据；dm_low_sel信号为1，DM_LOW8_SEL模块从输入的16位数据d_sel2low[15:0]中选择高8位作为输出的d_out[7:0]数据。DM_HIGH8_SEL模块与DM_LOW8_SEL模块控制过程相同。D_OUT_SEL模块实现的功能，奇偶地址的最低位经过锁存作为数据输出的选择信号。

控制存储器CM：由存储器CM及ETD_OTD_GEN组成，存储器CM内部由16个存储单元构成，每个存储单元为16位。存储器CM写入地址的低3位cm-wa[2:0]来自处理机MPU控制的寄存器输出，PAGE作为控制存储器CM输入的页面选择信号，PAGE充当写入的第4位地址，PAGE为0写入前8个单元；PAGE为1写入后8个单元。存储器CM读出地址的低3位地址ts_cm_ra[2:0]由时序电路提供，active_sel作为控制存储器的输出页面选择信号，active_sel充当读出的第4位地址，active_sel为0读出前8个单元；active_sel为1读出后8个单元。ETD_OTD_GEN模块从16位数据中选择8位作为数据存储器DM的输出地址信号，otd_sel[3:0]，对应控制存储器CM读出数据的bit3～0，作为奇时隙选择信号；etd_sel[3:0]，对应控制存储器CM读出数据的bit11～8，作为偶时隙选择信号，控制存储器输出数据的bit7～4及bit15～12位不用，如果要求时隙个数超过16时，就要使用bit7～4及bit15～12这些位。

该电路模块在高速FPGA中得到验证，本发明使用的数据存储器DM0、DM1和控制存储器CM使用FPGA中的双口RAM资源构成，双口RAM存储器如图3所示。数据存储器DM使用双端口RAM信号对应关系如表2所示；控制存储器CM使用双端口RAM信号对应关系如表3所示。D_OUT_SEL输出数据选择信号，这部分电路内部由两个D触发器构成，D触发器如图5所示，其中D触发器的CLK对应接clk_core信号，两个D触发器的输入DATA分别接otd_sel[0:0]和etd_sel[0:0]信号，两个D触发器的输出Q分别接dm_low_sel和dm_high_sel选择信号。DM_LOW8_SEL、DM_HIGH8_SEL电路实现两块数据存储器DM输出数据的选择，内部均为图4所示的二选一选择器，DM_LOW8_SEL、DM_HIGH8_SEL电路使用二选一选择器信号对应关系如表4所示。时序电路DM_WA和CM_RA产生数据存储器DM的写地址及控制存储器DM的读地址，内部电路为图6所示的计数器电路，但两者也有区别。时序电路DM_WA内部fp信号需要通过D触发器锁存两次之后作为计数器的同步清除信号，时序电路CM_RA内部fp信号直接作为计数器电路的同步清除信号，这样时序电路DM_WA产生的顺序地址信号比时序电路CM_RA产生的顺序信号晚两个周期，从而保证时序的正确；时序电路DM_WA为4位同步计数器，时序电路CM_RA为3位同步计数器。时序电路DM_WA和CM_RA使用同步计数器信号对应关系如表5所示。

表2：数据存储器使用双端口RAM信号对应关系

双口RAM信号	数据存储器DM0信号	数据存储器DM1信号	信号对应关系及说明
				data[15:0]	d_in[15:0]	d_in[15:0]	存储器写入数据
wraddress[3:0]	ts_dm_wa[3:0]	ts_dm_wa[3:0]	存储器写入地址
				wren	dm_wr_en	dm_wr_en	存储器写允许信号
clock	clk_core	clk_core	存储器时钟信号
				enable	enb	enb	存储器使能信号
aclr	reset_dlog	reset_dlog	存储器复位信号
				rden	dm_rd_en	dm_rd_en	存储器读允许信号
rdaddress[3:0]	raddr_highotd_sel[3:1]	raddr_highetd_sel[3:1]	存储器读地址信号
				q[15:0]	d_sel2low[15:0]	d_sel2high[15:0]	存储器读出的数据

表3：控制存储器使用双端口RAM信号对应关系

双口RAM信号	控制存储器CM信号	信号对应关系及说明
			data[15:0]	data_wr_cm[15:0]	存储器写入数据
wraddress[3:0]	pagecm_wa[2:0]	存储器写入地址
			wren	cm_wr_en	存储器写允许信号
clock	clk_core	存储器时钟信号
			enable	enb	存储器使能信号
aclr	reset_dlog	存储器复位信号
			rden	cm_rd_en	存储器读允许信号
rdaddress[3:0]	active_selts_cm_ra[2:0]	存储器读地址信号
			q[15:0]	d_cm2dm_addr0[15:0]	存储器读出的数据

表4：DM_LOW8_SEL、DM_HIGH8_SEL电路使用二选一选择器信号对应关系

mult_sel信号	DM_LOW8_SEL电路信号	DM_HIGH8_SEL电路信号	信号对应关系及说明
				I0[7:0]	d_sel2low[7:0]	d_sel2high[7:0]	选择器第一组输入信号
I1[7:0]	d_sel2low[15:8]	d_sel2high[15:8]	选择器第二组输入信号
				S	dm_low_sel	dm_high_sel	选择信号，S＝0，选择I0[7:0]作为输出；S＝1，选择I1[7:0]作为输出。
0[7:0]	d_out[7:0]	d_out[15:8]	选择器的输出信号。

表5：DM_WA和CM_RA电路使用同步计数器信号对应关系

counter信号	DM_WA电路信号	CM_RA电路信号	信号对应关系及说明
				CLK	clk_core	clk_core	计数器时钟输入
CLR	fp	fp	计数器同步清除端
				Q[2:0]		ts_cm_ra[2:0]	3位同步计数器的输出
Q[3:0]	ts_dm_wa[3:0]		4位同步计数器的输出

上述描述了单条2.5G链路的实现，本发明可作用于多条链路的SDH交叉芯片中，例如要实现40Gb/s容量交叉连接，接口速率采用2.5G的方式，交叉芯片接口有16条2.5G的高速SDH链路，对于这样大容量的交叉连接，如果整个网络采用单T结构，那么交换数据的速率是16*155M＝2.5G，这么高的并行数据数字电路采用FPGA或ASIC目前都是难以实现的。因此，交换结构采用T-S-T模式，具体实现结构如图7所示。其中前T级由16个接收时隙交换模块构成，每一个模块使用本发明的电路模块；后T级由16个发送时隙交换模块构成，每一个模块也使用本发明的电路模块；中间空分交换部分实现链路之间的交叉连接。

Claims (3)

1、一种实现高速时分交换的电路模块，包括奇偶两块数据存储器(DM)、控制存储器(CM)、时序电路(CM-RA、DM-WA)和选择器(SEL)，其特征在于：在高速时分交换中，同步后的16位并行数据连接奇偶两块数据存储器(DM)的输入端，时序电路(DM-WA)产生的顺序写地址信号(TS_DM_WA)连接数据存储器(DM)的写入地址端口(W)，控制存储器(CM)数据输入端和写入地址端(W)与处理机(MPU)连接，时序电路(CM-RA)产生的顺序读地址信号(TS_CM_RA)连接控制存储器(CM)的读出地址端口(R)，控制存储器(CM)的输出端连接奇偶两块数据存储器(DM)的读出地址端(R)和选择器(SEL)的选择端，两块数据存储器(DM)的16位数据输出端连接选择器(SEL)输入端，选择器(SEL)输出端输出16位并行数据。

2、如权利要求1所述的实现高速时分交换的电路模块，其特征在于：时序电路(DM-WA)产生的顺序信号的最高位经反向器反向后作为数据存储器读出地址的最高位连接数据存储器(DM)的读出地址端(R)。

3、如权利要求1或2所述的实现高速时分交换的电路模块，其特征在于：时序电路(DM_WA和CM_RA)产生数据存储器的写地址(TS_DM_WA)及控制存储器的读地址(TS_CM_RA)，时序电路(DM-WA)产生的顺序写地址信号(TS_DM_WA)比时序电路(CM-RA)产生的顺序读地址信号(TS_CM_RA)晚两个时钟周期。

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