CN102594514B - 信令链路接入和识别的方法 - Google Patents

Abstract

本发明公开了一种信令链路接入和识别的方法，该方法包括：信号成帧模块接入信令链路并采集信令数据，输出基于HDLC的E1/VC12帧信号；E1/VC12解复用单元根据E1/VC12的比特间插复用原则和E1/VC12中时隙的处理数量、位置、复用速率，依次抽取所述E1/VC12帧信号中的128个时隙，输出128路时分数据流；串转并HDLC解码单元对所述时分数据流进行HDLC的帧定位和协议解码，输出128路原始信令数据包。采用本发明实施例，能够解决在大容量信令接口采集时，实现高密度的信令链路接入和快捷可靠的信令识别。

Description

信令链路接入和识别的方法

技术领域

本发明涉及通信技术领域，尤其涉及一种信令链路接入和识别的方法。

背景技术

目前，随着传输网络的进一步改进，中国移动现网中越来越多地选用光缆作为传输的介质，特别是在BSC(Base Station Controller，基站控制器)到BTS(Base Transceiver Station，基站收发台)之间的传输网络中，这是因为BSC和BTS之间的接口数量比较大。采用光缆作为介质相对采用电缆传输来说，可以减少线路的数量和占用的传输机房的空间，极大降低传输维护成本，因此以光缆作为介质已经成为了电信传输的发展趋势。

随着传输方式的转型，传统的信令数据采集设备将面临很大的问题。一般情况下，当网络出现异常或者故障的时候，网络优化人员首先是用信令仪表采集数据，并利用一些针对网络数据进行分析和统计的工具，对采集到的数据进行分析来得出相应的结果。但是在光接口大规模铺设的情况下，传统电路接口的信令分析仪表就显得无能为力。而采用专用光接口仪表，价格一般都比较昂贵，且接入密度较小，链路识别效率低。目前在处理大容量信令链路时，一般的做法是在服务器上配置PCI卡，通过PCI卡接入信令链路来实现。然后这种做法会导致接口密度不高，整套设备的价格昂贵，同时也因为没有针对性优化而导致无法及时获知链路变化情况，因此这种做法不适合大规模应用于对网络作7×24小时长期的完整的数据采集。

发明内容

本发明实施例提出一种信令链路接入和识别的方法，能够解决在大容量信令接口采集时，实现高密度的信令链路接入和快捷可靠的信令识别。

本发明实施例提供一种信令链路接入和识别的方法，包括：

S1、信号成帧模块接入信令链路并采集信令数据，输出基于HDLC的E1/VC12帧信号；

S2、E1/VC12解复用单元根据E1/VC12的比特间插复用原则和E1/VC12中时隙的处理数量，依次抽取所述E1/VC12帧信号中的128个时隙，输出128路时分数据流；

S3、串转并HDLC解码单元对所述时分数据流进行HDLC的帧定位和协议解码，输出128路原始信令数据包；并且，采用三级流水线HDLC扫描算法对基于HDLC的信令数据进行时隙扫描，获得所述信令数据的时隙类型。

进一步的，所述E1/VC12解复用单元配置有128个时隙配置寄存器；所述时隙配置寄存器用于设置时隙配置信息，包括E1/VC12中时隙的处理数量；

在所述S2中，还通过128个时隙配置寄存器对所述E1/VC12解复用单元进行时隙处理数量的约束，包括时隙位置的约束和时隙复用速率的约束；

其中，时隙位置的约束用于限定时隙位置的范围；时隙复用速率的约束用于限定时隙复用速率的范围。

再进一步的，所述串转并HDLC解码单元配置有128个解码状态寄存器；所述解码状态寄存器用于暂存HDLC解码时的解码状态变量；

在所述S3中，所述串转并HDLC解码单元每开始一个分时处理周期时，从所述解码状态寄存器读取上一次分时处理周期的解码状态变量；在分时处理周期结束时，将本次的解码状态变量存入所述解码状态寄存器中，更新所述解码状态寄存器中的解码状态变量；所述解码状态变量包括FLAG字段检验状态、插0检验状态、HDLC中止检验状态和CRC16校验状态。

在一个优选的实施方式中，所述采用三级流水线HDLC扫描算法对基于HDLC的信令数据进行时隙扫描，获得所述信令数据的时隙类型，具体包括：

S31、使用1x64k模式对所述时分数据流进行HDLC解码并获取CRC16的验证结果；若验证结果为是，表示时隙类型为1x64k，执行S34；否则进入S32；

S32、使用2x32k模式对所述时分数据流进行HDLC解码并获取CRC16的验证结果，若验证结果为是，表示时隙类型为2x32k，执行S34；否则进入S33；

S33、使用4x16k模式对所述时分数据流进行HDLC解码并获取CRC16的验证结果，若验证结果为是，表示时隙类型为4x16k，执行S34；否则返回S31重新对所述时分数据流的时隙类型进行判断；

S34、输出所述时分数据流的时隙类型，并存入所述时隙配置寄存器中。

所述信令链路接入和识别的方法还包括：

S4、对串转并HDLC解码单元输出的信令数据包进行监测，判断所述信令数据包的流量是否低于第一临界值，或者对应的CRC16的错误率是否增大到第二临界值；若其中一项为是，则判定数据发生异常，返回S31重新对信令数据包的时隙类型进行判断；否则不进行时隙扫描处理。

本发明实施例提供的信令链路接入和识别的方法，采用多线程多通道的128路串转并式HDLC解码算法，以及可通过配置时隙约束实现HDLC处理能力的动态调整；而且能够实现主要低速时隙类型(16k、32k、64K)的三级流水线识别扫描，最多三个处理周期内就可以完成全部低速时隙类型的扫描；此外，对已完成时隙扫描的信令数据包进行监测，发现异常则重新进入三级流水线扫描状态，能够对信令时隙的突发变化情况进行响应处理。本明实施例能够解决在大容量信令接口采集时，实现高密度的信令链路接入和快捷可靠的信令识别。

附图说明

图1是本发明实施例一提供的信令链路接入和识别的装置的结构示意图；

图2是本发明实施例二提供的信令链路接入和识别的装置的结构示意图；

图3是本发明实施例三提供的信令链路接入和识别的装置的结构示意图；

图4是本发明实施例四提供的信令链路接入和识别的装置的结构示意图；

图5是本发明实施例五提供的信令链路接入和识别的方法的流程示意图；

图6是本发明实施例六提供的信令链路接入和识别的方法的HDLC解码算法的流程示意图；

图7是本发明实施例七提供的信令链路接入和识别的方法的HDLC时隙扫描算法的流程示意图；

图8是本发明实施例八提供的信令链路接入和识别的方法的HDLC时隙自恢复算法的流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种信令链路接入和识别的装置，包括机箱、信令采集卡和数据处理卡。其中，所述信令采集卡通过PCIE总线和所述数据处理卡相连接。

该信令链路接入和识别的装置能够解决在大容量信令接口采集时，实现高密度的信令链路接入和处理。下面结合图1～图4，对本发明提供的信令链路接入和识别的装置的结构进行详细描述。

参见图1，是本发明实施例一提供的信令链路接入和识别的装置的结构示意图。

信令采集卡2设置在机箱1的后部，该信令采集卡2用于接入信令链路和采集信令数据。优选的，在机箱1的后部至少配置有四个信令采集卡2，每个信令采集卡至少具有一个PCIE通道。其中，每个信令采集卡的高度为1U；最大接入128路E1的电信号，或16路STM1/STM4的光信号，或4路STM16的光信号。

参见图2，是本发明实施例二提供的信令链路接入和识别的装置的结构示意图。

数据处理卡3设置在机箱1的前部，该数据处理卡3用于处理和转发信令数据。优选的，在机箱1的前部至少配置有一个数据处理卡3。其中，每个数据处理卡的高度为1U；可处理500Mbps以上的信令流量。

参见图3，是本发明实施例三提供的信令链路接入和识别的装置的结构示意图。

本实施例提供的信令链路接入和识别的装置还包括PCIE(PeripheralComponent Interconnect Express，高速外设扩展接口)背板4，以及设置在PCIE背板上的PCIE交换芯片。该PCIE背板4设置在机箱1的中部。

如图3所示，信令采集卡2通过所述PCIE背板4和数据处理卡3相连接。具体的，数据处理卡3的PCIE总线和PCIE背板4连接，通过所述PCIE背板4上的PCIE交换芯片扩展出N个PCIE接口；所述N个PCIE接口与具有N路PCIEx1通道的多个信令采集卡2互联，形成高密度多层立体式的信令链路接入架构，并且保证信令处理的冗余和扩展能力。其中，N≥4。

参见图4，是本发明实施例四提供的信令链路接入和识别的装置的结构示意图。信令采集卡2具体包括：

用于完成物理链路的接入和信号成帧，并输出帧信号的信号成帧模块201；

用于对帧信号进行解复用和HDLC协议解码，并输出原始信令数据的FPGA(Field－Programmable Gate Array，现场可编程门阵列)模块202；

其中，信号成帧模块201和FPGA模块202相连接。

具体实施时，信号成帧模块201完成物理链路的接入和信号成帧，并输出基于HDLC(High-Level Data Link Control，高级数据链路控制)的E1帧信号，或SDH(Synchronous Digital Hierarchy，同步数字体系，例如STM-1/4/16)帧信号。之后，FPGA模块202对帧信号进行解复用并进行HDLC协议解码，输出原始信令数据包。最后，原始信令数据包通过PCIE总线传输到数据处理卡3。

其中，根据FPGA的资源大小可以支持不同数量的E1/VC12的处理。优选的，本实施例可以在一块信令采集卡上最大实现1008个E1/VC12的处理。

本实施例利用大规模现场可编程器件(FPGA)的高密度的管脚配置和逻辑资源，可以实现大容量的信号输入和物理层处理，且空间利用率高。即可以在1U的空间内，实现1008个E1或VC12(1个STM1内有63个VC12)的信号接入和处理。

本发明实施例提供的信令链路接入和识别的装置，采用了结构优化的专用PCIE机箱架构，结合多层信令采集卡和数据处理卡，通过PCIE总线实现信令采集卡和数据处理卡之间互联；该信令采集卡用于接入信令链路和采集信令数据；该数据处理卡用于处理和转发信令数据；能够解决在大容量信令接口采集时，实现高密度的信令链路接入和快捷可靠的信令识别。

本发明实施例提供一种信令链路接入和识别的方法，可应用到上述的信令链路接入和识别的装置中，能够解决在大容量信令接口采集时，实现高密度的信令链路接入和快捷可靠的信令识别。

参见图5，是本发明实施例五提供的信令链路接入和识别的方法的流程示意图。本实施例提供的信令链路接入和识别的方法具体包括以下步骤：

S1、信号成帧模块接入信令链路并采集信令数据，输出基于HDLC的E1/VC12帧信号；

S2、E1/VC12解复用单元根据E1/VC12的比特间插复用原则和E1/VC12中时隙的处理数量、位置、复用速率，依次抽取所述E1/VC12帧信号中的128个时隙，输出128路时分数据流；

S3、串转并HDLC解码单元对所述时分数据流进行HDLC的帧定位和协议解码，输出128路原始信令数据包。

下面结合图6～图8，对本发明实施例提供的信令链路接入和识别的方法进行详细描述。

一、物理链路的接入和信号成帧

本发明实施例通过信令采集卡完成物理链路的接入和信令数据采集。具体的，信号成帧模块接入信令链路并采集信令数据，输出基于HDLC的E1/VC12帧信号。

每个信令采集卡最大接入128路E1的电信号，或16路STM1/STM4的光信号，或4路STM16的光信号。

二、HDLC解码

(1)128路串转并式HDLC解码算法

128路串转并式HDLC解码算法，就是采用分时处理方式实现E1/VC12信令链路的并行HDLC解码处理，节省FPGA内部逻辑资源。

如图6所示，在FPGA内为每个E1/VC12信令链路配备一个“E1/VC12解复用单元”和一个“串转并HDLC解码单元”。

其中，“E1/VC12解复用单元”配置有128个“时隙配置寄存器”。该“时隙配置寄存器”用于设置E1/VC12中时隙的处理数量(最大128个)、位置、复用速率。

E1/VC12信令链路的比特流输入到E1/VC12解复用单元中，该E1/VC12解复用单元根据E1/VC12的比特间插复用原则和“时隙配置寄存器”中的设置，依次选取E1/VC12中的最多128个时隙(TS)，输出最多128路时分数据流。例如一个E1如果按16K进行复用，则有128个时隙：TS0～TS127，根据时隙配置寄存器可以任意选择其中的若干个时隙进行时分数据输出。

128路时分数据流传输到串转并HDLC解码单元中，该串转并HDLC解码单元对时分数据流进行处理，通过HDLC的帧标志字段(Flag)完成HDLC的帧定位，随后根据HDLC传输协议进行数据字段的恢复处理，最终输出128路原始信令数据包，统一存储在PCIE缓存区中，待并行输出给“数据处理卡”。需要说明的是，现有的《HDLC高级数据链路控制规程》公开了具体的根据HDLC传输协议进行数据字段的恢复处理的方法，在此不予详细描述。

“串转并HDLC解码单元”配置有128个“解码状态寄存器”，该寄存器用于暂存HDLC解码时的解码状态变量。所述解码状态变量包括FLAG字段检验状态、插0检验状态、HDLC中止检验状态和CRC16校验状态等中间状态变量，用于本次分时处理周期结束时存入中间变量，待下一次分时处理周期开始时恢复状态变量。“解码状态寄存器”可以暂存最多128个上一次解码状态变量。即在每个分时处理周期开始时，读取对应的上一次处理周期的解码状态变量，在分时处理周期结束时，更新入这一次的解码状态变量，这样就可以保证在只有一套HDLC解码单元的情况下，各时分数据的处理互不影响。进而节省了逻辑资源，提高了处理容量。

(2)HDLC时隙解码约束算法

HDLC时隙解码约束算法是通过对HDLC的解码进行时隙约束，实现HDLC处理能力的动态调整。也就是说在特定环境下，可以通过限定时隙的处理数量，进而减少输出的原始信令数据的并发数量，降低数据缓存的大小，节省单个E1/VC12的资源需求，最终达到提高链路处理容量的目的。

如图6所示，可通过128个“时隙配置寄存器”对“E1/VC12解复用单元”进行时隙处理数量的约束，即时隙处理的数量限定。限定的依据具体分为时隙位置的约束和时隙复用速率的约束两种来实现。其中，时隙位置的约束用于限定时隙位置的范围，例如上半部分，或下半部分，目的是减低一半的“E1/VC12解复用单元”缓存空间，即减少了单个E1/VC12的处理资源，进而可以用于处理更多的E1/VC12链路；时隙复用速率的约束用于限定时隙复用速率的范围，例如全部设置为32k时，最多只需62路的并发原始信令数据缓存；全部设置为64k时，最多只需31路的并发原始信令数据缓存，这样也减低了“E1/VC12解复用单元”的缓存需求，同样达到提高E1/VC12链路处理数量的目的。

综上所述，HDLC时隙解码约束算法可以为大容量链路的接入处理提供灵活的动态调整。

三、大容量信令链路识别方法

(1)HDLC信令时隙高效扫描方法

在实现信令链路的接入和处理之后，由于大多情况下无法事先获知信令时隙类型是怎样分布的，因此采集设备就需要独立自发地进行信令时隙扫描，本发明实施例采用三级流水线HDLC扫描算法，实现HDLC信令时隙高效扫描。

三级流水线HDLC扫描算法是在上述的128路串转并式HDLC解码算法和HDLC时隙解码约束算法的基础上，实现主要低速时隙类型(16k、32k、64K)的三级流水线识别扫描，最多三个处理周期内就可以完成全部低速时隙类型的扫描。

本实施例通过图6所示的时隙配置寄存器、HDLC时隙扫描单元和CRC16验证单元，来实现三级流水线HDLC扫描算法。扫描对象为VC12中的64K时隙范围，扫描到属于正确HDLC的时隙时，输出对应的时隙配置。“HDLC时隙扫描单元”有一个三级流水线状态机，扫描流程如图7所示，具体如下：

S31、第一级状态：使用1x64k模式对所述时分数据流进行HDLC解码并获取CRC16的验证结果；若验证结果为是，表示时隙类型为1x64k，执行S34；否则进入S32；

具体的，使用1x64k模式，使用1x64k模式，在“串转并HDLC解码单元”中对“E1/VC12解复用单元”输出的时分数据流进行HDLC解码，输出的HDLC信令数据。再通过图6中的“流量监测与CRC16验证单元”对所述信令数据进行CRC16的验证。其中，CRC16的验证同样使用分时处理，匹配“串转并HDLC解码单元”的输出。以“流量监测与CRC16验证单元”中的CRC16计算结果作为验证依据，例如，如果CRC16计算结果为0，则表示验证正确，时隙类型为1x64k；若为非0，表示验证错误，则进入第二级状态；

S32、第二级状态：使用2x32k模式对时分数据进行HDLC解码并获取CRC16的验证结果，若验证结果为是，表示时隙类型为2x32k；若为否，则进入第三级状态；

S33、第三级状态：使用4x16k模式对时分数据进行HDLC解码并获取CRC16的验证结果，若验证结果如为是，表示时隙类型为4x16k；若为否，则重回第一级状态重新开始判断；

S34、若验证结果如为是，则输出时分数据的时隙类型，则存入时隙配置寄存器。

本实施例使用的三级流水线HDLC扫描算法，由于每一级的时分总和相同(都是一个64k的时隙时间)，因此这个算法可以保证每一级处理时间相同且固定，使一个E1/VC12的扫描时间通过一次的三级流水便可完成，这样就大幅提高了大容量链路的识别效率。

(2)HDLC信令时隙变化响应处理方法

在信令采集过程中，由于各种原因，信令时隙会有突发变化的情况，例如停用了其中的时隙通道，或者时隙类型由32k变成64k等等。针对这种情况下的信令链路识别，本发明提供了一种高效的方法：HDLC时隙自恢复算法。

HDLC时隙自恢复算法在上述的三级流水线HDLC扫描算法的基础上，实现时隙变化的及时响应。如图8所示，具体如下：

将未扫描出来的64k时隙保持在“HDLC时隙扫描单元”中，继续处于三级流水线扫描状态。对扫描完成的64k时隙会在“串转并HDLC解码单元”中始终作为被处理时隙，输出对应的原始信令数据，随后这些原始信令数据会进行数据状态监测，主要监测信令数据包流量的变化和CRC16错误的变化。当信令数据包流量低于临界值(例如10个数据包/每分钟)，或对应的CRC16的错误率增大到临界值(例如0.1％/每分钟)，判定数据发生异常，则重新进入三级流水线扫描流程，因此信令时隙变化响应就约束在了一个1个64K主时隙上，变化响应时间大大缩短，最终有利于提高数据的完整性。

本发明实施例提供的信令链路接入和识别的方法，具有如下有益效果：

(1)、现有技术在处理基于HDLC的信令链路时，一般采用专用芯片，虽然功能全面，但能够处理的HDLC链路数据相对于本发明所使用的大规模现场可编程器件(FPGA)来说要低得多。而本发明实施例所使用的HDLC解码算法采用多线程多通道方式实现并行HDLC解码处理，可以对每一条VC12(一个STM1里有63个VC12链路)信令链路设置128个HDLC的解码输出通道，即128路串转并式HDLC解码算法，而且通过HDLC时隙约束设置，可以实现处理能力的动态调整，甚至可以实现16k、32k或64k的HDLC时隙的全处理，或者16k、32k、64k混合时隙的一半总量以上的处理能力，即HDLC时隙解码约束算法。

(2)、现有技术由于HDLC处理时隙数的限制，在大容量信令链路接入时，需要轮询进行识别处理。而本发明实施例在以上提到的128路串转并式HDLC解码算法和HDLC时隙解码约束算法的基础上，实现主要低速时隙类型(16k、32k、64k)的三级流水线识别扫描，最多三个处理周期内就可以完成全部低速时隙类型的扫描，即三级流水线HDLC扫描算法，因此可以大幅提高大容量链路的识别效率。

(3)、现有技术在应对突发变化的HDLC信令时隙时，一般采用的方法是使用多余的HDLC时隙处理资源来进行不间断的轮询扫描。而本发明实施例通过以上所提到三级流水线HDLC扫描算法，对未发现信令时隙的“HDLC时隙扫描单元”继续处于三级流水线扫描状态；对处于正常HDLC帧数据采集状态的“HDLC时隙扫描单元”进行数据状态自检，根据数据流量的变化和CRC16错误的统计，如发现异常则重新进入三级流水线扫描状态，即HDLC时隙自恢复算法，因此信令时隙变化响应就约束在了一个1个64K主时隙上，变化响应时间大大缩短，最终有利于提高数据的完整性。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (5)

1.一种信令链路接入和识别的方法，其特征在于，包括：

S1、信号成帧模块接入信令链路并采集信令数据，输出基于高级数据链路控制HDLC的电信标准E1/虚容器VC12帧信号；

S2、E1/VC12解复用单元根据E1/VC12的比特间插复用原则和E1/VC12中时隙的处理数量，依次抽取所述E1/VC12帧信号中的128个时隙，输出128路时分数据流；

S3、串转并HDLC解码单元对所述时分数据流进行HDLC的帧定位和协议解码，输出128路原始信令数据包；并且，采用三级流水线HDLC扫描算法对基于HDLC的信令数据进行时隙扫描，获得所述信令数据的时隙类型。

2.如权利要求1所述的信令链路接入和识别的方法，其特征在于，所述E1/VC12解复用单元配置有128个时隙配置寄存器；所述时隙配置寄存器用于设置时隙配置信息，包括E1/VC12中时隙的处理数量；

在所述S2中，还通过128个时隙配置寄存器对所述E1/VC12解复用单元进行时隙处理数量的约束，包括时隙位置的约束和时隙复用速率的约束；

其中，时隙位置的约束用于限定时隙位置的范围；时隙复用速率的约束用于限定时隙复用速率的范围。

3.如权利要求2所述的信令链路接入和识别的方法，其特征在于，所述串转并HDLC解码单元配置有128个解码状态寄存器；所述解码状态寄存器用于暂存HDLC解码时的解码状态变量；

在所述S3中，所述串转并HDLC解码单元每开始一个分时处理周期时，从所述解码状态寄存器读取上一次分时处理周期的解码状态变量；在分时处理周期结束时，将本次的解码状态变量存入所述解码状态寄存器中，更新所述解码状态寄存器中的解码状态变量；所述解码状态变量包括状态标志寄存器FLAG字段检验状态、插0检验状态、HDLC中止检验状态和循环冗余校验码CRC16校验状态。

4.如权利要求3所述的信令链路接入和识别的方法，其特征在于，所述采用三级流水线HDLC扫描算法对基于HDLC的信令数据进行时隙扫描，获得所述信令数据的时隙类型，具体包括：

S31、使用1x64k模式对所述时分数据流进行HDLC解码并获取CRC16的验证结果；若验证结果为是，表示时隙类型为1x64k，执行S34；否则进入S32；

S32、使用2x32k模式对所述时分数据流进行HDLC解码并获取CRC16的验证结果，若验证结果为是，表示时隙类型为2x32k，执行S34；否则进入S33；

S33、使用4x16k模式对所述时分数据流进行HDLC解码并获取CRC16的验证结果，若验证结果为是，表示时隙类型为4x16k，执行S34；否则返回S31重新对所述时分数据流的时隙类型进行判断；

S34、输出所述时分数据流的时隙类型，并存入所述时隙配置寄存器中。

5.如权利要求4所述的信令链路接入和识别的方法，其特征在于，所述信令链路接入和识别的方法还包括：

S4、对串转并HDLC解码单元输出的信令数据包进行监测，判断所述信令数据包的流量是否低于第一临界值，或者对应的CRC16的错误率是否增大到第二临界值；若其中一项为是，则判定数据发生异常，返回S31重新对信令数据包的时隙类型进行判断；否则不进行时隙扫描处理。