CN102983998A - 新的数据采集系统SuperCAP - Google Patents

Abstract

本发明提出了一种新的数据采集系统(SuperCAP)用于快速、高效的检测E1和同步数字系列(SDH)的线路的状态，管理用户的业务，查看业务类型。主要由CPOS2000采集卡模块，E1-992采集卡模块，IP交换卡模块，主控板模块，背板模块背板模块组成。根据本发明的SuperCAP采集系统增加了采集接入能力，及采集处理能力，大大的降低了采集成本，降低了链路维护成本，更加方便用户的使用，在增加采集能力的同时降低了成本，同时为以后产品升级、扩容提供了灵活的平台，大大节约了采集资源，也提高了工程施工的便利性。

Description

新的数据采集系统SuperCAP

技术领域

本发明属于通信技术应用领域，特别涉及一种数据采集系统，用于电信传输数据采集及网络优化的维护、故障检测。

背景技术

PCM(Pulse Code Modulation)，即脉冲编码调制，是将模拟信号(如话音)通过抽样、量化及编码转变为适于传输的数字信号的一种技术。

PCM技术广泛用于电信网络，在PCM线路中，最常用的线路码型是HDB3码(HighDensity Bipolar3)，其中E1中使用HDB3编码。每个E1的一条链路有32个时隙。0时隙用于帧定界，其它剩余时隙既可以传输数据，也可以传输语音，其中第16时隙一般传输信令。

7号信令又称为公共信道信令。即以时分方式在一条高速数据链路上传送一群话路信令的信令方式，通常用于局间。在我国使用的7号信令系统称为中国7号信令系统。SS7网是一个带外数据通信网，它叠加在运营者的交换网之上，是支撑网的重要组成部分。7号信令系统采用多功能模块化设计，是一种更加适合数字通信网络的信令系统。

当E1用于七号信令时，在32个时隙(Time Slot)中，第0时隙被用作帧同步信息，一般使用第16时隙作为7号信令的通道，其余30个时隙被用作语音通道。在有些系统中，有时也使用其它时隙来作为7号信令的通道。

由于7号信令在链路层中使用的是HDLC协议，因此一般来说采集设备都会配备有多个高级数据链路控制(HDLC)通道来采集信令数据。当我们需要对E1传输链路中的信令进行监控时，前端的信令采集设备通过E1高阻头搭接在要监控的E1链路上，并配置信令采集设备的HDLC通道时隙和7号信令实际占用的时隙对应，采集设备的HDLC控制器将信令数据接收下来并打成以太网数据包，传给后台系统对数据进行处理和分析。

因为7号信令在E1链路中的起始时隙和所占用的时隙数是不固定的，所以需要对采集设备的HDLC通道参数进行人工设置。如果信令所占用的时隙(包括起始时隙位置和时隙数)发生了变化，就需要人工通知采集设备的管理者重新对HDLC通道的参数进行配置，这样比较麻烦也容易出错。

另外，一般来说E1链路中的时隙只有其中的一部分用来传输7号信令，如果直接把要监控的E1链路连接到采集设备上，这对采集设备的E1接口资源将会形成很大的浪费。

现有的数据采集系统方案结构功能单一，接入能力有限，还受到前端机制约；主要缺点如下：

(1)现有光口采集卡单卡最大支持4光口接入，最大支持接入1024条链路，电口采集卡最大支持8个2M电口，最大支持接入128条链路。这大大制约了链路的接入能力及采集数据量。

(2)现有前端机，大多拥有PCI插槽最大为3槽位，也就是说一个前端机只能承载3块采集卡，这大大的制约了采集密度。

(3)在大规模数据链路采集环境中，只能增加前端机数量，这样就大大的增加了采集成本；对现场采集需求采集卡的搭配不够灵活，而且可扩展余地小。

随着数据业务的迅猛发展，多业务传送，流量的不断增多，现有电信传输网采集系统使用前端机加采集卡对光、电信号进行采集，对现有的E1线路已经不能满足业务的需求。为了满足各种业务的需求，需要增加E1线路的数量，提高E1的利用率等方式，这样就为采集数据带来困难，需要大容量的，更快速，高效的检测E1和同步数字系列(SDH)的线路的状态，管理用户的业务，查看业务类型等需求，就需要一个专业完整的综合采集平台。

本发明就是为了克服老旧方案的这些局限性，提供了一种新的综合采集系统，创新性的采用工控机箱结构设计，重新设计了E1、SDH采集卡，把PCI改为CPCI插槽，使之具有更高的接入能力和牢固性，并增加了数据交换板卡，将各个采集卡的数据进行汇总，打时间戳，增加和删除串行数据传输协议(SDTP)，生成标准的以太网报文上传到服务器，以供上层解析，处理。

发明内容

为了解决上述现阶段的数据采集系统中存在的技术问题，本发明提出了一种新的数据采集系统(SuperCAP)，用于快速、高效的检测E1和同步数字系列(SDH)的线路的状态，管理用户的业务，查看业务类型。所述SuperCAP包含如下模块：

CPOS2000采集卡模块，用于对155M光信号数据进行采集，并将所采集的数据处理后送至IP交换卡模块；E1-992采集卡模块，用于对2M电信号数据进行采集，并将所采集的数据处理后送至IP交换卡模块；IP交换卡模块，用于将从CPOS2000采集卡模块和E1-992采集卡模块采集到的数据交换转发；主控板模块，用于对各功能模块的数据传输和交换进行控制；背板模块背板模块，用于连接各功能模块，给各功能模块的数据交换提供通道，并给各模块供电。

根据本发明的一个方面，CPOS2000采集卡模块对采集到的数据进行高级数据链路控制(HDLC)处理后发送到IP交换卡模块；同时支持设备的自身维护告警指示，并支持时钟同步。

根据本发明的一个方面，E1-992采集卡模块对采集到的数据进行HDLC处理后发送到IP交换卡模块；同时支持设备的自身维护告警指示，并支持时钟同步。

根据本发明的一个方面，IP交换卡模块将各个采集卡模块的数据进行汇总，打时间戳；接着增加和删除SDTP；同时支持设备的自身维护告警指示，并支持时钟同步；生成标准的以太网报文后上传到服务器。

根据本发明的一个方面，主控板模块为X86通用主板，用于完成各个板卡的驱动加载及配置，并控制各个板卡之间的信号和数据的交互。

根据本发明的一个方面，CPOS2000采集卡模块、E1-992采集卡模块为CPCI6U卡外形，它们与背板之间采用CPCI接口插槽。

附图说明

下面结合附图及具体实施例对本发明再作进一步详细的说明：

附图1为根据本发明实施例的数据采集系统SuperCAP的整体结构框图。

附图2所示为根据本发明实施例的CPOS2000采集卡模块硬件结构示意图。

附图3所示为根据本发明实施例的COPS2000_FPGA1总体设计结构示意图。

附图4所示为根据本发明实施例的COPS2000_FPGA2总体设计结构示意图。

附图5所示为根据本发明实施例的E1-992采集卡模块硬件结构示意图。

附图6所示为根据本发明实施例的E1-992采集卡模块上的FPGA功能模块框图。

附图7所示为根据本发明实施例的IP交换卡模块硬件结构示意图。

附图8所示为根据本发明实施例的IP交换卡模块硬件结构中的数据流程框图。

附图9所示为根据本发明实施例的IP交换卡模块硬件结构中FPGA内部的功能框图。

附图10所示为根据本发明实施例的SuperCAP整机正视图。

附图11所示为根据本发明实施例的SuperCAP整机后视图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

根据本发明的一个方面，提供了一种新的数据采集系统SuperCAP，整体结构框图如图1所示。包括CPOS2000采集卡模块，E1-992采集卡模块和IP交换卡模块、主控板模块和背板模块。

主控板模块为X86通用主板，用于完成各个板卡的驱动加载及配置，并控制各个板卡之间的信号和数据的交互。

CPOS2000单板最多可支持8根155M光纤接入，CPOS2000采集卡模块的功能主要包括：

1、155M光信号数据采集；

2、数据经过HDLC处理输出；

3、支持设备的自身维护告警指示；

4、支持时钟同步；

5、数据处理后送至IP交换卡模块。

E1-992最多支持16个电口接入，E1-992采集卡模块的功能主要包括：

1、2M电信号数据采集；

2、数据经过HDLC处理输出；

3、支持设备的自身维护告警指示；

4、支持时钟同步；

5、数据处理后送至IP交换卡模块。

IP交换卡模块用于将采集到的数据交换转发。IP交换卡模块的功能主要包括：

1、将各个采集卡模块的数据进行汇总，打时间戳；

2、增力加和删除SDTP；

3、支持设备的自身维护告警指示；

4、支持时钟同步；

5、生成标准的以太网报文上传到服务器。

CPOS2000采集卡模块实现8路155M SDH通道化E1数据接口，链路层完成HDLC协议处理，对HDLC数据帧添加自定义包头后传给应用层处理。

板卡物理层由专用ASIC芯片实现SDH至E1层处理，包括：SDH高阶、低阶开销处理、指针处理、E1 Frame处理，实时监控告警和统计误码。

板卡链路层主要由两片FPGA及多片SRAM存储器组成，实现的功能包括：ASIC接口数据收发处理、E1时隙、子时隙数据分流、通道数据合包、HDLC帧定界、去‘O’处理、HDLC合包、打时间戳、添加包头域、数据乒乓切换缓存、中断DMA控制等功能。

单板为CPCI6U卡外形，CPCI6U为标准接口，附带专用的驱动软件支持板卡工作，驱动软件主要完成了板卡的芯片配置，FPGA下载、数据收发控制及与上层应用软件接口。

CPCI总线(CompactPCI，紧凑型PCI)，是PICMG(PCIIndustrial ComputerManufacturer’s Group，国际工业计算机制造者联合会)组织于1994年提出的高性能工业计算机总线标准。

在电气特性上，CPCI总线以PCI电气规范为基础，解决了VME等总线技术与PCI总线不兼容的问题，使得基于PC的x86架构、硬盘存储等技术能在工业领域使用。同时由于在接口等地方做了重大改进，使得采用CPCI技术的服务器、工控电脑等拥有了高可靠性、高密度的优点。

在机械结构上，CPCI总线结构使用了欧卡连接器和标准3U、6U板卡尺寸。此外，CPCI总线具有很好的抗震性和通风性，而且还可以从前面板拔插板卡，使更换和维修板卡极为方便。

CPCI所具有可热插拔(Hot Swap)、高开放性、高可靠性。CPCI技术中最突出、最具吸引力的特点是热插拔(Hot Swap)。简言之，就是在运行系统没有断电的条件下，拔出或插入功能模板，而不破坏系统的正常工作的一种技术。热插拔一直是电信应用的要求，也为每一个工业自动化系统所渴求。它的实现是：在结构上采用三种不同长度的引脚插针，使得模板插入或拔出时，电源和接地、PCI总线信号、热插拔启动信号按序进行；采用总线隔离装置和电源的软启动；在软件上，操作系统要具有即插即用功能。目前CPCI总线热插拔技术正在从基本热切换技术向高可用性方向发展。

从传统工业PC系统上更换一块板卡常常是相当耗时的；用户需松开并移去机箱盖。由于板卡与外围设备之间可能会有一些内部连接电缆。而换卡时必须将这些连线断开，因此这一过程是很容易出错的。所以在耐用方面，传统工业PC系统无法做到象Compact PCI系统这样简洁而高效。

另一方面，Compact PCI设计可以从前面板拔插板卡。更换Compact PCI板卡非常简单，无需拆下机箱盖。此外，由于I/0接线都是通过后面板，前面的CompactPCI板卡上没有任何连线，因此更换板卡非常快捷简便。维修时间将会从小时级(传统工业PC)缩减为分钟级，从而缩短了MTTR(平均维修时间)。

传统工业PC不能对系统中的外围设备板卡提供可靠而安全的支持，插与其中的板卡只能固定于一点。卡的顶端和底部也没有导轨支持，因此卡与槽的连接处也容易在震动中接触不良。Compact PCI卡牢牢地固定在机箱上，顶端和底部均有导轨支持。前面板紧固装置将前面板与周围的机架安全地固定在一起。卡与槽的连接部分通过针孔连接器紧密地连接。由于卡的四面均将其牢牢地固定在其位置上，因此即使在剧烈的冲击和震动场合，也能保证持久连接而不会接触不良。

传统的工业PC机箱内空气流动不畅，不能有效散热。空气流动因为无源底版、板卡支架和磁盘驱动器所阻塞。冷空气不能在所有板卡间循环流动，热空气也不能立即排出机箱外。电子设备和电路板会因这些冷却问题而损坏，使之变形，断线以及寿命短等。Compact PCI系统为系统中所有发热板卡提供了顺畅的散热路径。冷空气可以随意在板卡间流动，并将热量带走。集成在板卡底部的风扇系统也加速了散热进程。由于良好的机械设计带来通畅的散热途径，Compact PCI系统极少出现散热方面的问题。

CPCI拥有较高的带宽，它也适用于一些高速数据通信的应用，包括服务器、路由器、交换机等。

PCI Express是INTEL提出的新一代的总线接口，PCI Express采用了目前业内流行的点对点串行连接，比起PCI的计算机总线的共享并行架构，每个设备都有自己的专用连接，不需要向整个总线请求带宽，而且可以把数据传输率提高到一个很高的频率，达到PCI所不能提供的高带宽。相对于传统PCI总线在单一时间周期内只能实现单向传输，PCI Express的双单工连接能提供更高的传输速率和质量。有效的提高系统总体性能。并支持热插拔及热交换的特性，可以达到不影响整体系统工作更换板卡。

通过对驱动的优化及FPGA算法的优化，使得板卡可以达到4096条链路的处理能力。并具有初始化扫描功能，完成对链路的初始状态扫描，得到及时的链路信息；和在线扫描功能，在正常接收数据过程中，同时完成链路扫描，对链路变化进行及时修正。

初始化扫描：在正常接收数据开始之前，使用全部链路通道通过虚拟配置，透传数据，对数据进行分析，进而得到有效链路信息。多次分段虚拟配置，最终得到完整的链路信息。

在线扫描：在不影响正常接收数据通路，通过另外开辟一部分链路通道，虚假配置链路信息，通过多次分段虚拟配置，透传分析数据，最终得到完整的实时的链路信息；并与已配置信息比较，对现有配置信息进行实时更新。

CPOS2000采集卡模块的硬件结构如图2所示。主要由两块FPGA、两块PM8310、一块CPLD和背板连接器模块构成，两块FPGA相互连接，图2中左边的第一FPGA通过SBI接口分别与两个PM8310连接，第一FPGA连接两个SRAM，第二FPGA连接四个SRAM，CPLD通过microprocess interface分别与两个PM8310相连接，并通过localBus分别与两个FPGA相连接。CPLD连接多个LED，多个SFP模块(small form-factorpluggables)分别与PM8310和CPLD相连接。时钟驱动模块用于给各个芯片提供时钟信号，电源模块用于给各部分提供电源。连接CPLD和FPGA的local bus通过PCI9656模块的PCI接口与背板连接器模块相连接。第二FPGA还通过BCM54616和转换模块与背板连接器模块相连接，通过同步驱动模块(syn driver)与背板连接器模块相连接。

接下来，进一步阐释CPOS2000采集卡模块中第一FPGA的具体实现方式，具体的设计结构图参见附图3所示。根据FPGA1实现的功能，主要可以划分为SBI接口模块、数据流仲裁模块、分流模块、合包模块、ITU映射模块和PCI Localbus模块。为提高数据处理速度，需要进行数据的位宽转换，所以还需要有前级位宽转换、后级位宽转换模块以及缓存FIFO。

SBI接口模块主要实现从SBI总线中提取E1数据，然后查找通道配置表，根据驱动的配置将使能的通道传到后端进行处理，未使能的通道则丢弃。

数据流仲裁模块实现SBI_A口、SBI_B口和复制通道的数据仲裁，分别将其写入后端FIFO进行缓存。并进行时钟的转换。

前级位宽转换模块实现数据的8位-＞32位的转换。以便后端分流模块中数据分流后可凑齐8bit位宽。

分流模块实现数据的分流。驱动配置此模块中的分流表，FPGA1查找到相应的配置后按照配置协议将其分为2M、64K、32K、16K等格式，并加入相关信息存入FIFO中缓存。分流后的数据位宽为8bit。

后级位宽转换模块实现分流后数据的8位-＞32位的转换。以使在ZBT合包时能有最大带宽。从而提高速度。

合包模块是利用ZBT(zero bus turnaround)将分流并位宽转换后的数据合成8个长度的32位宽的数据包，然后打上包头信息。即每个通道均合成8*32bit大小的固定格式数据包。

ITU模块主要实现SDH中E1的映射。由多块RAM实现。首先根据驱动提供的PCM对照表将写出RAM的初始化文件。在生成ITU映射表时将初始化文件导入。

PCI模块实现FPGA1与PCI桥芯片通信的接口模块，可以通过此模块实现FPGA寄存器的读写、配置表的读写、FPGA1发送数据的监控等。

CPOS2000采集卡模块中第二FPGA的具体实现方式参见附图4所示。根据FPGA2实现的功能模块，主要可以划分为：数据分流模块(distributed_channel)、HDLC成帧处理模块(HDLC处理)、HDLC合包模块(HDLC处理)、数据仲裁模块(arbiter_localbus.v)、FISU帧过滤模块、FCS处理模块(fcs_process.v)、和本地总线处理模块(1ocal bus处理)。有4路HDLC处理器，每个处理器处理1024路HDLC链路，实现总体4096路链路的线速处理。

数据分流模块：将4096路HDLC数据流，平均的分配给4路HDLC处理器处理。这里采用尾号分配原则：按照HDLC_ID尾号00，01，10，11分配数据，缓存，以便HDLC处理器模块处理。

HDLC去成帧模块主要功能：实现最高1024路HDLC链路的去帧映射，将HDLC链路中的帧头和插零部分去掉，提取分片的HDLC包净荷。

HDLC合包模块：分片的HDLC净荷，按照链路号在片外的ZBT中合成一个最大2048bytes长度完整的净荷数据包，添加时间戳和自定义包头通过DMA发送到上层驱动，同时还要实现双卡主从同步机制。

local bus处理模块的实现的功能在于：因为数据流是间断的，为了提高传送效率模块采用DMA的方式一次传输2M左右的数据到控制器。采用两块zbt乒乓切换的方式使读写zbt可以同时进行，最大程度上提高了带宽。此模块还负责与驱动通信，上层软件通过寄存器配置FPGA一些参数，使FPGA发出的DMA中断能够被正确捕获到。

数据仲裁模块主要用于解决如下问题：设计中经常遇到一个接口几个模块同时争抢的问题，总线仲裁模块作用就是分配每个模块的申请优先级，保证合理的利用资源。本发明中4个HDLC处理器共享1个localbus模块，2个HDLC处理器共享1个zbt，都需要利用总线仲裁模块进行裁决。

E1-992采集卡模块用于实现16电口接入，进行初步过滤后，对数据帧打上时间标记进行本地存储或转发。从接收来的电信号中恢复时钟和数据，去除相位抖动，并通过解码，同步到数据流，报告告警信息，计算CRC错误，通过TDM总线的1BO模式把时钟，数据和帧同步信号发送到FPGA；经由CPCI总线以BURST方式传送给主机。同时完成物理状态采集。

单板为CPCI6U卡外形，附带专用的驱动软件支持板卡工作，驱动软件主要完成了板卡的芯片配置，FPGA下载、数据收发控制及与上层应用软件接口。

板卡可以实现512条E1数据链路，兼顾E1/T1速率数据网络集中监测能力。并具有初始化扫描功能，完成对链路的初始状态扫描，得到及时的链路信息；和在线扫描功能，在正常接收数据过程中，同时完成链路扫描，对链路变化进行及时修正。

E1-992采集卡模块的硬件结构如图5所示。主要由1块FPGA和一块CPLD辅以数据收发接口模块及外围电路构成。其中，所述CPLD经由CPLD JTAG接口进行配置，所述FPGA经由FPGA JTAG接口进行配置，FPGA与一个或多个DS26519模块相连，所述一个或多个DS26519模块与后出线板模块相连，通过CPLD提供的TDM信号，把时钟，数据和帧同步信号发送到FPGA；再经由CPCI总线以BURST方式传送给背板。FPGA连接有四个ZBT模块，与CPCI背板模块之间通过PLX9656模块和BCM546模块进行连接，FPGA和CPCI背板之间还有时间同步的交互接口。

E1-992采集卡模块中的FPGA具体通过如下方式实现。根据功能模块划分：由ibo接口模块、64路E1合流模块、动态扫描复制E1判断模块、数据分流模块、HDLC协议处理模块、32bit合成模块、数据合包模块、FCS校验与包转发模块和LocalBus接口模块组成。

ibo接口模块主要由一个FPGA内部ibo_FIFO和FIFO的读写模块组成，目的是实现跨时钟域之间的数据缓存，写入时钟为8M，读出时钟为50M，每个数据信号对应16个端口的一个数据位，其中第17bit表示帧同步信号，第1bit到第16bit为16个端口的数据位。

64路E1合流模块主要由16个FPGA内部的FIFO和FIFO的读写模块组成，实现将并行的16个端口的64路E1数据合成一路串行传输，在后续处理模块只对这一路E1数据进行处理。根据同步位有效，连续读取8次FIFO，得到16个byte的数据，再和其对应的E1/TS号组合分别写入各自端口的缓存FIFO，对应端口0(E1编号、时隙编号)的变化规律为：(0、0)、(1、0)、(2、0)、(3、0)、(0、1)、(1、1)、(2、1)、(3、1)、……。依次循环读取16个端口的缓存FIFO，写入后面的同一个缓存FIFO中，则将16个并行端口的数据变成了串行的数据。

动态扫描E1判断模块主要由一个FPGA内部的FIFO和FIFO的读写、判断模块组成，对FIFO读出的每个数据中的E1号与驱动给出的E1号和进行对比，如果此E1复制使能有效，则除了要将正常E1的信息和数据发送到分流模块外，也要将此E1复制的信息和数据发送到分流模块，此时需要对复制的E1使能复制标识，E1/TS保持不变，正常E1则不需要使能复制标识。

数据分流模块由一个FPGA内部的分流后FIFO、正常通道配置表(RAM)、复制通道配置表(RAM)、正常通道组合状态RAM、复制通道组合状态RAM和分流控制模块组成。此模块由正常通道处理和复制通道处理两种路径组成，从上模块分流前FIFO读出的数据，如果是复制通道使能有效，则根据E1/TS查取复制通道配置表，同时以E1/TS为地址读取分流前复制通道组合状态RAM的状态，再根据复制通道配置项的通道使能及通道类型确定数据是否有效及需要组合成的长度，如果类型是2M，N*64k或者64k则不需要组合，根据使能决定是否直接写入分流后FIFO。正常通道的操作方法同复制通道所读取的配置表和组合状态RAM不同外，其他的操作则完全相同，在写入后一级FIFO时也需要将通道信息一并写入。

HDLC协议处理模块是对分流后的数据进行HDLC帧头检测处理和去插零处理，由一个HDLC处理中间状态RAM、一个HDLC处理后FIFO和四级流水控制模块组成。每个周期处理一个字节净荷数据。

32bit合成模块是将HDLC处理后的数据按照通道合成一个四个字节的长字(32bit)，由于HDLC去插零处理完的各个字节的有效bit位不足8bit，所以首先要将HDLC去插零处理完的数据按照通道合成8bit，再将合成的8bit数据组合成32bit，由一个32bit合成中间状态RAM、8bit合成中间状态RAM、一个8bit合成后FIFO、两个32bit合成后FIFO和相关的控制模块组成。需要两个32bit合成后FIFO是因为从此模块开始，后续的处理按照通道奇偶分成两路来完成。

数据合包模块是通过外部ZBT将分片的HDLC净荷按照通道合成一个完整的数据包，按照通道分成两路进行，每路由一个外部ZBT、一个ZBT合成地址中间状态RAM、ZBT合包后净荷FIFO、包头FIFO和ZBT的读写控制模块组成。以通道号和与该包的长字节指示作为地址写入ZBT，每个数据包最大支持1000字节即250个长字节。每次读写ZBT前需要将上次保存的地址从中间状态地址RAM中取出，同时还要判断是否是尾包，如果不是尾包，只要将当前数据写入ZBT，当前地址写入中间状态地址RAM中；如果是尾包，则需要给地址状态RAM中写入0，同时判断该包是不是超长包，非字节整数包和终止包，如果是，则不需要将其从ZBT中读出，直接过滤掉，并做相应计数，反之正常包则需要从ZBT中完整读出，写入后一级净荷FIFO，同时要将其数据包的信息作为包头对应的写入包头FIFO。

FCS校验部分采用16bit的并行处理方法，以数据的整个包为单位进行校验，对FCS校验错误的数据包做错误标识；同时对数据包进行FISU帧和LSSU帧判断，做相应标识

包转发模块是对数据包添加上包头(按照SDTP包头协议定义)发送，此时识别FCS错误包、FISU帧和LSSU帧，按照使能要求决定是否需要发送，并做相应的计数统计。

LocalBus接口模块主要实现FPGA与PCI的接口数据的传输，包括对FPGA的配置与数据的输出。

IP交换卡模块为各个采集卡模块提供高效的汇聚、处理及转发平台。其硬件结构如图7所示。主要包括如下组成部分：多核处理器CPU，其通过BCM54616S模块以及总线与FPGA模块相连接；FPGA模块，其通过BCM5464R和Pulse模块与后背板相连接，还通过PLX9656与后背板的PCI接口相连，与两个ZBTA2MB模块相连，通过总线与CPLD模块相连；A口为调测百兆网口，通过Pulse模块和BCM5241模块与多核处理器CPU相连；B、C口为同步RJ45口，通过RS485总线与FPGA模块相连；D口为调测串口，通过RS232线路与多核处理器CPU相连；E、F口通过Pulse模块和BCM54616S模块与多核处理器CPU相连。IP交换卡模块支持1G的以太网电口，提供2个GE以太网口，可以实现两路独立的GE电信号的发送。该模块将6块业务卡的数据从后背板经由4路Pulse模块和BCM5464R模块，分别通过GE通道，直接上传，由FPGA分别用6个GE接收数据，对数据添加时间戳，填充报文，组成MAC帧等操作，然后经由BCM5461S模块，通过两个GE口将处理过的数据通过PHY芯片，上传到CPU，由CPU对上传来的2GE数据进行协议处理和维护，同时生成标准以太网报文，经过两个PHY芯片BCM54616S模块的GE口进行传输。

IP交换卡模块的硬件架构中的数据流程框图如图8所示。IP交换卡模块的硬件架构主要由多核处理器系统加FPGA处理系统加GE_PHY芯片构成。数据包的处理流程如下：各采集板卡采集的数据包通过GE_PHY并串转换后传入IP交换卡模块，并由IP交换卡模块的GE_PHY模块变换成4bit RGMII并行数据流送入FPGA，在FPGA内部生成原始数据包，并汇总成一条数据流，然后将数据包打上时间戳、进行MAC帧封装、并按要求实现TCP/IP和SDTP协议封装、各类统计信息生成等处理后，送入多核处理器系统进一步进行处理，然后由多核处理器与外部通信的GE口将数据包发送至处理阵列(大型服务器等)。

下面详细描述IP交换卡模块中FPGA的实现，数据流程框图如图9所示。FPGA在Switch板卡中主要做数据流的汇总、打时间戳、MAC封装、TCP/IP(甚至SDTP)协议封装、数据信息统计等，同时还包括多核处理器的加载、程序更新等操作。

SuperCAP整机正视图如图10所示，整机后视图如图11所示。

通过对本发明所提出的新的数据采集系统SuperCAP的详细说明，并对其中的CPOS2000采集卡模块，E1-992采集卡模块和IP交换卡模块的功能和具体硬件实现进行了详尽的阐释，通过主控板模块对这三个模块进行控制，通过背板模块实现数据的交互。克服了老旧方案在实际应用中的局限性，通过创新性的采用工控机箱结构设计，重新设计了E1、SDH采集卡，把PCI改为CPCI插槽，使得本发明所提出的新的数据采集系统具有更高的接入能力和牢固性，并增加了数据交换板卡，将各个采集卡的数据进行汇总，打时间戳，增加和删除串行数据传输协议(SDTP)，生成标准的以太网报文上传到服务器，以供上层解析，处理。

根据本发明的SuperCAP采集系统增加了采集接入能力，及采集处理能力，大大的降低了采集成本；重新设计了E1、SDH采集卡，大大的提高了单卡采集处理能力，增加初始化扫描及在线扫描大大的降低了链路维护成本，更加方便用户的使用；增加了数据交换卡，将各个采集卡的数据进行汇总，打时间戳，增加和删除SDTP，生成标准的以太网报文上传到服务器，大大的减轻采集机对数据处理的压力，数据转发到服务器，对数据的后期解析提供了方便；整体箱采用工控机箱的结构设计，将原来使用的PCI插槽设计改为CPCI插槽设计，使之具有更高的接入能力和牢固性能，各个板卡都支持热插拔设计，对于现场故障处理，更换板卡带来了极大的方便；在增加采集能力的同时降低了成本，同时该方案为以后产品升级、扩容提供了灵活的平台，大大节约了采集资源，也提高了工程施工的便利性。对于现今高密度、多链路的通信数据采集和处理比现有技术中的实现方案具有更大的优势。

本领域的技术人员应该理解，本发明的方法和装置可以采用硬件、软件、或硬件和软件相结合的方式，通过微处理器、数字信号处理器、现场可编程逻辑单元、或门阵列等各种方式实现。

综上所述，虽然本发明已以优选实施例披露如上，然而其并非用以限定本发明。本发明所属技术领域的普通技术人员，在不脱离本发明的精神和范围内，可作各种变动与修饰。因此，本发明的保护范围当视后附的权利要求所界定的范围为准。

Claims (6)

1.一种新的数据采集系统(SuperCAP)，用于快速、高效的检测E1和同步数字系列(SDH)的线路的状态，管理用户的业务，查看业务类型，其特征在于，包含如下模块：

CPOS2000采集卡模块，用于对155M光信号数据进行采集，并将所采集的数据处理后送至IP交换卡模块；

E1-992采集卡模块，用于对2M电信号数据进行采集，并将所采集的数据处理后送至IP交换卡模块；

IP交换卡模块，用于将从CPOS2000采集卡模块和E1-992采集卡模块采集到的数据交换转发；

主控板模块，用于对各功能模块的数据传输和交换进行控制；

背板模块背板模块，用于连接各功能模块，给各功能模块的数据交换提供通道，并给各模块供电。

2.如权利要求1所述的新的数据采集系统，其特征在于：

CPOS2000采集卡模块对采集到的数据进行高级数据链路控制(HDLC)处理后发送到IP交换卡模块；同时支持设备的自身维护告警指示，并支持时钟同步。

3.如权利要求1所述的新的数据采集系统，其特征在于：

E1-992采集卡模块对采集到的数据进行HDLC处理后发送到IP交换卡模块；同时支持设备的自身维护告警指示，并支持时钟同步。

4.如权利要求1所述的新的数据采集系统，其特征在于：

IP交换卡模块将各个采集卡模块的数据进行汇总，打时间戳；

接着增加和删除SDTP；

同时支持设备的自身维护告警指示，并支持时钟同步；

生成标准的以太网报文后上传到服务器。

5.如权利要求1所述的新的数据采集系统，其特征在于：

主控板模块为X86通用主板，用于完成各个板卡的驱动加载及配置，并控制各个板卡之间的信号和数据的交互。

6.如权利要求1所述的新的数据采集系统，其特征在于：

CPOS2000采集卡模块、E1-992采集卡模块为CPCI6U卡外形，它们与背板之间采用CPCI接口插槽。

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